JPH05144296A - 半導体記憶装置の検査方法 - Google Patents
半導体記憶装置の検査方法Info
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- JPH05144296A JPH05144296A JP3304343A JP30434391A JPH05144296A JP H05144296 A JPH05144296 A JP H05144296A JP 3304343 A JP3304343 A JP 3304343A JP 30434391 A JP30434391 A JP 30434391A JP H05144296 A JPH05144296 A JP H05144296A
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- bit line
- potential
- memory device
- semiconductor memory
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Abstract
(57)【要約】
【目的】ウェハープロセス後の半導体記憶装置のダイソ
ート工程において、動作が不完全なメモリセル群に対し
て全てのメモリセルを不良として検出することが可能に
なる検査方法を提供する。 【構成】ウェハ状態の半導体記憶装置に対して良品・不
良品の判定を行う検査方法において、半導体チップ上の
パッド１５に電圧を印加することにより、メモリセルＭ
Ｃに蓄えられているデータを読み出した時にビット線対
（ＢＬ、／ＢＬ）に現れる電位差または電流差が小さく
なって読み出し難くなるように強制的に変化させ、上記
ビット線対に十分な電位差または電流差を生じられない
書込み・読み出しマージンの少ないメモリセルを不良と
判定することを特徴とする。
ート工程において、動作が不完全なメモリセル群に対し
て全てのメモリセルを不良として検出することが可能に
なる検査方法を提供する。 【構成】ウェハ状態の半導体記憶装置に対して良品・不
良品の判定を行う検査方法において、半導体チップ上の
パッド１５に電圧を印加することにより、メモリセルＭ
Ｃに蓄えられているデータを読み出した時にビット線対
（ＢＬ、／ＢＬ）に現れる電位差または電流差が小さく
なって読み出し難くなるように強制的に変化させ、上記
ビット線対に十分な電位差または電流差を生じられない
書込み・読み出しマージンの少ないメモリセルを不良と
判定することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、ウェハ状態の半導体記
憶装置に対して良品・不良品の判定を行う半導体記憶装
置の検査方法に係り、特にダイナミック型半導体記憶装
置におけるビット線センスアンプのセンスマージンを変
化させてメモリセルの良否の判定を行う検査方法に関す
る。
憶装置に対して良品・不良品の判定を行う半導体記憶装
置の検査方法に係り、特にダイナミック型半導体記憶装
置におけるビット線センスアンプのセンスマージンを変
化させてメモリセルの良否の判定を行う検査方法に関す
る。
【０００２】
【従来の技術】半導体記憶装置はウェハープロセスを終
了した後の最初の検査工程（いわゆるダイソート工程）
で良品・不良品の選別検査を行なっている。ダイソート
工程では、ウェハー上に形成されているチップのパッド
にプローブカードの針を当て、チップの動作に必要な電
源、アドレス、入力データ、制御信号等を与え、各針に
流れ込む電流や、出力データ等を測定し、期待値と比較
することで良品・不良品の判定を行なっている。ダイソ
ート工程は多くの項目に分かれているが、一般的には、
(1) 電流試験、(2) 動作試験に大別することができる。
了した後の最初の検査工程（いわゆるダイソート工程）
で良品・不良品の選別検査を行なっている。ダイソート
工程では、ウェハー上に形成されているチップのパッド
にプローブカードの針を当て、チップの動作に必要な電
源、アドレス、入力データ、制御信号等を与え、各針に
流れ込む電流や、出力データ等を測定し、期待値と比較
することで良品・不良品の判定を行なっている。ダイソ
ート工程は多くの項目に分かれているが、一般的には、
(1) 電流試験、(2) 動作試験に大別することができる。
【０００３】まず、最初に電流試験が行なわれる。この
試験では待機時電源電流や動作時電源電流、入力ピン漏
洩電流等の測定が行なわれる。測定電流値がある規定範
囲内に納まっていれば良品と判断され次の項目の試験が
行なわれるが、測定電流値が規定範囲内に納まっていな
かった場合には不良品と判断され、それ以降の項目の試
験は行なわれない。
試験では待機時電源電流や動作時電源電流、入力ピン漏
洩電流等の測定が行なわれる。測定電流値がある規定範
囲内に納まっていれば良品と判断され次の項目の試験が
行なわれるが、測定電流値が規定範囲内に納まっていな
かった場合には不良品と判断され、それ以降の項目の試
験は行なわれない。
【０００４】電流試験に合格したチップには次の動作試
験が行なわれる。この試験の目的はメモリセルの書込み
・読み出し動作が正しく行なわれるか否かを検査するこ
とである。動作試験は幾つもの項目に分けて行なわれ
る。電源電圧、入力データの電圧・タイミング、アドレ
スの電圧・タイミング、メモリセルに書き込むデータパ
ターン（メモリセル平面に書き込まれる“０”、“１”
の組合せ）等を幾通りも組合せて書込み・読み出しを行
い、書き込まれたデータパターンが正しく読み出される
かを試験する。
験が行なわれる。この試験の目的はメモリセルの書込み
・読み出し動作が正しく行なわれるか否かを検査するこ
とである。動作試験は幾つもの項目に分けて行なわれ
る。電源電圧、入力データの電圧・タイミング、アドレ
スの電圧・タイミング、メモリセルに書き込むデータパ
ターン（メモリセル平面に書き込まれる“０”、“１”
の組合せ）等を幾通りも組合せて書込み・読み出しを行
い、書き込まれたデータパターンが正しく読み出される
かを試験する。
【０００５】半導体記憶装置を製造する工程は厳しく管
理されているが、それでもある程度のばらつきは避けら
れない。各々の工程での僅かなばらつきが全てのウェハ
ープロセス工程を終了するまでに累積され、このばらつ
きの累積はウェハープロセス後の半導体記憶装置内に含
まれるメモリセルの特性ばらつきとして現われる。メモ
リセルの特性分布はおおよそ図９に示すように３群に分
かれていると考えられる。
理されているが、それでもある程度のばらつきは避けら
れない。各々の工程での僅かなばらつきが全てのウェハ
ープロセス工程を終了するまでに累積され、このばらつ
きの累積はウェハープロセス後の半導体記憶装置内に含
まれるメモリセルの特性ばらつきとして現われる。メモ
リセルの特性分布はおおよそ図９に示すように３群に分
かれていると考えられる。
【０００６】図９中、分布(1) は健全なメモリセル群、
分布(2) は読み出しあるいは書込みが全くできない完全
な不良メモリセル群、分布(3) は読み出し書込みはでき
るがその動作が不完全なメモリセル群である。
分布(2) は読み出しあるいは書込みが全くできない完全
な不良メモリセル群、分布(3) は読み出し書込みはでき
るがその動作が不完全なメモリセル群である。
【０００７】ところで、従来のダイソート工程におい
て、前記(2) 群のメモリセルは簡単に除去できる。これ
に対して、前記(3) 群のメモリセルは、読み出した時の
情報量（電圧読み出しの場合はビット線対の電位差、電
流読み出しの場合はビット線対の電流差）が少ないの
で、その除去は容易ではない。
て、前記(2) 群のメモリセルは簡単に除去できる。これ
に対して、前記(3) 群のメモリセルは、読み出した時の
情報量（電圧読み出しの場合はビット線対の電位差、電
流読み出しの場合はビット線対の電流差）が少ないの
で、その除去は容易ではない。
【０００８】そこで、従来のダイソート工程でも、(3)
群のメモリセルを除去すべく様々なテストが行なわれて
いる。例えば仕様書で規定されている電源電圧範囲より
も低い（あるいは高い）電源電圧で動作させるテスト、
あるいは仕様書で規定されているタイミングよりも厳し
いタイミングで制御信号、アドレス、データ等を与えて
動作させるテスト、あるいはメモリセル平面内に様々な
データパターン（隣り合わせたメモリセルの“０”、
“１”の組合せ）でデータを与えて動作させるテスト等
である。
群のメモリセルを除去すべく様々なテストが行なわれて
いる。例えば仕様書で規定されている電源電圧範囲より
も低い（あるいは高い）電源電圧で動作させるテスト、
あるいは仕様書で規定されているタイミングよりも厳し
いタイミングで制御信号、アドレス、データ等を与えて
動作させるテスト、あるいはメモリセル平面内に様々な
データパターン（隣り合わせたメモリセルの“０”、
“１”の組合せ）でデータを与えて動作させるテスト等
である。
【０００９】しかし、これら従来の方法では、必ずしも
(3) 群の全てのメモリセルを除去しきれてはいない。ま
た(3) 群のメモリセルは一般的に不安定であり、同じテ
ストを数回行なってもある時は不良として検出される
が、ある時には不良として検出されないこともある。ダ
イソート工程でたまたま不良として検出されなかった
(3) 群のメモリセルは、パッケージに納められた後の最
終検査工程で不良として検出されたり、また、最終検査
工程でも運悪く不良として検出されなかった場合は市場
に出荷され、ユーザーの手元で不良になる場合もある。
ダイソート工程で不良として検出されずに最終検査工程
で不良として検出された場合は、パッケージ材料やテス
トコストが無駄になる。また、最終検査工程でも不良と
して検出されずにユーザーの手元で不良になった場合は
深刻な信用問題になる。
(3) 群の全てのメモリセルを除去しきれてはいない。ま
た(3) 群のメモリセルは一般的に不安定であり、同じテ
ストを数回行なってもある時は不良として検出される
が、ある時には不良として検出されないこともある。ダ
イソート工程でたまたま不良として検出されなかった
(3) 群のメモリセルは、パッケージに納められた後の最
終検査工程で不良として検出されたり、また、最終検査
工程でも運悪く不良として検出されなかった場合は市場
に出荷され、ユーザーの手元で不良になる場合もある。
ダイソート工程で不良として検出されずに最終検査工程
で不良として検出された場合は、パッケージ材料やテス
トコストが無駄になる。また、最終検査工程でも不良と
して検出されずにユーザーの手元で不良になった場合は
深刻な信用問題になる。
【００１０】
【発明が解決しようとする課題】上記したように従来の
半導体記憶装置のダイソート工程においては、ウェハー
プロセス後の半導体記憶装置内に含まれる動作が不完全
なメモリセル群に対して必ずしも全てのメモリセルを不
良として検出することができないという問題があった。
半導体記憶装置のダイソート工程においては、ウェハー
プロセス後の半導体記憶装置内に含まれる動作が不完全
なメモリセル群に対して必ずしも全てのメモリセルを不
良として検出することができないという問題があった。
【００１１】本発明は上記の問題点を解決すべくなされ
たもので、半導体記憶装置のダイソート工程において、
ウェハープロセス後の半導体記憶装置内に含まれる動作
が不完全なメモリセル群に対して全てのメモリセルを不
良として検出することが可能になる半導体記憶装置の検
査方法を提供することを目的とする。
たもので、半導体記憶装置のダイソート工程において、
ウェハープロセス後の半導体記憶装置内に含まれる動作
が不完全なメモリセル群に対して全てのメモリセルを不
良として検出することが可能になる半導体記憶装置の検
査方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、ウェハ状態の
半導体記憶装置に対して良品・不良品の判定を行う検査
方法において、半導体チップ上のパッドに電圧を印加す
ることにより、メモリセルに蓄えられているデータを読
み出した時にビット線対に現れる電位差または電流差が
小さくなって読み出し難くなるように強制的に変化さ
せ、上記ビット線対に十分な電位差または電流差を生じ
られない書込み・読み出しマージンの少ないメモリセル
を不良と判定することを特徴とする。
半導体記憶装置に対して良品・不良品の判定を行う検査
方法において、半導体チップ上のパッドに電圧を印加す
ることにより、メモリセルに蓄えられているデータを読
み出した時にビット線対に現れる電位差または電流差が
小さくなって読み出し難くなるように強制的に変化さ
せ、上記ビット線対に十分な電位差または電流差を生じ
られない書込み・読み出しマージンの少ないメモリセル
を不良と判定することを特徴とする。
【００１３】
【作用】この検査方法によれば、ウェハープロセスを終
了した半導体記憶装置のダイソート工程で、半導体チッ
プ上のパッドに電圧を印加することにより、メモリセル
に蓄えられているデータを読み出した時にビット線対に
現れる電位差または電流差が小さくなって読み出し難く
なるように強制的に変化させることにより、書込み・読
み出しマージンの少ないメモリセルを不良と判定するこ
とができる。
了した半導体記憶装置のダイソート工程で、半導体チッ
プ上のパッドに電圧を印加することにより、メモリセル
に蓄えられているデータを読み出した時にビット線対に
現れる電位差または電流差が小さくなって読み出し難く
なるように強制的に変化させることにより、書込み・読
み出しマージンの少ないメモリセルを不良と判定するこ
とができる。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１５】図１は、本発明の半導体記憶装置の検査方
法の第１実施例が適用されるＤＲＡＭの一部を示してい
る。このＤＲＡＭは、メモリセルからの読み出し電位を
ダミーセルからの読み出し電位と比較してセンスする方
式を採用している。
法の第１実施例が適用されるＤＲＡＭの一部を示してい
る。このＤＲＡＭは、メモリセルからの読み出し電位を
ダミーセルからの読み出し電位と比較してセンスする方
式を採用している。
【００１６】図１において、（ＢＬ、／ＢＬ）は相補的
なビット線対、ＳＡはビット線センスアンプ、ＭＣはビ
ット線対（ＢＬ、／ＢＬ）に複数個づつ接続されている
メモリセル（代表的に１個のみ示す）、ＷＬはワード
線、ＤＣは各ビット線（ＢＬ、／ＢＬ）に１個づつ接続
されているダミーセル、ＤＷＬはダミーワード線、ＶPL
はメモリセルキャパシタプレート電位、ＶBLはビット線
プリチャージ電位、１０はビット線プリチャージ・イコ
ライズ回路、／ＥＱＬはイコライズ信号、ＶDCはダミー
セル書込み電位、１１はダミーセル書込み電位線、１２
はダミーセル書込み回路、１３は内部ＶDC発生回路であ
る。上記メモリセルＭＣの容量とダミーセルＤＣの容量
は等しくＣS であり、ビット線対（ＢＬ、／ＢＬ）の各
容量はＣBLであると仮定する。
なビット線対、ＳＡはビット線センスアンプ、ＭＣはビ
ット線対（ＢＬ、／ＢＬ）に複数個づつ接続されている
メモリセル（代表的に１個のみ示す）、ＷＬはワード
線、ＤＣは各ビット線（ＢＬ、／ＢＬ）に１個づつ接続
されているダミーセル、ＤＷＬはダミーワード線、ＶPL
はメモリセルキャパシタプレート電位、ＶBLはビット線
プリチャージ電位、１０はビット線プリチャージ・イコ
ライズ回路、／ＥＱＬはイコライズ信号、ＶDCはダミー
セル書込み電位、１１はダミーセル書込み電位線、１２
はダミーセル書込み回路、１３は内部ＶDC発生回路であ
る。上記メモリセルＭＣの容量とダミーセルＤＣの容量
は等しくＣS であり、ビット線対（ＢＬ、／ＢＬ）の各
容量はＣBLであると仮定する。
【００１７】本実施例では、さらに、ＶDCスイッチパッ
ド１４、外部ＶDC入力パッド１５、内部ＶDC・外部ＶDC
スイッチ回路１６を有している。このスイッチ回路１６
は、２個のＣＭＯＳスイッチ１７、１８と、１個のＣＭ
ＯＳインバータ１９とからなる。
ド１４、外部ＶDC入力パッド１５、内部ＶDC・外部ＶDC
スイッチ回路１６を有している。このスイッチ回路１６
は、２個のＣＭＯＳスイッチ１７、１８と、１個のＣＭ
ＯＳインバータ１９とからなる。
【００１８】上記ＶDCスイッチパッド１４および内部Ｖ
DC・外部ＶDCスイッチ回路１６は、内部ＶDC発生回路１
３からの出力（内部ＶDC）と外部ＶDC入力パッド１５か
らの入力（外部ＶDC）とを切り換えてダミーセル書込み
電位線１１に供給するためのものである。即ち、ＶDCス
イッチパッド１４にローレベル“Ｌ”（接地電位、Ｖss
電位、０Ｖ）を与えると、内部ＶDC発生回路１３の出力
がＣＭＯＳスイッチ１７を経てダミーセル書込み電位線
１１に接続される。これに対して、ＶDCスイッチパッド
１４にハイレベル“Ｈ”（Ｖcc電位）を与えると、外部
ＶDC入力パッド１５からの入力がＣＭＯＳスイッチ１８
を経てダミーセル書込み電位線１１に接続される。ＶDC
スイッチパッド１４は高抵抗Ｒを介して接地電位に接続
されており、通常のパッケージに封入された状態では、
ＶDCスイッチパッド１４および外部ＶDC入力パッド１５
はボンディング接続されないものとすれば、パッケージ
に封入された後では、内部ＶDC発生回路１３の出力がダ
ミーセル書込み電位線１１に接続される。これに対し
て、ダイソート工程でＶDCスイッチパッド１４に“Ｈ”
レベルを与えると、外部ＶDC入力パッド１５からの入力
がダミーセル書込み電位線１１に接続される。
DC・外部ＶDCスイッチ回路１６は、内部ＶDC発生回路１
３からの出力（内部ＶDC）と外部ＶDC入力パッド１５か
らの入力（外部ＶDC）とを切り換えてダミーセル書込み
電位線１１に供給するためのものである。即ち、ＶDCス
イッチパッド１４にローレベル“Ｌ”（接地電位、Ｖss
電位、０Ｖ）を与えると、内部ＶDC発生回路１３の出力
がＣＭＯＳスイッチ１７を経てダミーセル書込み電位線
１１に接続される。これに対して、ＶDCスイッチパッド
１４にハイレベル“Ｈ”（Ｖcc電位）を与えると、外部
ＶDC入力パッド１５からの入力がＣＭＯＳスイッチ１８
を経てダミーセル書込み電位線１１に接続される。ＶDC
スイッチパッド１４は高抵抗Ｒを介して接地電位に接続
されており、通常のパッケージに封入された状態では、
ＶDCスイッチパッド１４および外部ＶDC入力パッド１５
はボンディング接続されないものとすれば、パッケージ
に封入された後では、内部ＶDC発生回路１３の出力がダ
ミーセル書込み電位線１１に接続される。これに対し
て、ダイソート工程でＶDCスイッチパッド１４に“Ｈ”
レベルを与えると、外部ＶDC入力パッド１５からの入力
がダミーセル書込み電位線１１に接続される。
【００１９】図２は、図１の回路の各部の動作波形を示
す。スタンドバイ状態では、イコライズ信号／ＥＱＬは
“Ｈ”レベルであるから、ビット線対（ＢＬ、／ＢＬ）
はビット線プリチャージ電位ＶBLに接続され、ダミーセ
ルＤＣにはダミーセル書込み電位ＶDCが接続されてい
る。メモリセルＭＣには、前のサイクルでデータ“０”
か“１”が書き込まれているとする。／ＲＡＳ（ローア
ドレスストローブ）信号が“Ｌ”レベル（活性化レベ
ル）になって読み出し動作が始まると、ワード線ＷＬと
ダミーワード線ＤＷＬが“Ｈ”レベルになり、メモリセ
ルＭＣとダミーセルＤＣに書き込まれているデータがそ
れぞれビット線ＢＬとビット線／ＢＬに読み出される。
スタンドバイ状態と読み出し動作時で電荷は保存される
ので、読み出し後のビット線／ＢＬの電位をＶ/BL'とす
ると、 （ＶDC−ＶPL）ＣS ＋ＶBL・ＣBL＝（Ｖ/BL'−ＶPL）ＣS ＋Ｖ/BL'・ＣBL となり、データ読み出し後のビット線／ＢＬの電位Ｖ/B
L'は Ｖ/BL'＝（ＶBL・ＣBL＋ＣS ・ＶDC）／（ＣBL＋ＣS ） となる。
す。スタンドバイ状態では、イコライズ信号／ＥＱＬは
“Ｈ”レベルであるから、ビット線対（ＢＬ、／ＢＬ）
はビット線プリチャージ電位ＶBLに接続され、ダミーセ
ルＤＣにはダミーセル書込み電位ＶDCが接続されてい
る。メモリセルＭＣには、前のサイクルでデータ“０”
か“１”が書き込まれているとする。／ＲＡＳ（ローア
ドレスストローブ）信号が“Ｌ”レベル（活性化レベ
ル）になって読み出し動作が始まると、ワード線ＷＬと
ダミーワード線ＤＷＬが“Ｈ”レベルになり、メモリセ
ルＭＣとダミーセルＤＣに書き込まれているデータがそ
れぞれビット線ＢＬとビット線／ＢＬに読み出される。
スタンドバイ状態と読み出し動作時で電荷は保存される
ので、読み出し後のビット線／ＢＬの電位をＶ/BL'とす
ると、 （ＶDC−ＶPL）ＣS ＋ＶBL・ＣBL＝（Ｖ/BL'−ＶPL）ＣS ＋Ｖ/BL'・ＣBL となり、データ読み出し後のビット線／ＢＬの電位Ｖ/B
L'は Ｖ/BL'＝（ＶBL・ＣBL＋ＣS ・ＶDC）／（ＣBL＋ＣS ） となる。
【００２０】一方、ビット線ＢＬ側においては、ビット
線ＢＬに接続されているメモリセルＭＣのスタンバイ状
態の電位をＶCELLとすると、ＶCELLは“１”読みの場合
はＶcc、“０”読みの場合は０Ｖになる。データ読み出
し後のビット線ＢＬの電位をＶBL' とすると、電荷は保
存されるから （ＶCELL−ＶPL）ＣS ＋ＶBL・ＣBL＝（ＶBL' −ＶPL）ＣS ＋ＶBL' ・ＣBL となるので、データ読み出し後のビット線ＢＬの電位Ｖ
BL' は ＶBL' ＝（ＶBL・ＣBL＋ＣS ・ＶCELL）／（ＣBL＋ＣS ） となる。センスマージンはビット線対（ＢＬ、／ＢＬ）
の電位差であるから、 Ｖ/BL'−ＶBL' ＝｛ＣS （ＶDC−ＶCELL）｝／（ＣBL＋ＣS ） …（１） となる。
線ＢＬに接続されているメモリセルＭＣのスタンバイ状
態の電位をＶCELLとすると、ＶCELLは“１”読みの場合
はＶcc、“０”読みの場合は０Ｖになる。データ読み出
し後のビット線ＢＬの電位をＶBL' とすると、電荷は保
存されるから （ＶCELL−ＶPL）ＣS ＋ＶBL・ＣBL＝（ＶBL' −ＶPL）ＣS ＋ＶBL' ・ＣBL となるので、データ読み出し後のビット線ＢＬの電位Ｖ
BL' は ＶBL' ＝（ＶBL・ＣBL＋ＣS ・ＶCELL）／（ＣBL＋ＣS ） となる。センスマージンはビット線対（ＢＬ、／ＢＬ）
の電位差であるから、 Ｖ/BL'−ＶBL' ＝｛ＣS （ＶDC−ＶCELL）｝／（ＣBL＋ＣS ） …（１） となる。
【００２１】この式（１）から、センスマージンはビッ
ト線プリチャージ電位ＶBLやキャパシタプレート電位Ｖ
PLには無関係であり、ダミーセル書込み電位ＶDCだけに
依存していることが分かる。即ち、“１”読みの場合は
外部ＶDC入力を電源電位Ｖccに近づけることにより、ま
た、“０”読みの場合は外部ＶDC入力を０Ｖに近づける
ことにより、センスマージンを狭めることができ、マー
ジンの少ないメモリセルを不良状態にすることができ
る。
ト線プリチャージ電位ＶBLやキャパシタプレート電位Ｖ
PLには無関係であり、ダミーセル書込み電位ＶDCだけに
依存していることが分かる。即ち、“１”読みの場合は
外部ＶDC入力を電源電位Ｖccに近づけることにより、ま
た、“０”読みの場合は外部ＶDC入力を０Ｖに近づける
ことにより、センスマージンを狭めることができ、マー
ジンの少ないメモリセルを不良状態にすることができ
る。
【００２２】図３は、本発明の半導体記憶装置の検査方
法の第２実施例が適用されるＤＲＡＭの一部を示してい
る。このＤＲＡＭは、ダミーセルを持たず、メモリセル
からの読み出し電位をビット線プリチャージ電位と比較
するシングルエンド型センス方式を採用している。
法の第２実施例が適用されるＤＲＡＭの一部を示してい
る。このＤＲＡＭは、ダミーセルを持たず、メモリセル
からの読み出し電位をビット線プリチャージ電位と比較
するシングルエンド型センス方式を採用している。
【００２３】図３において、（ＢＬ、／ＢＬ）は相補的
なビット線対、ＳＡはビット線センスアンプ、ＭＣはビ
ット線（ＢＬ、／ＢＬ）に複数個づつ接続されているメ
モリセル（代表的に１個のみ示す）、ＷＬはワード線、
ＶPLはメモリセルキャパシタプレート電位、ＶBLはビッ
ト線プリチャージ電位、１０はビット線プリチャージ・
イコライズ回路、／ＥＱＬはイコライズ信号、３１はビ
ット線プリチャージ電位線、３３は内部ＶBL発生回路で
ある。上記メモリセルの容量はＣS であり、ビット線Ｂ
Ｌの容量はＣBLであると仮定する。
なビット線対、ＳＡはビット線センスアンプ、ＭＣはビ
ット線（ＢＬ、／ＢＬ）に複数個づつ接続されているメ
モリセル（代表的に１個のみ示す）、ＷＬはワード線、
ＶPLはメモリセルキャパシタプレート電位、ＶBLはビッ
ト線プリチャージ電位、１０はビット線プリチャージ・
イコライズ回路、／ＥＱＬはイコライズ信号、３１はビ
ット線プリチャージ電位線、３３は内部ＶBL発生回路で
ある。上記メモリセルの容量はＣS であり、ビット線Ｂ
Ｌの容量はＣBLであると仮定する。
【００２４】本実施例では、さらに、ＶBLスイッチパッ
ド３４、外部ＶBL入力パッド３５、内部ＶBL・外部ＶBL
スイッチ回路３６を有している。このスイッチ回路３６
は、２個のＣＭＯＳスイッチ１７、１８と、１個のＣＭ
ＯＳインバータ１９とからなる。
ド３４、外部ＶBL入力パッド３５、内部ＶBL・外部ＶBL
スイッチ回路３６を有している。このスイッチ回路３６
は、２個のＣＭＯＳスイッチ１７、１８と、１個のＣＭ
ＯＳインバータ１９とからなる。
【００２５】上記ＶBLスイッチパッド３４および内部Ｖ
BL・外部ＶBLスイッチ回路３６は、内部ＶBL発生回路３
３からの出力（内部ＶBL）と外部ＶBL入力パッド３５か
らの入力（外部ＶBL）とを切り換えてビット線プリチャ
ージ電位線３１に供給するためのものである。即ち、Ｖ
BLスイッチパッド３４に“Ｌ”レベルを与えると、内部
ＶBL発生回路３３の出力がＣＭＯＳスイッチ１７を経て
ビット線プリチャージ電位線３１に接続される。これに
対して、ＶBLスイッチパッド３４に“Ｈ”レベルを与え
ると、外部ＶBL入力パッド３５からの入力がＣＭＯＳス
イッチ１８を経てビット線プリチャージ電位線３１に接
続される。ＶBLスイッチパッド３４は高抵抗Ｒを介して
接地電位に接続されており、通常のパッケージに封入さ
れた状態では、ＶBLスイッチパッド３４および外部ＶBL
入力パッド３５はボンディング接続されないものとすれ
ば、パッケージに封入された後では、内部ＶBL発生回路
３３の出力がビット線プリチャージ電位線３１に接続さ
れる。これに対して、ダイソート工程でＶBLスイッチパ
ッド３４に“Ｈ”レベルを与えると、外部ＶBL入力パッ
ド３５からの入力がビット線プリチャージ電位線３１に
接続される。
BL・外部ＶBLスイッチ回路３６は、内部ＶBL発生回路３
３からの出力（内部ＶBL）と外部ＶBL入力パッド３５か
らの入力（外部ＶBL）とを切り換えてビット線プリチャ
ージ電位線３１に供給するためのものである。即ち、Ｖ
BLスイッチパッド３４に“Ｌ”レベルを与えると、内部
ＶBL発生回路３３の出力がＣＭＯＳスイッチ１７を経て
ビット線プリチャージ電位線３１に接続される。これに
対して、ＶBLスイッチパッド３４に“Ｈ”レベルを与え
ると、外部ＶBL入力パッド３５からの入力がＣＭＯＳス
イッチ１８を経てビット線プリチャージ電位線３１に接
続される。ＶBLスイッチパッド３４は高抵抗Ｒを介して
接地電位に接続されており、通常のパッケージに封入さ
れた状態では、ＶBLスイッチパッド３４および外部ＶBL
入力パッド３５はボンディング接続されないものとすれ
ば、パッケージに封入された後では、内部ＶBL発生回路
３３の出力がビット線プリチャージ電位線３１に接続さ
れる。これに対して、ダイソート工程でＶBLスイッチパ
ッド３４に“Ｈ”レベルを与えると、外部ＶBL入力パッ
ド３５からの入力がビット線プリチャージ電位線３１に
接続される。
【００２６】図４は、図３の回路の各部の動作波形を示
す。スタンドバイ状態では、イコライズ信号／ＥＱＬは
“Ｈ”レベルであるから、ビット線対（ＢＬ、／ＢＬ）
はビット線プリチャージ電位ＶBLに接続されている。メ
モリセルＭＣには、前のサイクルでデータ“０”か
“１”が書き込まれているとする。読み出し動作が始ま
ると、ワード線ＷＬが“Ｈ”レベルになり、メモリセル
ＭＣに書き込まれているデータが一方のビット線ＢＬに
読み出される。他方のビット線／ＢＬは、ダミーセルが
接続されていないので、データ読み出し後も電位は変化
しない。従って、データ読み出し後のビット線／ＢＬの
電位Ｖ/BL'は、Ｖ/BL'＝ＶBLとなる。
す。スタンドバイ状態では、イコライズ信号／ＥＱＬは
“Ｈ”レベルであるから、ビット線対（ＢＬ、／ＢＬ）
はビット線プリチャージ電位ＶBLに接続されている。メ
モリセルＭＣには、前のサイクルでデータ“０”か
“１”が書き込まれているとする。読み出し動作が始ま
ると、ワード線ＷＬが“Ｈ”レベルになり、メモリセル
ＭＣに書き込まれているデータが一方のビット線ＢＬに
読み出される。他方のビット線／ＢＬは、ダミーセルが
接続されていないので、データ読み出し後も電位は変化
しない。従って、データ読み出し後のビット線／ＢＬの
電位Ｖ/BL'は、Ｖ/BL'＝ＶBLとなる。
【００２７】一方、ビット線ＢＬ側においては、ビット
線ＢＬに接続されているメモリセルＭＣのスタンバイ状
態の電位をＶCELLとすると、ＶCELLは“１”読みの場合
はＶcc、“０”読みの場合は０Ｖになる。データ読み出
し後のビット線ＢＬの電位ＶBL' は、電荷保存則から （ＶCELL−ＶPL）ＣS ＋ＶBL・ＣBL＝（ＶBL' −ＶPL）ＣS ＋ＶBL' ・ＣBL となるので、データ読み出し後のビット線ＢＬの電位Ｖ
BL' は ＶBL' ＝（ＶBL・ＣBL＋ＣS ・ＶCELL）／（ＣBL＋ＣS ） となる。センスマージンはビット線対（ＢＬ、／ＢＬ）
の電位差であるから、 Ｖ/BL'−ＶBL' ＝｛ＣS （ＶBL−ＶCELL）｝／（ＣBL＋ＣS ） …（２） となる。
線ＢＬに接続されているメモリセルＭＣのスタンバイ状
態の電位をＶCELLとすると、ＶCELLは“１”読みの場合
はＶcc、“０”読みの場合は０Ｖになる。データ読み出
し後のビット線ＢＬの電位ＶBL' は、電荷保存則から （ＶCELL−ＶPL）ＣS ＋ＶBL・ＣBL＝（ＶBL' −ＶPL）ＣS ＋ＶBL' ・ＣBL となるので、データ読み出し後のビット線ＢＬの電位Ｖ
BL' は ＶBL' ＝（ＶBL・ＣBL＋ＣS ・ＶCELL）／（ＣBL＋ＣS ） となる。センスマージンはビット線対（ＢＬ、／ＢＬ）
の電位差であるから、 Ｖ/BL'−ＶBL' ＝｛ＣS （ＶBL−ＶCELL）｝／（ＣBL＋ＣS ） …（２） となる。
【００２８】この式（２）から、センスマージンはビッ
ト線プリチャージ電位ＶBLに依存することが分かる。即
ち、“１”読みの場合は外部ＶBL入力を電源電位Ｖccに
近づけることにより、また、“０”読みの場合は外部Ｖ
BL入力を０Ｖに近づけることにより、センスマージンを
狭めることができ、マージンの少ないメモリセルを不良
状態にすることができる。
ト線プリチャージ電位ＶBLに依存することが分かる。即
ち、“１”読みの場合は外部ＶBL入力を電源電位Ｖccに
近づけることにより、また、“０”読みの場合は外部Ｖ
BL入力を０Ｖに近づけることにより、センスマージンを
狭めることができ、マージンの少ないメモリセルを不良
状態にすることができる。
【００２９】図５は、本発明の半導体記憶装置の検査方
法の第３実施例が適用されるＤＲＡＭの一部を示してい
る。このＤＲＡＭは、ダミーセルを持たず、メモリセル
からの読み出し電位をビット線プリチャージ電位と比較
するシングルエンド型センス方式を採用している。
法の第３実施例が適用されるＤＲＡＭの一部を示してい
る。このＤＲＡＭは、ダミーセルを持たず、メモリセル
からの読み出し電位をビット線プリチャージ電位と比較
するシングルエンド型センス方式を採用している。
【００３０】図５において、（ＢＬ、／ＢＬ）は相補的
なビット線対、ＳＡはビット線センスアンプ、ＭＣはビ
ット線（ＢＬ、／ＢＬ）に複数個づつ接続されているメ
モリセル（代表的に１個のみ示す）、ＷＬはワード線、
ＶPLはメモリセルキャパシタプレート電位、ＶBLはビッ
ト線プリチャージ電位、１０はビット線プリチャージ・
イコライズ回路、／ＥＱＬはイコライズ信号、５１はキ
ャパシタプレート電位線、５３は内部ＶPL発生回路であ
る。上記メモリセルの容量はＣS であり、ビット線の容
量はＣBLであると仮定する。
なビット線対、ＳＡはビット線センスアンプ、ＭＣはビ
ット線（ＢＬ、／ＢＬ）に複数個づつ接続されているメ
モリセル（代表的に１個のみ示す）、ＷＬはワード線、
ＶPLはメモリセルキャパシタプレート電位、ＶBLはビッ
ト線プリチャージ電位、１０はビット線プリチャージ・
イコライズ回路、／ＥＱＬはイコライズ信号、５１はキ
ャパシタプレート電位線、５３は内部ＶPL発生回路であ
る。上記メモリセルの容量はＣS であり、ビット線の容
量はＣBLであると仮定する。
【００３１】本実施例では、さらに、ＶPLスイッチパッ
ド５４、外部ＶPL入力パッド５５、内部ＶPL・外部ＶPL
スイッチ回路５６を有している。このスイッチ回路５６
は、２個のＣＭＯＳスイッチ１７、１８と、１個のＣＭ
ＯＳインバータ１９とからなる。
ド５４、外部ＶPL入力パッド５５、内部ＶPL・外部ＶPL
スイッチ回路５６を有している。このスイッチ回路５６
は、２個のＣＭＯＳスイッチ１７、１８と、１個のＣＭ
ＯＳインバータ１９とからなる。
【００３２】上記ＶPLスイッチパッド５４および内部Ｖ
PL・外部ＶPLスイッチ回路５６は、内部ＶPL発生回路５
３からの出力（内部ＶPL）と外部ＶPL入力パッド５５か
らの入力（外部ＶPL）とを切り換えてキャパシタプレー
ト電位線５１に供給するためのものである。即ち、ＶPL
スイッチパッド５４に“Ｌ”レベルを与えると、内部Ｖ
PL発生回路５３の出力がＣＭＯＳスイッチ１７を経てキ
ャパシタプレート電位線５１に接続される。これに対し
て、ＶPLスイッチパッド５４に“Ｈ”レベルを与える
と、外部ＶPL入力パッド５５からの入力がＣＭＯＳスイ
ッチ１８を経てキャパシタプレート電位線５１に接続さ
れる。ＶPLスイッチパッド５４は高抵抗Ｒを介して接地
電位に接続されており、通常のパッケージに封入された
状態では、ＶPLスイッチパッド５４および外部ＶPL入力
パッド５５はボンディング接続されないものとすれば、
パッケージに封入された後では、内部ＶPL発生回路５３
の出力がキャパシタプレート電位線５１に接続される。
これに対して、ダイソート工程でＶPLスイッチパッド５
４に“Ｈ”レベルを与えると、外部ＶPL入力パッド５５
からの入力がキャパシタプレート電位線５１に接続され
る。
PL・外部ＶPLスイッチ回路５６は、内部ＶPL発生回路５
３からの出力（内部ＶPL）と外部ＶPL入力パッド５５か
らの入力（外部ＶPL）とを切り換えてキャパシタプレー
ト電位線５１に供給するためのものである。即ち、ＶPL
スイッチパッド５４に“Ｌ”レベルを与えると、内部Ｖ
PL発生回路５３の出力がＣＭＯＳスイッチ１７を経てキ
ャパシタプレート電位線５１に接続される。これに対し
て、ＶPLスイッチパッド５４に“Ｈ”レベルを与える
と、外部ＶPL入力パッド５５からの入力がＣＭＯＳスイ
ッチ１８を経てキャパシタプレート電位線５１に接続さ
れる。ＶPLスイッチパッド５４は高抵抗Ｒを介して接地
電位に接続されており、通常のパッケージに封入された
状態では、ＶPLスイッチパッド５４および外部ＶPL入力
パッド５５はボンディング接続されないものとすれば、
パッケージに封入された後では、内部ＶPL発生回路５３
の出力がキャパシタプレート電位線５１に接続される。
これに対して、ダイソート工程でＶPLスイッチパッド５
４に“Ｈ”レベルを与えると、外部ＶPL入力パッド５５
からの入力がキャパシタプレート電位線５１に接続され
る。
【００３３】図６は、図５の回路の各部の動作波形を示
す。スタンドバイ状態では、イコライズ信号／ＥＱＬは
“Ｈ”レベルであるから、ビット線対（ＢＬ、／ＢＬ）
はビット線プリチャージ電位ＶBLに接続されている。メ
モリセルＭＣには、前のサイクルでデータ“０”か
“１”が書き込まれているとする。読み出し動作が始ま
ると、ワード線ＷＬが“Ｈ”レベルになり、メモリセル
ＭＣに書き込まれているデータが一方のビット線ＢＬに
読み出される。他方のビット線／ＢＬは、ダミーセルが
接続されていないので、データ読み出し後も電位は変化
しない。従って、データ読み出し後のビット線／ＢＬの
電位Ｖ/BL'は、 Ｖ/BL'＝ＶBL となる。
す。スタンドバイ状態では、イコライズ信号／ＥＱＬは
“Ｈ”レベルであるから、ビット線対（ＢＬ、／ＢＬ）
はビット線プリチャージ電位ＶBLに接続されている。メ
モリセルＭＣには、前のサイクルでデータ“０”か
“１”が書き込まれているとする。読み出し動作が始ま
ると、ワード線ＷＬが“Ｈ”レベルになり、メモリセル
ＭＣに書き込まれているデータが一方のビット線ＢＬに
読み出される。他方のビット線／ＢＬは、ダミーセルが
接続されていないので、データ読み出し後も電位は変化
しない。従って、データ読み出し後のビット線／ＢＬの
電位Ｖ/BL'は、 Ｖ/BL'＝ＶBL となる。
【００３４】一方、キャパシタプレート電位ＶPLを書込
み時と読み出し時とで変化させるものとし、書込み時の
キャパシタプレート電位をＶPLW 、読み出し時のキャパ
シタプレート電位をＶPLR とする。ビット線ＢＬ側にお
いては、ビット線ＢＬに接続されているメモリセルＭＣ
のスタンバイ状態の電位をＶCELLとすると、ＶCELLは
“１”読みの場合はＶcc、“０”読みの場合は０Ｖにな
る。データ読み出し後のビット線ＢＬの電位ＶBL' は、
電荷保存則から （ＶCELL−ＶPLW ）ＣS ＋ＶBL・ＣBL＝（ＶBL' −ＶPLR ）ＣS ＋ＶBL' ・ＣBL となるので、データ読み出し後のビット線ＢＬの電位Ｖ
BL' は ＶBL' ＝｛ＶBL・ＣBL＋ＣS （ＶCELL−ＶPLW ＋ＶPLR ）／（ＣBL＋ＣS ） となる。センスマージンはビット線対（ＢＬ、／ＢＬ）
の電位差であるから、 Ｖ/BL'−ＶBL' ＝ＣS （ＶBL−ＶCELL＋ＶPLW −ＶPLR ）／（ＣBL＋ＣS ） …（３） となる。
み時と読み出し時とで変化させるものとし、書込み時の
キャパシタプレート電位をＶPLW 、読み出し時のキャパ
シタプレート電位をＶPLR とする。ビット線ＢＬ側にお
いては、ビット線ＢＬに接続されているメモリセルＭＣ
のスタンバイ状態の電位をＶCELLとすると、ＶCELLは
“１”読みの場合はＶcc、“０”読みの場合は０Ｖにな
る。データ読み出し後のビット線ＢＬの電位ＶBL' は、
電荷保存則から （ＶCELL−ＶPLW ）ＣS ＋ＶBL・ＣBL＝（ＶBL' −ＶPLR ）ＣS ＋ＶBL' ・ＣBL となるので、データ読み出し後のビット線ＢＬの電位Ｖ
BL' は ＶBL' ＝｛ＶBL・ＣBL＋ＣS （ＶCELL−ＶPLW ＋ＶPLR ）／（ＣBL＋ＣS ） となる。センスマージンはビット線対（ＢＬ、／ＢＬ）
の電位差であるから、 Ｖ/BL'−ＶBL' ＝ＣS （ＶBL−ＶCELL＋ＶPLW −ＶPLR ）／（ＣBL＋ＣS ） …（３） となる。
【００３５】この式（３）から、センスマージンは書込
み時のキャパシタプレート電位ＶPLW と読み出し時のキ
ャパシタプレート電位ＶPLR との差に依存することが分
かる。即ち、“１”読みの場合は書込み時のキャパシタ
プレート電位ＶPLW を低く、読み出し時のキャパシタプ
レート電位ＶPLR を高くすることにより、また、“０”
読みの場合は書込み時のキャパシタプレート電位ＶPLW
を高く、読み出し時のキャパシタプレート電位ＶPLR を
低くするように、外部ＶPL入力を制御することにより、
センスマージンを狭めることができ、マージンの少ない
メモリセルを不良状態にすることができる。
み時のキャパシタプレート電位ＶPLW と読み出し時のキ
ャパシタプレート電位ＶPLR との差に依存することが分
かる。即ち、“１”読みの場合は書込み時のキャパシタ
プレート電位ＶPLW を低く、読み出し時のキャパシタプ
レート電位ＶPLR を高くすることにより、また、“０”
読みの場合は書込み時のキャパシタプレート電位ＶPLW
を高く、読み出し時のキャパシタプレート電位ＶPLR を
低くするように、外部ＶPL入力を制御することにより、
センスマージンを狭めることができ、マージンの少ない
メモリセルを不良状態にすることができる。
【００３６】図７は、本発明の半導体記憶装置の検査方
法の第４実施例が適用されるＤＲＡＭの一部を示してい
る。このＤＲＡＭは、カップリング容量型ダミーセルを
持っている。
法の第４実施例が適用されるＤＲＡＭの一部を示してい
る。このＤＲＡＭは、カップリング容量型ダミーセルを
持っている。
【００３７】図７において、（ＢＬ、／ＢＬ）は相補的
なビット線対、ＳＡはビット線センスアンプ、ＭＣはビ
ット線対（ＢＬ、／ＢＬ）に複数個づつ接続されている
メモリセル（代表的に１個のみ示す）、ＷＬはワード
線、ＶPLはメモリセルキャパシタプレート電位、ＶBLは
ビット線プリチャージ電位、１０はビット線プリチャー
ジ・イコライズ回路、／ＥＱＬはイコライズ信号であ
る。上記メモリセルの容量はＣS であり、ビット線の容
量はＣBLであると仮定する。
なビット線対、ＳＡはビット線センスアンプ、ＭＣはビ
ット線対（ＢＬ、／ＢＬ）に複数個づつ接続されている
メモリセル（代表的に１個のみ示す）、ＷＬはワード
線、ＶPLはメモリセルキャパシタプレート電位、ＶBLは
ビット線プリチャージ電位、１０はビット線プリチャー
ジ・イコライズ回路、／ＥＱＬはイコライズ信号であ
る。上記メモリセルの容量はＣS であり、ビット線の容
量はＣBLであると仮定する。
【００３８】本実施例では、さらに、ビット線対（Ｂ
Ｌ、／ＢＬ）に１個づつ接続されているカップリング容
量型ダミーセルＤＣ、ビット線ＢＬ側のダミーセルに接
続されているダミーワード線ＤＷＬ１、ビット線／ＢＬ
側のダミーセルに接続されているダミーワード線ＤＷＬ
０、ダミーワード線駆動回路７３、ＤＷＬスイッチパッ
ド７４、データ入力パッド７５、ＤＷＬ１・ＤＷＬ０ス
イッチ回路７６を有している。
Ｌ、／ＢＬ）に１個づつ接続されているカップリング容
量型ダミーセルＤＣ、ビット線ＢＬ側のダミーセルに接
続されているダミーワード線ＤＷＬ１、ビット線／ＢＬ
側のダミーセルに接続されているダミーワード線ＤＷＬ
０、ダミーワード線駆動回路７３、ＤＷＬスイッチパッ
ド７４、データ入力パッド７５、ＤＷＬ１・ＤＷＬ０ス
イッチ回路７６を有している。
【００３９】上記ＤＷＬスイッチパッド７４は、ダミー
ワード線駆動回路７３からの出力をＤＷＬ１・ＤＷＬ０
スイッチ回路７６を介して前記ダミーワード線ＤＷＬ１
またはダミーワード線ＤＷＬ０に供給するか否かを切り
換えるためのスイッチ信号を入力するためのものであ
る。
ワード線駆動回路７３からの出力をＤＷＬ１・ＤＷＬ０
スイッチ回路７６を介して前記ダミーワード線ＤＷＬ１
またはダミーワード線ＤＷＬ０に供給するか否かを切り
換えるためのスイッチ信号を入力するためのものであ
る。
【００４０】また、前記データ入力パッド７５は、ダミ
ーワード線駆動回路７３からの出力をダミーワード線Ｄ
ＷＬ１またはダミーワード線ＤＷＬ０のどちらに供給す
るかを決定するためのデータを入力するためのものであ
る。また、上記ＤＷＬ１・ＤＷＬ０スイッチ回路７６
は、２個のナンド回路７７、７８と、３個のインバータ
７９〜８１とからなる。
ーワード線駆動回路７３からの出力をダミーワード線Ｄ
ＷＬ１またはダミーワード線ＤＷＬ０のどちらに供給す
るかを決定するためのデータを入力するためのものであ
る。また、上記ＤＷＬ１・ＤＷＬ０スイッチ回路７６
は、２個のナンド回路７７、７８と、３個のインバータ
７９〜８１とからなる。
【００４１】いま、ＤＷＬスイッチパッド７４に“Ｌ”
レベルを与えると、ＤＷＬ１・ＤＷＬ０スイッチ回路７
６の出力電位により、ダミーワード線ＤＷＬ１の電位お
よびダミーワード線ＤＷＬ０の電位がそれぞれ“Ｌ”レ
ベルになり、２個のダミーセルＤＣ、ＤＣはビット線対
（ＢＬ、／ＢＬ）に対して同様の容量結合を有するよう
になる。
レベルを与えると、ＤＷＬ１・ＤＷＬ０スイッチ回路７
６の出力電位により、ダミーワード線ＤＷＬ１の電位お
よびダミーワード線ＤＷＬ０の電位がそれぞれ“Ｌ”レ
ベルになり、２個のダミーセルＤＣ、ＤＣはビット線対
（ＢＬ、／ＢＬ）に対して同様の容量結合を有するよう
になる。
【００４２】これに対して、ＤＷＬスイッチパッド７４
に“Ｈ”レベルを与えると共にデータ入力パッド７５に
“Ｌ”レベルを与えると、ＤＷＬ１・ＤＷＬ０スイッチ
回路７６の出力電位により一方のダミーワード線ＤＷＬ
０の電位のみ立上り、２個のダミーセルＤＣ、ＤＣはビ
ット線対（ＢＬ、／ＢＬ）に対して相異なる容量結合を
有するようになる。
に“Ｈ”レベルを与えると共にデータ入力パッド７５に
“Ｌ”レベルを与えると、ＤＷＬ１・ＤＷＬ０スイッチ
回路７６の出力電位により一方のダミーワード線ＤＷＬ
０の電位のみ立上り、２個のダミーセルＤＣ、ＤＣはビ
ット線対（ＢＬ、／ＢＬ）に対して相異なる容量結合を
有するようになる。
【００４３】上記とは逆に、ＤＷＬスイッチパッド７４
に“Ｈ”レベルを与えると共にデータ入力パッド７５に
“Ｈ”レベルを与えると、ＤＷＬ１・ＤＷＬ０スイッチ
回路７６の出力電位により、他方のダミーワード線ＤＷ
Ｌ１の電位のみ立上り、２個のダミーセルＤＣ、ＤＣは
ビット線対（ＢＬ、／ＢＬ）に対して相異なる容量結合
を有するようになる。
に“Ｈ”レベルを与えると共にデータ入力パッド７５に
“Ｈ”レベルを与えると、ＤＷＬ１・ＤＷＬ０スイッチ
回路７６の出力電位により、他方のダミーワード線ＤＷ
Ｌ１の電位のみ立上り、２個のダミーセルＤＣ、ＤＣは
ビット線対（ＢＬ、／ＢＬ）に対して相異なる容量結合
を有するようになる。
【００４４】上記ＤＷＬスイッチパッド７４は高抵抗Ｒ
を介して接地電位に接続されており、通常のパッケージ
に封入された状態では、ＤＷＬスイッチパッド７４およ
びデータ入力パッド７５はボンディング接続されないも
のとすれば、パッケージに封入された後では、２個のダ
ミーセルＤＣ、ＤＣがビット線対（ＢＬ、／ＢＬ）に対
して同様の容量結合を有するようになる。
を介して接地電位に接続されており、通常のパッケージ
に封入された状態では、ＤＷＬスイッチパッド７４およ
びデータ入力パッド７５はボンディング接続されないも
のとすれば、パッケージに封入された後では、２個のダ
ミーセルＤＣ、ＤＣがビット線対（ＢＬ、／ＢＬ）に対
して同様の容量結合を有するようになる。
【００４５】これに対して、ダイソート工程でＤＷＬス
イッチパッド７４に“Ｈ”レベルを与えると、データ入
力パッド７５の入力レベルに応じて、２個のダミーセル
ＤＣ、ＤＣがビット線対（ＢＬ、／ＢＬ）に対して相異
なる容量結合を有するようになる。
イッチパッド７４に“Ｈ”レベルを与えると、データ入
力パッド７５の入力レベルに応じて、２個のダミーセル
ＤＣ、ＤＣがビット線対（ＢＬ、／ＢＬ）に対して相異
なる容量結合を有するようになる。
【００４６】図８は、図７の回路の各部の動作波形を示
す。スタンドバイ状態では、イコライズ信号／ＥＱＬは
“Ｈ”レベルであるから、ビット線対（ＢＬ、／ＢＬ）
はビット線プリチャージ電位ＶBLに接続されている。メ
モリセルＭＣには、前のサイクルでデータ“０”か
“１”が書き込まれているとする。読み出し動作が始ま
ると、ワード線ＷＬが“Ｈ”レベルになり、メモリセル
ＭＣに書き込まれているデータが一方のビット線ＢＬに
読み出される。この場合、メモリセルＭＣに前のサイク
ルでデータ“０”が書き込まれている場合には、そのデ
ータを読み出す際にＤＷＬスイッチパッド７４を“Ｈ”
レベルに、データ入力パッド７５を“Ｌ”レベルにす
る。すると、一方のダミーワード線ＤＷＬ０の電位が立
上り、このダミーワード線ＤＷＬ０に接続されているダ
ミーセルＤＣによる容量結合で一方のビット線／ＢＬの
電位が少し上がり、ビット線対（ＢＬ、／ＢＬ）の電位
差が狭まる。従って、センスマージンを狭めることがで
き、マージンの少ないメモリセルを不良状態にすること
ができる。上記とは逆に、メモリセルＭＣにデータ
“１”が書かれている場合には、そのデータを読み出す
際にＤＷＬスイッチパッド７４を“Ｈ”レベルに、デー
タ入力パッド７５を“Ｈ”レベルにする。すると、他方
のダミーワード線ＤＷＬ１の電位が立上り、このダミー
ワード線ＤＷＬ１に接続されているダミーセルＤＣによ
る容量結合で他方のビット線ＢＬの電位が少し下がり、
ビット線対（ＢＬ、／ＢＬ）の電位差が狭まる。従っ
て、センスマージンを狭めることができ、マージンの少
ないメモリセルを不良状態にすることができる。
す。スタンドバイ状態では、イコライズ信号／ＥＱＬは
“Ｈ”レベルであるから、ビット線対（ＢＬ、／ＢＬ）
はビット線プリチャージ電位ＶBLに接続されている。メ
モリセルＭＣには、前のサイクルでデータ“０”か
“１”が書き込まれているとする。読み出し動作が始ま
ると、ワード線ＷＬが“Ｈ”レベルになり、メモリセル
ＭＣに書き込まれているデータが一方のビット線ＢＬに
読み出される。この場合、メモリセルＭＣに前のサイク
ルでデータ“０”が書き込まれている場合には、そのデ
ータを読み出す際にＤＷＬスイッチパッド７４を“Ｈ”
レベルに、データ入力パッド７５を“Ｌ”レベルにす
る。すると、一方のダミーワード線ＤＷＬ０の電位が立
上り、このダミーワード線ＤＷＬ０に接続されているダ
ミーセルＤＣによる容量結合で一方のビット線／ＢＬの
電位が少し上がり、ビット線対（ＢＬ、／ＢＬ）の電位
差が狭まる。従って、センスマージンを狭めることがで
き、マージンの少ないメモリセルを不良状態にすること
ができる。上記とは逆に、メモリセルＭＣにデータ
“１”が書かれている場合には、そのデータを読み出す
際にＤＷＬスイッチパッド７４を“Ｈ”レベルに、デー
タ入力パッド７５を“Ｈ”レベルにする。すると、他方
のダミーワード線ＤＷＬ１の電位が立上り、このダミー
ワード線ＤＷＬ１に接続されているダミーセルＤＣによ
る容量結合で他方のビット線ＢＬの電位が少し下がり、
ビット線対（ＢＬ、／ＢＬ）の電位差が狭まる。従っ
て、センスマージンを狭めることができ、マージンの少
ないメモリセルを不良状態にすることができる。
【００４７】
【発明の効果】上述したように本発明の半導体記憶装置
の検査方法によれば、ウェハープロセスを終了した半導
体記憶装置のダイソート工程で、書込み・読み出しマー
ジンの少ない（つまり、動作が不完全な）メモリセル群
に対して全てのメモリセルを不良として検出することが
できる。これにより、パッケージ材料や検査コストを節
約することができ、ユーザーの手元で不良になるような
信頼性不良の問題が起きる心配が減る。また、ダイソー
ト工程で読み出しマージンの少ないセルを不良として除
去し、そのメモリセルを冗長ビットで置き換えるように
すれば、総合的に見た場合の歩留まりが向上する。
の検査方法によれば、ウェハープロセスを終了した半導
体記憶装置のダイソート工程で、書込み・読み出しマー
ジンの少ない（つまり、動作が不完全な）メモリセル群
に対して全てのメモリセルを不良として検出することが
できる。これにより、パッケージ材料や検査コストを節
約することができ、ユーザーの手元で不良になるような
信頼性不良の問題が起きる心配が減る。また、ダイソー
ト工程で読み出しマージンの少ないセルを不良として除
去し、そのメモリセルを冗長ビットで置き換えるように
すれば、総合的に見た場合の歩留まりが向上する。
【図１】本発明の半導体記憶装置の検査方法の第１実施
例が適用されるＤＲＡＭの一部を示す回路図。
例が適用されるＤＲＡＭの一部を示す回路図。
【図２】図１のＤＲＡＭの読み出し動作を示す波形図。
【図３】本発明の半導体記憶装置の検査方法の第２実施
例が適用されるＤＲＡＭの一部を示す回路図。
例が適用されるＤＲＡＭの一部を示す回路図。
【図４】図３のＤＲＡＭの読み出し動作を示す波形図。
【図５】本発明の半導体記憶装置の検査方法の第３実施
例が適用されるＤＲＡＭの一部を示す回路図。
例が適用されるＤＲＡＭの一部を示す回路図。
【図６】図５のＤＲＡＭの読み出し動作を示す波形図。
【図７】本発明の半導体記憶装置の検査方法の第４実施
例が適用されるＤＲＡＭの一部を示す回路図。
例が適用されるＤＲＡＭの一部を示す回路図。
【図８】図７のＤＲＡＭの読み出し動作を示す波形図。
【図９】ウェハープロセス後のＤＲＡＭに含まれるメモ
リセルの特性ばらつきの分布状況を示す図。
リセルの特性ばらつきの分布状況を示す図。
（ＢＬ、／ＢＬ）…ビット線対、ＳＡ…ビット線センス
アンプ、ＭＣ…メモリセル、ＷＬ…ワード線、ＤＣ…ダ
ミーセル、ＤＷＬ、ＤＷＬ０、ＤＷＬ１…ダミーワード
線、ＶPL…メモリセルキャパシタプレート電位、ＶBL…
ビット線プリチャージ電位、／ＥＱＬ…イコライズ信
号、ＶDC…ダミーセル書込み電位、１０…ビット線プリ
チャージ・イコライズ回路、１１…ダミーセル書込み電
位線、１２…ダミーセル書込み回路、１３…内部ＶDC発
生回路、１４…ＶDCスイッチパッド、１５…外部ＶDC入
力パッド、１６…内部ＶDC・外部ＶDCスイッチ回路、３
１…ビット線プリチャージ電位線、３３…内部ＶBL発生
回路、３４…ＶBLスイッチパッド、３５…外部ＶBL入力
パッド、３６…内部ＶBL・外部ＶBLスイッチ回路、５１
…キャパシタプレート電位線、５３…内部ＶPL発生回
路、５４…ＶPLスイッチパッド、５５…外部ＶPL入力パ
ッド、５６…内部ＶPL・外部ＶPLスイッチ回路、７３…
ダミーワード線駆動回路、７４…ＤＷＬスイッチパッ
ド、７５…データ入力パッド、７６…ＤＷＬ１・ＤＷＬ
０スイッチ回路。
アンプ、ＭＣ…メモリセル、ＷＬ…ワード線、ＤＣ…ダ
ミーセル、ＤＷＬ、ＤＷＬ０、ＤＷＬ１…ダミーワード
線、ＶPL…メモリセルキャパシタプレート電位、ＶBL…
ビット線プリチャージ電位、／ＥＱＬ…イコライズ信
号、ＶDC…ダミーセル書込み電位、１０…ビット線プリ
チャージ・イコライズ回路、１１…ダミーセル書込み電
位線、１２…ダミーセル書込み回路、１３…内部ＶDC発
生回路、１４…ＶDCスイッチパッド、１５…外部ＶDC入
力パッド、１６…内部ＶDC・外部ＶDCスイッチ回路、３
１…ビット線プリチャージ電位線、３３…内部ＶBL発生
回路、３４…ＶBLスイッチパッド、３５…外部ＶBL入力
パッド、３６…内部ＶBL・外部ＶBLスイッチ回路、５１
…キャパシタプレート電位線、５３…内部ＶPL発生回
路、５４…ＶPLスイッチパッド、５５…外部ＶPL入力パ
ッド、５６…内部ＶPL・外部ＶPLスイッチ回路、７３…
ダミーワード線駆動回路、７４…ＤＷＬスイッチパッ
ド、７５…データ入力パッド、７６…ＤＷＬ１・ＤＷＬ
０スイッチ回路。
Claims (5)
- 【請求項１】 ウェハ状態の半導体記憶装置に対して良
品・不良品の判定を行う検査方法において、半導体チッ
プ上のパッドに電圧を印加することにより、メモリセル
に蓄えられているデータを読み出した時にビット線対に
現れる電位差または電流差が小さくなって読み出し難く
なるように強制的に変化させ、上記ビット線対に十分な
電位差または電流差を生じられない書込み・読み出しマ
ージンの少ないメモリセルを不良と判定することを特徴
とする半導体記憶装置の検査方法。 - 【請求項２】 請求項１記載の半導体記憶装置の検査方
法において、前記ビット線対に現れる電位差を強制的に
変化させるために、前記半導体チップ上のパッドに電圧
を印加してビット線のプリチャージ電位を変化させるこ
とを特徴とする特許請求範囲第１項記載の半導体記憶装
置の検査方法。 - 【請求項３】 請求項１記載の半導体記憶装置の検査方
法において、前記ビット線対に現れる電位差を強制的に
変化させるために、前記半導体チップ上のパッドに電圧
を印加してメモリセルの電荷保持キャパシタのプレート
電位を変化させることを特徴とする特許請求範囲第１項
記載の半導体記憶装置の検査方法。 - 【請求項４】 請求項１記載の半導体記憶装置の検査方
法において、前記ビット線対に現れる電位差を強制的に
変化させるために、前記半導体チップ上のパッドに電圧
を印加してダミーセルの書込み電位を変化させることを
特徴とする特許請求範囲第１項記載の半導体記憶装置の
検査方法。 - 【請求項５】 請求項１記載の半導体記憶装置の検査方
法において、前記ビット線対に現れる電位差を強制的に
変化させるために、前記半導体チップ上のパッドに電圧
を印加してダミーセルのダミー容量の一端側の電位を変
化させることを特徴とする半導体記憶装置の検査方法。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3304343A JPH05144296A (ja) | 1991-11-20 | 1991-11-20 | 半導体記憶装置の検査方法 |
| US07/978,883 US5377152A (en) | 1991-11-20 | 1992-11-19 | Semiconductor memory and screening test method thereof |
| KR1019920022034A KR960001325B1 (ko) | 1991-11-20 | 1992-11-20 | 반도체 메모리 |
| EP92119825A EP0543408B1 (en) | 1991-11-20 | 1992-11-20 | Semiconductor memory and screening test method thereof |
| DE69227232T DE69227232T2 (de) | 1991-11-20 | 1992-11-20 | Halbleiterspeicher und dessen Siebtestverfahren |
| US08/523,741 US5532963A (en) | 1991-11-20 | 1995-09-05 | Semiconductor memory and screening test method thereof |
| KR1019950040974A KR960001308B1 (ko) | 1991-11-20 | 1995-11-13 | 반도체 메모리의 스크리닝 테스트 방법과 반도체 메모리의 제조방법 |
| US09/108,266 USRE37184E1 (en) | 1991-11-20 | 1998-07-01 | Semiconductor memory and screening test method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3304343A JPH05144296A (ja) | 1991-11-20 | 1991-11-20 | 半導体記憶装置の検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05144296A true JPH05144296A (ja) | 1993-06-11 |
Family
ID=17931872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3304343A Pending JPH05144296A (ja) | 1991-11-20 | 1991-11-20 | 半導体記憶装置の検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05144296A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000067597A (ja) * | 1998-08-25 | 2000-03-03 | Fujitsu Ltd | 強誘電体メモリ、強誘電体メモリの製造方法及び強誘電体メモリの試験方法 |
| JP2002208298A (ja) * | 2001-01-10 | 2002-07-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2002216498A (ja) * | 2001-01-18 | 2002-08-02 | Rohm Co Ltd | 強誘電体記憶装置 |
| JP2002230997A (ja) * | 2001-02-01 | 2002-08-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2004227762A (ja) * | 2003-01-24 | 2004-08-12 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリを利用したテストモード制御装置 |
| JP2006323949A (ja) * | 2005-05-20 | 2006-11-30 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びそのテスト方法 |
| US8984353B2 (en) | 2010-01-21 | 2015-03-17 | Renesas Electronics Corporation | Information storage device and test method of setting a test condition for information storage device outside range of presupposed real use conditions |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59198594A (ja) * | 1983-04-25 | 1984-11-10 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPS62252598A (ja) * | 1986-04-24 | 1987-11-04 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPH01150300A (ja) * | 1987-12-07 | 1989-06-13 | Hitachi Ltd | 半導体記憶装置 |
| JPH0346188A (ja) * | 1989-07-13 | 1991-02-27 | Mitsubishi Electric Corp | 半導体記憶回路 |
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-
1991
- 1991-11-20 JP JP3304343A patent/JPH05144296A/ja active Pending
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