JPS62252598A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS62252598A JPS62252598A JP61095614A JP9561486A JPS62252598A JP S62252598 A JPS62252598 A JP S62252598A JP 61095614 A JP61095614 A JP 61095614A JP 9561486 A JP9561486 A JP 9561486A JP S62252598 A JPS62252598 A JP S62252598A
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- 230000032683 aging Effects 0.000 claims abstract description 39
- 239000003990 capacitor Substances 0.000 claims abstract description 22
- 102100034478 Cytokine-dependent hematopoietic cell linker Human genes 0.000 abstract 3
- 101000710210 Homo sapiens Cytokine-dependent hematopoietic cell linker Proteins 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
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- 238000009825 accumulation Methods 0.000 description 1
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はエージング時間を短縮できる１トランジスタ
、１キヤパシタ形メモリセルを有する半導体メモリ装置
に関するものである。
、１キヤパシタ形メモリセルを有する半導体メモリ装置
に関するものである。
第２図は従来の半導体メモリ装置を示す回路図であり、
Ｉｌｌはピット線、（２）はワード線、（３■は電源電
位を通常５ｖなるＶｃｃ、０７なるｖ８θとすると、Ｖ
ｓａ（ｖＭ＜Ｖｃｃであってこ＼ではｖＭａ−（ｖｃｃ
＋ｖｓｓ）／ｇとなるよう装置内で作られる−をその櫃
とする基準電位点、１４１は基準電位点（３１に接続さ
れ、電位ＶＭが与えられているセルプレー） 、＋５１
は一端がセルプレー）１４１に接続されたキャパシタ、
（６）はキャパシタ（５）の他端に接続する記憶データ
に対応した電荷を蓄積する蓄積点、（７］はワード線（
２１の電位Ｖこより制御されピット線Ｉｌ＋と蓄積点（
６）の間の電荷の授受を行い記憶データの読み出しｄき
込み保持等を行う絶縁ゲートル界効果トランジスタ（以
下Ｍ工ＳＴと略記）であって、こ＼ではｎチャネル形Ｍ
工Ｓ Ｔ。
Ｉｌｌはピット線、（２）はワード線、（３■は電源電
位を通常５ｖなるＶｃｃ、０７なるｖ８θとすると、Ｖ
ｓａ（ｖＭ＜Ｖｃｃであってこ＼ではｖＭａ−（ｖｃｃ
＋ｖｓｓ）／ｇとなるよう装置内で作られる−をその櫃
とする基準電位点、１４１は基準電位点（３１に接続さ
れ、電位ＶＭが与えられているセルプレー） 、＋５１
は一端がセルプレー）１４１に接続されたキャパシタ、
（６）はキャパシタ（５）の他端に接続する記憶データ
に対応した電荷を蓄積する蓄積点、（７］はワード線（
２１の電位Ｖこより制御されピット線Ｉｌ＋と蓄積点（
６）の間の電荷の授受を行い記憶データの読み出しｄき
込み保持等を行う絶縁ゲートル界効果トランジスタ（以
下Ｍ工ＳＴと略記）であって、こ＼ではｎチャネル形Ｍ
工Ｓ Ｔ。
（８）は、キャパシタ（５）とＭ工Ｓ Ｔ ｔｅｌから
なり、ピット線ｔｏ 、ワード線（２）および半纏体メ
モリ！Ｉｔのデータ入出力端子それぞれの数の槓だけ図
の如く並列にセルプレート（４）に接続されたまった＜
ｉ−一構成のものが存在するｌトランジスタｌキャパ
シタ形メモリセルである。
なり、ピット線ｔｏ 、ワード線（２）および半纏体メ
モリ！Ｉｔのデータ入出力端子それぞれの数の槓だけ図
の如く並列にセルプレート（４）に接続されたまった＜
ｉ−一構成のものが存在するｌトランジスタｌキャパ
シタ形メモリセルである。
従来の半導体メモリ装置は上記のｙ口く構成されていた
ので、以下のように動作する。但しこの装置の全体の動
作を詳細に説明すると長くなるし、筐たその必要もない
ので、こ＼ではこの発明が問題にするキャパシタ（５）
にどのようにしてどんな電圧が与えられるかを中心に説
明する。
ので、以下のように動作する。但しこの装置の全体の動
作を詳細に説明すると長くなるし、筐たその必要もない
ので、こ＼ではこの発明が問題にするキャパシタ（５）
にどのようにしてどんな電圧が与えられるかを中心に説
明する。
この装置のり７レツンユ、読み出し、暑き込み、および
読み出し葺き込みのいずれの動作時にも、ローデコーダ
により１本のワード（２）の電位を選択時の電位にし、
これにつながるメモリセル（８）のトランジスタ（７）
を導通にし、これにつながるキャパシタ１５）に蓄積さ
れていた電荷をビットＪ＋１１に放出する。どのビット
線ｔｌ＋についても？５１ ｄのメモリセル（８）から
このような電荷が放出され、このメモリセル（８）に記
憶データ“１′ノが記憶されていたか“Ｏ〃が記憶され
ていたかで極僅かの電位差をビット線…に与える。この
電位差を６ピツト線＋ｌｌに１個設けられているセンス
アンプにより増幅し、元のデータが“ｌ〃であればｌ〃
に相当する電位Ｖｃｃをパｏ〃であれば７６日をビット
線（１１に与え、さらに、導通状態金保っているトラン
ジスタ（７）１ｊｒ：通じ、蓄積点ｉｌ＋に元のデータ
にスす応じたぼ位ｒ与える。っ筐りどの動作時にも選択
されたワード線（２１につながる一列分のメモリセル（
８）の記憶データが必ず再生される。す７レツシユ、読
み出し動作時にはこの後金てのワード線（２１を非選択
時電位にすることにより記憶保持の状態にされる。
読み出し葺き込みのいずれの動作時にも、ローデコーダ
により１本のワード（２）の電位を選択時の電位にし、
これにつながるメモリセル（８）のトランジスタ（７）
を導通にし、これにつながるキャパシタ１５）に蓄積さ
れていた電荷をビットＪ＋１１に放出する。どのビット
線ｔｌ＋についても？５１ ｄのメモリセル（８）から
このような電荷が放出され、このメモリセル（８）に記
憶データ“１′ノが記憶されていたか“Ｏ〃が記憶され
ていたかで極僅かの電位差をビット線…に与える。この
電位差を６ピツト線＋ｌｌに１個設けられているセンス
アンプにより増幅し、元のデータが“ｌ〃であればｌ〃
に相当する電位Ｖｃｃをパｏ〃であれば７６日をビット
線（１１に与え、さらに、導通状態金保っているトラン
ジスタ（７）１ｊｒ：通じ、蓄積点ｉｌ＋に元のデータ
にスす応じたぼ位ｒ与える。っ筐りどの動作時にも選択
されたワード線（２１につながる一列分のメモリセル（
８）の記憶データが必ず再生される。す７レツシユ、読
み出し動作時にはこの後金てのワード線（２１を非選択
時電位にすることにより記憶保持の状態にされる。
読み出し書き込みおよび書き込み動作時、コラムデコー
ダで選択された１本のピッ１１１１１にのみ、外部から
データ六方端子、入力回路を経てデータ“ｌ〃の時Ｖｃ
ｃ、”０”の時、Ｖａ８なる電位を与え入力回路の駆動
能力をセンスアンプより犬にすることで元の記憶データ
に無関係にビット線＋１１およびこれにつながる蓄積点
１６１の磁位を外部から与えたデータに対応した電位に
書き込みを行う。しかる後金てのワード線（２１を非選
択にし記憶保持が行われるようになっていた。
ダで選択された１本のピッ１１１１１にのみ、外部から
データ六方端子、入力回路を経てデータ“ｌ〃の時Ｖｃ
ｃ、”０”の時、Ｖａ８なる電位を与え入力回路の駆動
能力をセンスアンプより犬にすることで元の記憶データ
に無関係にビット線＋１１およびこれにつながる蓄積点
１６１の磁位を外部から与えたデータに対応した電位に
書き込みを行う。しかる後金てのワード線（２１を非選
択にし記憶保持が行われるようになっていた。
上記のような従来の半導体メモリ装置では、エージング
時に装置の電源電圧を通常の使用時と同じにすると以上
説明した構成から明らかなようにメモリセル（８）のキ
ャパシタ（５１に刃ゎる電圧は第３図ｔｅｌに示すよう
に通常使用の値と等しくなり、エージングを加速するこ
とはできず、エージングに長時間を要すると云った問題
点があった。
時に装置の電源電圧を通常の使用時と同じにすると以上
説明した構成から明らかなようにメモリセル（８）のキ
ャパシタ（５１に刃ゎる電圧は第３図ｔｅｌに示すよう
に通常使用の値と等しくなり、エージングを加速するこ
とはできず、エージングに長時間を要すると云った問題
点があった。
丁なわち第４図はキャパシタ（６）に電圧を印加した時
の故障率と時間の関係を示すいわゆるバスタブ曲線であ
って八は初期故障出現期間、Ｂは偶発故障出現期間、Ｃ
ｔｒｉ摩耗＃摩耗量現期間である。上記の初期故障倉出
しつくして出荷する必要があるがこの人の期間が通常使
用条件では長いと云うことである。
の故障率と時間の関係を示すいわゆるバスタブ曲線であ
って八は初期故障出現期間、Ｂは偶発故障出現期間、Ｃ
ｔｒｉ摩耗＃摩耗量現期間である。上記の初期故障倉出
しつくして出荷する必要があるがこの人の期間が通常使
用条件では長いと云うことである。
この発明は上記の如き問題点を解決するためになされた
もので、エージング時に装置の電源電圧を導通使用時と
同じにしてもメモリセルのキャパシタのエージングｔｍ
速することのできる半導体メモリ装置を提供することｔ
目的とする。
もので、エージング時に装置の電源電圧を導通使用時と
同じにしてもメモリセルのキャパシタのエージングｔｍ
速することのできる半導体メモリ装置を提供することｔ
目的とする。
この発明に係る半導体メモリ装置はピット蝋から蓄積点
へ記憶データに対応した電位？トランジスタに伝え、こ
の蓄積点とセルプレートの間にキャパシタが接続され前
記キャパシタに加わる電圧の絶対値？通常動作時に比し
大にすることができるように、エージング時に前記セル
プレートに前記通常動作時と異なる一定電位金エージン
グ電位供給手段が与えるようにしたものである。
へ記憶データに対応した電位？トランジスタに伝え、こ
の蓄積点とセルプレートの間にキャパシタが接続され前
記キャパシタに加わる電圧の絶対値？通常動作時に比し
大にすることができるように、エージング時に前記セル
プレートに前記通常動作時と異なる一定電位金エージン
グ電位供給手段が与えるようにしたものである。
〔作用〕
この発明においては、ニージングー位供柑手段がキャパ
シタに加わる′１圧の絶対値を、通常動作時に比しエー
ジング時に増大させる。
シタに加わる′１圧の絶対値を、通常動作時に比しエー
ジング時に増大させる。
第ｌ１２！、ｌはこの発明の一実施例を示す回路図であ
り、（１１〜（８）はいずれも従来の同一符号のものと
同一または相当部分、（９）は通常動作時にセルプレー
ト（４）に与えられる電位と異なるｔ位点であって、こ
の実施例では電源Ｖｓ ｓ 、 ｌｔｏ＋ 、 （Ｉｌ
ｌ ｆ： ＠！ルプレート（４）に与える電位を通常動
作時とエージング時で切り換えるだめの制御信号線であ
って、この実施例では外部から与える信号のバッフ７回
路の出力ψ１およびインバータ回路の出カメ１、（１２
） （１３） ｉｄいずれも基準電位点（３１とセルプ
レート（４１に接続し両者で０ＭＯ８のトランスフアゲ
−）ｆ構成する、前者が出力ψ１で制御されるｐチャネ
ルＭ工８Ｔ、後者が出力心で制御されるｎチャネルＭ工
ＳＴ、Ｑ４゜α０はいずれも電位点（９）とセルプレー
ト（４）の間に接続され両者で０ＭＯ８）ランスファゲ
ート全構成する、前者が出力Φ１で制御されるｐチャネ
ルＭよりＴ、後者が出力ψｌで制御されるｎチャネルＭ
工ＥＩＴ、ＱのはＭ工ＥＩＴす匂、（１噂、 Ｑ４１
、０６１で構成され、エージング時にセルプレート４１
に通常動作時と異なる一定電位を供給するエージング電
位供給手段である。向上記ψｚ、ｉｌは第８図＋ｂｌ
、 ｔｏ＋に示す如くエージング時ψｌがＶｓｓ、ＩＺ
’ｍがＶｃｃ、通常動作時れがＶｃｃ （ＩＩｎ ５Ｅ
Ｖｓａとなるようにされる。
り、（１１〜（８）はいずれも従来の同一符号のものと
同一または相当部分、（９）は通常動作時にセルプレー
ト（４）に与えられる電位と異なるｔ位点であって、こ
の実施例では電源Ｖｓ ｓ 、 ｌｔｏ＋ 、 （Ｉｌ
ｌ ｆ： ＠！ルプレート（４）に与える電位を通常動
作時とエージング時で切り換えるだめの制御信号線であ
って、この実施例では外部から与える信号のバッフ７回
路の出力ψ１およびインバータ回路の出カメ１、（１２
） （１３） ｉｄいずれも基準電位点（３１とセルプ
レート（４１に接続し両者で０ＭＯ８のトランスフアゲ
−）ｆ構成する、前者が出力ψ１で制御されるｐチャネ
ルＭ工８Ｔ、後者が出力心で制御されるｎチャネルＭ工
ＳＴ、Ｑ４゜α０はいずれも電位点（９）とセルプレー
ト（４）の間に接続され両者で０ＭＯ８）ランスファゲ
ート全構成する、前者が出力Φ１で制御されるｐチャネ
ルＭよりＴ、後者が出力ψｌで制御されるｎチャネルＭ
工ＥＩＴ、ＱのはＭ工ＥＩＴす匂、（１噂、 Ｑ４１
、０６１で構成され、エージング時にセルプレート４１
に通常動作時と異なる一定電位を供給するエージング電
位供給手段である。向上記ψｚ、ｉｌは第８図＋ｂｌ
、 ｔｏ＋に示す如くエージング時ψｌがＶｓｓ、ＩＺ
’ｍがＶｃｃ、通常動作時れがＶｃｃ （ＩＩｎ ５Ｅ
Ｖｓａとなるようにされる。
この実施例は上記のように構成したので、セルプレート
（４）に与えられる電位ｋＶｃｐとすると通常動作時ａ
１ｍＶｃｃ、 ｆ５ｘ−ＶｓｓＴＭ工５Ｔｔ１２）。
（４）に与えられる電位ｋＶｃｐとすると通常動作時ａ
１ｍＶｃｃ、 ｆ５ｘ−ＶｓｓＴＭ工５Ｔｔ１２）。
０３）か導通しＭＩＳＴ圓、ａ６）が遮断であるから、
第８図＋（１１に示す如＜ ＶＣｐ−ＶＭとなり、従来
のものとにまったく同一の状態になるので、従来のもの
とまったく同じ動作をすることは云うまでもない。
第８図＋（１１に示す如＜ ＶＣｐ−ＶＭとなり、従来
のものとにまったく同一の状態になるので、従来のもの
とまったく同じ動作をすることは云うまでもない。
一方前記の問題点について考えると、エージング時＃ｘ
ｍ’７ｅｓ １Ｊｘ−Ｖｃｃであるからこの実施例では
第８図Ｊｄｌに示す如（ＶｃｐｘＶｓｓとできる。従っ
て通常動作時は従来と同様、第８図ｔｅｌに示す如くキ
ャパシタ１６１に加わる電圧の絶対値を１ｖｃｌは記憶
データが１１１〃か“Ｑ １７かに無関係に１Ｖｃ１厘
ＣＶｃｃ−Ｖｓａ）／Ｂとなるが、エージング時には１
１１〃の時ｌＶｃ ｌｓｍＶｃｃ 、 ”Ｑ”の時ｌ’
ｖｃｌ−０とできる。記憶データヲトのメモリセル（８
）についてもＲ１））を記憶すせれば全てのキャパシタ
の電圧を通常動作時より高くすることが可能で上記の問
題点が解決されることは明らかである。
ｍ’７ｅｓ １Ｊｘ−Ｖｃｃであるからこの実施例では
第８図Ｊｄｌに示す如（ＶｃｐｘＶｓｓとできる。従っ
て通常動作時は従来と同様、第８図ｔｅｌに示す如くキ
ャパシタ１６１に加わる電圧の絶対値を１ｖｃｌは記憶
データが１１１〃か“Ｑ １７かに無関係に１Ｖｃ１厘
ＣＶｃｃ−Ｖｓａ）／Ｂとなるが、エージング時には１
１１〃の時ｌＶｃ ｌｓｍＶｃｃ 、 ”Ｑ”の時ｌ’
ｖｃｌ−０とできる。記憶データヲトのメモリセル（８
）についてもＲ１））を記憶すせれば全てのキャパシタ
の電圧を通常動作時より高くすることが可能で上記の問
題点が解決されることは明らかである。
なお上記実施例ではエージング電位供給手段（ＩＱがエ
ージング時にＶｓｓ ’ｒ：供給する場合について述べ
たが、例えばＶＣＯを与えてもさらにＶＱＱより大であ
るかＶＳａより小であってもよい。
ージング時にＶｓｓ ’ｒ：供給する場合について述べ
たが、例えばＶＣＯを与えてもさらにＶＱＱより大であ
るかＶＳａより小であってもよい。
また上記実施例では基準電位点（３１の電位Ｖｕは（Ｖ
ｃｃ−Ｖｓｓ）／２１である場合について述べたが、一
定電位であればこれに限らない。
ｃｃ−Ｖｓｓ）／２１である場合について述べたが、一
定電位であればこれに限らない。
また上記実施例ではエージング時と通常動作時とで、エ
ージング電位供給手段ｔ１−が供給する電位の切り換、
ｌ−外部から与える場合について述べたが例えばエージ
ング時の加熱等による温度上昇を検知し、内部的に発生
させるもの等であってもよい。
ージング電位供給手段ｔ１−が供給する電位の切り換、
ｌ−外部から与える場合について述べたが例えばエージ
ング時の加熱等による温度上昇を検知し、内部的に発生
させるもの等であってもよい。
この発明は以上説明したとおり、エージング電位供給手
段が、キャパシタに加わる電圧を通常動作時に比しエー
ジング時に増大させ、エージングを加速することにより
、初期不良品をより短時間で除去できる効果がある。
段が、キャパシタに加わる電圧を通常動作時に比しエー
ジング時に増大させ、エージングを加速することにより
、初期不良品をより短時間で除去できる効果がある。
第１図はこの発明の一実施例を示す回路図、第２図は従
来の半導体メモリ装置を示す回路図、第３図ｆａｔは従
来の半導体メモリ装置の動作を説明する動作状態図、第
８図ｆｂｌ〜ｔｅｌはこの発明の一実施例の動作を説明
する動作状態図、第４図は従来の半導体メモリ装置の故
障発生の時間経過を示すいわゆるバスタブ曲線である。 図において、（１１はピットｆｆｌ、ｍはセルプレート
、＋５１はキャパシタ、（６）は蓄積点、（７）はトラ
ンジスタ、αＱけエージング心位供給手段である。 なお、各図中、同一符号は同−筐たけ相当部分を示す。
来の半導体メモリ装置を示す回路図、第３図ｆａｔは従
来の半導体メモリ装置の動作を説明する動作状態図、第
８図ｆｂｌ〜ｔｅｌはこの発明の一実施例の動作を説明
する動作状態図、第４図は従来の半導体メモリ装置の故
障発生の時間経過を示すいわゆるバスタブ曲線である。 図において、（１１はピットｆｆｌ、ｍはセルプレート
、＋５１はキャパシタ、（６）は蓄積点、（７）はトラ
ンジスタ、αＱけエージング心位供給手段である。 なお、各図中、同一符号は同−筐たけ相当部分を示す。
Claims (1)
- （１）ビット線から蓄積点へ記憶データに対応する電位
を伝えるトランジスタと セルプレートと前記蓄積点との間に接続さ れるキャパシタと 前記キャパシタに加わる電圧の絶対値を通 常動作時に比し大にすることができるようにエージング
時に前記セルプレートに前記通常動作時と異なる一定電
位を与えるエージング電位供給手段とを 備えた半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61095614A JPS62252598A (ja) | 1986-04-24 | 1986-04-24 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61095614A JPS62252598A (ja) | 1986-04-24 | 1986-04-24 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62252598A true JPS62252598A (ja) | 1987-11-04 |
Family
ID=14142427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61095614A Pending JPS62252598A (ja) | 1986-04-24 | 1986-04-24 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62252598A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02146175A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | メモリセル対極電圧供給回路 |
| US5079743A (en) * | 1988-12-28 | 1992-01-07 | Mitsubishi Denki Kabushiki Kaisha | Circuit for applying selected voltages to dynamic random access memory |
| JPH04360092A (ja) * | 1991-06-06 | 1992-12-14 | Nec Ic Microcomput Syst Ltd | 半導体メモリ装置 |
| JPH05144296A (ja) * | 1991-11-20 | 1993-06-11 | Toshiba Corp | 半導体記憶装置の検査方法 |
| USRE37184E1 (en) | 1991-11-20 | 2001-05-22 | Kabushiki Kaisha Toshiba | Semiconductor memory and screening test method thereof |
| JP2006323949A (ja) * | 2005-05-20 | 2006-11-30 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びそのテスト方法 |
| JP2010118095A (ja) * | 2008-11-11 | 2010-05-27 | Elpida Memory Inc | 半導体記憶装置及びそのテスト方法 |
-
1986
- 1986-04-24 JP JP61095614A patent/JPS62252598A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02146175A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | メモリセル対極電圧供給回路 |
| US5079743A (en) * | 1988-12-28 | 1992-01-07 | Mitsubishi Denki Kabushiki Kaisha | Circuit for applying selected voltages to dynamic random access memory |
| US5337272A (en) * | 1988-12-28 | 1994-08-09 | Mitsubishi Denki Kabushiki Kaisha | Circuit for applying selected voltages to dynamic random access memory |
| JPH04360092A (ja) * | 1991-06-06 | 1992-12-14 | Nec Ic Microcomput Syst Ltd | 半導体メモリ装置 |
| JPH05144296A (ja) * | 1991-11-20 | 1993-06-11 | Toshiba Corp | 半導体記憶装置の検査方法 |
| USRE37184E1 (en) | 1991-11-20 | 2001-05-22 | Kabushiki Kaisha Toshiba | Semiconductor memory and screening test method thereof |
| JP2006323949A (ja) * | 2005-05-20 | 2006-11-30 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びそのテスト方法 |
| JP2010118095A (ja) * | 2008-11-11 | 2010-05-27 | Elpida Memory Inc | 半導体記憶装置及びそのテスト方法 |
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