JPH02289990A - Ｄｒａｍ形式の集積半導体メモリおよびその検査方法 - Google Patents
Ｄｒａｍ形式の集積半導体メモリおよびその検査方法Info
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- JPH02289990A JPH02289990A JP2065535A JP6553590A JPH02289990A JP H02289990 A JPH02289990 A JP H02289990A JP 2065535 A JP2065535 A JP 2065535A JP 6553590 A JP6553590 A JP 6553590A JP H02289990 A JPH02289990 A JP H02289990A
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- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
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- G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
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-
- G—PHYSICS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＤＲＡＭ形式の集積半導体メモリと、半導体
メモリの検査方法とに関するものである。
メモリの検査方法とに関するものである。
（従来の技術）
ワード線対と、ビット線対と、マトリンクス状に配置さ
れたメモリセルと、ビット線対ごとの評価回路とを有ず
るＤＲＡＭ形式の集積半導体メモリであって、各ビット
線対が作動中に１つのビット線および１つの参照ビット
線に区分されている集積半導体メモリはたとえば下記の
刊行物から公知である。
れたメモリセルと、ビット線対ごとの評価回路とを有ず
るＤＲＡＭ形式の集積半導体メモリであって、各ビット
線対が作動中に１つのビット線および１つの参照ビット
線に区分されている集積半導体メモリはたとえば下記の
刊行物から公知である。
米国電気電子学会雑誌固体回路編、第ＳＣ−２０巻、第
５号、１９８５年１０月、第９０３〜９０８真、「高速
ページモードおよびスタティンクコラムモードを有する
ＩＭｂ ｉ ｔのＣＭＯＳ ＤＲＡＭＪ。この刊行物
にはいわゆる゛相補性キャパシタンス結合ダミーセル″
を有する冒頭に記載した種類の集積半導体メモリが示さ
れている。
５号、１９８５年１０月、第９０３〜９０８真、「高速
ページモードおよびスタティンクコラムモードを有する
ＩＭｂ ｉ ｔのＣＭＯＳ ＤＲＡＭＪ。この刊行物
にはいわゆる゛相補性キャパシタンス結合ダミーセル″
を有する冒頭に記載した種類の集積半導体メモリが示さ
れている。
米国電気電子学会雑誌固体回路編、第ＳＣ−２２巻、第
５号、１９８７年１０月、第６５１〜６５６頁、［よじ
られた駆動線検出増幅器を有する６５ｎｓ，４Ｍｂ ｉ
ｔのＣＭＯＳ ＤＲＡＭ」。
５号、１９８７年１０月、第６５１〜６５６頁、［よじ
られた駆動線検出増幅器を有する６５ｎｓ，４Ｍｂ ｉ
ｔのＣＭＯＳ ＤＲＡＭ」。
−１９８４年米国電気電子学会国際固体回路会議、ＩＳ
ＳＣＣ８４、１９８４年２月２４日、第２７８、２７９
および３５４頁、ｒｃＭＯｓＩＩＩテクノロジーによる
サブ１００ｎｓ，２５６ＫのＤＲＡＭ，。両刊行物には
、ダミーセルなしの冒頭に記載した種類の集積半導体メ
モリが示されている。
ＳＣＣ８４、１９８４年２月２４日、第２７８、２７９
および３５４頁、ｒｃＭＯｓＩＩＩテクノロジーによる
サブ１００ｎｓ，２５６ＫのＤＲＡＭ，。両刊行物には
、ダミーセルなしの冒頭に記載した種類の集積半導体メ
モリが示されている。
ＤＲＡＭ形弐の集積半導体メモリの検査の際には、電流
受入れ、作動可能性、特定の検査パターンへの感度のよ
うな通常検出可能な特性のほかに、半導体メモリの種々
の部分回路の動作範囲を決定する特性（たとえばセルキ
ャパシタンス、ビット線および参照ビット線におけるメ
モリセルの対称性、評価回路の対称性）も検出し得るこ
とがしばしば望ましい。このことは、完成されたモジュ
ールでは、これまでたとえば１つの仕様により制限され
る値範囲の外側の値を有する供給電位の印加によっての
み可能である。相応のことが入力信号のレヘルに対して
も当てはまる。ウエー／％平面上では、これまで、たと
えばまだケースを設けられていない半導体メモリにおい
てのみ近接可能であるいわゆる追加パッドを用いて補助
信号および（または）補助電位を解析および検査目的で
供給することが追加的に可能である。ウエーハ平面上で
の別の解析可能性はアルファ粒子による半導体メモリの
適切な照射である。しかし、すべてのこれらの可能性は
かなりグローバルな影響を半導体メモリに与える。すな
わち、たいていメモリセル領域の外側の領域も望ましく
ない影響を受ける。
受入れ、作動可能性、特定の検査パターンへの感度のよ
うな通常検出可能な特性のほかに、半導体メモリの種々
の部分回路の動作範囲を決定する特性（たとえばセルキ
ャパシタンス、ビット線および参照ビット線におけるメ
モリセルの対称性、評価回路の対称性）も検出し得るこ
とがしばしば望ましい。このことは、完成されたモジュ
ールでは、これまでたとえば１つの仕様により制限され
る値範囲の外側の値を有する供給電位の印加によっての
み可能である。相応のことが入力信号のレヘルに対して
も当てはまる。ウエー／％平面上では、これまで、たと
えばまだケースを設けられていない半導体メモリにおい
てのみ近接可能であるいわゆる追加パッドを用いて補助
信号および（または）補助電位を解析および検査目的で
供給することが追加的に可能である。ウエーハ平面上で
の別の解析可能性はアルファ粒子による半導体メモリの
適切な照射である。しかし、すべてのこれらの可能性は
かなりグローバルな影響を半導体メモリに与える。すな
わち、たいていメモリセル領域の外側の領域も望ましく
ない影響を受ける。
本発明の課題は、開発および製造の際の是認し得る追加
費用で、正常作動に不利に影響することなくセル領域の
適切な検査および解析を可能にする装置を含んでいる集
積半導体メモリを提供することである。検査および解析
が完成された半導体メモリにおいても可能であることも
望ましい。本発明の他の課題は、相応の検査方法を提供
することである。
費用で、正常作動に不利に影響することなくセル領域の
適切な検査および解析を可能にする装置を含んでいる集
積半導体メモリを提供することである。検査および解析
が完成された半導体メモリにおいても可能であることも
望ましい。本発明の他の課題は、相応の検査方法を提供
することである。
上記の課題は冒頭に記載した種類の集積半導体メモリに
おいて請求項１および１０にあげられている特徴により
解決される。有利な実施態様は従属請求項にあげられて
いる。
おいて請求項１および１０にあげられている特徴により
解決される。有利な実施態様は従属請求項にあげられて
いる。
以下、図面により本発明の実施例を詳細に説明する。
従来の技術による集積半導体メモリは、マトリックス状
に配置されておりワード線および（ビット線対の部分と
しての）ビット線を介してアドレス指定可能なメモリセ
ルを含んでいる。第９図には、寄生的に存在するビット
線キャパシタンスを含むビット線対ＢＬ，ＢＬと、メモ
リセルＭＣとこれに対応付けられており相互の区別のた
めにＯ（ＷＬＯ）ないしたとえば２５５ （ＷＬ２５５
）の通し番号を付されているワード線ＷＬとの一部分が
示されている。第９図にはさらに予充電装置ＰＣが示さ
れている。公知のように作動中にメモリセルＭＣからの
情報の読出しの前にビット線対ＢＬ，ＢＬが予充電電位
ｖＣＣに予充電される。
に配置されておりワード線および（ビット線対の部分と
しての）ビット線を介してアドレス指定可能なメモリセ
ルを含んでいる。第９図には、寄生的に存在するビット
線キャパシタンスを含むビット線対ＢＬ，ＢＬと、メモ
リセルＭＣとこれに対応付けられており相互の区別のた
めにＯ（ＷＬＯ）ないしたとえば２５５ （ＷＬ２５５
）の通し番号を付されているワード線ＷＬとの一部分が
示されている。第９図にはさらに予充電装置ＰＣが示さ
れている。公知のように作動中にメモリセルＭＣからの
情報の読出しの前にビット線対ＢＬ，ＢＬが予充電電位
ｖＣＣに予充電される。
そのために等化信号ＥＱＬが予充電装置ＰＣに与えられ
、それにより予充電電位■ＣＣがビット線対ＢＬ，ＢＬ
に到達し、またこれを予充電電位■ＣＣに充電する。メ
モリセルＭＣは公知のＤＲＡＭ形式の半導体メモリでは
通常、少なくとも１つのメモリコンデンサおよび１つの
選択トランジスタを含んでいるいわゆる１トランジスタ
ーメモリセルとして構成されている。その際にメモリコ
ンデンサはその一方の端子でいわゆるプレート電位ＶＰ
Ｌと接続されている。予充電の後にメモリセルＭＣから
の情報の読出しのために、その選択トランジスタがそれ
と接続されているワード線ＷＬを介して電気的に伝導性
に切換られ（−メモリセルＭＣのなかでアドレス指定さ
れ）、それによりメモリコンデンサのなかに蓄積された
電荷が記憶された情報としてビット線対ＢＬＳＢＬのメ
モリセルＭＣに対応付けられているビット線ＢＬに到達
する。１つのビット線対は２つの導線、いわゆるビット
線ＢＬおよびいわゆる参照ビット線ＢＬから成っている
。アドレス指定されたメモリセルＭＣと接続されている
導線はビット線と呼ばれる。
、それにより予充電電位■ＣＣがビット線対ＢＬ，ＢＬ
に到達し、またこれを予充電電位■ＣＣに充電する。メ
モリセルＭＣは公知のＤＲＡＭ形式の半導体メモリでは
通常、少なくとも１つのメモリコンデンサおよび１つの
選択トランジスタを含んでいるいわゆる１トランジスタ
ーメモリセルとして構成されている。その際にメモリコ
ンデンサはその一方の端子でいわゆるプレート電位ＶＰ
Ｌと接続されている。予充電の後にメモリセルＭＣから
の情報の読出しのために、その選択トランジスタがそれ
と接続されているワード線ＷＬを介して電気的に伝導性
に切換られ（−メモリセルＭＣのなかでアドレス指定さ
れ）、それによりメモリコンデンサのなかに蓄積された
電荷が記憶された情報としてビット線対ＢＬＳＢＬのメ
モリセルＭＣに対応付けられているビット線ＢＬに到達
する。１つのビット線対は２つの導線、いわゆるビット
線ＢＬおよびいわゆる参照ビット線ＢＬから成っている
。アドレス指定されたメモリセルＭＣと接続されている
導線はビット線と呼ばれる。
相応して、アドレス指定されたメモリセルＭＣと接続さ
れておらず同一のビット線対の他のメモリセルＭＣと接
続されている導線は参照ビット線と呼ばれる。たとえば
ワード線ＷＬＯ、ＷＬＩの１つと接続されているメモリ
セルＭＣの１つが読出されるべきであれば、第９図中で
上側に位置する導線がビット線ＢＬと呼ばれ、また第９
図中で下側に位置する導線が参照ビソＩ・線ＢＬと呼ば
れる。
れておらず同一のビット線対の他のメモリセルＭＣと接
続されている導線は参照ビット線と呼ばれる。たとえば
ワード線ＷＬＯ、ＷＬＩの１つと接続されているメモリ
セルＭＣの１つが読出されるべきであれば、第９図中で
上側に位置する導線がビット線ＢＬと呼ばれ、また第９
図中で下側に位置する導線が参照ビソＩ・線ＢＬと呼ば
れる。
しかし、たとえばワード線ＷＬ２５４、ＷＬ２５５の１
つと接続されているメモリセルＭＣの１つが読出される
べきであれば、第９図中で下側に位置する導線がビット
線ＢＬと呼ばれ（第９図中に括弧のなかに記入されてお
り）、また第９図中で上側に位置する導線が参照ビット
線ＢＬと呼ばれる（第９図中に同じく括弧のなかに記入
されている）。一層簡単な理解のために以下では、ワー
ド線ＷＬＯと接続されているメモリセルＭＣから読出す
ものとする。この説明を一般的に有効にするため、参照
符号ＷＬＯの代わりに以下では一般的に参照符号ＷＬが
用いられる。
つと接続されているメモリセルＭＣの１つが読出される
べきであれば、第９図中で下側に位置する導線がビット
線ＢＬと呼ばれ（第９図中に括弧のなかに記入されてお
り）、また第９図中で上側に位置する導線が参照ビット
線ＢＬと呼ばれる（第９図中に同じく括弧のなかに記入
されている）。一層簡単な理解のために以下では、ワー
ド線ＷＬＯと接続されているメモリセルＭＣから読出す
ものとする。この説明を一般的に有効にするため、参照
符号ＷＬＯの代わりに以下では一般的に参照符号ＷＬが
用いられる。
ビット線Ｂ Ｌ上に読出し後に存在する情報（以下では
゛続出し信号″′と呼ばれる）は続いて評価回路ＡＭＰ
により評価されかつ増幅される。それにより読出し信号
はそれに対応付けられている論理レベル（“０゛′また
は“ビ）をとる。相応して参照ビット線ＢＬ上にはそれ
に対して相補性の相応の相補性論理レベル（“ビまたは
“”Ｏ”）を有する信号が生ずる。最近の評価回路ＡＭ
Ｐは一般にそれぞれ交叉結合されたトランジスタから成
る２つの並列接続されたダイナミックーフリソプフロン
プとして形成されている。その際に一方のフリップフロ
ノプは一般にｎチャネル形式のトランジスタを含んでお
り、他方のフリップフロップはｐチャネル形式のトラン
ジスタを含んでいる。
゛続出し信号″′と呼ばれる）は続いて評価回路ＡＭＰ
により評価されかつ増幅される。それにより読出し信号
はそれに対応付けられている論理レベル（“０゛′また
は“ビ）をとる。相応して参照ビット線ＢＬ上にはそれ
に対して相補性の相応の相補性論理レベル（“ビまたは
“”Ｏ”）を有する信号が生ずる。最近の評価回路ＡＭ
Ｐは一般にそれぞれ交叉結合されたトランジスタから成
る２つの並列接続されたダイナミックーフリソプフロン
プとして形成されている。その際に一方のフリップフロ
ノプは一般にｎチャネル形式のトランジスタを含んでお
り、他方のフリップフロップはｐチャネル形式のトラン
ジスタを含んでいる。
フリソブフロップはこの場合に２つのクロック信号ＳＡ
ＰおよびＳＡＮにより制御される。このことは評価回路
ＡＭＰの迅速な応答と、それに続く読出されたメモリセ
ルＭＣのなかへの全値の論理レベルを有する続出されか
つ増幅された情報の復帰書込みとを可能にする。デコー
ダ（図示せず）により制御されるトランスファトランジ
スタを介して、評価されかつ増幅された情報はデータ出
力線ＤＱ，ＤＱに到達する。
ＰおよびＳＡＮにより制御される。このことは評価回路
ＡＭＰの迅速な応答と、それに続く読出されたメモリセ
ルＭＣのなかへの全値の論理レベルを有する続出されか
つ増幅された情報の復帰書込みとを可能にする。デコー
ダ（図示せず）により制御されるトランスファトランジ
スタを介して、評価されかつ増幅された情報はデータ出
力線ＤＱ，ＤＱに到達する。
過程全体の進行は第１０図にパルスダイアダラムの形態
で示されている。前記の読出しおよび評価過程の開始前
には等化信号ＥＱＬは予充電過程の実行のために能動的
である。すべての他の信号は非能動的である。それによ
りビット線ＢＬおよび参照ビット線Ｂ Ｌは予充電電位
ＶＰＣをとる。
で示されている。前記の読出しおよび評価過程の開始前
には等化信号ＥＱＬは予充電過程の実行のために能動的
である。すべての他の信号は非能動的である。それによ
りビット線ＢＬおよび参照ビット線Ｂ Ｌは予充電電位
ＶＰＣをとる。
半導体メモリに与えるべきアドレスの授受およびデコー
ディングの後の時点ｔ１で、等化信号ＥＱｒ，は非能動
的に切換えられる。予充電過程は終了されている。時点
Ｌ１で、ワード線ＷＬが能動化される。それにより、ア
ドレス指定されたメモリセルＭＣのなかに記憶された情
報がビット線Ｂ Ｌ」二に読出される。読出された情報
が論理１に一致すると、読出しによりビット線ＢＬ上に
位置する（予充電）電位■ＰＣは続出し信号に相当する
大きさ■１だけ高められる。しかし、読出された情報が
論理０に一致すると、読出しによりビット線ＢＬ上に位
置する（予充電）電位■ＰＣは読出し信号に相当する大
きさｖＯだけ低められる。この段階は第１０図中に下記
のように示されている。
ディングの後の時点ｔ１で、等化信号ＥＱｒ，は非能動
的に切換えられる。予充電過程は終了されている。時点
Ｌ１で、ワード線ＷＬが能動化される。それにより、ア
ドレス指定されたメモリセルＭＣのなかに記憶された情
報がビット線Ｂ Ｌ」二に読出される。読出された情報
が論理１に一致すると、読出しによりビット線ＢＬ上に
位置する（予充電）電位■ＰＣは続出し信号に相当する
大きさ■１だけ高められる。しかし、読出された情報が
論理０に一致すると、読出しによりビット線ＢＬ上に位
置する（予充電）電位■ＰＣは読出し信号に相当する大
きさｖＯだけ低められる。この段階は第１０図中に下記
のように示されている。
予充電電位■ＰＣの値は時点ｔ２以降は破線で記入され
ている。ビット線Ｂｌ５の大きさ■１だけ高められた電
位値は時点Ｌ２以降は実線で記入されている。ビット線
ＢＬの大きさ■０だけ低められた電位値は時点ｔ２以隆
は破線で記入されている。
ている。ビット線Ｂｌ５の大きさ■１だけ高められた電
位値は時点Ｌ２以降は実線で記入されている。ビット線
ＢＬの大きさ■０だけ低められた電位値は時点ｔ２以隆
は破線で記入されている。
時点ｔ３で一方のクロンク信号ＳＡＮが能動化される。
この時点まで参照ビット線ＢＬはあらゆる場合にその予
充電電位■ＰＣを有する。ビット線ＢＬが時点ｔ３で大
きさ■１だけ高められた電位にあれば、参照ビット線Ｂ
Ｌはいま論理０をとり（実線により示されている）、そ
れに対してビット線Ｂ Ｌは不変にとどまる。しかし、
ビット線ＢＬが時点む３で大きさ■Ｏだけ低められた電
位にあれば、ビット線ＢＬは論理０をとり、他方におい
て参照ビット線Ｂ Ｌぱ不変にその予充電電位ＶＰＣを
維持ずる（破線により示されている）。
充電電位■ＰＣを有する。ビット線ＢＬが時点ｔ３で大
きさ■１だけ高められた電位にあれば、参照ビット線Ｂ
Ｌはいま論理０をとり（実線により示されている）、そ
れに対してビット線Ｂ Ｌは不変にとどまる。しかし、
ビット線ＢＬが時点む３で大きさ■Ｏだけ低められた電
位にあれば、ビット線ＢＬは論理０をとり、他方におい
て参照ビット線Ｂ Ｌぱ不変にその予充電電位ＶＰＣを
維持ずる（破線により示されている）。
これは評価および増幅過程の第１の段階である。
それに時点ｔ４で第２の段階が続く。時点ｔ４で他方の
クロック信号ＳＡＰが能動化される。この時点でビット
線ＢＬが大きさ■１だけ高められた電位にあれば、ビッ
ト線ＢＬはいまや論理１の値をとる。参照ビット線ＢＬ
は不変に論理Ｏにとどまる。しかし、ビット線ＢＬが既
に論理０にあＩ４ れば、参照ビソト線ＢＬは論理１の値をとる。
クロック信号ＳＡＰが能動化される。この時点でビット
線ＢＬが大きさ■１だけ高められた電位にあれば、ビッ
ト線ＢＬはいまや論理１の値をとる。参照ビット線ＢＬ
は不変に論理Ｏにとどまる。しかし、ビット線ＢＬが既
に論理０にあＩ４ れば、参照ビソト線ＢＬは論理１の値をとる。
その後の時点ｔ５でワード線ＷＬが再び非能動化される
。続いて（時点Ｌ６で）クロック信号ＳＡＮおよびＳＡ
Ｐが非能動化され、また読出し信号ＥＱＬが能動化され
る。その結果、ビット線ＢＬおよび参照ビット線ＢＬは
再び予充電電位ＶＰＣをとる。簡単化のために第１０図
中には（また後で説明する別のパルスダイグフラム中で
も）論理“１゛の値は電位的に半導体メモリの第１の供
給電位ＶＤＤと等しいとされており、また論理“Ｏ゛の
値は電位的に第２の供給電位■ＳＳと等しいとされてい
る。しかし、これは例示に過ぎない。
。続いて（時点Ｌ６で）クロック信号ＳＡＮおよびＳＡ
Ｐが非能動化され、また読出し信号ＥＱＬが能動化され
る。その結果、ビット線ＢＬおよび参照ビット線ＢＬは
再び予充電電位ＶＰＣをとる。簡単化のために第１０図
中には（また後で説明する別のパルスダイグフラム中で
も）論理“１゛の値は電位的に半導体メモリの第１の供
給電位ＶＤＤと等しいとされており、また論理“Ｏ゛の
値は電位的に第２の供給電位■ＳＳと等しいとされてい
る。しかし、これは例示に過ぎない。
他の電位値も可能である。クロック信号ＳＡＮ、ＳＡＰ
は非能動的状態で予充電電位■ＰＣを有し、また能動的
状態で論理１または論理Ｏの値を有する。
は非能動的状態で予充電電位■ＰＣを有し、また能動的
状態で論理１または論理Ｏの値を有する。
第１図によれば、集積半導体メモリは本発明によりビッ
ト線ＢＬおよび参照ビット線ＢＬごとに結合キャパシタ
ンスＣＫを有する。各結合キャパシタンスＣＫの第１の
端子はビット線ＢＬまたは参照ビット線ＢＬと接続され
ている。結合キャパシタンスＣＫの第２の端子は共通に
１つの制御線ＣＴＲＬと接続されている。それによって
作動中（ここでは特に半導体メモリの検査作動が考慮に
入れられている）に追加的な電位Δ■ＰＣがビット線対
ＢＬ，ＢＬ上に入結合し得る。このことは、制御線ＣＴ
ＲＬが与えられ得る一対の検査信号Ｔｅｓｔの形態に応
じてビット線対ＢＬ，ＢＬ上の電位の前記の追加的な電
位Δ■ＰＣの上昇または低下に通ずる。この装置の作用
の仕方および意味は以下にパルスダイアグラム（第２図
ないし第５図）により説明する。
ト線ＢＬおよび参照ビット線ＢＬごとに結合キャパシタ
ンスＣＫを有する。各結合キャパシタンスＣＫの第１の
端子はビット線ＢＬまたは参照ビット線ＢＬと接続され
ている。結合キャパシタンスＣＫの第２の端子は共通に
１つの制御線ＣＴＲＬと接続されている。それによって
作動中（ここでは特に半導体メモリの検査作動が考慮に
入れられている）に追加的な電位Δ■ＰＣがビット線対
ＢＬ，ＢＬ上に入結合し得る。このことは、制御線ＣＴ
ＲＬが与えられ得る一対の検査信号Ｔｅｓｔの形態に応
じてビット線対ＢＬ，ＢＬ上の電位の前記の追加的な電
位Δ■ＰＣの上昇または低下に通ずる。この装置の作用
の仕方および意味は以下にパルスダイアグラム（第２図
ないし第５図）により説明する。
第２図には、第１０図によるパルスダイアダラムが検査
信号Ｔｅｓｔ（２つの可能な経過が示されている）なら
びにビット線対ＢＬＳＢＬへのその効果を補って示され
ている。検査信号Ｔｅｓｔは時点ｔｃｋでのエッジ反転
によりビット線対ＢＬ，ＢＬ上への追加的電位Δ■ＰＣ
の大結合を生じさせる。エッジ反転は早くても予充電過
程の終了（時点ｔｌ）により、また遅くても評価および
増幅１ ６一 過程の開始（時点ｔａ）前に行われる。過程全体を明瞭
にするため、ｔ１の直前の時点とｔ４の直後の時点との
間の時間間隔は第３図ないし第５図中に拡大して示され
ている。第３図ないし第５図には検査信号Ｔｅａｔの正
のエッジ反転が示されている。第４図には負のエッジ反
転が示されてむ）る。さらに第３図および第４図におけ
る工・ンジ反転の時点ｔｃｈは時点Ｌ１とｔ２との間に
位置しており、第５図中ではそれは時点ｔ２とｔ３との
間に位置している。先ず第２図を第３図と結び付けて一
層詳細に説明する。
信号Ｔｅｓｔ（２つの可能な経過が示されている）なら
びにビット線対ＢＬＳＢＬへのその効果を補って示され
ている。検査信号Ｔｅｓｔは時点ｔｃｋでのエッジ反転
によりビット線対ＢＬ，ＢＬ上への追加的電位Δ■ＰＣ
の大結合を生じさせる。エッジ反転は早くても予充電過
程の終了（時点ｔｌ）により、また遅くても評価および
増幅１ ６一 過程の開始（時点ｔａ）前に行われる。過程全体を明瞭
にするため、ｔ１の直前の時点とｔ４の直後の時点との
間の時間間隔は第３図ないし第５図中に拡大して示され
ている。第３図ないし第５図には検査信号Ｔｅａｔの正
のエッジ反転が示されている。第４図には負のエッジ反
転が示されてむ）る。さらに第３図および第４図におけ
る工・ンジ反転の時点ｔｃｈは時点Ｌ１とｔ２との間に
位置しており、第５図中ではそれは時点ｔ２とｔ３との
間に位置している。先ず第２図を第３図と結び付けて一
層詳細に説明する。
時点ｔ１までは、検査信号Ｔｅｓｔを別として、第１０
図によるパルスダイアダラムと第２図によるパルスダイ
アダラムとの間に相違はなレ）。検査信号ＴｅＳｔは第
２図によれば第１のレベノレを存する。第３図によれば
、これは（第２図中に実線で示されている）低レベルＴ
ｅｓｔ−Ｌｏである。
図によるパルスダイアダラムと第２図によるパルスダイ
アダラムとの間に相違はなレ）。検査信号ＴｅＳｔは第
２図によれば第１のレベノレを存する。第３図によれば
、これは（第２図中に実線で示されている）低レベルＴ
ｅｓｔ−Ｌｏである。
時点ｔｃｖで前記のエッジ反転が行われる。検査信号Ｔ
ｅｓｔは第２のレベル、第３図の場合には高レベルＴｅ
ｓｔ−Ｈｉをとる。それにより結合キャパシタンスＣＫ
を介してビット線ＢＬ上および参照ビット線百〒上に追
加的電位Δ■ＰＣが入結合され、それによりビット線Ｂ
Ｌは追加的電位ΔＶＰＣだけ高められた電位をとる。ワ
ード線ＷＬの後続の能動化の際に、読出し信号に相当す
る相応の大きさＶｌ（または■０）が、追加的電位ΔＶ
ＰＣだけ高められたビット線ＢＬの電位全体に影響をも
たらし、これを相応にさらに大きさ■１だけ高める（ま
たは大きさ■０だけ減ずる）。参照ビット線百１上では
読出し信号は、第１０図による図示に類似して、影響を
もたらさず、それにより参照ビット線ＢＬは追加的電位
ΔＶＰＣだけ高められた電位を維持する。次いで時点Ｌ
３およびＬ４で、既に第１０図で説明したように、クロ
ック信号ＳＡＮおよびＳＡＰが能動化され、このことは
評価回路ＡＭＰによる評価および増幅過程を生じさせる
。遅くとも時点ｔ６で（たとえば時点ｔ５で）検査信号
Ｔｅｓ ｔ ｉ Ｔｅｓ ｔ２は再びそれらの元の状態
をとる。
ｅｓｔは第２のレベル、第３図の場合には高レベルＴｅ
ｓｔ−Ｈｉをとる。それにより結合キャパシタンスＣＫ
を介してビット線ＢＬ上および参照ビット線百〒上に追
加的電位Δ■ＰＣが入結合され、それによりビット線Ｂ
Ｌは追加的電位ΔＶＰＣだけ高められた電位をとる。ワ
ード線ＷＬの後続の能動化の際に、読出し信号に相当す
る相応の大きさＶｌ（または■０）が、追加的電位ΔＶ
ＰＣだけ高められたビット線ＢＬの電位全体に影響をも
たらし、これを相応にさらに大きさ■１だけ高める（ま
たは大きさ■０だけ減ずる）。参照ビット線百１上では
読出し信号は、第１０図による図示に類似して、影響を
もたらさず、それにより参照ビット線ＢＬは追加的電位
ΔＶＰＣだけ高められた電位を維持する。次いで時点Ｌ
３およびＬ４で、既に第１０図で説明したように、クロ
ック信号ＳＡＮおよびＳＡＰが能動化され、このことは
評価回路ＡＭＰによる評価および増幅過程を生じさせる
。遅くとも時点ｔ６で（たとえば時点ｔ５で）検査信号
Ｔｅｓ ｔ ｉ Ｔｅｓ ｔ２は再びそれらの元の状態
をとる。
第３図によるパルスダイアグラムでは、前記のように、
検査信号Ｔｅｓｔは時点ｊｃｋで正のエッジ反転を有す
る（“正に移行する゛）。それ６こ対して第４図による
パルスダイアダラムでは検査信号Ｔｅｓｔは時点ｊｃｋ
で負のエッジ反転を有する（゜゛負に移行する゛）。そ
の結果、ビソト線対ＢＩ，、Ｂ Ｌの予充電電位ｖｐｃ
は大きさΔｖｐｃだけ低められる。その後の過程は既に
説明した第３図による過程と頻僚である。
検査信号Ｔｅｓｔは時点ｊｃｋで正のエッジ反転を有す
る（“正に移行する゛）。それ６こ対して第４図による
パルスダイアダラムでは検査信号Ｔｅｓｔは時点ｊｃｋ
で負のエッジ反転を有する（゜゛負に移行する゛）。そ
の結果、ビソト線対ＢＩ，、Ｂ Ｌの予充電電位ｖｐｃ
は大きさΔｖｐｃだけ低められる。その後の過程は既に
説明した第３図による過程と頻僚である。
第５図によるパルスダイアグラムは同様に正のエッジ反
転を有する（第３図参照）。しかし、エッジ反転の時点
ｔｅｌ＋は時点Ｌ２とｔ３との間に位置している。その
結果、ビット線対ＢＬ−ＢＬ上への追加的電位Δ■ＰＣ
の大結合の時点ｔｃｋでビット線ＢＬは既に、予充電電
位ＶＰ（Ｊこくらべて読出し信号■１または■０だけ高
められ、または低められている電位を有する。しかし、
これは、第３図によるパルスダイアダラムと比較して、
評価および増幅に、すなわち時点ｔ３以降の過程に相異
なる影響を有していない。なぜならば、時点ｔ３でビッ
ト線ＢＬも参照ビット線ＢＬも第３図および第５図の双
方（等しい読出し信号■１または■０および等しい予充
電電位■ＰＣが仮定されている）において、それぞれ同
一の全電位■ＰＣ→一ｖ１（または−ＶＯ）十ΔＶＰＣ
（ビット線ＢＬ）またはｖｐｃ＋Δｖｐｃ （参照ビ
ット線Ｂ［，）を有するからである。
転を有する（第３図参照）。しかし、エッジ反転の時点
ｔｅｌ＋は時点Ｌ２とｔ３との間に位置している。その
結果、ビット線対ＢＬ−ＢＬ上への追加的電位Δ■ＰＣ
の大結合の時点ｔｃｋでビット線ＢＬは既に、予充電電
位ＶＰ（Ｊこくらべて読出し信号■１または■０だけ高
められ、または低められている電位を有する。しかし、
これは、第３図によるパルスダイアダラムと比較して、
評価および増幅に、すなわち時点ｔ３以降の過程に相異
なる影響を有していない。なぜならば、時点ｔ３でビッ
ト線ＢＬも参照ビット線ＢＬも第３図および第５図の双
方（等しい読出し信号■１または■０および等しい予充
電電位■ＰＣが仮定されている）において、それぞれ同
一の全電位■ＰＣ→一ｖ１（または−ＶＯ）十ΔＶＰＣ
（ビット線ＢＬ）またはｖｐｃ＋Δｖｐｃ （参照ビ
ット線Ｂ［，）を有するからである。
本発明の実施例で、検査信号ＴｅｓｔＯ高レベルＴｅｓ
ｔ−Ｈｉが可変に予め選定可能な値であることは有利で
ある。同しく検査信号Ｔｅｓｔの低レヘルＴｅｓｔ−１
−ｏが可変に予め選定可能な値であることは有利である
。利点は、高レヘルＴｅ ｓ ｔ − Ｈ ｉおよび（
または）低レヘルＴｅｓｔＬ ｏの可変に予め選定可能
な値により追加的電位ΔＶＰＣの大きさが変更可能であ
ることにある。
ｔ−Ｈｉが可変に予め選定可能な値であることは有利で
ある。同しく検査信号Ｔｅｓｔの低レヘルＴｅｓｔ−１
−ｏが可変に予め選定可能な値であることは有利である
。利点は、高レヘルＴｅ ｓ ｔ − Ｈ ｉおよび（
または）低レヘルＴｅｓｔＬ ｏの可変に予め選定可能
な値により追加的電位ΔＶＰＣの大きさが変更可能であ
ることにある。
さらに、入結合を定める検査信号Ｔｅｓｔのエッジが正
のエッジであっても負のエッジであっ゛ζもよいことは
有利である。なぜならば、それによリビソト線Ｂ Ｌお
よび参照ビソ］・線Ｂｌ、の電位が増大も減少もされ得
るからである。
のエッジであっても負のエッジであっ゛ζもよいことは
有利である。なぜならば、それによリビソト線Ｂ Ｌお
よび参照ビソ］・線Ｂｌ、の電位が増大も減少もされ得
るからである。
さらに、制御線ＣＴＲＬがたとえば正常作動中〜２０
に電気的浮動状態に切換えられていること、すなわち検
査信号Ｔｅｓｔと接続されていないこと、または正常作
動中に固定電位と接続されていることは有利である。こ
のことは、検査信号Ｔｅｓｔに無関係な半導体メモリの
作動を保証する。すなわち、追加的電位ΔＶＰＣの入結
合が行われない。
査信号Ｔｅｓｔと接続されていないこと、または正常作
動中に固定電位と接続されていることは有利である。こ
のことは、検査信号Ｔｅｓｔに無関係な半導体メモリの
作動を保証する。すなわち、追加的電位ΔＶＰＣの入結
合が行われない。
制御線ＣＴＲＬへの検査信号Ｔｅｓｔの結合またはその
離脱はたとえば制御手段としての公知のパルス列“’Ｃ
ＡＳ−ビフオアーＲ Ａ Ｓ ”により達成され得る（
前記の文献「米国電気電子学会雑誌固体回路編、第ＳＣ
−２２巻」、特に■章を参照）。
離脱はたとえば制御手段としての公知のパルス列“’Ｃ
ＡＳ−ビフオアーＲ Ａ Ｓ ”により達成され得る（
前記の文献「米国電気電子学会雑誌固体回路編、第ＳＣ
−２２巻」、特に■章を参照）。
集積半導体メモリのなかでなんらかの検査を実行するた
めの゛’ＣＡＳ−ビフオアーＲ Ａ Ｓ ’作動は当業
者にいまや自明の手段である。
めの゛’ＣＡＳ−ビフオアーＲ Ａ Ｓ ’作動は当業
者にいまや自明の手段である。
さらに、第６図のように、ビット線対ＢＬ，ＢＬごとの
付属の制御線ＣＴＲＬを含む結合キャパシタンスＣＫの
代わりに、またはそれに対して追加的に、作動中に互い
に無関係に検査信号ＴｅｓＬ．と接続可能である制御線
ＣＴＲＬｉを有する多くの結合キャパシタンスＣＫ．を
ビ・ント線ＢＬおよび参照ビットＢＬごと設けることは
有利である。検査信号Ｔｅ ｓ ｔ４ は第１の実施例
では固定的に予め定められた高レベルＴ ｅ ｓ ｔ
− Ｈ ｉまたは低レベルＴｅｓｔ−Ｌｏを有ずる。し
かし、別の実施例では、レベルは可変に予め選定可能で
ある。検査信号ＴｅｓｔまたはＴｅ ｓ ｔＩの高レヘ
ルおよび低レヘルの選定は簡単のために同じく前記の“
’ＣＡＳ−ビフォアーＲ Ａ Ｓ ”作動を介して簡単
な選択回路を用いて抵抗連鎖回路のタップ取り出しなど
により行われる。その際に検査信号Ｔｅｓｔ、が個々に
も切換可能であるこ七は有利である。
付属の制御線ＣＴＲＬを含む結合キャパシタンスＣＫの
代わりに、またはそれに対して追加的に、作動中に互い
に無関係に検査信号ＴｅｓＬ．と接続可能である制御線
ＣＴＲＬｉを有する多くの結合キャパシタンスＣＫ．を
ビ・ント線ＢＬおよび参照ビットＢＬごと設けることは
有利である。検査信号Ｔｅ ｓ ｔ４ は第１の実施例
では固定的に予め定められた高レベルＴ ｅ ｓ ｔ
− Ｈ ｉまたは低レベルＴｅｓｔ−Ｌｏを有ずる。し
かし、別の実施例では、レベルは可変に予め選定可能で
ある。検査信号ＴｅｓｔまたはＴｅ ｓ ｔＩの高レヘ
ルおよび低レヘルの選定は簡単のために同じく前記の“
’ＣＡＳ−ビフォアーＲ Ａ Ｓ ”作動を介して簡単
な選択回路を用いて抵抗連鎖回路のタップ取り出しなど
により行われる。その際に検査信号Ｔｅｓｔ、が個々に
も切換可能であるこ七は有利である。
ビット線Ｂ Ｌおよび参照ビント線ＢＬごとの単一の結
合キャパシタンスＣＫの代わりに、またはそれに対して
追加的に、多くの結合キャパシタンスＣＫＩを使用する
ことは、検査信号Ｔｅｓｔまたは検査信号Ｔｅｓｔ．（
の高レベルＴｅｓｔ−Ｈｉおよび（または）低レベルＴ
ｅｓｔ−Ｌｏの可変の選定可能性と同じく、追加的電位
ΔＶＰＣの値の変更を可能にする。追加的電位Δ■ＰＣ
の値は下記の弐に従って決定可能である。
合キャパシタンスＣＫの代わりに、またはそれに対して
追加的に、多くの結合キャパシタンスＣＫＩを使用する
ことは、検査信号Ｔｅｓｔまたは検査信号Ｔｅｓｔ．（
の高レベルＴｅｓｔ−Ｈｉおよび（または）低レベルＴ
ｅｓｔ−Ｌｏの可変の選定可能性と同じく、追加的電位
ΔＶＰＣの値の変更を可能にする。追加的電位Δ■ＰＣ
の値は下記の弐に従って決定可能である。
ＣＫ
ΔＶＰＣ−（Ｔｅｓｔ−Ｈｔ−Ｔｅｓｔ−Ｌｏ） Ｈ
ｃＫ＋ｃｌｌここでＣＢはビット線ＢＬまたは参照ビ
ット線ＢＬのキャパシタンスの値を表し、また残りのオ
ペランドは等しい参照符号のもとに説明される要素が有
する値を表す。
ｃＫ＋ｃｌｌここでＣＢはビット線ＢＬまたは参照ビ
ット線ＢＬのキャパシタンスの値を表し、また残りのオ
ペランドは等しい参照符号のもとに説明される要素が有
する値を表す。
たとえば第１の供給電位ＶＤＤ＝５Ｖ、第１の供給電位
ｖｓｓ＝ｏｖ、かつ典型的な読出し信号Ｖｌ（またはＶ
Ｏ）の大きさ＝５ ０ｍＶであれば、種々のクロックサ
イクルのなかでたとえば５０ｍＶないし５００ｍＶの追
加的電位Δ■ＰＣの値をたとえば少なくとも５０ｍＶの
ステップで定めるのが有利である。
ｖｓｓ＝ｏｖ、かつ典型的な読出し信号Ｖｌ（またはＶ
Ｏ）の大きさ＝５ ０ｍＶであれば、種々のクロックサ
イクルのなかでたとえば５０ｍＶないし５００ｍＶの追
加的電位Δ■ＰＣの値をたとえば少なくとも５０ｍＶの
ステップで定めるのが有利である。
〔発明の効果］
本発明の重要な利点は下記のとおりである。
（１）追加的電位ΔＶＰＣを用いての予充電電位■ＰＣ
の変更により評価および増幅回路ならびにメモリセルＭ
Ｃの感度、速度および（読出し信号における論理１と論
理Ｏとの区別可能性に関する）対称挙動の解析を行う可
能性。
の変更により評価および増幅回路ならびにメモリセルＭ
Ｃの感度、速度および（読出し信号における論理１と論
理Ｏとの区別可能性に関する）対称挙動の解析を行う可
能性。
（２）式
ＣＭＣ
ΔＶＩ，ΔｖＯ−ΔνＰＣ′ｃ．，ｏ＋ｃＢ（ここでΔ
■１およびΔ■０は論理１または論理Ｏに相当する情報
の読出しの際に追加的電位Δ■ＰＣの変化に関係する読
出し信号の変化を意味し、またＣＩ４，は続出されるメ
モリセルＭＣのメモリ容量のおときさを表す） を介して追加的電位ΔｖＰＣに関係して読出し信号■１
、ｖＯの大きさおよび変更およびメモリセルＭＣのメモ
リ容量の値に関する解析を行う可能性。
■１およびΔ■０は論理１または論理Ｏに相当する情報
の読出しの際に追加的電位Δ■ＰＣの変化に関係する読
出し信号の変化を意味し、またＣＩ４，は続出されるメ
モリセルＭＣのメモリ容量のおときさを表す） を介して追加的電位ΔｖＰＣに関係して読出し信号■１
、ｖＯの大きさおよび変更およびメモリセルＭＣのメモ
リ容量の値に関する解析を行う可能性。
これらの解析可能性は従来の技術では全く与えられてお
らず、もしくは高い値打費用を必要とする。
らず、もしくは高い値打費用を必要とする。
本発明は、いわゆるダミーセルを有していない半導体メ
モリにより説明された。しかし、それはダミーセルを有
する半導体メモリに同しく応用可能である。ダミーセル
としては原理的に２種類の実現可能性が知られている。
モリにより説明された。しかし、それはダミーセルを有
する半導体メモリに同しく応用可能である。ダミーセル
としては原理的に２種類の実現可能性が知られている。
２ ４一
ａ）選択トランジスタおよび（一般に“通常の“メモリ
セルＭＣのメモリ容量の半分の）メモリ容量を存する１
トランジスターメモリセルとして構成されているダミー
セル、 ｂ）“相補性キャパシタンス結合ダミーセル” （前記
の文献「米国電気電子学会雑誌固体回路編、第ＳＣ−２
０巻」、特に第２図および第３図参照）の形態のダミー
セル。
セルＭＣのメモリ容量の半分の）メモリ容量を存する１
トランジスターメモリセルとして構成されているダミー
セル、 ｂ）“相補性キャパシタンス結合ダミーセル” （前記
の文献「米国電気電子学会雑誌固体回路編、第ＳＣ−２
０巻」、特に第２図および第３図参照）の形態のダミー
セル。
第７図には、ａ）の場合への本発明の応用が示されてい
る。ダミーセルには参照符号ＤＣが付されている。ダミ
ーセルＤＣのキャパシタンスは、通常のように、片側で
固定電位に接続されている。
る。ダミーセルには参照符号ＤＣが付されている。ダミ
ーセルＤＣのキャパシタンスは、通常のように、片側で
固定電位に接続されている。
検査の場合には、正常作動の場合に通常のようにビット
線対ＢＬＳＢＬの単一のダミーセルＤＣの選択トランジ
スタがダミ一一ワード線ＤＷＬ （またはＤＷＬ）とし
て作用する導線を用いて駆動される（その際に選択トラ
ンジスタは完全に導通状態に切換えられた）のではなく
、ビット線対ＢＬ、ＢＬのすべてのダミーセルの選択ト
ランジスタが、前記の形式の検査信号Ｔｅｓｔを導く共
通の制御線ＣＴＲＬとして作用する導線を介して駆動さ
れる。それによって両トランジスタは検査信号の値に関
係して部分的に導通し、それによって検査信号Ｔｅｓｔ
により値を決定されている追加的電位Δ■ＰＣがビット
線ＢＬおよび参照ビット線ＢＬ上に生ずる。しかし、こ
の実施例では単に、追加的電位Δ■ＰＣだけのビット線
対ＢＬ，ＢＬの低下が達成され得る。
線対ＢＬＳＢＬの単一のダミーセルＤＣの選択トランジ
スタがダミ一一ワード線ＤＷＬ （またはＤＷＬ）とし
て作用する導線を用いて駆動される（その際に選択トラ
ンジスタは完全に導通状態に切換えられた）のではなく
、ビット線対ＢＬ、ＢＬのすべてのダミーセルの選択ト
ランジスタが、前記の形式の検査信号Ｔｅｓｔを導く共
通の制御線ＣＴＲＬとして作用する導線を介して駆動さ
れる。それによって両トランジスタは検査信号の値に関
係して部分的に導通し、それによって検査信号Ｔｅｓｔ
により値を決定されている追加的電位Δ■ＰＣがビット
線ＢＬおよび参照ビット線ＢＬ上に生ずる。しかし、こ
の実施例では単に、追加的電位Δ■ＰＣだけのビット線
対ＢＬ，ＢＬの低下が達成され得る。
しかし、追加的電位ΔｖＰＣは、検査信号Ｔｅｓｔが等
しい論理レベル（論理Ｏ、論理１）を有するときにも達
成可能である。しかし、その場合、追加的電位Δ■ＰＣ
を可変に設定し得るように、ダミーセルＤＣのキャパシ
タンスが片側で可変の設定可能な電位ＶＤＣに接続され
ていることは望ましい。
しい論理レベル（論理Ｏ、論理１）を有するときにも達
成可能である。しかし、その場合、追加的電位Δ■ＰＣ
を可変に設定し得るように、ダミーセルＤＣのキャパシ
タンスが片側で可変の設定可能な電位ＶＤＣに接続され
ていることは望ましい。
ｂ）の場合における本発明の応用は類似している（第８
図参照）。第１図による各キャパシタンスＣＫに第８図
ではそれぞれ２つの（検査の場合に並列接続される）補
償セルＣＤが相当する。並列接続は、検査の場合にダミ
一一ワード線ＤＷＬ０、ＤＷＩ．．Ｏ（ビット線ＢＬに
対して）およびダミ一一ワード線ＤＷＬ １、ＤＷＬＩ
（参照ビット線ＢＬに対して）による駆動の代わりに検
査信号Ｔｅｓｔによる共通の駆動が行われることによっ
て達成される。
図参照）。第１図による各キャパシタンスＣＫに第８図
ではそれぞれ２つの（検査の場合に並列接続される）補
償セルＣＤが相当する。並列接続は、検査の場合にダミ
一一ワード線ＤＷＬ０、ＤＷＩ．．Ｏ（ビット線ＢＬに
対して）およびダミ一一ワード線ＤＷＬ １、ＤＷＬＩ
（参照ビット線ＢＬに対して）による駆動の代わりに検
査信号Ｔｅｓｔによる共通の駆動が行われることによっ
て達成される。
ａ）およびｂ）の場合に、存在する補償セルが検査信号
Ｔｅｓｔを与えられることにより検査の場合にそのダミ
ーセルとして機能のほかに結合キャパシタンスＣＫの機
能を引き受け得ることは有利である。その結果、検査の
場合に集積半導体メモリはダミーセルＤＣを有しておら
ず、本発明の意味での結合キャパシタンスＣＫを有する
。この二重機能は本発明に対する最小の面積占有を可能
にする。
Ｔｅｓｔを与えられることにより検査の場合にそのダミ
ーセルとして機能のほかに結合キャパシタンスＣＫの機
能を引き受け得ることは有利である。その結果、検査の
場合に集積半導体メモリはダミーセルＤＣを有しておら
ず、本発明の意味での結合キャパシタンスＣＫを有する
。この二重機能は本発明に対する最小の面積占有を可能
にする。
第１図、第６図ないし第８図は本発明による装置を示す
図、第２図は第１図の装置に対するパルスダイアダラム
、第３図ないし第５図は部分的にまた拡大して示されて
いる種々のパルスダイアダラム、第９図は従来の技術に
よる半導体メモリの一部分を示す図、第１０図は第９図
の装置に対するパルスダイアダラムである。 ＢＬ・・・ビット線 Ｂ Ｌ・・・参照ビッ１・線 ＣＢ・・・ビット線キャパシタンス ＣＤ・・・補償セル ＣＴＲＬ・・・制御線 ＤＣ・・・ダミーセル ＤＷＬ、Ｄ Ｗ Ｔ−・・・グミ一一ワード綿ＭＣ・・
・メモリセル Ｔｅｓｔ・・・検査信号 ＷＬ・・・ワード線
図、第２図は第１図の装置に対するパルスダイアダラム
、第３図ないし第５図は部分的にまた拡大して示されて
いる種々のパルスダイアダラム、第９図は従来の技術に
よる半導体メモリの一部分を示す図、第１０図は第９図
の装置に対するパルスダイアダラムである。 ＢＬ・・・ビット線 Ｂ Ｌ・・・参照ビッ１・線 ＣＢ・・・ビット線キャパシタンス ＣＤ・・・補償セル ＣＴＲＬ・・・制御線 ＤＣ・・・ダミーセル ＤＷＬ、Ｄ Ｗ Ｔ−・・・グミ一一ワード綿ＭＣ・・
・メモリセル Ｔｅｓｔ・・・検査信号 ＷＬ・・・ワード線
Claims (6)
- （１）ワード線対（ＷＬ）と、ビット線対（ＢＬ、■）
と、マトリックス状に配置されたメモ リセル（ＭＣ）と、ビット線対（ＢＬ、■）ごとの評価
回路（ＡＭＰＬ）とを有するＤＲＡＭ形式の集積半導体
メモリであって、各ビット線対（ＢＬ、■）が作動中に
１つのビ ット線（■）および１つの参照ビット線（ ＢＬ）に区分されている集積半導体メモリおいて、各ビ
ット線（ＢＬ）および参照ビット線（■）が少なくとも
１つの結合キャパシ タンス（ＣＫ；ＣＫｉ）を有し、それらの第１の端子が
ビット線対（ＢＬ、ＢＬ）と接続されており、またそれ
らの第２の端子が共通に１つの制御線（ＣＴＲＬ；ＣＴ
ＲＬ＿ｉ）と接続されていることを特徴とするＤＲＡＭ
形式の集積半導体メモリ。 - （２）制御線（ＣＴＲＬ）が正常作動中に固定電位を有
することを特徴とする請求項１記載の集積半導体メモリ
。 - （３）制御線（ＣＴＲＬ）が正常作動中に電気的浮動状
態を有することを特徴とする請求項１記載の集積半導体
メモリ。 - （４）制御線（ＣＴＲＬ）が検査作動中に検査信号（Ｔ
ｅｓｔ）を導き、その高レベル（Ｔｅｓｔ−Ｈｉ）が予
め選定可能であることを特徴とする請求項１ないし３の
１つに記載の集積半導体メモリ。 - （５）制御線（ＣＴＲＬ）が検査作動中に検査信号（Ｔ
ｅｓｔ）を導き、その低レベル（Ｔｅｓｔ−Ｌｏ）が予
め選定可能であることを特徴とする請求項１ないし４の
１つに記載の集積半導体メモリ。 - （６）１つよりも多い対の制御線（ＣＴＲＬ＿ｉ）が存
在する際に制御線の少なくとも１つが検査作動中に固定
電位を有することを特徴とする請求項４ないし５の１つ
に記載の集積半導体メモリ。 ７）１つよりも多い対の制御線（ＣＴＲＬ＿ｉ）が存在
する際に制御線の少なくとも１つが検査作動中に電気的
浮動状態を有することを特徴とする請求項４ないし１１
の１つに記載の集積半導体メモリ。 ８）各ビット線（ＢＬ）および各参照ビット線（■）が
制御線（ＣＴＲＬ＿ｉ）を有する１つよりも多い結合キ
ャパシタンス（ＣＫ＿ｉ）を有する場合に、作動中に対
応付けられている検査信号（Ｔｅｓｔ＿ｉ）が互いに無
関係に能動化可能であることを特徴とする請求項１ない
し７の１つに記載の集積半導体メモリ。 ９）ダミーセル（ＤＣ；ＣＤ）を有し、検査作動中にダ
ミーセル（ＤＣ；ＣＤ）が結合キャパシタンス（ＣＫ）
として使用され、またダミーワード線（ＤＷＬ、■；Ｄ
ＷＬ０、 ■；ＤＷＬ１、■）による駆動 の代わりに少なくとも１つの検査信号（Ｔｅｓｔ；Ｔｅ
ｓｔ＿ｉ）による駆動が行われ、それによってダミーセ
ルとしての機能が失われることを特徴とする請求項１な
いし８の１つに記載の集積半導体メモリ。 １０）ＤＲＡＭ形式の集積半導体メモリの検査方法であ
って、メモリセル（ＭＣ）のなかに記憶されたデータが
メモリセル（ＭＣ）から読出され、またビット線対（Ｂ
Ｌ、■）が読 出しの前に予充電レベル（ＶＰＣ）に予充電（ｔ１）さ
れる検査方法において、予充電（ｔ１）の後に各ビット
線対（ＢＬ、ＢＬ）上に追加的電位（ΔＶＰＣ）が入結
合（ｔ＿ｃ＿ｋ）されることを特徴とするＤＲＡＭ形式
の集積半導体メモリの検査方法。 １１）追加的電位（ΔＶＰＣ）が結合キャパシタンス（
ＣＫ）を介して入結合（ｔ＿ｃ＿ｋ）されることを特徴
とする請求項１０記載の方法。 １２）入結合（ｔ＿ｃ＿ｋ）が少なくとも１つの検査信
号（Ｔｅｓｔ；Ｔｅｓｔ＿ｉ）により制御されることを
特徴とする請求項１０または１１記載の方法。 １３）入結合（ｔ＿ｃ＿ｋ）が検査信号（Ｔｅｓｔ；Ｔ
ｅｓｔ＿ｉ）のエッジにより制御されることを特徴とす
る請求項１２記載の方法。 １４）エッジとして検査信号（Ｔｅｓｔ；Ｔｅｓｔ＿ｉ
）の正のエッジが利用されることを特徴とする請求項１
３記載の方法。 １５）エッジとして検査信号（Ｔｅｓｔ；Ｔｅｓｔ＿ｉ
）の負のエッジが利用されることを特徴とする請求項１
３記載の方法。
Applications Claiming Priority (2)
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|---|---|
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