JP2005531876A5 - - Google Patents

Claims (4)

1. トグルメモリの読み取りおよび書き込み方法であって、
   前記トグルメモリの所定のアドレス位置の読み取り動作を開始するステップ、
   前記所定のアドレス位置における書き込みトグル動作の一部を、現在格納されている値に影響を及ぼすことなく開始するステップ、
   前記所定のアドレス位置における前記現在格納されているデータ値を、該所定のアドレスに書き込むべき新たな値と比較するステップであって、それによって、該新たな値が前記格納されているデータ値と異なっているか同一であるかを判定する、比較するステップ、および
   前記新たな値が前記格納されているデータ値と異なる場合に、前記所定のアドレス位置における前記書き込みトグル動作を完了するか、または前記書き込むべき新たな値が前記格納されているデータ値と同じである場合に、前記所定のアドレス位置における前記トグル動作を完了するステップ
   の一連のステップを備える、トグルメモリの読み取りおよび書き込み方法。
2. トグルメモリの読み取りおよび書き込み方法であって、
   前記トグルメモリの読み取り動作を実施するために必要な第１の時間長を定義するステップ、
   前記トグルメモリの書き込み動作を実施するために必要な第２の時間長を定義するステップ、および
   前記読み取り動作が完了する前に前記トグルメモリの前記書き込み動作を開始し、所定のアドレス位置が、前記書き込み動作中に書き込みたい書き込み値と同じ情報値を含むと判定された場合に、前記書き込み動作を選択的に終了するステップ
   の一連のステップを含む、トグルメモリの読み取りおよび書き込み方法。
3. ２つの論理状態間でトグルして情報格納値を示すメモリセルのアレイと、
   列アドレスを受け取って、前記メモリセルのアレイ内の所定のビット列を選択するビット選択信号を前記メモリセルのアレイに供給するビットデコードロジックと、
   行アドレスを受け取って、前記メモリセルのアレイ内の所定のビット行を選択するワード選択信号を前記メモリセルのアレイに供給するワードデコードロジックと、
   前記メモリセルのアレイに結合され、前記ワードデコードロジックに応答して所定のワード線を駆動する読み取りワード線ドライバと、
   前記メモリセルのアレイに結合され、前記ワードデコードロジックおよび書き込みイネ
   ーブル信号に応答して所定のワード線を駆動する書き込みワード線ドライバと、
   前記ビットデコードロジックに結合され、前記行アドレスおよび列アドレスによって選択されたビットが前記２つの論理状態のどちらを有するかを判定するセンス回路と、
   該センス回路に結合され、該センス回路の出力を、前記行アドレスおよび前記列アドレスを含む所定のアドレスに書き込むべき新たな値と比較して、該新たな値が、格納されているデータ値と異なっているか同じであるかを判定する比較器と、
   該比較器に結合され、前記書き込みイネーブル信号に応答して前記ビットデコードロジックによって確定される所定の列を駆動し、前記新たな値が前記格納されているデータ値と異なる場合に前記所定のアドレスにおける前記書き込みトグル動作を完了し、前記書き込むべき新たな値が前記格納されているデータ値と同じである場合に前記所定のアドレスにおける前記トグル動作を終了する回路部とを備えるトグルメモリ。
4. 書き込むべきビット位置の論理状態のトグルを行うことによって情報を格納するアレイと、
   該アレイに結合され、読み取り動作および書き込み動作の一部を同時に開始することによって前記アレイに情報を書き込む制御回路部であって、書き込みたい新たな値に電流格納値が所定の様式で関連する場合に前記書き込み動作の少なくとも一部を選択的に終了する制御回路部とを備えるメモリ。