JP2005531876A - トグルメモリに書き込む回路および方法 - Google Patents

Abstract

トグルメモリ（１１２）、特にＭＲＡＭに書き込む回路および方法により、メモリ（１１２）から読み取ったデータに応答してトグル書き込み動作を条件的に中止し、書き込むべき新たなデータがメモリ（１１２）にすでに格納されているデータと異なる場合にのみ、メモリ状態がトグルされるようにする。

Description

本発明はメモリへの書き込みに関し、より詳細にはトグルするメモリへの書き込みに関する。

不揮発性メモリ装置は、電子システムの非常に重要な構成部品である。ＦＬＡＳＨは現在使用されている主要な不揮発性メモリ装置である。通常の不揮発性メモリ装置は、浮遊酸素層に捕獲された電荷を用いて情報を格納する。ＦＬＡＳＨメモリの欠点としては、高電圧要件および遅いプログラム時間および消去時間がある。また、ＦＬＡＳＨメモリは書き換え耐久性が低く、１０^４〜１０^６サイクルでメモリが故障してしまう。また、妥当なデータ保持を維持するために、ゲート酸化膜のスケーリングは電子が受ける（see ）トンネル障壁によって制限される。よって、ＦＬＡＳＨメモリの寸法は、スケーリングすることのできる範囲に制限される。

これらの欠点を克服するために、磁気メモリ装置が評価されている。このような装置の１つに、磁気抵抗ＲＡＭ（以下では「ＭＲＡＭ」と呼ぶ）がある。しかし、商業的に実用的なものとするには、ＭＲＡＭは、現在のメモリ技術に匹敵するメモリ密度を有し、将来の生産に関してスケーラブルであり、低電圧で動作し、電力消費量が低く、匹敵する読み取り／書き込み速度を有しなければならない。

ＭＲＡＭ装置の場合、その設計特性の最も重要な側面として、不揮発性メモリの状態の安定性、読み取り／書き込みサイクルの繰り返し性、およびメモリエレメント間のスイッチング磁界の均一性の３つがある。ＭＲＡＭのメモリ状態は、電力によって維持されるのではなく、磁気モーメントベクトルの方向によって維持される。データの格納は、磁界を印加し、ＭＲＡＭ装置の磁性体を２つの可能なメモリ状態のいずれかに磁化させることによって達成される。データの呼び出しは、ＭＲＡＭ装置における２つの状態間の抵抗差を検知することによって達成される。書き込みのための磁界は、磁気構造外部のストリップ線または磁気構造自体に電流を流すことによって生成される。

ＭＲＡＭ装置の横寸法が小さくなるにつれて、３つの問題が生じる。第１に、所与の形状および膜厚に対するスイッチング磁界が大きくなり、スイッチングにより大きな磁界を必要とする。第２に、全体のスイッチング量が減り、反転のためのエネルギー障壁が減る。エネルギー障壁とは、磁気モーメントベクトルを或る状態からもう一方の状態にスイッチングさせるために必要なエネルギーの量を指す。エネルギー障壁により、ＭＲＡＭ装置のデータ保持および誤り率が決まり、障壁が小さすぎる場合、熱変動（超常磁性）により意図しない反転が生じる可能性がある。エネルギー障壁が小さいことに伴う主な問題は、アレイ内の１つのＭＲＡＭ装置を選択的にスイッチングさせることが非常に難しくなることである。選択性により、他のＭＲＡＭ装置を意図せずスイッチングすることなくスイッチングを行うことができる。最後に、スイッチング磁界は、形状により生成されるため、ＭＲＡＭ装置のサイズが小さくなるにつれて形状の変化により敏感になる。フォトリソグラフィーによるスケーリングは小さな寸法になるほど難しくなるため、ＭＲＡＭ装置は、密なスイッチング分布を維持することが難しくなるであろう。

したがって、従来技術にあった上記および他の欠点を改善することが非常に有利であろう。

本発明の上記およびさらなるより具体的な目的および利点は、当業者には、添付図面とともに解釈される以下の本発明の好適な実施形態の詳細な説明から容易に明らかとなるであろう。

トグルメモリは、メモリセルの状態を反転させるか、あるいはメモリセルを同一の論理状態のままにしておくことによって書き込まれる。これらのどちらが選択されたかを判定するためには、書き込むべき論理状態を既存の状態と比較しなければならない。この場合、書き込みシーケンスは、この比較が完了する前に開始される。比較の結果が、論理状態を反転すべきであるというものである場合、書き込みシーケンスを続行する。論理状態を同一のままとすべき場合、書き込みシーケンスを終了する。

次に図１を参照して、図１は、本発明の好適な実施形態によるＭＲＡＭアレイ３の略断面図を示す。この例では、単一の磁気抵抗メモリ装置１０のみを示すが、ＭＲＡＭアレイ３はいくつかのＭＲＡＭ装置１０からなり、本発明では、書き込み方法の説明を簡潔にするために、そのような装置を１つだけ示していることが理解されるであろう。

ＭＲＡＭ装置１０は、書き込みワード線２０および書き込みビット線３０を備える。書き込みワード線２０および書き込みビット線３０は、電流を流すことができるように導電体を含む。この例示において、書き込みワード線２０はＭＲＡＭ装置１０の上部に配置され、書き込みビット線３０はＭＲＡＭ装置１０の下部に配置されて、ワード線２０に対して９０°の角度に向けられる（図２を参照）。代替として、書き込みワード線２０はＭＲＡＭ装置１０の下部に配置されてもよく、書き込みビット線３０はＭＲＡＭ装置１０の上部に配置されてもよい。

ＭＲＡＭ装置１０は、第１の磁性体領域１５、トンネル障壁１６、および第２の磁性体領域１７を含むトンネル接合部を備え、トンネル障壁１６は第１の磁性体領域１５と第２の磁性体領域１７の間に挟まれる。好適な実施形態において、磁性体領域１５は、２つの強磁性体層４５および５５の間の反強磁性体結合スペーサ層６５を有する三層構造１８を含む。反強磁性体結合スペーサ層６５は厚さ８６を有し、強磁性体層４５および５５はそれぞれ厚さ４１および５１を有する。さらに、磁性体領域１７は、２つの強磁性体層４６および５６の間の反強磁性体結合スペーサ層６６を有する三層構造１９を有する。反強磁性体結合スペーサ層６６は厚さ８７を有し、強磁性体層４６および５６はそれぞれ厚さ４２および５２を有する。

一般に、反強磁性体結合スペーサ層６５および６６は、Ｒｕ、Ｏｓ、Ｒｅ、Ｃｒ、Ｒｈ、Ｃｕ、またはそれらの組み合わせの元素のうちの少なくとも１つを含む。さらに、強磁性体層４５、５５、４６、および５６は、Ｎｉ、Ｆｅ、Ｍｎ、Ｃｏ、またはそれらの組み合わせの元素のうちの少なくとも１つを含む。また、磁性体領域１５および１７は、三層構造以外の合成反強磁性体（ＳＡＦ）層構造を含むこともでき、本実施形態での三層構造の使用は例示目的に過ぎないことが理解されるであろう。例えば、そのような合成反強磁性体層構造の１つとして、強磁性体層／反強磁性体結合スペーサ層／強磁性体層／反強磁性体結合スペーサ層／強磁性体層の構造である五層の積層体が含まれる可能性がある。

強磁性体層４５および５５はそれぞれ、反強磁性体結合スペーサ層６５の結合により通常は反平行に保持される磁気モーメントベクトル５７および５３を有する。また、磁性体領域１５は、結果として生じる磁気モーメントベクトル４０を有し、磁性体領域１７は、結果として生じる磁気モーメントベクトル５０を有する。結果として生じる磁気モーメントベクトル４０および５０は、書き込みワード線２０および書き込みビット線３０から或る角度、好ましくは４５°の方向にある異方性の容易軸に沿って配向している（図２を参照）。さらに、磁性体領域１５は浮遊強磁性体領域である、すなわち、結果として生じる
磁気モーメントベクトル４０が、磁界が印加されていても自由に回転できる。磁性体領域１７はピン止め（pin ：固定）された強磁性体領域である、すなわち、結果として生じる磁気モーメントベクトル５０が、適度な磁界が印加された状態では自由に回転できず、基準層として用いられる。

各三層構造１８において２つの強磁性体層の間にある反強磁性体結合層を示すが、強磁性体層は、静磁界または他の特徴といった他の手段により反強磁性体結合されることもできることが理解されるであろう。例えば、セルのアスペクト比を５以下に小さくした場合、強磁性体層は、静磁束還流（magnetostatic flux closure）により反平行結合される。

好適な実施形態において、ＭＲＡＭ装置１０は、非円形の平面の場合に長さ／幅の比が１〜５の範囲である三層構造１８を有する。しかし、本発明では円形の平面を示す（図２を参照）。ＭＲＡＭ装置１０は好適な実施形態において、形状異方性によるスイッチング磁界への貢献を最小化するために、また、フォトリソグラフィー加工を用いて装置をより小さな横寸法にスケーリングするほうが容易であるために円形形状である。しかし、ＭＲＡＭ装置１０は他の形状、例えば正方形、楕円形、長方形、またはひし形とすることができるものの、簡略化のために円形のものとして図示されることが理解されるであろう。

さらに、ＭＲＡＭアレイ３の作製中、それ以後の各層（すなわち３０、５５、６５等）は、順に堆積または他の方法で形成され、各ＭＲＡＭ装置１０は、半導体業界において既知の技法のいずれかで選択的堆積、フォトリソグラフィー加工、エッチング等によって画定されてもよい。少なくとも強磁性体層４５および５５の堆積中に、このペアに優先（preferred ）磁気容易軸を設定するために磁界が与えられる（誘導異方性）。与えられた磁界は、磁気モーメントベクトル５３および５７に優先異方性軸を生じる。優先軸は、じきに説明するように、書き込みワード線２０と書き込みビット線３０の間で４５°の角度となるように選択される。

次に図２を参照して、図２は、本発明によるＭＲＡＭアレイ３の略平面図を示す。ＭＲＡＭ装置１０の説明を簡略化するために、全ての方向は、図示のようなｘおよびｙ座標系１００ならびに時計回り方向９４および反時計回り方向９６を基準にする。説明をさらに簡略化するために、ここで再度、Ｎは２に等しく、ＭＲＡＭ装置１０が、磁気モーメントベクトル５３および５７ならびに結果として生じる磁気モーメントベクトル４０を有する領域１５において１つの三層構造を含むものと仮定する。また、磁気モーメントベクトルはスイッチングされるため、領域１５の磁気モーメントベクトルのみを図示する。

書き込み方法がどのように機能するかを例示するために、磁気モーメントベクトル５３および５７の優先異方性軸は、負のｘ方向および負のｙ方向に対して４５°の角度、および正のｘ方向および正のｙ方向に対して４５°の角度の向きにあると仮定する。一例として、図２は、磁気モーメントベクトル５３が負のｘ方向および負のｙ方向に対して４５°の角度の向きにあることを示す。磁気モーメントベクトル５７は通常、磁気モーメントベクトル５３に対して反平行に配向されるため、正のｘ方向および正のｙ方向に対して４５°の角度に方向付けされる。この初期配向は、じきに説明するように、書き込み方法の例を示すために用いられる。

好適な実施形態において、書き込みワード電流６０は、正のｘ方向に流れる場合に正であるものとして定義され、書き込みビット電流７０は、正のｙ方向に流れる場合に正であるものとして定義される。書き込みワード線２０および書き込みビット線３０の目的は、ＭＲＡＭ装置１０内に磁界を生成することである。正の書き込みワード電流６０は周囲の書き込みワード磁界Ｈ_Ｗ８０を誘導し、正の書き込みビット電流７０は周囲の書き込みビット磁界Ｈ_Ｂ９０を誘導する。この例では、書き込みワード線２０がＭＲＡＭ装置１０の
上にあるため、要素平面において、Ｈ_Ｗ８０は正の書き込みワード電流６０の場合にＭＲＡＭ装置１０に正のｙ方向で印加される。同様に、書き込みビット線３０はＭＲＡＭ装置１０の下にあるため、要素平面において、Ｈ_Ｂ９０は正の書き込みビット電流７０の場合にＭＲＡＭ装置１０に正のｘ方向で印加される。正および負の電流の定義は任意であり、ここでは例示目的で定義されることが理解されるであろう。電流を反転させる効果は、ＭＲＡＭ装置１０内で誘導される磁界の方向を変化させるものである。電流によって誘導される磁界の挙動は当業者にはよく知られているため、ここでさらに詳述することはしない。

次に図３を参照して、図３は、ＳＡＦ三層構造のシミュレートされたスイッチング挙動を示す。シミュレーションは、内因性の異方性とほぼ同一のモーメント（ほぼ釣り合いの取れたＳＡＦ）を有し、反強磁性体結合され、磁化ダイナミクスがランダウ−リフシッツ（Landau-Lifshitz ）方程式によって記述される２つの単磁区層からなる。ｘ軸は、書き込みワード線の磁界の大きさ（エルステッド（１エルステッド≒７９．５７７アンペア毎メートル））であり、ｙ軸は、書き込みビット線の磁界の大きさ（エルステッド）である。磁界は、図４に示すようなパルスシーケンス１００で印加され、パルスシーケンス１００は、時間に応じた書き込みワード電流６０および書き込みビット電流７０を含む。

図３には３つの動作領域が示されている。領域９２ではスイッチングが起こらない。領域９５におけるＭＲＡＭ動作には、直接書き込み方法が実施される。直接書き込み方法を用いる場合、状態がスイッチングするのは、書き込まれる状態が格納されている状態と異なる場合のみであるため、ＭＲＡＭ装置の初期状態を判定する必要はない。書き込み状態の選択は、書き込みワード線２０および書き込みビット線３０の両方における電流の方向によって判定される。例えば、「１」を書き込みたい場合、両方の線の電流の方向は正になる。「１」が既に要素に格納されており、「１」が書き込まれる場合、ＭＲＡＭ装置の最終的な状態は「１」であり続ける。さらに、「０」が格納されており、正の電流を用いて「１」が書き込まれる場合、ＭＲＡＭ装置の最終的な状態は「１」となる。書き込みワード線と書き込みビット線の両方に負の電流を用いることによって、「０」を書き込む場合も同様の結果が得られる。したがって、いずれの状態であっても、初期の状態に関係なく適切な極性の電流パルスを用いて所望の「１」または「０」にプログラムすることができる。本開示を通して、領域９５における動作は「直接書き込みモード」として定義される。

領域９７におけるＭＲＡＭの動作には、トグル書き込み方法が実施される。トグル書き込み方法を用いる場合、書き込みの前にＭＲＡＭ装置の初期状態を判定する必要がある。これは、書き込みワード線２０と書き込みビット線３０の両方に同一極性の電流パルスが選択される限り、電流の方向に関係なくＭＲＡＭ装置に書き込みが行われる度に状態がスイッチングするためである。例えば、「１」が最初に格納されている場合、書き込みワード線と書き込みビット線に正の電流パルスシーケンスを１回流すと、装置の状態は「０」にスイッチングされる。格納された「０」の状態に繰り返し正の電流パルスシーケンスを与えると、状態は「１」に戻る。したがって、メモリエレメントを所望の状態に書き換え（write ）可能とするには、ＭＲＡＭ装置１０の初期状態をまず読み取って、書き込むべき状態と比較しなければならない。この読み取りおよび比較は、情報を格納するバッファと、メモリ状態を比較する比較器とを含むさらなる論理回路部を必要とする場合がある。次に、格納されている状態と書き込むべき状態とが異なる場合にのみ、ＭＲＡＭ装置１０に書き込みを行う。この方法の利点の１つに、異なるビットのみをスイッチングさせるため、消費電力が少なくなることがある。トグル書き込み方法を用いるさらなる利点として、単極電圧のみが必要であり、結果として、より小さなＮチャネルトランジスタを使用してＭＲＡＭ装置を駆動できることがある。本開示を通して、領域９７における動作は「トグル書き込みモード」として定義される。

両方の書き込み方法が、磁気モーメントベクトル５３および５７を上述のような２つの優先方向の一方に配向させることができるように、書き込みワード線２０と書き込みビット線３０に電流を供給することを伴う。２つのスイッチングモードを完全に説明するために、磁気モーメントベクトル５３、５７、および４０の時間発展を説明する具体的な例を次に示す。

次に図５を参照すると、図５は、パルスシーケンス１００を用いて「１」を「０」に書き換えるトグル書き込みモードを示す。この図の時間ｔ_０において、磁気モーメントベクトル５３および５７は、図２に示すような優先方向に配向している。この配向を「１」として定義する。

時間ｔ_１において、正の書き込みワード電流６０がオンにされ、これにより、正のｙ方向に方向付けされるＨ_Ｗ８０を誘導する。正のＨ_Ｗ８０の作用は、ほぼ釣り合いの取れた反整列の（anti-aligned）ＭＲＡＭ三層構造を「フロップ」させ、印加された磁界の方向に対して約９０°の配向にすることである。強磁性体層４５および５５間の有限の反強磁性体交換相互作用により、磁気モーメントベクトル５３および５７を今度は小さな角度で磁界の方向に偏向させることができ、結果として生じる磁気モーメントベクトル４０は、磁気モーメントベクトル５３および５７の間の角度に延び（subtend ）、Ｈ_Ｗ８０と整列する。よって、磁気モーメントベクトル５３は時計回り方向９４に回転する。結果として生じる磁気モーメントベクトル４０は、磁気モーメントベクトル５３および５７のベクトル加算であるため、磁気モーメントベクトル５７もまた時計回り方向９４に回転する。

時間ｔ_２において、正の書き込みビット電流７０がオンにされ、これにより正のＨ_Ｂ９０を誘導する。その結果、結果として生じる磁気モーメントベクトル４０は同時に、Ｈ_Ｗ８０によって正のｙ方向に、Ｈ_Ｂ９０によって正のｘ方向に方向付けされ、これは、有効な磁気モーメントベクトル４０を時計回り方向９４に、正のｘ方向と正のｙ方向の間の４５°の角度に概ね配向されるまでさらに回転させる効果を持つ。その結果、磁気モーメントベクトル５３および５７もまた時計回り方向９４にさらに回転する。

時間ｔ_３において、書き込みワード電流６０がオフにされ、この場合、Ｈ_Ｂ９０のみが結果として生じる磁気モーメントベクトル４０を方向付けし、磁気モーメントベクトル４０は今、正のｘ方向に配向している。磁気モーメントベクトル５３および５７は今両方とも、異方性困難軸の不安定点を越えた角度に概ね方向付けされる。

時間ｔ_４において、書き込みビット電流７０がオフにされ、磁界の力が、結果として生じる磁気モーメントベクトル４０に作用しなくなる。その結果、磁気モーメントベクトル５３および５７は、異方性エネルギーを最小化するために、それぞれの最も近い優先方向に配向される。この場合、磁気モーメントベクトル５３の優先方向は正のｙ方向および正のｘ方向に対して４５°の角度にある。この優先方向はまた、時間ｔ_０における磁気モーメントベクトル５３の最初の方向から１８０°のところにあり、「０」として定義される。よって、ＭＲＡＭ装置１０は「０」にスイッチングされている。ＭＲＡＭ装置１０は、書き込みワード線２０と書き込みビット線３０の両方に負の電流を用いることによって磁気モーメントベクトル５３、５７、および４０を反時計回り方向９６に回転させることによってもスイッチングすることができるものの、例示目的でそうでない方法で示されることが理解されるであろう。

次に図６を参照すると、図６は、パルスシーケンス１００を用いて「０」を「１」に書き換えるトグル書き込みモードを示す。磁気モーメントベクトル５３および５７、ならびに結果として生じる磁気モーメントベクトル４０を時間ｔ_０、ｔ_１、ｔ_２、ｔ_３、および
ｔ_４のそれぞれにおいて上述のように図示し、同一の電流および磁界方向を用いてＭＲＡＭ装置１０の状態を「０」から「１」にスイッチングさせる能力を示している。したがって、ＭＲＡＭ装置１０の状態は、図３の領域９７に対応するトグル書き込みモードで書き込まれる。

直接書き込みモードの場合、磁気モーメントベクトル５３の大きさは磁気モーメントベクトル５７よりも大きく、磁気モーメントベクトル４０は、磁気モーメントベクトル５３と同じ方向を指すが、ゼロ磁界の大きさがより小さいと仮定される。この不釣り合いなモーメントにより、印加された磁界に全モーメントを整列させる傾向がある二極エネルギーが、ほぼ釣り合いの取れたＳＡＦの対称性を壊すことが可能になる。したがってスイッチングは、所与の極性の電流に対して１方向にしか起こり得ない。

次に図７を参照すると、図７は、直接書き込みモードを用い、パルスシーケンス１００を用いて「１」を「０」に書き換える一例を示す。ここでもまた、メモリ状態は最初は「１」であり、磁気モーメントベクトル５３は負のｘ方向および負のｙ方向に対して４５°に方向付けされ、磁気モーメントベクトル５７は正のｘ方向および正のｙ方向に対して４５°に方向付けされる。上述の正の書き込みワード電流６０および正の書き込みビット電流７０によるパルスシーケンスに続いて、上述のトグル書き込みモードと同様の方法で書き込みが行われる。モーメントは時間ｔ_１において再び「フロップ」するが、結果として得られる角度は、不釣り合いなモーメントおよび異方性により９０°から傾いていることに留意されたい。時間ｔ_４の後、ＭＲＡＭ装置１０は「０」状態にスイッチングされており、結果として生じる磁気モーメント４０は、所望通りに正のｘ方向および正のｙ方向において４５°の角度に配向される。同様の結果が、「０」を「１」に書き換える場合にも得られ、ここでは負の書き込みワード電流６０および負の書き込みビット電流７０のみが用いられる。

次に図８を参照すると、図８は、直接書き込みモードを用いた書き込みの、新たな状態が既に格納されている状態と同じである場合の一例を示す。この例では、ＭＲＡＭ装置１０に「０」が既に格納されており、ここで、電流パルスシーケンス１００を繰り返して「０」を格納する。磁気モーメントベクトル５３および５７は、時間ｔ_１において「フロップ」しようとするが、印加された磁界に対して不釣り合いの磁気モーメントが作用しなければならないため、回転は損なわれる。よって、反転状態から回転するにはさらなるエネルギー障壁がある。時間ｔ_２において、ドミナント（dominant）モーメント５３は、正のｘ軸とほぼ整列しており、その最初の異方性方向から４５°未満である。時間ｔ_３において、磁界は正のｘ軸に沿って方向付けされる。さらに時計方向に回転する代わりに、システムはこの場合、印加された磁界に対するＳＡＦモーメントの対称性を変化させることによってエネルギーを下げる。パッシブ（passive ）モーメント５７がｘ軸を越え、システムは、ドミナントモーメント５３がその元の方向の近くに戻った状態で安定する。したがって、時間ｔ_４において、磁界を取り除くと、ＭＲＡＭ装置１０に格納されている状態は「０」のままとなる。このシーケンスは、図３において領域９５として示される直接書き込みモードの機構を示す。よって、この規則（convention）において、「０」を書き込むには、書き込みワード線６０と書き込みビット線７０の両方に正の電流が必要であり、逆に「１」を書き込むには、書き込みワード線６０と書き込みビット線７０の両方に負の電流が必要である。

より大きな磁界を印加する場合、最終的に、フロップおよびシザー（scissor ）に関連するエネルギー低下は、トグル事象を防止する不釣り合いなモーメントの二極エネルギーによって生じるさらなるエネルギー障壁を越える。この時点で、トグル事象が生じ、領域９７によってスイッチングが記述される。

時間ｔ_３およびｔ_４が等しいか、限りなく等しい状態に近づけられた場合、直接書き込みモードが適用される領域９５を拡張することができる、すなわち、トグルモード領域９７をより高い磁界に移動させることができる。この場合、磁界の方向は、書き込みワード電流６０がオンにされたときビット異方性軸に対して４５°で開始し、次に書き込みビット電流７０がオンにされるとビット異方性軸に平行となるように移動する。この例は、通常の磁界印加シーケンスと同様である。しかし、ここで書き込みワード電流６０と書き込みビット電流７０がほぼ同時にオフになり、磁界の方向がそれ以上回転しなくなる。したがって、印加される磁界は、書き込みワード電流６０と書き込みビット電流７０の両方がオンになった状態で、結果として生じる磁界モーメントベクトル４０がその困難軸の不安定点を既に通過しているように十分に大きくなければならない。この場合、磁界の方向がここでは、以前のような９０°ではなく４５°しか回転されないため、トグル書き込みモード事象が生じる可能性は低い。下降時間ｔ_３およびｔ_４がほぼ同時であることの利点は、この場合、磁界上昇時間ｔ_１およびｔ_２の順番にさらなる制約がないことである。したがって、磁界は任意の順番でオンにするか、あるいはほぼ同時とすることもできる。

上述の書き込み方法は、時間ｔ_２と時間ｔ_３の間に書き込みワード電流６０と書き込みビット電流７０の両方がオンにされたＭＲＡＭ装置のみで状態がスイッチングするため、非常に選択的である。この特徴を図９および図１０に示す。図９は、書き込みワード電流６０をオンにせず書き込みビット電流７０をオンにしたときのパルスシーケンス１００を示す。図１０は、ＭＲＡＭ装置１０の状態の対応する挙動を示す。時間ｔ_０において、磁気モーメントベクトル５３および５７、ならびに結果として生じる磁気モーメントベクトル４０は、図２において説明したように配向される。パルスシーケンス１００において、書き込みビット電流７０は時間ｔ_１においてオンにされる。この間、Ｈ_Ｂ９０により、結果として生じる磁気モーメントベクトル４０が正のｘ方向に方向付けられる。

書き込みワード電流６０は決してオンに切り換えられないため、結果として生じる磁気モーメントベクトル５３および５７は決して、異方性困難軸の不安定点を通過して回転しない。結果として、磁気モーメントベクトル５３および５７は、書き込みビット電流７０が時間ｔ_３においてオフにされると、最も近い優先方向に再配向するようになり、この場合これは、時間ｔ_０における最初の方向である。したがって、ＭＲＡＭ装置１０の状態はスイッチングされない。書き込みワード電流６０を上記と同様の時間にオンにし、書き込みビット電流７０をオンにしない場合も同じ結果が得られることが理解されるであろう。この特徴により、アレイ中の１つのＭＲＡＭ装置のみが確実にスイッチングされ、他の装置はその最初の状態に留まる。結果として、意図せぬスイッチングが防止され、ビット誤り率が最小化される。

図１１には、メモリアレイ１１２、書き込みワードデコーダ１１４、書き込みワード線ドライバ１１６、読み取りワードデコーダ１１８、読み取りワード線ドライバ１２０、１つまたは複数のセンス増幅器１２２、読み取りビットデコーダ１２４、書き込みビットデコーダ１２６、書き込みビットドライバ１２８、比較器１３０、および出力ドライバ１３２を備えるメモリ１１０を示す。これらの要素は複数の線によってともに結合される。例えば、読み取りビットデコーダ１２４は、複数のアドレス信号からなる列アドレスを受け取る。メモリアレイ１１２は、トグル動作によりスイッチングすることができるメモリセルのアレイである。メモリアレイ１１２のメモリセルの一部分が図１４に示すメモリアレイ２００であり、これは、書き込みが４５°の角度の４段階で１８０°に達するまで行われるという点で、図１のメモリアレイ３について説明した方法で書き込まれるＭＲＡＭセルアレイである。この特に好ましいセルアレイにおいて、書き込み動作用と読み取り動作用に別個のワード線およびビット線がある。

読み取りワードデコーダ１１８は、行アドレスを受け取り、読み取りワード線ドライバ
１２０に結合され、これがさらにメモリアレイ１１２に結合される。読み取りのために、読み取りワードデコーダ１１８が行アドレスに基づいてメモリアレイ１１２の読み取りワード線を選択する。選択されたワード線は読み取り線ドライバ１２０によって駆動される。列アドレスを受け取り、センス増幅器１２２とメモリアレイ１１２の間に結合される読み取りビットデコーダ１２４は、読み取りビットデコーダ１２４から列アドレスに基づいて、メモリアレイ１１２から読み取りビット線を選択し、これをセンス増幅器１２２に結合させる。センス増幅器１２２は、論理状態を検出し、これを出力ドライバ１３２および比較器１３０に結合する。出力ドライバ１３２は、読み取りのために、データ出力信号ＤＯを供給する。書き込み動作のために、比較器１３０は、センス増幅器１２２によって供給される選択されたセルの論理状態を、データ入力部（data in ）によって供給される書き込むべき所望の論理状態と比較する。

書き込みワードデコーダ１１４は、行アドレスを受け取り、書き込みワード線ドライバ１１６に結合され、これがさらにメモリアレイ１１２に結合される。書き込みのために、書き込みワードデコーダ１１４は、行アドレスに基づいてメモリアレイ１１２の書き込みワード線を選択し、次に書き込みワード線ドライバがその選択された書き込みワード線を駆動する。書き込みビットデコーダ１２６は、列アドレスを受け取り、書き込みビットドライバ１２８に結合され、これがメモリアレイ１１２に結合される。書き込みビットデコーダ１２６は、列アドレスに基づいて書き込みビット線を選択し、次に書き込みビットドライバ１２８がその選択された書き込みビット線を駆動することにより、選択されたセルの状態をトグルする。

メモリアレイ１１２はトグルメモリであるため、書き込みトグル動作は、選択されたセルに対して所望の結果として生じる論理状態を達成するためにセルの論理状態をフリップする必要がある場合にのみ完了する。したがって、比較器１３０は、選択されたセルに対する読み取り動作の出力をセンス増幅器１２２から受け取り、選択されたセルが既に所望の論理状態を有するかを判定する。行および列アドレスによって決まる選択されたセルが所望の論理状態を有する場合、書き込み動作を終了する。選択されたセルの論理状態が所望の状態と異なる場合、比較器は書き込みビットドライバ１２８に、書き込みを続けるよう指示し、選択された書き込みビット線用の書き込みビットドライバが、選択された書き込みビット線を駆動する。

図１２には、図１１のメモリ１１０の、書き込みワード線ＷＬに結合された書き込みワード線ドライバ１１６、書き込みビット線ＢＬに結合された書き込みビットドライバ１２８、および書き込みビット線ＢＬと書き込みワード線ＷＬの交点に結合されたセル１３４、１３６、１３８、および１４０を含む一部を示す。書き込みを行うには、十分な時間のあいだ、選択された書き込みビット線には電流が流れていない状態で、選択されたワード線ＷＬに電流を供給し、メモリセルの選択された書き込みワード線に沿って第１の角度変化を生じる。選択された書き込みワード線に電流が依然として流れている間に、選択された書き込みビット線に電流を流して、選択されたメモリセルに第２の角度変化を生じる。電流が流れている書き込みビット線と書き込みワード線の交点のみで、この第２の角度変化が生じる。書き込みビット線に電流が依然として流れている間に、選択された書き込みワード線に流れる電流を止め、選択されたメモリセルに第３の角度変化を生じる。選択された書き込みビット線と選択された書き込みワード線の交点のみで、この第３の変化が生じる。選択されたメモリセルの第４の角度変化は、選択された書き込みビット線に流れる電流を止めると生じる。

図１３のタイミング図を参照してメモリ１１０の書き込み動作をさらに説明する。図示のような行または列アドレスの変化により、図１３に示すように読み取りワード線ＷＬＡをイネーブルすることによって、読み取り動作と書き込みトグル動作の両方が開始される
。論理状態をフリップさせる必要があると判定されるまで書き込みは実行できないが、それでもなお、センス増幅器がその出力を供給し、かつ比較器が論理状態をフリップする必要があるかを判定する前に書き込みワード線がイネーブルされることによって示されるように、書き込みサイクルを開始することができる。書き込みワード線をイネーブルする（書き込みワード線に電流を流す）ことで、選択されたセルならびに選択された書き込みワード線に沿った全てのセルにおいて第１の角度変化が生じるが、書き込みビット線をイネーブルせずに電流を止めた場合、この変化は反転する。

したがって、単に電流を取り除くことによって第１の角度変化が反転されるため、選択された書き込みワード線は、比較器が判定を行う前にイネーブルされることができる。これは、選択された書き込みワード線上の全てのセルが第１の角度変化を受け、１つを除く全てが選択されないため、当てはまらなければならない。しかし、選択されたセルのみが第２の角度変化を受け、このことは、書き込みビット線がイネーブルされると起こる。これは、論理状態の変化が望ましいという判定を比較器が行った後に起こるものとして示される。第１の角度変化は０°から４５°へのものとして示され、第２の変化は４５°から９０°へのものである。第３の角度変化は、書き込みワード線がディセーブルされる（電流が止まる）と起こるものとして示される。これは、９０°から１３５°へのものとして示される。図示される最後の角度変化は第４の角度変化であり、書き込みビット線がディセーブルされると起こる。この角度変化は１３５°から１８０°へのものとして示される。

これはまた、別のサイクルを開始させる次のアドレス変化の後に最後の書き込み段階を継続できることを示す。サイクルの開始は、それが書き込みサイクルであっても、常に読み取りとともに開始する。アドレスＡがアドレスＢに変化し、読み取りワード線Ｂを選択させる。これは、前に選択されたセルの書き込みを妨害しない。これは読み取りワード線の変化を示すが、アドレスが列のみ変化し、選択された読み取りワード線が変化しない場合でも、継続する電流の流れが書き込みの完了に悪影響を及ぼすことはない。全てのサイクルはいずれにせよ読み取り動作で開始するため、サイクルの開始時に書き込みイネーブルがアクティブである必要はないことにも留意されたい。しかし、書き込みビット線をアクティブにするには、書き込みイネーブル信号が十分早くアクティブでなければならない。

選択されている単一セルに関して説明を行ってきたが、これは理解を容易にするためである。実際には、通常いくつかのセルが選択されることになり、これを図１１に、複数の信号線である要素間の信号接続によって示す。したがって、例えば、メモリ１１０が×１６メモリである場合、比較器１３０は実際には１６回の別個の比較を、選択されたセルにつき１回ずつ行う。１６回の比較のうち、不一致を示す比較のみが、それらの不一致のある選択されたセルの書き込み動作を生じる。選択されたセルのうち結果的に一致したものはフリップされない。

図１４には、メモリアレイ２００の一部、ならびにまとまってメモリコア２０１を形成する複数のドライバ、デコーダ、および検知ブロックを示す。このメモリアレイ２００の部分は、ＭＲＡＭ装置２０２、２０４、２０６、２０８、２１０、２１２、２１３、２１４、２１６、２１８、２２０、２２２、２２４、２２６、２２７、および２２８を備える。これらのＭＲＡＭ装置はそれぞれ３つの電流経路を有する。これら３つの経路のうち、互いに直交するものとして示される第１の電流経路および第２の電流経路は書き込み経路を表す。これらの２つの経路は、図１２および図１３に示される、セルの論理状態をスイッチングさせる信号を運ぶ。４５度の角度の抵抗器として示される第３の電流経路は、２つの可能な抵抗状態の一方にプログラムされる磁気抵抗トンネル接合部を通る読み取り電流経路を表す。メモリアレイ２００はさらに、対応するＭＲＡＭ装置２０２、２０４、２
０６、２０８、２１０、２１２、２１３、２１４、２１６、２１８、２２０、２２２、２２４、２２６、２２７、および２２８の読み取り電流経路である第３の電流経路とそれぞれ直列につながれた選択トランジスタ２３０、２３２、２３４、２３６、２３８、２４０、２４２、２４４、２６０、２６２、２６４、２６６、２６８、２７０、２７２、および２７４を備える。この選択トランジスタの接続は、これらのトランジスタの、第３の電流経路に結合された１つの電流電極と、アース（ＶＳＳ）に結合された第２の電流電極とにより行われる。選択トランジスタ装置とＭＲＡＭ装置の各組み合わせがメモリセルを構成する。

メモリコア２０１は、ＭＲＡＭ装置の第１の電流経路を通って延在する書き込みワード線ＷＷＬ０、ＷＷＬ１、ＷＷＬ２、およびＷＷＬ３を備える。ＷＷＬ０は、ＭＲＡＭ装置２０２、２１０、２１６、および２２４を通って延在する。ＷＷＬ１は、ＭＲＡＭ装置２０４、２１２、２１８、および２２６を通って延在する。ＷＷＬ２は、ＭＲＡＭ装置２０６、２１３、２２０、および２２７を通って延在する。ＷＷＬ３は、ＭＲＡＭ装置２０８、２１４、２２２、および２２８を通って延在する。メモリアレイ２００はさらに、ＭＲＡＭ装置の第２の電流経路を通って延在する書き込みビット線ＷＢＬ０、ＷＢＬ１、ＷＢＬ２、およびＷＢＬ３を備える。ＷＢＬ０は、ＭＲＡＭ装置２０２、２０４、２０６、および２０８を通って延在する。ＷＢＬ１は、ＭＲＡＭ装置２１０、２１２、２１３、および２１４を通って延在する。ＷＢＬ２は、ＭＲＡＭ装置２１６、２１８、２２０、および２２２を通って延在する。ＷＢＬ３は、ＭＲＡＭ装置２２４、２２６、２２７、および２２８を通って延在する。さらになお、メモリアレイ２００は、選択トランジスタのゲートに結合される読み取りワード線ＲＷＬ０、ＲＷＬ１、ＲＷＬ２、およびＲＷＬ３を備える。ＲＷＬ０は、選択トランジスタ２３０、２３８、２６０、および２６８に結合される。ＲＷＬ１は、選択トランジスタ２３２、２４０、２６２、および２７０に結合される。ＲＷＬ２は、選択トランジスタ２３４、２４２、２６４、および２７２に結合される。ＲＷＬ３は、選択トランジスタ２３６、２４４、２６６、および２７４に結合される。メモリアレイ２００はまた、読み取りグローバルビット線ＲＧＢＬ０およびＲＧＢＬ１ならびにグループ選択線ＧＳ０、ＧＳ１、ＧＳ２、およびＧＳ３を備える。

メモリアレイ２００はさらに、メモリセルのグループを読み取りグローバルビット線に結合するためのグループ選択トランジスタ２５０、２５２、２５４、２５６、２７６、２７８、２８０、および２８２を備える。さらにメモリアレイ２００を構成するものとして、ローカルビット線２５１、２５３、２５５、２５７、２７７、２７９、２８１、および２８３があり、そのそれぞれが、それらのグループのＭＲＡＭ装置の第３の電流経路に結合される。つまり、これらのローカルビット線が各グループにつき１本ある。

トランジスタ２５０および２５２は、ともに結合されるとともに読み取りグローバルビット線ＲＧＢＬ０に結合された第１の電流電極を有する。トランジスタ２５４および２５６は、ともに結合されるとともに読み取りグローバルビット線ＲＧＢＬ０に結合された第１の電流電極を有する。トランジスタ２７６および２７８は、ともに結合されるとともに読み取りグローバルビット線ＲＧＢＬ１に結合された第１の電流電極を有する。トランジスタ２８０および２８２は、ともに結合されるとともに読み取りグローバルビット線ＲＧＢＬ１に結合された第１の電流電極を有する。トランジスタ２５０、２５２、２５４、２５６、２７６、２７８、２８０、および２８２はそれぞれ、ローカルビット線２５１、２５３、２５５、２５７、２７７、２７９、２８１、および２８３に結合された第２の電流電極を有する。ローカルビット線２５１、２５３、２５５、２５７、２７７、２７９、２８１、および２８３は、ＭＲＡＭ装置２０２および２０４、２０６および２０８、２１０および２１２、２１３および２１４、２１６および２１８、２２０および２２２、２２４および２２６、ならびに２２７および２２８の第３の電流経路にそれぞれ結合される。グループ選択線ＧＳ０はグループ選択トランジスタ２５０および２７６に結合される。グル
ープ選択線ＧＳ１はグループ選択トランジスタ２５２および２７８に結合される。グループ選択線ＧＳ２はグループ選択トランジスタ２５４および２８０に結合される。グループ選択線ＧＳ３はグループ選択トランジスタ２５６および２８２に結合される。

メモリアレイ２００に加えて、メモリコア２０１は、書き込み列デコーダ／ドライバ２８３、２８４、２８５、および２８６、書き込み行デコーダ／ドライバ２８７、２８９、２９１、および２９３、読み取り行デコーダ／ドライバ２８８、２９０、２９２、および２９４、ならびに読み取り列デコーダ／センス増幅器２９５および２９６を備える。書き込み列デコーダ／ドライバ２８３、２８４、２８５、および２８６は、書き込みビット線ＷＢＬ０、ＷＢＬ１、ＷＢＬ２、およびＷＢＬ３にそれぞれ接続される。書き込み行デコーダ／ドライバ２８７、２８９、２９１、および２９３は、書き込みワード線ＷＷＬ０、ＷＷＬ１、ＷＷＬ２、およびＷＷＬ３にそれぞれ結合される。読み取り行デコーダ／ドライバ２８８、２９０、２９２、および２９４は、読み取りワード線ＲＷＬ０、ＲＷＬ１、ＲＷＬ２、およびＲＷＬ３にそれぞれ結合される。読み取り列デコーダ／センス増幅器２９６および２９５は、読み取りグローバルビット線ＲＧＢＬ０およびＲＧＢＬ１にそれぞれ結合される。

動作中、ＭＲＡＭ装置（例えばＭＲＡＭ装置２０２）は、選択された書き込みワード線（例えばＷＷＬ０）および選択された書き込みビット線（例えばこの例ではＷＢＬ０）に電流を印加して、メモリの状態をトグルすることによって書き込まれる。状態はまた、メモリセルがトグルセルではなく直接書き込みセルである場合、ＷＷＬ０およびＷＢＬ０により直接書き込むこともできる。全てのＭＲＡＭ装置は、特定のＭＲＡＭ装置の書き込みワード線および書き込みビット線に電流を流すことによって選択される。ＭＲＡＭ装置（例えばＭＲＡＭ装置２０２）の状態は、その対応する選択トランジスタ（例えばトランジスタ２３０）のゲートに、読み取りワード線ＲＷＬ０により十分な電圧を印加し、対応するグループトランジスタ（例えばトランジスタ２５０）のゲートに、グループ選択線ＧＳ０により十分な電圧を印加し、選択されたＭＲＡＭ装置（この例ではＭＲＡＭ装置２０２）の状態を、読み取りグローバルビット線ＲＧＢＬ０により、列デコーダ／センス増幅器２９６によって検知することによって読み取られる。１つのグループは、第３の電流経路を共通して接続された複数のＭＲＡＭ装置で構成される。よって、セル自体が読み取りグローバルビット線に加える静電容量は、そのグループ内にあるセルに限定される。また、トランジスタ２５０および２５２は電流電極が共通して接続されており、ゲートは異なる選択線に結合される。これは、グループを折り返して（fold）グローバルビット線を共有させ、グループ間の選択を別個のグローバル選択線によって達成させる作用をもたらす。したがって、行方向に線が追加されており、列方向のほうが少ない。利点は、行方向における線の増加が各セルグループにつき１本であることである。そのグループが、好ましい量であると考えられる３２である場合、セル３２個分の距離にさらなるグローバル選択線がある。折り返さない場合、読み取りグローバルビット線が、折り返した場合の２列毎に１本ではなく列毎に１本ある。したがって、折り返さない場合の効果としては、折り返した場合と比較して、セル２つ分の幅の読み取りグローバルビット線が２列毎に１本増える。したがって、このトレードオフは明らかに、折り返したビット線が有利である。この空間的な利点は、線のサイズを大きくして抵抗を減らすため、メモリコアのサイズを小さくするため、あるいはその２つの組み合わせのために用いることができる。

さらに、書き込み線を読み取り線と分離することによって、書き込み線の一端を電源ＶＤＤに直接接続し、読み取りと書き込みが同一線を共用する場合に必要とされる第２の電流スイッチを排除することができる。したがって、書き込みドライバのための全面積が小さくなり、メモリコアの平均ビットサイズが小さくなる。また、読み取りと書き込みの間で１本の線をスイッチングする必要性をなくすことにより、読み取り回路を損傷する危険性を負うことなく、書き込み電圧を性能について最適化することができる。さらに、選択
トランジスタは書き込み電圧を受け取らないため、これらの選択トランジスタを、書き込みレベルの電圧を受け取らなくてよいことから遥かに小さなサイズにすることができる。これにより、メモリセルのサイズが小さくなる。これは特に、トランジスタを異なる電圧要件に合わせて別々に作製することが一般的である場合に顕著である。

図１５には、ＭＲＡＭ装置２０２およびトランジスタ２３０からなるメモリセルの断面を示す。これは、図１４の機構を利用するように構成されたＭＲＡＭ装置の共通の要素を示す。ＭＲＡＭ技術の通常の応用において、ＭＲＡＭ装置は、拡張ロジックを有する回路（例えばマイクロプロセッサ）上に存在する。このような場合、論理設計に対応する金属階層がいくつかあり、ＭＲＡＭ装置の記憶エレメントは、これらの金属層が形成されてから製造される。これは、通常のトンネル接合部では、劣化することなく約４００セルシウス度より高い温度を処理できないことによるものである。

ＭＲＡＭ装置２０２は、トンネル接合部３００、相互接続部３０６、相互接続部３０４、ならびに書き込み電流経路３１４および３０２を備える。相互接続部３０４はローカルビット線２５１でもある。トランジスタ２３０は、ソース３２４、ドレイン３２２、およびゲート３２３を備える。トランジスタ２３０のドレイン３２２は、ロジックとして使用するために金属層として形成される相互接続部３１８、相互接続部３０８、相互接続部３１０、および相互接続部３１２を介してＭＲＡＭ装置２０２に接続される。これらの金属相互接続層は、よく知られているように、バイアを介してともに接続される。書き込み電流経路３１４は、相互接続部３１８と同じ金属層に形成される。ゲート３２３は、相互接続部３２０に周期的に接続される読み取りワード線ＲＷＬ０の一部である。相互接続部３２０の使用により、ＲＷＬ０の抵抗が小さくなる。これは、ポリシリコンの比較的高い抵抗を防ぐためのよく見られるストラッピング技法である。

図１６には、図１５に示すようなＭＲＡＭ装置２０２およびトランジスタ２３０の断面を示す。この断面は、ＭＲＡＭ装置２１０およびトランジスタ２３８を含むように拡張されている。これは、相互接続部３１０と同じ相互接続階層に読み取りグローバルビット線ＲＧＢＬ０を示す。トンネル接合部３００およびＷＷＬ０は断面線とずれているため、図１６中には存在しないことに留意されたい。図１６中に存在するＭＲＡＭ装置２１０の部分は書き込みビット線ＷＢＬ１である。ＭＲＡＭ装置２０２と同様に、ＭＲＡＭ装置２１０の第３の電流経路は、相互接続部３４０、相互接続部３３８、相互接続部３３６、相互接続部３３４、および相互接続部３３０によってトランジスタ２３２に接続される。相互接続部３３０および３０６はそれぞれ、ＭＲＡＭ装置２１０および２０２のトンネル接合部への直接接続を行う。これらの断面は、この機構が、特別な処理を必要とする異常な構造を必要とすることなく作製できることを示す。

図１７には、図１４に示すものの代替形態の一部を示す。この場合、各グループのメモリセルは直列メモリとして配置される。隣接ビットセルの複数のグループはそれぞれ、基準電位（reference ）に直列接続される。この場合、基準電位はアースである。この代替形態にはローカルビット線がない。同様の特徴に対して同様の装置数が維持される。

例示目的で選択される本明細書中の実施形態に対する様々な変更および修正を当業者であれば容易に思い付くであろう。そのような修正および変形が本発明の精神から逸脱しない範囲において、それらの修正および変形は、添付の特許請求の範囲の公正な解釈のみによって評価される本発明の範囲に含まれることが意図される。

磁気抵抗ランダムアクセスメモリ装置の概略を示す断面図。 ワード線およびビット線を有する磁気抵抗ランダムアクセスメモリ装置の略平面図。 磁気抵抗ランダムアクセスメモリ装置において直接書き込みモードまたはトグル書き込みモードを生じる磁界の大きさの組み合わせのシミュレーションを示すグラフ。 ワード電流およびビット電流の、両方がオンになった場合のタイミング図を示すグラフ。 「１」を「０」に書き換える場合のトグル書き込みモードの磁気抵抗ランダムアクセスメモリ装置の磁気モーメントベクトルの回転を示す概念図。 「０」を「１」に書き換える場合のトグル書き込みモードの磁気抵抗ランダムアクセスメモリ装置の磁気モーメントベクトルの回転を示す概念図。 「１」を「０」に書き換える場合の直接書き込みモードの磁気抵抗ランダムアクセスメモリ装置の磁気モーメントベクトルの回転を示す概念図。 既に「０」である状態に「０」を書き込んでいる場合の直接書き込みモードの磁気抵抗ランダムアクセスメモリ装置の磁気モーメントベクトルの回転を示す概念図。 ビット電流のみをオンにした場合のワード電流およびビット電流のタイミング図を示すグラフ。 ビット電流のみをオンにした場合の磁気抵抗ランダムアクセスメモリ装置の磁気モーメントベクトルの回転を示す概念図。 本発明の１実施形態によるトグルメモリのブロック図。 図１１のメモリの一部のより詳細なブロック図。 図１１のメモリの動作を理解する上で役立つタイミング図。 図１１のメモリの一部の、本発明の機構の１実施形態を示す回路図。 図１４の機構の実施形態において用いられるメモリセルの第１の断面を示す断面図。 図１５のメモリセルの第２の断面を示す断面図。 図１４の回路図に対する変形を示す回路図。

Claims (19)

1. トグルメモリの読み取りおよび書き込み方法であって、
   前記トグルメモリの所定のアドレス位置の読み取り動作を開始するステップ、
   前記所定のアドレス位置における書き込みトグル動作の一部を、現在格納されている値に影響を及ぼすことなく開始するステップ、
   前記所定のアドレス位置における前記現在格納されているデータ値を、該所定のアドレスに書き込むべき新たな値と比較するステップであって、それによって、該新たな値が前記格納されているデータ値と異なっているか同一であるかを判定する、比較するステップ、および
   前記新たな値が前記格納されているデータ値と異なる場合に、前記所定のアドレス位置における前記書き込みトグル動作を完了するか、または前記書き込むべき新たな値が前記格納されているデータ値と同じである場合に、前記所定のアドレス位置における前記トグル動作を完了するステップ
   の一連のステップを備える、トグルメモリの読み取りおよび書き込み方法。
2. 前記トグルメモリを磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）として実施することをさらに含み、開始される前記トグル動作の一部は、第１の電流を前記磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）の１つの軸に導くことを含む請求項１に記載のトグルメモリの読み取りおよび書き込み方法。
3. 前記所定のアドレスにおける前記トグル動作を完了することは、
   前記第１の電流に直交する第２の電流により前記ＭＲＡＭをトグルすることをさらに含む請求項１に記載のトグルメモリの読み取りおよび書き込み方法。
4. 前記書き込みトグル動作を完了する前に第２の所定のアドレスの別の読み取り動作を開始することをさらに含む請求項１に記載のトグルメモリの読み取りおよび書き込み方法。
5. 前記書き込み動作を開始するために用いられる書き込みワード線ドライバとは別個の異なる読み取りワード線ドライバにより前記読み取りを開始することをさらに含む請求項１に記載のトグルメモリの読み取りおよび書き込み方法。
6. 前記書き込み動作を完了するために用いられる書き込みビット線ドライバとは別個の異なるビット線を検知することによって前記読み取り動作を完了することをさらに含む請求項１に記載のトグルメモリの読み取りおよび書き込み方法。
7. 前記書き込み動作を開始するために用いられる書き込みワード線ドライバとは別個の異なる読み取りワード線ドライバにより前記読み取りを開始すること、および
   前記書き込み動作を完了するために用いられる書き込みビット線ドライバとは別個の異なるビット線を検知することによって前記読み取り動作を完了すること
   をさらに含む請求項１に記載のトグルメモリの読み取りおよび書き込み方法。
8. 前記所定のアドレスにおける前記トグル動作を完了することは、時間位相し、および重なり合う直交電流パルスシーケンスの残りの部分を前記トグルメモリに供給することをさらに備える請求項３に記載のトグルメモリの読み取りおよび書き込み方法。
9. トグルメモリの読み取りおよび書き込み方法であって、
   前記トグルメモリの読み取り動作を実施するために必要な第１の時間長を定義するステップ、
   前記トグルメモリの書き込み動作を実施するために必要な第２の時間長を定義するステ
   ップ、および
   前記読み取り動作が完了する前に前記トグルメモリの前記書き込み動作を開始し、所定のアドレス位置が、前記書き込み動作中に書き込みたい書き込み値と同じ情報値を含むと判定された場合に、前記書き込み動作を選択的に終了するステップ
   の一連のステップを含む、トグルメモリの読み取りおよび書き込み方法。
10. 前記書き込み動作が完了する前に第２の読み取り動作を開始することをさらに含む請求項９に記載のトグルメモリの読み取りおよび書き込み方法。
11. ２つの論理状態間でトグルして情報格納値を示すメモリセルのアレイと、
    列アドレスを受け取って、前記メモリセルのアレイ内の所定のビット列を選択するビット選択信号を前記メモリセルのアレイに供給するビットデコードロジックと、
    行アドレスを受け取って、前記メモリセルのアレイ内の所定のビット行を選択するワード選択信号を前記メモリセルのアレイに供給するワードデコードロジックと、
    前記メモリセルのアレイに結合され、前記ワードデコードロジックに応答して所定のワード線を駆動する読み取りワード線ドライバと、
    前記メモリセルのアレイに結合され、前記ワードデコードロジックおよび書き込みイネーブル信号に応答して所定のワード線を駆動する書き込みワード線ドライバと、
    前記ビットデコードロジックに結合され、前記行アドレスおよび列アドレスによって選択されたビットが前記２つの論理状態のどちらを有するかを判定するセンス回路と、
    該センス回路に結合され、該センス回路の出力を、前記行アドレスおよび前記列アドレスを含む所定のアドレスに書き込むべき新たな値と比較して、該新たな値が、格納されているデータ値と異なっているか同じであるかを判定する比較器と、
    該比較器に結合され、前記書き込みイネーブル信号に応答して前記ビットデコードロジックによって確定される所定の列を駆動し、前記新たな値が前記格納されているデータ値と異なる場合に前記所定のアドレスにおける前記書き込みトグル動作を完了し、前記書き込むべき新たな値が前記格納されているデータ値と同じである場合に前記所定のアドレスにおける前記トグル動作を終了する回路部とを備えるトグルメモリ。
12. 前記ワードデコードロジックは、
    前記行アドレスを受け取って、書き込み動作のために復号化されたワード選択信号を供給する書き込みワードデコードロジックと、
    該書き込みワードデコードロジックとは別個の、前記行アドレスを受け取って、読み取り動作のために復号化されたワード選択信号を供給する読み取りワードデコードロジックとをさらに備える請求項１１に記載のトグルメモリ。
13. 前記ビットデコードロジックは、
    前記行アドレスを受け取って、書き込み動作のために復号化されたビット選択信号を供給する書き込みビットデコードロジックと、
    該書き込みビットデコードロジックとは別個の、前記行アドレスを受け取って、読み取り動作のために復号化されたビット選択信号を供給する読み取りビットデコードロジックとをさらに備える請求項１１に記載のトグルメモリ。
14. 前記ワードデコードロジックおよび前記ビットデコードロジックは、
    前記行アドレスを受け取って、書き込み動作のために復号化されたワード選択信号を供給する書き込みワードデコードロジックと、
    該書き込みワードデコードロジックとは別個の、前記行アドレスを受け取って、読み取り動作のために復号化されたワード選択信号を供給する読み取りワードデコードロジックと、
    前記行アドレスを受け取って、書き込み動作のために復号化されたビット選択信号を供
    給する書き込みビットデコードロジックと、
    該書き込みビットデコードロジックとは別個の、前記行アドレスを受け取って、読み取り動作のために復号化されたビット選択信号を供給する読み取りビットデコードロジックとをさらに備える請求項１１に記載のトグルメモリ。
15. 書き込むべきビット位置の論理状態のトグルを行うことによって情報を格納するアレイと、
    該アレイに結合され、読み取り動作および書き込み動作の一部を同時に開始することによって前記アレイに情報を書き込む制御回路部であって、書き込みたい新たな値に電流格納値が所定の様式で関連する場合に前記書き込み動作の少なくとも一部を選択的に終了する制御回路部とを備えるメモリ。
16. 前記制御回路部は、書き込むべきアドレスにある１つまたは複数のビット位置の論理状態を変化させることによって、前記書き込み動作を完了するまで続行することを可能にする請求項１５に記載のメモリ。
17. 前記制御回路部は、前記書き込み動作を完了するまで続行することを可能にし、前記アレイ内の第２のアドレス位置の第２の読み取り動作を開始する請求項１５に記載のメモリ。
18. 前記アレイはさらに、
    複数のアドレスのそれぞれに関連する複数のビット位置を備え、各ビット位置は、第１および第２の直交電流導体を備える請求項１５に記載のメモリ。
19. 行アドレスを受け取って、書き込み動作のために復号化されたワード選択信号を供給する書き込みワードデコードロジックと、
    該書き込みワードデコードロジックとは別個の、前記行アドレスを受け取って、読み取り動作のために復号化されたワード選択信号を供給する読み取りワードデコードロジックと
    をさらに備える請求項１５に記載のメモリ。

Images