JP4937219B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、データを一時的に保持するラッチ回路を備えるＮＡＮＤ型フラッシュメモリ に関するものである。

近年、ＮＡＮＤフラッシュメモリの高集積化に伴い、データを一時的に保持するラッチ回路の数も格段に増えてきている（例えば、特許文献１参照。）。

これにより、該ラッチ回路を構成するトランジスタをオフさせた時に流れるオフ電流の総和も増加することとなる。すなわち、ＮＡＮＤ型フラッシュメモリの消費電流が増加するという問題があった。
特開２００３−２４９０８２号公報

本発明は、消費電流を低減することが可能なＮＡＮＤ型フラッシュメモリを提供することを目的とする。

本発明の一態様に係る実施例に従ったＮＡＮＤ型フラッシュメモリの制御方法は、データを一時的に保持するラッチ回路を備えるＮＡＮＤ型フラッシュメモリの制御方法であって、
前記ラッチ回路に第１の論理を保持させた第１の状態で、前記ラッチ回路の第１の消費電流を測定し、
前記ラッチ回路に前記第１の論理を反転した第２の論理を保持させた第２の状態で、前記ラッチ回路の第２の消費電流を測定し、
前記第１の消費電流と前記第２の消費電流とを比較して、その電流値が小さい方の状態に対応する論理を前記ラッチ回路に保持させることを特徴とする。

本発明の他の態様に係る実施例に従ったＮＡＮＤ型フラッシュメモリの制御方法は、データを一時的に保持する複数のラッチ回路を備えるＮＡＮＤ型フラッシュメモリの制御方法であって、
前記複数のラッチ回路に第１のデータパターンに対応する論理をそれぞれ保持させた第１の状態で、前記複数のラッチ回路全体の第１の消費電流を測定し、
前記複数のラッチ回路に前記第１のデータパターンと異なる第２のデータパターンに対応する論理をそれぞれ保持させた第２の状態で、前記複数のラッチ回路全体の第２の消費電流を測定し、
前記第１の消費電流と前記第２の消費電流とを比較して、その電流値が小さい方の状態の前記データパターンに対応する論理を前記複数のラッチ回路にそれぞれ保持させることを特徴とする。

本発明のさらに他の態様に係る実施例に従ったＮＡＮＤ型フラッシュメモリの制御方法は、データを一時的に保持する複数のラッチ回路を備えるＮＡＮＤ型フラッシュメモリの制御方法であって、
前記複数のラッチ回路に第１のデータパターンに対応する論理をそれぞれ保持させた第１の状態で、前記ＮＡＮＤ型フラッシュメモリの第１の消費電流を測定し、
前記複数のラッチ回路に前記第１のデータパターンと異なる第２のデータパターンに対応する論理をそれぞれ保持させた第２の状態で、前記ＮＡＮＤ型フラッシュメモリの第２の消費電流を測定し、
前記第１の消費電流と前記第２の消費電流とを比較して、その電流値が小さい方の状態の前記データパターンに対応する論理を前記複数のラッチ回路にそれぞれ保持させることを特徴とする。

本発明の一態様に係る実施例に従ったＮＡＮＤ型フラッシュメモリは、複数のラッチ回路を備えたＮＡＮＤ型フラッシュメモリであって、
電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されたメモリセルアレイと、
前記メモリセルにビット線を介して接続されデータを一時的に保持する複数のラッチ回路を、含むビット線制御回路と、
前記複数のラッチ回路に第１のデータパターンに対応する論理をそれぞれ保持させた第１の状態で測定された前記複数のラッチ回路全体の第１の消費電流と、前記複数のラッチ回路に前記第１のデータパターンと異なる第２のデータパターンに対応する論理をそれぞれ保持させた第２の状態で測定された前記複数のラッチ回路全体の第２の消費電流とのうち、その電流値が小さい方の状態の前記データパターンに対応する情報を記憶する不揮発性メモリと、を備え、
前記情報を前記不揮発性半導体メモリから読み出し、前記情報に対応する前記データパターンに対応する論理を前記複数のラッチ回路にそれぞれ保持させることを特徴とする。

本発明の他の態様に係る実施例に従ったＮＡＮＤ型フラッシュメモリは、
複数のラッチ回路を備えたＮＡＮＤ型フラッシュメモリであって、電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されたメモリセルアレイと、
前記メモリセルにビット線を介して接続されデータを一時的に保持する複数のラッチ回路を含む、ビット線制御回路と、
前記複数のラッチ回路に第１のデータパターンに対応する論理をそれぞれ保持させた第１の状態で測定された前記ＮＡＮＤ型フラッシュメモリの第１の消費電流と、前記複数のラッチ回路に前記第１のデータパターンと異なる第２のデータパターンに対応する論理をそれぞれ保持させた第２の状態で測定された前記ＮＡＮＤ型フラッシュメモリの第２の消費電流とのうち、その電流値が小さい方の状態の前記データパターンに対応する情報を記憶する不揮発性メモリと、を備え、
前記情報を前記不揮発性半導体メモリから読み出し、前記情報に対応する前記データパターンに対応する論理を前記複数のラッチ回路にそれぞれ保持させることを特徴とする。

本発明のＮＡＮＤ型フラッシュメモリによれば、消費電流を低減することができる。

以下、本発明に係る各実施例について図面に基づいて説明する。

図１は、本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１００の構成の一例を示すブロック図である。

図１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１と、ビット線制御回路２と、カラムデコーダ３と、データ入出力バッファ４と、データ入出力端子５と、ロウデコーダ６と、制御回路７と、制御信号入力端子８と、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）９と、記憶回路１０と、を備える。

メモリセルアレイ１は、複数のビット線と複数のワード線と共通ソース線を含む。このメモリセルアレイ１は、例えば、ＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。

このメモリセルアレイ１には、ビット線の電位を制御するためのビット線制御回路２と、ワード線の電位を制御するためのロウデコーダ６とが接続されている。上記複数のメモリセルは、複数のブロックに分割され、動作時には何れかのブロックが選択される。

ビット線制御回路２は、メモリセルアレイ１内のビット線の電位をセンス増幅するセンスアンプと、書き込みを行うためのデータをラッチするためのデータラッチ回路との両方の役割を持つセンスラッチ回路を含む。そして、ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介して該メモリセルの状態を検出したり、ビット線を介して該メモリセルに書き込み制御電圧を印加して該メモリセルに書き込みを行う。

また、ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内の該センスラッチ回路は、カラムデコーダ３により選択され、このセンスラッチ回路に読み出されたメモリセルのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。

また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択された該センスラッチ回路に記憶される。

ロウデコーダ６は、メモリセルアレイ１に接続されている。このロウデコーダ６は、メモリセルアレイ１のワード線に読み出し或いは書き込み或いは消去に必要な電圧を印加する。

制御回路７は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、ＲＯＭ９、および、記憶回路１０を、制御するようになっている。

この制御回路７は、外部から制御信号入力端子８を介して入力される制御信号によって制御動作する。すなわち、制御回路７は、該制御信号に応じて、データのプログラム、ベリファイ、読み出し、消去時に、所望の電圧を発生し、メモリセルアレイ１の各部に供給する。

不揮発性メモリであるＲＯＭ９は、複数のラッチ回路の論理を規定するデータパターンに対応する情報を記憶するようになっている。この情報に対応するデータパターンがＲＯＭ９からデータ入出力バッファ４を介してビット線制御回路に入力される。そして、該データパターンに対応する論理が、カラムデコーダ３によって選択された該センスラッチ回路に記憶（保持）される。

なお、該情報は、不揮発性メモリであるメモリセルアレイ１のメモリセルに記憶されていてもよい。

記憶回路１０は、ビット線制御回路２の該センスラッチ回路に記憶（保持）されていた論理に対応するデータパターンを、スタンバイ時に、一時的に記憶する回路である。

なお、上記データパターンは、不揮発性メモリであるメモリセルアレイ１のメモリセルに記憶されていてもよい。

テスト回路１１は、ＮＡＮＤ型フラッシュメモリ１００の外部に設けられている。このテスト回路１１は、外部回路（図示せず）により制御され、ビット線制御回路のラッチ回路の消費電流やＮＡＮＤ型フラッシュメモリ１００全体の消費電流を測定するようになっている。テスト回路１１は、この測定結果に応じた情報を制御回路７に出力する。

なお、このテスト回路１１は、ＮＡＮＤ型フラッシュメモリ１００の内部に設けられていてもよい。

図２は、図１に示すメモリセルアレイ１、ビット線制御回路２、データ入出力バッファ４を含む構成を示す回路図である。

図２に示すように、ビット線制御回路２は、複数のセンスラッチ回路３１０、３１１、・・・、３１２１１１を有している。

各センスラッチ回路３１０、３１１、・・・、３１２１１１は、カラムセレクトゲート３２０、３２１、・・・、３２２１１１を介してデータ入出力バッファ４に接続されている。これらのカラムセレクトゲート３２０、３２１、・・・、３２２１１１は、カラムデコーダ３から供給されるカラム選択信号ＣＳＬ０、ＣＳＬ１、・・・、ＣＳＬ２１１１により制御される。

各センスラッチ回路３１０、３１１、・・・、３１２１１１には、一対のビット線が接続される。すなわち、センスラッチ回路３１０には、ビット線ＢＬ０、ＢＬ１が接続され、センスラッチ回路３１１には、ビット線ＢＬ２、ＢＬ３が接続され、センスラッチ回路３１２１１１には、ビット線ＢＬ４２２２、ＢＬ４２２３が接続されている。

また、図２に示すように、メモリセルアレイ１には、既述のように、複数のＮＡＮＤセルユニットが接続されている。

１つのＮＡＮＤセルユニットは、直列接続された例えば１６個のメモリセルＭ１、Ｍ２、Ｍ３、・・・、Ｍ１６と、メモリセルＭ１に接続された選択ゲートトランジスタＳ１と、メモリセルＭ１６に接続された選択ゲートトランジスタＳ２とにより構成されている。

第１の選択ゲートトランジスタＳ１は、ビット線ＢＬ０に接続されている。また、第２の選択ゲートトランジスタＳ２は、ソース線ＳＲＣに接続されている。

各行に配置されたメモリセルＭ１、Ｍ２、Ｍ３、・・・、Ｍ１６の制御ゲートは、ワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・、ＷＬ１６に接続されている。

また、第１の選択ゲートトランジスタＳ１のゲートは、セレクト線ＳＧ１に共通に接続されている。第２の選択ゲートトランジスタＳ２のゲートは、セレクト線ＳＧ２に共通に接続されている。

１ブロックは、４２２４個のＮＡＮＤセルユニットにより構成されている。このブロック単位でデータが消去される。１つのワード線に接続されたメモリセルは、１セクタを構成する。このセクタ毎にデータが書き込まれ、また、読み出される。また、１セクタには、２ページ分のデータが記憶される。

ここで、図３は、図２に示すビット線制御回路２のセンスラッチ回路３１０の構成の一例を示す回路図である。なお、他のセンスラッチ回路もセンスラッチ回路３１０と同様の構成である。

図３に示すように、センスラッチ回路３１０は、ラッチ回路３１０ａと、スイッチ用のトランジスタ３１０ｂ〜３１０ｄと、を有する。

トランジスタ３１０ｄは、ラッチ回路３１０ａのデータ記憶端子Ｎに一端が接続されている。このトランジスタ３１０ｄの他端は、データ入出力バッファ４に接続されている。

トランジスタ３１０ｃは、トランジスタ３１０ｄの他端とビット線ＢＬ０との間に接続されている。

トランジスタ３１０ｂは、トランジスタ３１０ｃの他端とビット線ＢＬ１との間に接続されている。

トランジスタ３１０ｃ、３１０ｄは、カラムデコーダ３から出力されるビット線選択信号ＢＴＬ０、ＢＴＬ１により制御される。

ラッチ回路３１０ａは、データ記憶端子Ｎに入力部が接続されたインバータ３１０ａ１と、このインバータ３１０ａ１の出力部に入力部が接続され、データ記憶端子Ｎに出力が接続されたインバータ３１０ａ２と、から構成される。

トランジスタ３１０ｂ〜３１０ｄをカラムデコーダ３が制御することにより、データ記憶端子Ｎと、ビット線ＢＬ０、ＢＬ１、またはデータ入出力バッファ４とが接続される。これにより、ラッチ回路３１０ａと、ビット線ＢＬ０、ＢＬ１、またはデータ入出力バッファ４と、の間で、データの転送が可能なる。

このように、ラッチ回路３１０は、メモリセルにビット線ＢＬ１を介して接続されデータを一時的に保持するようになっている。

ここで、図４は、図３に示すラッチ回路３１０ａの具体的な回路構成の一例を示す回路図である。

図４に示すように、ラッチ回路３１０ａは、第１の端子１２ａと、第２の端子１２ｂと、ｐＭＯＳトランジスタ１３、１５、１６と、ｎＭＯＳトランジスタ１４、１７、１８と、を有する。

なお、第１の端子１２ａは、インバータ３１０ａ２の入力部に接続されている。また、第２の端子１２ｂは、図３に示すように、インバータ３１０ａ１の入力部（データ記憶端子Ｎ）に接続されている。

ｐＭＯＳトランジスタ１３とｎＭＯＳトランジスタ１４とが、電源ＶＤＤと接地との間に直列に接続されている。ｐＭＯＳトランジスタ１３とｎＭＯＳトランジスタ１４のゲートは、第１の端子１２ａに接続されている。さらに、ｐＭＯＳトランジスタ１３とｎＭＯＳトランジスタ１４との間の接点１９が、第２の端子１２ｂに接続されている。

また、ｐＭＯＳトランジスタ１５と、ｐＭＯＳトランジスタ１６と、ｎＭＯＳトランジスタ１７と、ｎＭＯＳトランジスタ１８とが、電源ＶＤＤと接地との間に直列に接続されている。

また、ｐＭＯＳトランジスタ１５のゲートは、出力端子１２ｂに接続されている。

また、ｎＭＯＳトランジスタ１７のゲートは、電源Ｖｄｄに接続されている。これにより、ｎＭＯＳトランジスタ１７は、オン状態である。

また、ｐＭＯＳトランジスタ１６のゲートは、接地Ｖｓｓに接続されている。これにより、ｐＭＯＳトランジスタ１６は、オン状態である。

ｎＭＯＳトランジスタ１８のゲートは、第２の端子１２ｂに接続されている。さらに、ｐＭＯＳトランジスタ１６とｎＭＯＳトランジスタ１７との間の接点２０が、第１の端子１２ａに接続されている。

次に、以上のような構成を有するラッチ回路３１０ａの動作時のオフ電流について説明する。

ここで、図５Ａは、図４に示す第２の端子１２ｂ（データ記憶端子Ｎ）のレベルが“Ｈｉｇｈ”レベルである場合のオフ電流を説明するための図である。また、図５Ｂは、図４に示す第２の端子１２ｂ（データ記憶端子Ｎ）のレベルが“Ｌｏｗ”レベルである場合のオフ電流を説明するための図である。

図５Ａに示すように、第２の端子１２ｂ（データ記憶端子Ｎ）のレベルが“Ｈｉｇｈ”レベルである場合、ｎＭＯＳトランジスタ１４と、ｐＭＯＳトランジスタ１５、１６とに、オフ電流Ｉが流れる。

また、図５Ｂに示すように、第２の端子１２ｂ（データ記憶端子Ｎ）のレベルが“Ｌｏｗ”レベルである場合、ｐＭＯＳトランジスタ１３と、ｎＭＯＳトランジスタ１７、１８とに、オフ電流Ｉが流れる。

図５Ａ、図５Ｂに示すように、ラッチ回路３１０ａがデータ記憶端子Ｎで保持するデータの状態は、“０”と“１”の２通りが存在する。そして、ラッチ回路３１０ａにおいて、この２つの状態に対応して、ドレイン電圧依存性により直列接続されたトランジスタには、しきい値電圧分だけ電圧が降下した分のオフ電流が流れる。

そこで、例えば、スタンバイ時に、“０”と“１”の２つの論理のうちオフ電流の少ない方に、ラッチ回路３１０ａに保持される論理を書き換える。これにより、ラッチ回路３１０ａの消費電流を低減することができる。

さらに、スタンバイ時に、ビット線制御回路２の各ラッチ回路の論理をオフ電流が低下するように制御することにより、ＮＡＮＤ型フラッシュメモリ１００全体の消費電流（スタンバイ電流）を低減することもできる。

次に、ＮＡＮＤ型フラッシュメモリ１００が消費電流を低減するための動作の一例について説明する。なお、以下では、一例として、ラッチ回路３１０ａに注目して説明するが他のラッチ回路についても同様である。

図６は、実施例１のＮＡＮＤ型フラッシュメモリ１００が、消費電流が小さい状態に対応する情報を取得する動作の一例を示すフロー図である。また、図７は、実施例１のＮＡＮＤ型フラッシュメモリ１００が、スタンバイ時に消費電流を小さい状態する動作の一例を示すフロー図である。

先ず、図６に示すように、制御回路７がラッチ回路３１０ａに第１の論理（ここでは、“０”）を保持させた第１の状態で、例えば、テスト回路１１がラッチ回路３１０ａの第１の消費電流Ｉ１を測定する（ステップＳ１）。

次に、制御回路７がラッチ回路３１０ａに第１の論理を反転した第２の論理（ここでは、“１”）を保持させた第２の状態で、該テスト回路１１がラッチ回路の第２の消費電流Ｉ２を測定する（ステップＳ２）。

次に、制御回路７は、テスト回路１１で測定した第１の消費電流Ｉ１と第２の消費電流Ｉ２とを比較し、その電流値が小さい方の状態に対応する情報をＲＯＭ９に記憶させる（ステップＳ３）。なお、この情報には、電流値が小さい方の状態に対応する論理（データ）や消費電流の電流値等が含まれる。

以上のフローにより、ＮＡＮＤ型フラッシュメモリ１００は、ラッチ回路３１０ａの消費電流が小さい状態に対応する情報を取得する。

次に、例えば、書き込み、消去、読み出し動作を完了し、これらの動作をしない場合、図７に示すように、ＮＡＮＤ型フラッシュメモリ１００は、スタンバイ状態になる（ステップＳ１１）。

次に、制御回路７が、現状でラッチ回路３１０ａに保持されている論理（データ）を読み出し、この論理を記憶回路１０に記憶させる（ステップＳ１２）。

次に、制御回路７が、ステップＳ３で記憶された該情報をＲＯＭ９から読み出させて（ステップＳ１３）、この情報に対応する状態に対応する論理をラッチ回路３１０ａに保持させる（ステップＳ１４）。

以上のフローにより、ＮＡＮＤ型フラッシュメモリ１００は、スタンバイ時に消費電流（スタンバイ電流）が小さい状態にすることができる。

なお、ＮＡＮＤ型フラッシュメモリ１００が、スタンバイ状態から復帰する場合は、記憶回路１０からデータを読み出し、ラッチ回路３１０ａに保持させるとこで、ラッチ回路３１０ａが保持する論理を元の状態に戻すことができる。

次に、ＮＡＮＤ型フラッシュメモリ１００が消費電流を低減するための動作の他の例について説明する。

図８は、実施例１のＮＡＮＤ型フラッシュメモリ１００が、消費電流が小さい状態に対応する情報を取得する動作の他の例を示すフロー図である。また、図８は、実施例１のＮＡＮＤ型フラッシュメモリ１００が、スタンバイ時に消費電流を小さい状態する動作の他の例を示すフロー図である。

先ず、図８に示すように、各ラッチ回路の論理を、複数の異なるデータパターンに対応した状態にし、各状態で消費電流を測定する（ステップＳ２１）。

すなわち、例えば、制御回路７がビット線制御回路２の複数のラッチ回路に第１のデータパターンに対応する論理をそれぞれ保持させた第１の状態で、テスト回路１１が該複数のラッチ回路全体の第１の消費電流Ｉ１を測定する。同様に、制御回路７が該複数のラッチ回路に第１のデータパターンと異なる第２のデータパターンに対応する論理をそれぞれ保持させた第２の状態で、テスト回路１１が該複数のラッチ回路全体の第２の消費電流Ｉ２を測定する。

なお、テスト回路１１は、該複数のラッチ回路全体の消費電流を測定するのに代えて、ＮＡＮＤ型フラッシュメモリ１００の消費電流を測定するようにしてもよい。

次に、制御回路７は、各データパターンに対応する情報をＲＯＭ９に記憶させる（ステップＳ２２）。なお、この情報には、データパターン、消費電流の電流値等が含まれる。

すなわち、例えば、ＲＯＭ９は、複数のラッチ回路に第１のデータパターンに対応する論理をそれぞれ保持させた第１の状態で測定された該複数のラッチ回路全体の第１の消費電流Ｉ１と、該複数のラッチ回路に第１のデータパターンと異なる第２のデータパターンに対応する論理をそれぞれ保持させた第２の状態で測定された該複数のラッチ回路全体の第２の消費電流Ｉ２との状態のデータパターンに対応する情報を記憶している。

以上のフローにより、ＮＡＮＤ型フラッシュメモリ１００は、該複数のラッチ回路全体（またはＮＡＮＤ型フラッシュメモリ１００）の消費電流と状態に対応する情報を取得する。

次に、例えば、書き込み、消去、読み出し動作を完了し、これらの動作をしない場合、図９に示すように、ＮＡＮＤ型フラッシュメモリ１００は、スタンバイ状態になる（ステップＳ３１）。

次に、制御回路７が、現状で該複数のラッチ回路に保持されている論理（データ）を読み出し、この論理を記憶回路１０に記憶させる（ステップＳ３２）。

次に、制御回路７が、ステップＳ２２で記憶された該情報のうち１つを選択してＲＯＭ９から読み出させて（ステップＳ３３）、この情報に対応するデータパターンに対応する論理を該複数のラッチ回路にそれぞれ保持させる（ステップＳ３４）。

以上のフローにより、ＮＡＮＤ型フラッシュメモリ１００は、スタンバイ時に消費電流（スタンバイ電流）が小さい状態にすることができる。

なお、ＮＡＮＤ型フラッシュメモリ１００が、スタンバイ状態から復帰する場合は、記憶回路１０からデータを読み出し、該複数のラッチ回路に保持させるとこで、該複数のラッチ回路がそれぞれ保持する論理を元の状態に戻すことができる。

次に、ＮＡＮＤ型フラッシュメモリ１００が消費電流を低減するための動作のさらに他の例について説明する。

図１０は、実施例１のＮＡＮＤ型フラッシュメモリ１００が、消費電流が小さい状態に対応する情報を取得する動作のさらに他の例を示すフロー図である。なお、図１０のステップＳ２１は、図８のステップＳ２１と同様である。また、図１１は、実施例１のＮＡＮＤ型フラッシュメモリ１００が、スタンバイ時に消費電流を小さい状態する動作のさらに他の例を示すフロー図である。なお、図１１のステップＳ３１、Ｓ３２は、図９のステップＳ３１、Ｓ３２と同様である。

先ず、図１０に示すように、各ラッチ回路の論理を、複数の異なるデータパターンに対応した状態にし、各状態で消費電流を測定する（ステップＳ２１）。

すなわち、例えば、制御回路７がビット線制御回路２の複数のラッチ回路に第１のデータパターンに対応する論理をそれぞれ保持させた第１の状態で、テスト回路１１が該複数のラッチ回路全体の第１の消費電流Ｉ１を測定する。同様に、制御回路７が該複数のラッチ回路に第１のデータパターンと異なる第２のデータパターンに対応する論理をそれぞれ保持させた第２の状態で、テスト回路１１が該複数のラッチ回路全体の第２の消費電流Ｉ２を測定する。

なお、テスト回路１１は、該複数のラッチ回路全体の消費電流を測定するのに代えて、ＮＡＮＤ型フラッシュメモリ１００の消費電流を測定するようにしてもよい。

次に、制御回路７は、該各状態の消費電流を比較して、その消費電流の電流値が一番小さくなるデータパターンに対応する情報をＲＯＭ９に記憶させる（ステップＳ２２ａ）。なお、この情報には、データパターン、消費電流の電流値等が含まれる。

すなわち、例えば、ＲＯＭ９は、複数のラッチ回路に第１のデータパターンに対応する論理をそれぞれ保持させた第１の状態で測定された該複数のラッチ回路全体の第１の消費電流Ｉ１と、該複数のラッチ回路に第１のデータパターンと異なる第２のデータパターンに対応する論理をそれぞれ保持させた第２の状態で測定された該複数のラッチ回路全体の第２の消費電流Ｉ２とのうち、その電流値が小さい方の状態のデータパターンに対応する情報を記憶している。

以上のフローにより、ＮＡＮＤ型フラッシュメモリ１００は、該複数のラッチ回路全体（またはＮＡＮＤ型フラッシュメモリ１００）の消費電流と状態に対応する情報を取得する。

次に、例えば、書き込み、消去、読み出し動作を完了し、これらの動作をしない場合、図１１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、スタンバイ状態になる（ステップＳ３１）。

次に、制御回路７が、現状で該複数のラッチ回路に保持されている論理（データ）を読み出し、この論理を記憶回路１０に記憶させる（ステップＳ３２）。

次に、制御回路７が、ステップＳ２２ａで記憶された該情報をＲＯＭ９から読み出させて（ステップＳ３３ａ）、この情報に対応するデータパターンに対応する論理を該複数のラッチ回路にそれぞれ保持させる（ステップＳ３４ａ）。

以上のフローにより、ＮＡＮＤ型フラッシュメモリ１００は、スタンバイ時に消費電流（スタンバイ電流）が小さい状態にすることができる。

なお、ＮＡＮＤ型フラッシュメモリ１００が、スタンバイ状態から復帰する場合は、記憶回路１０からデータを読み出し、該複数のラッチ回路に保持させるとこで、該複数のラッチ回路がそれぞれ保持する論理を元の状態に戻すことができる。

以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、消費電流を低減することができる。

なお、実施例においては、制御回路が消費電流の大小を比較したが、テスト回路が消費電流の大小を比較するようにしてもよい。

本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１００の構成の一例を示すブロック図である。 図１に示すメモリセルアレイ１、ビット線制御回路２、データ入出力バッファ４を含む構成を示す回路図である。 図２に示すビット線制御回路２のセンスラッチ回路３１０の構成の一例を示す回路図である。 図３に示すラッチ回路３１０ａの具体的な回路構成の一例を示す回路図である。 図４に示す第２の端子１２ｂ（データ記憶端子Ｎ）のレベルが“Ｈｉｇｈ”レベルである場合のオフ電流を説明するための図である。 図４に示す第２の端子１２ｂ（データ記憶端子Ｎ）のレベルが“Ｌｏｗ”レベルである場合のオフ電流を説明するための図である。 実施例１のＮＡＮＤ型フラッシュメモリ１００が、消費電流が小さい状態に対応する情報を取得する動作の一例を示すフロー図である。 実施例１のＮＡＮＤ型フラッシュメモリ１００が、スタンバイ時に消費電流を小さい状態にする動作の一例を示すフロー図である。 実施例１のＮＡＮＤ型フラッシュメモリ１００が、消費電流が小さい状態に対応する情報を取得する動作の他の例を示すフロー図である。 実施例１のＮＡＮＤ型フラッシュメモリ１００が、スタンバイ時に消費電流を小さい状態にする動作の他の例を示すフロー図である。 実施例１のＮＡＮＤ型フラッシュメモリ１００が、消費電流が小さい状態に対応する情報を取得する動作のさらに他の例を示すフロー図である。 実施例１のＮＡＮＤ型フラッシュメモリ１００が、スタンバイ時に消費電流を小さい状態にする動作のさらに他の例を示すフロー図である。

符号の説明

１ メモリセルアレイ
２ ビット線制御回路
３ カラムデコーダ
４ データ入出力バッファ
５ データ入出力端子
６ ロウデコーダ
７ 制御回路
８ 制御信号入力端子
９ ＲＯＭ
１０ 記憶回路
１１ テスト回路
１２ａ 第１の端子
１２ｂ 第２の端子
１３、１５、１６ ｐＭＯＳトランジスタ
１４、１７、１８ ｎＭＯＳトランジスタ
１００ ＮＡＮＤ型フラッシュメモリ
１９、２０ 接点
３１０、３１１、・・・、３１２１１１ センスラッチ回路
３１０ａ ラッチ回路
３１０ｂ〜３１０ｄ トランジスタ
３２０、３２１、・・・、３２２１１１ カラムセレクトゲート
ＣＳＬ０、ＣＳＬ１、・・・、ＣＳＬ２１１１ カラム選択信号
ＢＬ０、ＢＬ１ ビット線
Ｍ１、Ｍ２、Ｍ３、・・・、Ｍ１６ メモリセル
Ｓ１、Ｓ２ 選択ゲートトランジスタ
ＳＧ１、ＳＧ２ セレクト線
ＳＲＣ ソース線
ＷＬ１、ＷＬ２、ＷＬ３、・・・、ＷＬ１６ ワード線

Claims (8)

1. データを一時的に保持する複数のラッチ回路を備えるＮＡＮＤ型フラッシュメモリの制御方法であって、
   前記複数のラッチ回路のうち１つの第１のラッチ回路に第１の論理を保持させた第１の状態で、テスト回路が前記複数のラッチ回路のうち１つの前記第１のラッチ回路の第１の消費電流を測定し、
   前記複数のラッチ回路のうち１つの前記第１のラッチ回路に前記第１の論理を反転した第２の論理を保持させた第２の状態で、前記テスト回路が前記複数のラッチ回路のうち１つの第１のラッチ回路の第２の消費電流を測定し、
   前記第１の消費電流と前記第２の消費電流の電流値が小さい方の状態に対応する論理をスタンドバイ時において前記複数のラッチ回路のうち１つの前記第１のラッチ回路に保持させる
   ことを特徴とするＮＡＮＤ型フラッシュメモリの制御方法。
2. データを一時的に保持する複数のラッチ回路を備えるＮＡＮＤ型フラッシュメモリの制御方法であって、
   前記複数のラッチ回路に第１のデータパターンに対応する論理をそれぞれ保持させた第１の状態で、テスト回路が前記複数のラッチ回路全体の第１の消費電流を測定し、
   前記複数のラッチ回路に前記第１のデータパターンと異なる第２のデータパターンに対応する論理をそれぞれ保持させた第２の状態で、前記テスト回路が前記複数のラッチ回路全体の第２の消費電流を測定し、
   前記第１の消費電流と前記第２の消費電流の電流値が小さい方の状態の前記データパターンに対応する論理をスタンドバイ時において前記複数のラッチ回路にそれぞれ保持させる
   ことを特徴とするＮＡＮＤ型フラッシュメモリの制御方法。
3. データを一時的に保持する複数のラッチ回路を備えるＮＡＮＤ型フラッシュメモリの制御方法であって、
   前記複数のラッチ回路に第１のデータパターンに対応する論理をそれぞれ保持させた第１の状態で、前記ＮＡＮＤ型フラッシュメモリの第１の消費電流を測定し、
   前記複数のラッチ回路に前記第１のデータパターンと異なる第２のデータパターンに対応する論理をそれぞれ保持させた第２の状態で、前記ＮＡＮＤ型フラッシュメモリの第２の消費電流を測定し、
   前記第１の消費電流と前記第２の消費電流の電流値が小さい方の状態の前記データパターンに対応する論理をスタンドバイ時において前記複数のラッチ回路にそれぞれ保持させる
   ことを特徴とするＮＡＮＤ型フラッシュメモリの制御方法。
4. データを一時的に保持する複数のラッチ回路を備えるＮＡＮＤ型フラッシュメモリの制御方法であって、
   それぞれの前記複数のラッチ回路の論理を、複数の異なるデータパターンに対応した状態で、前記ＮＡＮＤ型フラッシュメモリの消費電流を測定し、
   前記複数の異なるデータパターンの消費電流を比較して、前記複数の異なるデータパターンのうち消費電流の電流値が一番小さくなるデータパターンに対応する論理をスタンドバイ時において前記複数のラッチ回路にそれぞれ保持させる
   ことを特徴とするＮＡＮＤ型フラッシュメモリの制御方法。
5. 複数のラッチ回路を備えたＮＡＮＤ型フラッシュメモリであって、
   電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されたメモリセルアレイと、
   前記メモリセルにビット線を介して接続されデータを一時的に保持する複数のラッチ回路を、含むビット線制御回路と、
   前記複数のラッチ回路に第１のデータパターンに対応する論理をそれぞれ保持させた第１の状態でテスト回路により測定された前記複数のラッチ回路全体の第１の消費電流と、前記複数のラッチ回路に前記第１のデータパターンと異なる第２のデータパターンに対応する論理をそれぞれ保持させた第２の状態で前記テスト回路により測定された前記複数のラッチ回路全体の第２の消費電流とのうち、その電流値が小さい方の状態の前記データパターンに対応する情報を記憶する不揮発性メモリと、備え、
   前記情報を前記不揮発性メモリから読み出し、前記情報に対応する前記データパターンに対応する論理を前記複数のラッチ回路にそれぞれ保持させる
   ことを特徴とするＮＡＮＤ型フラッシュメモリ。
6. 複数のラッチ回路を備えたＮＡＮＤ型フラッシュメモリであって、
   電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されたメモリセルアレイと、
   前記メモリセルにビット線を介して接続されデータを一時的に保持する複数のラッチ回路を含む、ビット線制御回路と、
   前記複数のラッチ回路に第１のデータパターンに対応する論理をそれぞれ保持させた第１の状態で測定された前記ＮＡＮＤ型フラッシュメモリの第１の消費電流と、前記複数のラッチ回路に前記第１のデータパターンと異なる第２のデータパターンに対応する論理をそれぞれ保持させた第２の状態で測定された前記ＮＡＮＤ型フラッシュメモリの第２の消費電流とのうち、その電流値が小さい方の状態の前記データパターンに対応する情報を記憶する不揮発性メモリと、を備え、
   前記情報を前記不揮発性メモリから読み出し、前記情報に対応する前記データパターンに対応する論理を前記複数のラッチ回路にそれぞれ保持させる
   ことを特徴とするＮＡＮＤ型フラッシュメモリ。
7. 前記第１の消費電流と前記第２の消費電流とを比較した後、その電流値が小さい方の状態に対応する情報を不揮発性メモリに記憶させ、
   前記情報を前記不揮発性メモリから読み出し、
   前記不揮発性メモリから読み出しされた前記情報に対応する前記状態に対応する論理を前記複数のラッチ回路のうち１つの前記第１のラッチ回路に保持させる
   ことを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリの制御方法。
8. 前記第１の消費電流と前記第２の消費電流とを比較した後、その電流値が小さい方の状態の前記データパターンに対応する情報を不揮発性メモリに記憶させ、
   前記情報を前記不揮発性メモリから読み出し、
   前記不揮発性メモリから読み出しされた前記情報に対応する前記データパターンに対応する論理を前記複数のラッチ回路にそれぞれ保持させる
   ことを特徴とする請求項２または３に記載のＮＡＮＤ型フラッシュメモリの制御方法。

Images