KR20100128045A - 반도체 메모리 장치의 셀프 리프레시 주기 측정 방법 - Google Patents

반도체 메모리 장치의 셀프 리프레시 주기 측정 방법 Download PDF

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Abstract

반도체 메모리 장치의 셀프 리프레시 주기 측정 방법은 리프레시 리셋 신호에 응답하여 복수의 내부 어드레스 신호들을 초기화하는 단계, 발진 신호에 동기하여 복수의 내부 어드레스 신호들을 순차적으로 변경하는 단계, 복수의 내부 어드레스 신호들에 기초하여 리프레시 완료 신호를 생성하는 단계, 및 리프레시 리셋 신호 및 리프레시 완료 신호에 기초하여 셀프 리프레시 주기를 검출하는 단계를 포함한다. 반도체 메모리 장치의 셀프 리프레시 주기 측정 방법은 간단한 방법에 의하여 정확하게 셀프 리프레시 주기를 측정하여 생산 효율성을 향상시킬 수 있다.

Description

반도체 메모리 장치의 셀프 리프레시 주기 측정 방법 {Method of estimating self refresh period of semiconductor memory device}
본 발명은 주기 측정 방법에 관한 것으로, 더욱 상세하게는 갱신 동작을 수행하는 반도체 메모리 장치의 셀프 리프레시(self refresh) 주기 측정 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 읽어볼 수 있는 기억 장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(non-volatile memory device)로 나눌 수 있다. 디램(Dynamic Random Access Memory; DRAM), 에스램(Static Random Access Memory; SRAM)과 같은 휘발성 메모리 장치는 전원이차단되면메모리장치에저장되어있던데이터가누설전류등에의해소멸하고비휘발성메모리장치는전원이차단되더라도저장되어있던데이터가소멸하지않고유지된다. 휘발성 메모리 장치에서는 전원이 공급되는 중이라도 메모리 셀의 구조에 따라 데이터의 소멸을 방지하기 위하여 대기 모드에서 셀 데이터를 갱신(refresh)하는 과정이 요구될 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 셀프 리프레시 주기 측정 방법은 리프레시 리셋 신호에 응답하여 복수의 내부 어드레스 신호들을 초기화하는 단계, 발진 신호에 동기하여 상기 복수의 내부 어드레스 신호들을 순차적으로 변경하는 단계, 상기 복수의 내부 어드레스 신호들에 기초하여 리프레시 완료 신호를 생성하는 단계, 및 상기 리프레시 리셋 신호 및 상기 리프레시 완료 신호에 기초하여 셀프 리프레시 주기를 검출하는 단계를 포함한다.
일 실시예에 있어서, 상기 리프레시 완료 신호를 생성하는 단계는 상기 복수의 내부 어드레스 신호들을 논리 연산하여 상기 리프레시 완료 신호를 생성하는 단계를 포함할 수 있으며, 상기 셀프 리프레시 주기를 검출하는 단계는 상기 리프레시 리셋 신호가 활성화된 시점을 상기 셀프 리프레시 주기의 시작 시점으로 판단하는 단계, 상기 리프레시 완료 신호가 활성화된 시점을 상기 셀프 리프레시 주기의 완료 시점으로 판단하는 단계, 및 상기 셀프 리프레시 주기의 완료 시점과 상기 시작 시점의 차이에 상응하는 시간을 상기 셀프 리프레시 주기로 검출하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 복수의 내부 어드레스 신호들을 초기화하는 단계는 상기 리프레시 리셋 신호에 응답하여 상기 복수의 내부 어드레스 신호 각각을 제 1 논리 상태로 설정하는 단계를 포함할 수 있다. 상기 리프레시 완료 신호를 생 성하는 단계는 상기 복수의 내부 어드레스 신호들이 모두 제 2 논리 상태에 상응하는 경우 상기 리프레시 완료 신호를 활성화하는 단계를 포함할 수 있다. 상기 제 1 논리 상태가 논리 상태 '로우' 에 상응하고, 상기 제 2 논리 상태가 논리 상태 '하이'에 상응하는 경우, 논리곱 연산에 의해 상기 리프레시 완료 신호를 활성화하고, 상기 제 1 논리 상태가 상기 논리 상태 '하이'에 상응하고, 상기 제 2 논리 상태가 상기 논리 상태 '로우'에 상응하는 경우, 논리합 연산에 의해 상기 리프레시 완료 신호를 활성화할 수 있다.
일 실시예에 있어서, 상기 리프레시 리셋 신호는 상기 발진 신호가 안정화된 후에 활성화될 수 있다.
일 실시예에 있어서, 상기 리프레시 리셋 신호는 상기 반도체 메모리 장치의 외부에서 인가될 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 셀프 리프레시 주기 측정 방법에 있어서, 반도체 메모리의 정상 동작 상태에서 상기 리프레시 리셋 신호는 비활성화 될 수 있다.
일 실시예에 있어서, 상기 반도체 메모리 장치는 상기 셀프 리프레시 주기가 기준 셀프 리프레시 주기의 오차 범위 이내인 경우, 양품으로 판단되고, 상기 셀프 리프레시 주기가 상기 기준 셀프 리프레시 주기의 오차 범위를 벗어난 경우, 불량품으로 판단될 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 셀프 리프레시 주기 측정 방법은 셀프 리프레시 개시 신호에 응답하여 자동 리프레시 신호를 생성하는 발진 기, 활성화된 리프레시 리셋 신호에 응답하여 복수의 내부 어드레스 신호들을 초기화하고 상기 자동 리프레시 신호에 동기하여 상기 복수의 내부 어드레스 신호들을 카운트하는 어드레스 카운터, 및 상기 복수의 내부 어드레스 신호들을 논리합 연산하여 리프레시 완료 신호를 생성하고 상기 리프레시 리셋 신호 및 상기 리프레시 완료 신호에 기초하여 셀프 리프레시 주기를 측정하는 주기 검출기를 포함하는 반도체 메모리 장치의 셀프 리프레시 주기 측정 장치를 이용하여 구현될 수 있다. 상기 복수의 내부 어드레스 신호들은 상기 활성화된 리프레시 리셋 신호에 응답하여 제 1 논리 상태에 상응하도록 초기화될 수 있으며, 상기 리프레시 완료 신호는 상기 복수의 내부 어드레스 신호들 각각이 제 2 논리 상태에 상응하는 경우, 활성화된다. 상기 주기 검출기는 상기 활성화된 리프레시 완료 신호와 상기 활성화된 리프레시 리셋 신호의 수신 시점의 차이를 상기 셀프 리프레시 주기로 측정할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀프 리프레시 주기 측정 방법은 발진 신호의 주기를 파악하기 위하여 전압 레벨을 발진 신호의 엣지를 감지하여 그 결과를 저장하는 별도의 과정 없이 셀프 리프레시 주기의 시작 시점 및 완료 시점에서 활성화되는 신호들에 기초하여 셀프 리프레시 주기를 측정하는 간단한 방법으로 정확하게 셀프 리프레시 주기를 측정할 수 있다.
또한, 상기와 같은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀프 리프레시 주기 측정 방법은 주기 측정 시간을 단축시켜 반도체 메모리 장치의 생산 과정에서 불량품을 빠르게 판단할 수 있어 생산성을 향상 시킬 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접 속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(10)는 제어기(100), 어드레스 카운터(200), 주기 검출기(300), 메모리 셀 부(400), 및 발진기(500)를 포함할 수 있다.
제어기(100)는 외부로부터 특정한 신호가 인가되지 않은 경우라도 정상 동작 상태에서 열 어드레스 스트로브 신호(Column Address Strobe signal, CAS)가 행 어드레스 스트로브 신호(Row Address Strobe signal, RAS)보다 앞서서 인가된 상태(CAS Before RAS, CBR)에서 100us가 경과한 것과 같은 특정한 타이밍 조건을 만족하는 경우에는 셀프 리프레시(Self Refresh) 모드로서 동작하는 셀프 리프레시 개시 신호(CBR)를 생성한다. 또한, 반도체 메모리 장치(10)가 셀프 리프레시 주기를 측정하기 위한 테스트 동작 상태인 경우, 제어기(100)는 상기한 바와 같은 특정한 타이밍 조건을 만족하지 않는 경우에도 셀프 리프레시 개시 신호(CBR)를 생성할 수 있다. 제어기(100)는 호스트와 같은 외부로부터의 명령 신호에 의해 동작할 수 있다. 이하에서 설명하는 주기 측정 방법은 셀프 리프레시 주기를 측정하기 위하여 반도체 메모리 장치가 테스트 동작 상태에 있는 것을 기본으로 하여 기술한다.
휘발성 메모리 장치인 DRAM (Dynamic Random Access Memory)은 복수 개의 메모리 셀들을 포함하며, 각 메모리 셀은 트랜지스터 및 캐패시터를 포함한다. 각 메모리 셀에 저장된 데이터는 캐패시터에 저장된 전하에 의하여 유지되지만 저장된 전하는 시간이 지남에 따라 누설 전류에 의해 소실되고, 따라서 데이터를 유지하기 위하여 주기적으로 저장된 데이터를 읽어 전하를 재충전하는 갱신과정이 필요하다. 셀프 리프레시는 반도체 메모리 장치(10) 내부에서 메모리 셀 부(400)에 포함된 메모리 셀들에 저장되어 있는 데이터들이 누설 전류 등의 영향으로 손실되는 것을 방지하기 위하여 각 셀에 저장된 데이터들을 행(Row) 별로 감지하여 이를 증폭하여 다시 저장하는 과정을 반복함으로써 수행된다. 최근에는 모바일 기기에 반도체 메모리 장치가 장착됨에 따라 셀프 리프레시 주기를 증가 시켜 메모리 셀 어레이 전류를 줄일 필요가 있어 기존의 셀프 리프레시 주기보다 줄어든 셀프 리프레시 주기 기준에 따라 반도체 메모리 장치를 생산할 필요가 있다. 셀프 리프레시 주기를 정확하고 신속하게 측정하는 것은 소형화된 반도체 메모리 장치의 생산성을 향상시킬 수 있다.
반도체 메모리 장치(10)의 정상 동작 상태에서는 내부에서 셀프 리프레시 개시 신호(CBR)가 생성되어 셀프 리프레시가 수행되기 때문에 외부에서는 셀프 리프레시 동작이 시작되는 시점부터 완료되는 시점까지의 시간에 상응하는 셀프 리프레시 주기를 정확히 측정하는 것이 어렵다. 테스트 동작 상태에서 외부에서 셀프 리프레시 개시 신호(CBR)를 인가하여 셀프 리프레시를 수행하도록 하더라도, 발진기(500)는 셀프 리프레시 개시 신호(CBR)의 인가와 동시에 사이클 주기가 안정화된 발진 신호를 생성할 수 없으며 일정한 록킹 시간(locking time)이 경과한 후에 사이클 주기가 안정화된 자동 리프레시 신호(PRCNT)를 생성한다. 따라서 자동 리프레시 신호(PRCNT)의 주기에 기초하여 정확한 자동 리프레시 신호(PRCNT)의 생성 시간을 검출하는 것이 어렵다.
발진기(500)는 셀프 리프레시 개시 신호(CBR)를 수신하여 셀프 리프레시 동작을 위한 자동 리프레시 신호(PRCNT)를 생성한다. 어드레스 카운터(200)는 자동 리프레시 신호(PRCNT)에 동기하여 동작하며, 자동 리프레시 신호(PRCNT)는 클럭 신호에 상응할 수 있다. 발진기(500)는 셀프 리프레시 개시 신호(CBR)에 응답하여 자동 리프레시 신호(PRCNT)를 생성하지만, 일반적으로 발진기(500)의 동작이 개시되기 위하여 소정의 설정 시간이 요구되기 때문에 셀프 리프레시 개시 신호(CBR)가 생성된 시점과 자동 리프레시 신호(PRCNT)가 생성된 시점은 상이할 수 있다. 따라서 셀프 리프레시 동작이 수행되는 시점은 정확하게 셀프 리프레시 개시 신호(CBR)가 생성된 시점이 아닐 수 있으며, 셀프 리프레시 개시 신호(CBR)가 생성된 시점을 셀프 리프레시 주기의 시작 시점으로 판단하는 경우, 셀프 리프레시 주기를 정확하게 측정할 수 없다.
어드레스 카운터(200)는 자동 리프레시 신호(PRCNT)에 동기하여 복수의 내부 어드레스 신호(CNT0, CNT1, ..., CNTn-2, CNTn-1)를 생성한다. 복수의 내부 어드레스 신호들(CNT0, CNT1, ..., CNTn-2, CNTn-1)은 메모리 셀 부(400)에 포함된 메모리 셀들의 배치에 따라 상이한 수를 가질 수 있으며, 복수의 내부 어드레스 신호들(CNT0, CNT1, ..., CNTn-2, CNTn-1) 각각은 내부 어드레스의 한 비트를 구성한다. 따라서 복수의 내부 어드레스 신호들(CNT0, CNT1, ..., CNTn-2, CNTn-1)는 메모리 셀 어레이의 행 수에 상응하는 내부 어드레스를 생성한다. 본 발명에 따른 셀프 리프레시 주기 측정 방법에 따르면 어드레스 카운터(200)는 자동 리프레시 신호(PRCNT)에 동기하여 동작하나, 제어기(100)로부터 수신한 리프레시 리셋 신 호(RST)에 응답하여 내부 어드레스 신호(CNT0, CNT1, ..., CNTn-2, CNTn-1)를 동일하게 제 1 논리 상태가 되도록 초기화한다. 예를 들어, 제 1 논리 상태는 논리 상태 '로우'에 상응할 수 있다. 정상 동작 상태에서 리프레시 리셋 신호(RST)는 비활성화 되며, 복수의 내부 어드레스 신호들(CNT0, CNT1, ..., CNTn-2, CNTn-1)은 초기화되지 않는다. 어드레스 카운터(200)는 제 1 논리 상태의 내부 어드레스 신호들(CNT0, CNT1, ..., CNTn-2, CNTn-1)을 자동 리프레시 신호(PRCNT)에 동기하여 순차적으로 변경한다. 어드레스 카운터(200)는 리플 카운터의 구조로 구현될 수 있으며, 리플 카운터는 토글 플립 플롭(Toggle Flip-Flop)이 직렬로 연결되어 구현될 수 있다. 내부 어드레스 신호(CNT0, CNT1, ..., CNTn-2, CNTn-1)는 순차적으로 변경되면서 메모리 셀 어레이의 각 행에 상응하는 내부 어드레스를 생성한다. 따라서 순차적으로 변경되는 내부 어드레스 신호들(CNT0, CNT1, ..., CNTn-2, CNTn-1)은 메모리 셀 어레이의 모든 행들의 주소를 카운팅하게 되면 동일하게 제 2 논리 상태에 상응하게 된다. 예를 들어, 제 2 논리 상태는 논리 상태 '하이'에 상응할 수 있다. 내부 어드레스 신호(CNT0, CNT1, ..., CNTn-2, CNTn-1)가 메모리 셀 어레이의 모든 행들의 주소를 카운팅하게 되면, 메모리 셀 어레이에 포함되어 있던 각 데이터들이 모두 리프레시되어 셀프 리프레시의 한 주기가 완료된다. 따라서 측정하고자 하는 셀프 리프레시 주기는 리프레시 리셋 신호(RST)가 활성화된 시점부터 내부 어드레스 신호(CNT0, CNT1, ..., CNTn-2, CNTn-1)가 모두 제 2 논리 상태에 상응하게 되는 시점까지일 수 있다.
주기 검출기(300)는 제어기로부터 리프레시 리셋 신호(RST)를 수신한다. 상 기한 바와 같이 셀프 리프레시는 리프레시 리셋 신호(RST)에 의하여 어드레스 카운터(200)가 초기화 되면서 개시되는 것으로 볼 수 있으므로, 주기 검출기(300)는 리프레시 리셋 신호(RST)가 활성화된 시점을 셀프 리프레시 주기의 시작 시점으로 파악한다.
주기 검출기(300)는 어드레스 카운터(200)로부터 내부 어드레스 신호들(CNT0, CNT1, ..., CNTn-2, CNTn-1)을 수신한다. 수신된 내부 어드레스 신호(CNT0, CNT1, ..., CNTn-2, CNTn-1)가 모두 제 2 논리 상태에 상응하는 시점을 검출하여, 리프레시 리셋 신호(RST)가 활성화된 시점부터 내부 어드레스 신호(CNT0, CNT1, ..., CNTn-2, CNTn-1)가 모두 제 2 논리 상태에 상응하게 되는 시점까지의 시간차이를 검출하여 셀프 리프레시 주기 신호(TSELF)로 출력한다.
메모리 셀 부(400)는 메모리 셀 어레이, 어드레스 버퍼, 행 선택 회로, 열 선택 회로, 센스 증폭 회로, 버퍼 회로를 포함할 수 있다. 행 선택 회로는 어드레스 카운터(200)로부터 순차적으로 내부 어드레스 신호(CNT0, CNT1, ..., CNTn-2, CNTn-1)를 인가받아 메모리 셀 어레이의 각 행을 선택하고, 선택된 행에 기입되어 있는 데이터들은 비트 라인을 통하여 감지되고, 센스 증폭 회로는 감지된 데이터들을 증폭하여 상응하는 버퍼 회로에 저장한다. 저장된 데이터 들은 다시 비트 라인을 통하여 종전의 메모리 셀 어레이의 상응하는 메모리 셀들에 기입된다.
따라서 본 발명에 따른 셀프 리프레시 주기 측정 방법에 의하면, 셀프 리프레시 시작 시점을 발진기의 자동 리프레시 신호(PRCNT)의 전압 레벨을 지속적으로 관찰하여 생성 시점을 알아내는 대신에 리프레시 리셋 신호(RST)가 활성화된 시점 을 셀프 리프레시 주기의 시작 시점으로 파악하여 시작 시점을 별도로 감지할 필요가 없다. 즉, 내부 어드레스 신호(CNT0, CNT1, ..., CNTn-2, CNTn-1)의 모든 비트가 제 2 논리 상태에 상응하는 경우를 셀프 리프레시 완료 시점으로 판단하여 셀프 리프레시 주기를 측정할 수 있다.
도 2a는 본 발명의 일 실시예에 따른 어드레스 카운터를 나타내는 블록도이다.
도 2a를 참조하면, 어드레스 카운터(200)는 복수 개의 카운터들(210a, 210b, ..., 210n)을 포함할 수 있다.
복수 개의 카운터들(210a, 210b, ..., 210n)은 복수의 내부 어드레스 신호들(CNT0, CNT1, ..., CNTn-2, CNTn-1)과 동일한 개수를 가지며, 복수의 내부 어드레스 신호들(CNT0, CNT1, ..., CNTn-2, CNTn-1)에 의해 생성된 내부 어드레스들은 메모리 셀 어레이의 행 수와 동일할 수 있다. 어드레스 카운터(200)는 토글 플립 플롭 형태의 카운터들(210a, 210b, ..., 210n)이 직렬로 연결된 형태로 구현될 수 있으며, 실시예에 따라 업 카운팅 혹은 다운 카운팅 동작을 수행할 수 있다. 어드레스 카운터(200)의 각 카운터(210a, 210b, ..., 210n)의 출력 신호인 내부 어드레스 신호는 내부 어드레스의 각 비트에 상응한다. 예를 들어, 제 1 카운터(200a)의 출력 신호는 제 1 내부 어드레스 신호(CNT0)에 상응하며 이는 내부 어드레스의 LSB(Least Significant Bit) 일 수 있으며 제 n 카운터(210n)의 출력 신호는 제 n 내부 어드레스 신호(CNTn-1)에 상응하며 이는 내부 어드레스의 MSB(Most Significant Bit)일 수 있다.
본 발명에 따른 어드레스 카운터(200)는 리프레시 리셋 신호(RST) 및 자동 리프레시 신호(PRCNT)에 기초하여 동작한다. 어드레스 카운터(200)에 의하여 생성되는 복수의 내부 어드레스 신호들(CNT0, CNT1, ..., CNTn-2, CNTn-1)은 리프레시 리셋 신호(RST)에 의하여 동일하게 제 1 논리 상태에 상응하도록 초기화되며, 자동 리프레시 신호(PRCNT)에 동기하여 순차적으로 변경된다. 즉, 어드레스 카운터(200)는 자동 리프레시 신호(PRCNT)에 동기하여 복수의 내부 어드레스 신호들(CNT0, CNT1, ..., CNTn-2, CNTn-1)을 포함하는 내부 어드레스를 1 비트씩 순차적으로 업 카운트 혹은 다운 카운트한다. 예를 들어, 제 1 논리 상태가 논리 상태 '로우'에 상응하는 경우, 복수의 내부 어드레스 신호들(CNT0, CNT1, ..., CNTn-2, CNTn-1)에 의하여 생성된 내부 어드레스는 자동 어드레스 신호(PRCNT)의 엣지에 동기하여 1 비트씩 증가하여 메모리 셀 어레이의 각 행에 상응하는 어드레스들을 순차적으로 생성하고 모든 행 어드레스에 대한 업 카운트가 완료되면 복수의 내부 어드레스 신호들(CNT0, CNT1, ..., CNTn-2, CNTn-1)은 논리 상태 '하이'에 상응하는 제 2 논리 상태가 되고, 복수의 내부 어드레스 신호들(CNT0, CNT1, ..., CNTn-2, CNTn-1)에 기초한 논리 연산에 의하여 리프레시 완료 신호(CMP)가 활성화된다.
도 2b는 도 2a의 어드레스 카운터에 포함된 카운터의 일 실시예를 나타내는 회로도이다.
카운터(210i)는 리프레시 리셋 신호(RST)를 입력 받아 반전시키는 제 1 인버터(INV1), 제 1 및 제 2 PMOS 트랜지스터(MP1, MP2)를 포함할 수 있다. 제 1 PMOS 트랜지스터(MP1)는 반전된 리프레시 리셋 신호를 입력 받는 게이트, 전원 전 압(VDD)을 입력 받는 제 1 단자, 및 제 1 노드(ND1)와 연결된 제 2 단자를 포함할 수 있다. 제 2 PMOS 트랜지스터(MP2)는 반전된 리프레시 리셋 신호를 입력 받는 게이트, 전원 전압(VDD)을 입력 받는 제 1 단자, 및 제 3 노드(ND3)와 연결된 제 2 단자를 포함할 수 있다. 제 1 PMOS 트랜지스터(MP1)는 리프레시 리셋 신호(RST)에 응답하여 제 1 노드(ND1)에 전원 전압(VDD)을 공급하여 논리 상태 '하이'에 상응하도록 한다. 제 2 PMOS 트랜지스터(MP2)는 리프레시 리셋 신호(RST)에 응답하여 제 3 노드(ND3)에 전원 전압(VDD)을 공급하여 논리 상태 '하이'에 상응하도록 한다. 따라서 리프레시 리셋 신호(RST)가 인가되어 셀프 리프레시 동작이 시작되는 시점에는 제 1 및 제 3 노드(ND1, ND3)는 논리 상태 '하이'에 상응하게 되며, 이는 각 카운터(210i)의 내부 어드레스 신호(CNT0, CNT1, ..., CNTn-2, CNTn-1)가 모두 논리 상태 '로우'에 상응하는 제 1 논리 상태로 초기화되는 것을 의미한다. 정상 동작 상태에서는 리프레시 리셋 신호(RST)가 비활성화 되므로, 내부 어드레스 신호(CNT0, CNT1, ..., CNTn-2, CNTn-1)가 초기화되지 않은 상태에서 셀프 리프레시 동작이 시작될 수 있다.
제 2 인버터(INV2)는 직전 카운터의 출력 신호인 제 (i-1) 내부 어드레스 신호(CNTi-2)를 수신하여 반전시킨다. 제 1 및 제 2 전송 게이트(transmission gate, TG1, TG2)는 제 (i-1) 내부 어드레스 신호(CNTi-2)에 의하여 상보적으로 동작한다. 예를 들어, 제 (i-1) 내부 어드레스 신호(CNTi-2)가 논리 상태 '하이'에 상응하는 경우, 제 1 전송 게이트(TG1)는 턴-온 되고 제 2 전송 게이트(TG2)는 턴-오프 된다.
제 3 및 제 4 인버터(INV3, INV4)는 제 1 및 제 2 노드(ND1, ND2) 사이에 연결된 래치 회로의 구성을 가지며, 제 2 전송 게이트(TG2)가 턴-오프 상태일 때, 데이터를 저장한다. 제 5 인버터(INV5)는 제 2 노드(ND2)의 신호를 반전하여 제 2 전송 게이트(TG2)에 제공한다. 제 2 전송 게이트(TG2)는 제 (i-1) 내부 어드레스 신호(CNTi-2)에 응답하여 제 5 인버터(INV5)의 출력 신호를 제 3 노드(ND3)에 제공한다.
제 6 및 제 7 인버터(INV6, INV7)는 제 3 및 제 4 노드(ND3, ND4)사이에 연결된 래치 회로의 구성을 가진다. 제 8 인버터(INV8)는 제 4 및 제 5 노드(ND4, ND5) 사이에 연결되어 제 4 노드(ND4)의 전압을 반전시킨다. 제 9 인버터(INV9)는 제 5 노드(ND5)의 전압을 반전시켜 제 i 내부 어드레스 신호(CNTi-1)로 출력한다.
제 10 인버터(INV10)는 제 5 노드(ND5)의 전압을 반전시켜 제 1 전송 게이트(TG1)에 제공한다.
도 3은 도 2b의 카운터의 동작 특성을 나타내는 타이밍 도이다.
도 3에서 RST는 리프레시 리셋 신호, CNTi-2는 제 (i-1) 내부 어드레스 신호, VN1은 제 1 노드(ND1)의 전압 레벨, VD3은 제 3 노드(ND3)의 전압 레벨, CNTi-1은 제 i 내부 어드레스 신호를 나타낸다.
t1시점에서 리프레시 리셋 신호(RST)가 논리 상태 '하이'에 상응하게 되면, 제 1 인버터(INV1)에 의하여 반전된 리프레시 리셋 신호에 응답하여 제 1 및 제 2 PMOS 트랜지스터(MP1, MP2)가 턴-온 되어 제 1 및 제 3 노드(ND1, ND3)의 전압 레벨(VN1, VN3)이 논리 상태 '하이'에 상응한다. 따라서 제 1 및 제 2 전송 게이 트(TG1, TG2)의 연결 상태에 관계없이 제 i 내부 어드레스 신호(CNTi-1)는 논리 상태 '로우'에 상응하게 된다. 도 3은 내부 어드레스 신호에 따른 카운터의 동작을 도시한 것으로 리프레시 리셋 신호(RST)가 인가되면, 복수의 내부 어드레스 신호들(CNT0, CNT1, ..., CNTn-2, CNTn-1)은 모두 논리 상태 '로우'에 상응하는 제 1 논리 상태가 된다. 제 (i-1) 내부 어드레스 신호(CNTi-2)도 논리 상태 '로우'에 상응하게 되고, 따라서 제 1 전송 게이트(TG1)는 턴-온 되고, 제 2 전송 게이트(TG2)는 턴-오프 된다. 제 1 전송 게이트(TG1)는 제 5 노드(ND5)의 전압을 반전시키므로 제 1 노드(ND1)의 전압 레벨은 논리 상태 '하이'에 상응하는 제 5 노드(ND5)의 전압 레벨을 반전시킨 논리 상태 '로우'에 상응하게 된다. 제 2 전송 게이트(TG2)가 턴-오프 되어 있으므로 제 3 노드(ND3)의 전압 레벨 및 제 i 내부 어드레스 신호(CNTi-1)의 전압 레벨은 유지된다. t2 시점에서 제 (i-1) 내부 어드레스 신호(CNTi-2)가 논리 상태 '하이'에 상응하도록 천이되는 경우, 제 1 전송 게이트(TG1)는 턴-오프 되고, 제 2 전송 게이트(TG2)는 턴-온 된다. 제 (i-1) 내부 어드레스 신호(CNTi-2)의 천이 시점은 어드레스 카운터(200)가 입력 받는 자동 리프레시 신호(PRCNT)에 따라 상이해질 수 있다. 제 1 노드(ND1)의 전압 레벨(VN1)이 논리 상태 '로우'에 상응하기 때문에 제 3 노드(ND3)의 전압 레벨(VN3)은 논리 상태 '로우'에 상응하게 되고, 따라서 제 i 내부 어드레스 신호(CNTi-1)는 논리 상태 '하이'에 상응하는 제 2 논리 상태가 된다.
t3 시점에서 제 (i-1) 내부 어드레스 신호(CNTi-2)가 논리 상태 '로우'로 천이하는 경우, 제 1 전송 게이트(TG1)는 턴-온 되고, 제 2 전송 게이트(TG2)는 턴- 오프 되어 제 1 노드(ND1)의 전압 레벨(VN1)이 논리 상태 '하이'에 상응하게 된다. 제 2 전송 게이트(TG2)가 턴-오프 되어 있으므로 제 3 노드(ND3)의 전압 레벨(VN3) 및 제 i 내부 어드레스 신호(CNTi-1)의 전압 레벨은 유지된다.
t4 시점에서 제 (i-1) 내부 어드레스 신호(CNTi-2)가 논리 상태 '로우'에서 논리 상태 '하이'로 변하는 경우, 제 1 전송 게이트(TG1)는 턴-오프 되고, 제 2 전송 게이트(TG2)는 턴-온 되어, 제 3 노드(ND3)의 전압 레벨(VN3)이 논리 상태 '하이'에 상응하게 되고 제 i 내부 어드레스 신호(CNTi-1)는 논리 상태 '로우'에 상응하는 제 2 논리 상태가 된다. t5 시점에서 동일하게 제 (i-1) 내부 어드레스 신호(CNTi-2)가 논리 상태 '하이'로 천이하는 경우, 제 1 전송 게이트(TG1)는 턴-오프 되고, 제 2 전송 게이트(TG2)는 턴-온 되어, 제 i 내부 어드레스 신호(CNTi-1)는 제 3 노드(ND3)의 전압 레벨(VN3)에 따라 논리 상태 '하이'에 상응하는 제 1 논리 상태가 된다.
상기한 바에 의할 때, 각 카운터는 리프레시 리셋 신호(RST)에 응답하여 내부 어드레스 신호(CNTi-1)가 제 1 논리 상태로 초기화되며, 제 1 논리 상태는 논리 상태 '로우'에 상응할 수 있다. 카운터의 출력 신호인 제 i 내부 어드레스 신호(CNTi-1)는 입력 신호인 제 (i-1) 내부 어드레스 신호(CNTi-1)의 주기의 1/2배의 주기를 가진다.
도 4는 주기 검출기의 일 실시예를 나타내는 블록도이다.
도 4를 참조하면, 주기 검출기(300)는 논리 연산기(310) 및 주기 산출기(320)를 포함할 수 있다.
논리 연산기(310)는 어드레스 카운터(200)로부터 복수의 내부 어드레스 신호(CNT0, CNT1, ..., CNTn-2, CNTn-1)를 수신하여 리프레시 완료 신호(CMP)를 생성한다.
주기 산출기(320)는 논리 연산기(310)로부터 수신한 리프레시 완료 신호(CMP) 및 리프레시 리셋 신호(RST)에 기초하여 셀프 리프레시 주기를 산출하고 셀프 리프레시 주기 신호(TSELF)를 출력한다.
도 5는 도 4의 논리 연산기의 일 실시예를 나타내는 회로도이다.
도 5를 참조하면, 논리 연산기(310)는 복수 개의 NAND 연산기들(NAND0, NAND1, ..., NANDn, NANDc), 및 복수 개의 인버터들(INV0, INV1, ..., INVn, INVc)을 포함할 수 있다.
제 1 NAND 연산기(NAND0)는 제 1, 2, 및 제 3 내부 어드레스 신호(CNT0, CNT1, CNT2)를 입력 받아 NAND 논리 연산을 수행하여 제 1 인버터(INV0)에 제공한다. 따라서 제 1 인버터(INV0)의 출력 신호는 제 1, 2, 및 제 3 내부 어드레스 신호(CNT0, CNT1, CNT2)를 AND 논리 연산한 것과 실질적으로 동일한 제 1 AND 연산 신호(AND0)이다. 제 1 인버터(INV0)는 제 1 AND 연산 신호(AND0)를 완료 NAND 연산기(NANDc)에 제공한다. 복수의 NAND 연산기들(NAND0, NAND1, ..., NANDn)은 복수의 내부 어드레스 신호들을 NAND 논리 연산하여 복수의 AND 연산 신호들을 출력하여 완료 NAND 연산기(NANDc)에 제공한다. 완료 NAND 연산기(NANDc)는 복수의 AND 연산 신호들(AND0, ..., ANDn)을 NAND 연산하고 완료 인버터(INVc)는 완료 NAND 연산기(INVc)의 출력 신호를 반전시켜 리프레시 완료 신호(CMP)로 출력한다. 결과적으 로 리프레시 완료 신호(CMP)는 복수의 내부 어드레스 신호들(CNT0, CNT1, ..., CNTn-1)의 AND 연산값과 실질적으로 동일하다. 따라서 리프레시 완료 신호(CMP)는 어드레스 리프레시 개시 신호(RST)의 인가와 함께 내부 어드레스 신호들(CNT0, CNT1, ..., CNTn-1)이 모두 제 1 논리 상태, 즉, 논리 상태 '로우', 에 상응하도록 초기화 되므로 어드레스 카운터(200)에 의하여 메모리 셀 부(400)에 포함된 메모리 셀 어레이의 모든 행들의 어드레스를 업 카운트하고 복수의 내부 어드레스 신호들(CNT0, CNT1, ..., CNTn-1)이 모두 제 2 논리 상태, 즉, 논리 상태 '하이', 에 상응하는 경우, 제 1 논리 상태에서 제 2 논리 상태로 천이하여 활성화된다.
도 3은 논리 연산기(310)의 예시적인 구성이며, 논리 연산기(310)는 NOR 연산기 및 인버터를 포함하여 구성될 수도 있다. 이 경우, 제 1 논리 상태는 논리 상태 '하이', 제 2 논리 상태는 논리 상태 '로우'에 상응하며, 어드레스 카운터(200)는 다운 카운팅 동작을 수행한다. 논리 연산기(310)는 제 1 논리 상태로 초기화된 복수의 내부 어드레스 신호들(CNT0, CNT1, ..., CNTn-1)을 다운 카운팅하여 모든 내부 어드레스 신호들(CNT0, CNT1, ..., CNTn-1)이 제 2 논리 상태에 상응하게 되는 경우, 리프레시 완료 신호(CMP)를 제 1 논리 상태에서 제 2 논리 상태로 천이하여 활성화한다.
도 4의 주기 산출기(320)는 내부 어드레스 신호들(CNT0, CNT1, ..., CNTn-1)을 지속적으로 감지하여 저장하고, 전압 레벨의 상태 변화를 감지하여 셀프 리프레시 주기를 산출하지 않고, 리프레시 개시 신호(RST)가 활성화된 시점부터 리프레시 완료 신호(CMP)가 활성화된 시점까지를 셀프 리프레시 주기로 산출하여 셀프 리프 레시 주기 신호(TSELF)를 출력한다. 따라서 내부 어드레스 신호들(CNT0, CNT1, ..., CNTn-1)을 감지하고 저장하는 과정 없이 간단한 방법으로 셀프 리프레시 주기를 산출할 수 있다.
도 6은 본 발명에 따른 반도체 메모리 장치의 셀프 리프레시 주기 측정 방법을 설명하기 위한 타이밍 도이다.
도 6을 참조하면, t1시점에서 셀프 리프레시 개시 신호(CBR)가 활성화되고, 이에 따라 메모리 셀 어레이의 열 선택 회로는 비활성화 되고 행 선택 회로는 외부에서 인가되는 어드레스 신호가 아니라 내부에서 생성되는 어드레스에 상응하는 내부 어드레스에 기초하여 셀프 리프레시 동작을 수행할 것을 준비한다. 다만, 셀프 리프레시 동작을 수행하기 위하여 발진기(500)가 자동 리프레시 신호(PRCNT)를 생성할 때까지 소정의 설정 시간이 요구되는 바, 자동 리프레시 신호(PRCNT)는 셀프 리프레시 개시 신호(CBR)와 동시에 생성되지 않고, 셀프 리프레시 동작의 시작 시점도 셀프 리프레시 신호(CBR)의 생성 시점이라고 할 수 없다.
t2시점에서 자동 리프레시 신호(PRCNT)가 생성된다. 발진기(500)의 설정 시간에 상응하는 t2시점에서 t1시점의 시간 차이를 명확하게 파악할 수 없는 바, t3 시점에서 리프레시 리셋 신호(RST)가 생성되어 복수의 내부 어드레스 신호들(CNT0, CNT1, ..., CNTn-1)을 모두 제 1 논리 상태에 상응하도록 설정함으로써 초기화하고, 리프레시 리셋 신호(RST)를 셀프 리프레시 주기의 시작 시점으로 판단한다. 리프레시 리셋 신호(RST)는 발진기(500)가 생성하는 자동 리프레시 신호(PRCNT)가 안정화된 후에 생성될 수 있다. 도 6에서는 제 1 논리 상태가 논리 상태 '로우'에 상 응하는 것으로 도시되어 있으나, 이에 한정되지는 않는다. 내부 어드레스 신호들(CNT0, CNT1, ..., CNTn-1)이 제 1 논리 상태에 상응하는 경우, 논리 연산 결과에 상응하는 리프레시 완료 신호(CMP)는 제 1 논리 상태에 상응한다.
어드레스 카운터(200)가 자동 리프레시 신호(PRCNT)에 동기하여 카운트 동작을 수행하여 메모리 셀 어레이의 모든 행의 어드레스를 순차적으로 변경하는 카운트 동작을 수행하게 되면 복수의 내부 어드레스 신호들(CNT0, CNT1, ..., CNTn-1)은 모두 제 2 논리 상태에 상응한다. 예를 들어, 리프레시 리셋 신호(RST)에 응답하여 복수의 내부 어드레스 신호들(CNT0, CNT1, ..., CNTn-1)이 모두 논리 상태 '로우'에 상응하도록 초기화되고, 내부 어드레스가 6비트, 즉 6개의 내부 어드레스 신호로 구성된 경우, '000000'의 내부 어드레스로 초기화되고, 어드레스 카운터(200)는 내부 어드레스를 순차적으로 업 카운트하여 변경한다. 복수의 내부 어드레스 신호들(CNT0, CNT1, ..., CNTn-1)은 자동 리프레시 신호(PRCNT)의 상승 혹은 하강 엣지에 응답하여 동작한다. 리프레시 완료 신호(CMP)는 업 카운트 과정에서 '001010'의 내부 어드레스에 상응하는 복수의 내부 어드레스 신호들이 입력되더라도 논리 상태 '로우'를 유지하고, 최종적으로 내부 어드레스의 모든 비트가 논리 상태 '하이'에 상응하여 '111111'의 내부 어드레스가 입력되는 경우, 즉, t4시점에서, 논리 상태 '하이'에 상응하도록 활성화된다.
주기 산출기(320)는 제 1 내부 어드레스 신호(CNT0)의 천이 시점, 즉, 자동 리프레시 신호(PRCNT)가 입력되어 어드레스 카운터(200)에 의하여 내부 어드레스가 생성되는 시점을 감지하기 위하여 셀프 리프레시 개시 신호(CBR)의 입력 후, 자동 리프레시 신호(PRCNT) 혹은 제 1 내부 어드레스 신호(CNT0)의 전압 레벨을 지속적으로 감지하여, 논리 상태가 변화하는 시점을 셀프 리프레시 시작 시점으로 판단할 수 있다. 지속적으로 전압 레벨을 감지하여 논리 상태가 변하는 시점을 파악하기 위해서는 주기적으로 전압 레벨을 읽어 저장한 이후, 각 저장된 값들을 비교하여 논리 상태가 천이한 시점을 파악하여야 한다. 이러한 경우, 주기적으로 전압 레벨을 감지하고, 저장하는 장치가 필요하며, 여러 처리 단계를 거치는 동안 오차가 발생하여 셀프 리프레시 주기를 정확하게 측정할 수 없으며, 측정 시간도 증가한다. 셀프 리프레시 동작의 완료 시점 역시 자동 리프레시 신호(PRCNT) 혹은 제 1 내부 어드레스 신호(CNT0)의 전압 레벨을 지속적으로 감지하여 판단된다. 즉, LSB에 상응하는 제 1 내부 어드레스 신호(CNT0)의 발진 주기는 메모리 셀 어레이에 포함된 행들의 수에 따라 셀프 리프레시 주기를 측정하는 기초가 된다. 예를 들어, 내부 어드레스의 비트 수가 n인 경우, 메모리 셀 어레이의 행수는 2n,제 1 내부 어드레스 신호(CNT0)는 전체 메모리 셀 어레이의 행들을 리프레시 하기 위하여 2n-1주기를 발진하여야 한다. 따라서 제 1 내부 어드레스 신호(CNT0)의 한 주기를 감지하여 이에 2n-1을 곱한 값을 셀프 리프레시 주기로 판단할 수 있다. 따라서 적어도 주기적으로 제 1 내부 어드레스 신호(CNT0)의 인접한 상승 혹은 하강 엣지들을 감지하여야 하나의 셀프 리프레시 주기를 판단할 수 있으므로, 상기 시작 시점을 검출한 것과 같은 방법으로 셀프 리프레시 주기의 완료 시점을 검출한다.
그러나 본 발명에 따른 셀프 리프레시 주기 측정 방법에 따르면, 리프레시 리셋 신호(RST)가 활성화된 t3 시점을 셀프 리프레시 동작의 시작 시점으로 파악하 게 되므로, 별도의 전압 레벨 감시 및 저장을 위한 과정이 필요하지 않다. 리프레시 리셋 신호(RST)가 활성화된 t3 시점부터, 리프레시 완료 신호(CMP)가 천이된 t4 시점을 하나의 셀프 리프레시 주기로 측정하여 셀프 리프레시 주기 신호(TSELF)로 출력한다.
도 7은 본 발명의 일 실시예에 따른 셀프 리프레시 주기 측정 방법을 설명하기 위한 흐름도이다.
도 7을 참조하면, 리프레시 리셋 신호(RST)가 생성되고 리프레시 리셋 신호(RST)는 셀프 리프레시 주기를 측정하기 위한 테스트 동작 상태에서 셀프 리프레시 개시 신호(CBR)가 별도의 타이밍 조건 없이 생성된 이후에 셀프 리프레시 주기의 시작 시점을 간단하게 파악할 수 있도록 한다. 정상 동작 상태에서, CAS가 RAS보다 먼저 생성되는 CBR조건에서 일정한 시간 동안 지속되는 것과 같은 특정한 타이밍 조건이 만족되어 셀프 리프레시 동작이 수행되는 경우, 리프레시 리셋 신호(RST)는 비활성화 된다. 또한, 반도체 메모리 장치 내부에 리프레시 주기 검출기가 포함되어 있지 않는 경우, 리프레시 리셋 신호(RST)는 주기 검출기와 같은 외부의 테스트 장치에서 생성되어 반도체 메모리 장치에 제공될 수 있다. 외부에서 리프레시 리셋 신호(RST)가 인가되는 경우, 특정한 타이밍 조건이 필요하지 않으며, 반도체 메모리 장치의 생산 과정에서 기준이 되는 셀프 리프레시 주기의 만족 여부를 시험하기 위하여 인위적으로 셀프 리프레시 동작을 수행하도록 하는 것이다.
리프레시 리셋 신호(RST)에 응답하여 복수의 내부 어드레스 신호들이 초기화 된다(단계 S710). 리프레시 리셋 신호(RST)에 응답하여 어드레스 카운터에 의하여 생성되는 내부 어드레스는 각 비트가 모두 논리 상태 '로우'와 같은 제 1 논리 상태에 상응하도록 초기화된다. 어드레스 카운터는 리플 카운터의 구성을 가질 수 있다. 정상 동작 상태에서 내부 어드레스는 초기화되지 않으며, 따라서, 직전 셀프 리프레시 주기에서 리프레시된 행의 다음 행 어드레스부터 셀프 리프레시 동작이 수행된다.
어드레스 카운터는 자동 리프레시 신호와 같은 발진 신호에 동기하여 초기화된 내부 어드레스 신호들을 업 카운트 혹은 다운 카운트하는 카운트 동작에 의하여 순차적으로 변경한다(단계 S720). 내부 어드레스는 셀프 리프레시 동작이 수행되는 메모리 셀 어레이에 포함된 행들의 수에 상응하는 수의 복수의 내부 어드레스를 생성할 수 있도록 복수의 비트 수를 가지며, 카운트 동작을 통하여 모든 행들의 주소에 상응하는 내부 어드레스 비트들의 조합을 순차적으로 생성하고, 메모리 셀 어레이의 모든 행들에 대하여 셀프 리프레시 동작이 완료되는 시점에는 복수의 내부 어드레스 신호들은 논리 상태 '하이'와 같은 제 2 논리 상태에 상응하게 된다. 발진 신호는 도 1의 발진기(500)에 의하여 발생되는 자동 리프레시 신호(PRCNT)에 상응할 수 있다. 어드레스 카운터는 업 카운터 혹은 다운 카운터로 구현될 수 있다.
복수의 내부 어드레스 신호에 기초하여 리프레시 완료 신호(CMP)를 생성한다(단계 S730). 상기한 바와 같이 복수의 내부 어드레스 신호가 모두 제 2 논리 상태에 상응하는 경우, 논리 연산기(320)는 복수의 내부 어드레스 신호들을 논리 연산하여 리프레시 완료 신호(CMP)를 생성할 수 있다. 예를 들어, 제 1 논리 상태가 논리 상태 '로우'에 상응하고 제 2 논리 상태가 논리 상태 '하이'에 상응하는 경 우, 주기 감지기(320)는 논리곱 연산을 하여 리프레시 완료 신호(CMP)를 생성한다. 제 1 논리 상태가 논리 상태 '하이'에 상응하고, 제 2 논리 상태가 논리 상태 '로우'에 상응하는 경우, 주기 감지기(320)는 논리합 연산을 하여 리프레시 완료 신호(CMP)를 생성한다. 따라서 적어도 하나의 내부 어드레스 신호가 제 1 논리 상태에 상응하는 경우, 리프레시 완료 신호(CMP)는 제 1 논리 상태에 상응하고, 내부 어드레스의 각 비트가 모두 제 2 논리 상태에 상응하는 경우에만 리프레시 완료 신호(CMP)가 제 2 논리 상태에 상응하여 활성화된다.
리프레시 완료 신호(CMP)가 활성화된 것은 메모리 셀 어레이의 모든 어드레스에 대한 셀프 리프레시 동작이 완료되었다는 것을 의미하므로, 주기 산출기(320)는 리프레시 리셋 신호(RST) 및 리프레시 완료 신호(CMP)에 기초하여 셀프 리프레시 주기를 검출한다(단계 S740). 구체적으로 리프레시 리셋 신호(RST)가 활성화된 시점부터 리프레시 완료 신호(CMP)가 활성화된 시점까지의 시간 차이를 셀프 리프레시 주기로 검출하여 셀프 리프레시 주기 신호(TSELF)로 출력한다.
본 발명에 따른 셀프 리프레시 주기 측정 방법은 주기적으로 발진 신호의 전압 레벨을 감지하여 저장하고, 각 시점에서의 전압 레벨을 비교하여 상승, 혹은 하강 엣지를 감지하여 내부 어드레스의 LSB의 주기를 측정하여 메모리 셀 어레이에 포함된 행의 수와 비례하도록 연산함으로써 셀프 리프레시 주기를 검출하는 과정을 생략하고 셀프 리프레시 주기의 시작 시점 및 완료 시점에 활성화된 신호를 수신하여 셀프 리프레시 주기를 검출하는 간단한 방법으로 셀프 리프레시 주기를 측정할 수 있다.
또한, 본 발명에 따른 반도체 메모리 장치의 셀프 리프레시 주기 측정 방법은 각 반도체 메모리 장치의 구성에 따라 설정되는 기준 셀프 리프레시 주기에 기초하여 셀프 리프레시 주기를 측정한 반도체 메모리 장치의 불량을 판단할 수 있다. 따라서 상기한 방법에 의해 측정된 셀프 리프레시 주기가 기준 셀프 리프레시 주기의 오차 범위 이내인 경우, 반도체 메모리 장치를 양품으로 판단하고, 셀프 리프레시 주기가 기준 셀프 리프레시 주기의 오차 범위를 벗어난 경우, 반도체 메모리 장치를 불량품으로 판단할 수 있다.
도 8은 셀프 리프레시 주기를 측정하는 단계를 설명하기 위한 흐름도이다.
도 8을 참조하면, 주기 산출기는 리프레시 리셋 신호가 활성화된 시점을 셀프 리프레시 주기의 시작 시점으로 판단한다(단계 S741). 주기 산출기는 리프레시 완료 신호가 활성화된 시점을 셀프 리프레시 주기의 완료 시점으로 판단한다(단계 S743). 셀프 리프레시 주기의 완료 시점과 시작 시점의 시간 차이를 셀프 리프레시 주기로 검출한다(단계 S745).
도 9는 본 발명의 일 실시예에 따른 셀프 리프레시 주기 측정 시스템을 나타내는 블록도이다.
도 9를 참조하면, 셀프 리프레시 주기 측정 시스템(90)은 테스터(910) 및 반도체 메모리 장치(920)를 포함할 수 있다. 반도체 메모리 장치의 동작 과정에서 내부 신호 인가 상태에 의해 특정한 타이밍 조건에 따라 내부적으로 셀프 리프레시 동작이 유도되는 정상 동작 상태의 경우, 리프레시 리셋 신호(RST)는 비활성화 되어 내부 어드레스가 초기화되지 않으며, 내부적으로 셀프 리프레시가 수행되어 셀 프 리프레시 주기 측정이 어렵다. 본 발명에 따른 반도체 메모리 장치의 주기 측정 방법을 수행하는 셀프 리프레시 주기 측정 시스템(90)은 테스터(910)가 외부에서 셀프 리프레시 동작을 수행하도록 셀프 리프레시 개시 신호(CBR) 및 리프레시 리셋 신호(RST)를 인가하여 셀프 리프레시 주기를 측정한다. 반도체 메모리 장치의 생산 과정에서 양산된 반도체 메모리 장치의 셀프 리프레시 주기를 측정하여 반도체 메모리 장치의 동작 과정에서 충분한 동작 마진을 확보할 수 있을 정도의 셀프 리프레시 주기를 만족하는지를 판단하여 생산 과정에서의 불량률을 측정할 수 있도록 한다. 본 발명의 셀프 리프레시 주기 측정 방법에 의하면 생산 과정에서 셀프 리프레시 주기를 간단하게 측정함으로써 생산 효율성을 향상시킬 수 있다.
도 9를 참조하면, 반도체 메모리 장치(920)는 발진기(921), 어드레스 카운터(923), 논리 연산기(925), 및 메모리 셀 부(927)를 포함할 수 있다.
테스터(910)는 발진기(921)가 발진 신호에 상응하는 자동 리프레시 신호(PRCNT)를 생성하여 어드레스 카운터(923)의 동작을 동기시킬 수 있도록 셀프 리프레시 개시 신호(CBR)를 생성하여 발진기(921)에 제공한다. 테스터(910)와 반도체 메모리 장치(820)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E, SATA(Serial Advanced Technology Attachment), PATA(Parallel ATA), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜 등을 통하여 통신할 수 있다. 반도체 메모리 장치(920)는 테스터(910)와 통신하여 반도체 메모리 장치(920)에 포함된 회로에 적합한 신호로 변환하기 위하여 인터페이스 부를 더 포함할 수 있다.
발진기(921)는 테스터(910)로부터 셀프 리프레시 개시 신호(CBR)를 수신하여 소정의 발진기 설정 시간 이후에 자동 리프레시 신호(PRCNT)를 생성하여 어드레스 카운터(923)에 제공한다.
테스터(910)는 어드레스 카운터(923)에 리프레시 리셋 신호(RST)를 인가한다. 리프레시 리셋 신호(RST)는 어드레스 카운터(923)의 복수의 내부 어드레스 신호들(CNT0, CNT1, ..., CNTn-2, CNTn-1)을 제 1 논리 상태로 설정한다. 예를 들어, 제 1 논리 상태는 논리 상태 '로우'에 상응할 수 있다. 어드레스 카운터(923)의 내부 구성은 도 2a 및 2b에 도시한 바와 실질적으로 동일하고 동작 특성도 상기한 바와 실질적으로 동일하므로 이에 대한 자세한 설명은 생략한다. 어드레스 카운터(923)는 반도체 메모리 장치의 독출 혹은 기입 동작을 수행하는 경우, 외부로부터 지정된 어드레스를 인가받는 것과 달리, 메모리 셀 어레이의 행의 어드레스를 순차적으로 변경하여 전체적으로 셀프 리프레시 동작을 수행할 수 있도록 한다.
논리 연산기(925)는 복수의 내부 어드레스 신호들(CNT0, CNT1, ..., CNTn-2, CNTn-1)에 기초하여 리프레시 완료 신호(CMP)를 생성한다. 초기화된 내부 어드레스가 순차적으로 변경되어 메모리 셀 어레이의 모든 행의 어드레스를 지정하여 셀프 리프레시 동작이 완료되는 경우, 리프레시 완료 신호(CMP)가 활성화된다. 논리 연산기(925)의 구성 및 동작 특성은 상기한 바와 실질적으로 동일하므로 자세한 설명은 생략한다.
메모리 셀 부(927)는 복수의 내부 어드레스 신호들(CNT0, CNT1, ..., CNTn- 2, CNTn-1)을 수신하여 메모리 셀 부에 포함된 행 어드레스 디코더 및 행 어드레스 선택 회로를 거쳐 메모리 셀 어레이의 선택된 행의 메모리 셀들에 저장된 데이터들을 비트 라인을 통하여 감지하고 다시 갱신하는 과정인 셀프 리프레시 동작을 수행한다. 어드레스 카운터(923)의 카운트 동작에 의하여 복수의 내부 어드레스 신호들(CNT0, CNT1, ..., CNTn-2, CNTn-1)이 제 1 논리 상태에서 제 2 논리 상태가 된 경우, 즉, 모든 행의 어드레스들을 카운트 완료한 경우, 셀프 리프레시 동작은 완료된다.
테스터(910)는 리프레시 리셋 신호(RST) 및 리프레시 완료 신호(CMP)에 기초하여 셀프 리프레시 주기를 검출한다. 구체적으로 리프레시 리셋 신호(RST)가 활성화된 시점부터 리프레시 완료 신호(CMP)가 활성화된 시점까지가 셀프 리프레시 주기에 상응할 수 있다.
도 10은 본 발명의 일 실시예에 따른 테스터를 나타내는 블록도이다.
도 10을 참조하면 테스터(910)는 제어기(911), 및 주기 산출기(913)를 포함할 수 있다.
제어기(911)는 셀프 리프레시 주기 측정을 위하여 셀프 리프레시 개시 신호(CBR) 및 리프레시 리셋 신호(RST)를 생성한다. 셀프 리프레시 개시 신호(CBR)가 생성된 이후에 자동 리프레시 신호(PRCNT)가 생성되어 안정화되면 리프레시 리셋 신호(RST)가 생성된다. 주기 산출기(913)는 리프레시 리셋 신호(RST)가 활성화된 시점을 셀프 리프레시 주기의 시작 시점으로 판단한다.
주기 산출기(913)는 리프레시 리셋 신호(RST)가 활성화된 시점부터 리프레시 완료 신호(CMP)가 활성화된 시점까지의 시간을 셀프 리프레시 주기로 검출하여 셀프 리프레시 주기 신호(TSELF)로 출력한다.
따라서 본 발명의 일 실시예에 따른 주기 측정 방법에 의하면, 발진 신호에 상응하는 자동 리프레시 신호(PRCNT)의 발생 시점은 발진기(921)의 설정 시간에 따라 상이할 수 있는바, 발생 시점을 감지하기 위하여 자동 리프레시 신호(PRCNT)를 주기적으로 감지하여 저장하고, 각 감지 시점에서의 전압 레벨을 비교하여 상승 혹은 하강 엣지를 감지할 필요 없이 리프레시 리셋 신호(RST) 및 리프레시 완료 신호(CMP)가 활성화된 시점 사이의 시간을 셀프 리프레시 주기로 검출함으로써 신속하고 간단하게 셀프 리프레시 주기를 측정할 수 있으며, 별도의 회로를 구동하지 않아, 소비 전력을 감소시킬 수 있다.
본 발명에 따른 반도체 메모리 장치의 주기 측정 방법은 DRAM(Dynamic Random Access Memory), 혹은 PSRAM(Pseudo Static RAM)의 주기 측정에 이용될 수 수 있다. PSRAM은 내부적으로는 DRAM의 셀 구조를 이용하면서 SRAM과 유사한 동작을 하는 메모리 장치를 말한다. 각 데이터 셀은 하나의 트랜지스터와 하나의 캐패시터를 포함하고 있어 UtRAM(Unit transistor RAM)이라고도 일컬어진다.
PSRAM은 DRAM의 갱신의 문제를 해소하기 위하여 제시된 하나의 방법이다. DRAM의 메모리 셀에 저장된 데이터 셀의 크기가 소형화, 메모리 장치의 고속 동작, 저전력 등을 위하여 미세화됨에 따라 캐패시터의 용량 값이 작아져 단위 시간당 유지할 수 있는 데이터에 상응하는 유지 전하량 또한 작아져 주기적인 갱신이 필요하 다. 갱신은 각 메모리 셀에 저장된 데이터를 메모리 셀에 연결된 비트 라인을 통하여 독출하고 감지 증폭기에 의해 증폭된 데이터를 다시 캐패시터에 기입하는 방식으로 이루어 질 수 있다. 그러나 데이터 유지 특성이 좋지 않을 경우에는 갱신 주기가 빨라져야 하고 갱신하는 동안에는 외부 장치가 데이터를 액세스할 수 없기 때문에 메모리 장치의 전체적인 동작 특성이 저하된다. 따라서 메모리 액세스 주기 중에 통상의 데이터를 독출 및 기입하는 주기와 갱신하는 주기가 연속해서 실행되는 경우에는, 1개의 액세스 사이클에서 갱신이 실행되기 때문에 외부 액세스에 대하여 갱신을 숨길 수 있어 DRAM을 외관상으로는 SRAM으로 동작하는 것처럼 보이게 구현된 메모리 장치를 PSRAM이라고 한다. PSRAM은 SRAM의 동작을 하는 것과 동시에 갱신을 하여야 하기 때문에 PSRAM의 동작 마진을 확보하기 위하여 셀프 리프레시 주기를 정확하게 측정함으로써 동작 신뢰성을 확보할 수 있다.
본 발명은 외부에서 셀프 리프레시 주기를 측정하기 위하여 내부 어드레스 신호의 변화를 주기적으로 관찰하여 전압 레벨을 비교할 필요 없이 셀프 리프레시의 시작 시점 및 완료 시점을 활성화된 신호에 기초하여 파악할 수 있으므로 셀프 리프레시 주기를 간단하면서도 정확하게 측정할 수 있다. 따라서 셀프 리프레시 주기 측정 방법은 갱신 과정을 요구하는 반도체 메모리 장치에 이용될 수 있으며, 특히, 간단한 방법으로 셀프 리프레시 주기를 측정할 수 있어 전력 소모가 적고 소형화에 적합하며, 휴대용 장치에 실장 될 수 있는 반도체 메모리 장치를 생산하는 과정에서 반도체 메모리 장치의 불량률을 신속하고 간단하게 측정할 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2a는 어드레스 카운터의 일 실시예를 나타내는 블록도이고, 도 2b는 도 2a의 어드레스 카운터에 포함된 카운터의 일 실시예를 나타내는 회로도이다.
도 3은 도 2b의 카운터의 동작 특성을 나타내는 타이밍 도이다.
도 4는 주기 검출기의 일 실시예를 나타내는 블록도이다.
도 5는 도 4의 논리 연산기의 일 실시예를 나타내는 회로도이다.
도 6은 본 발명에 따른 반도체 메모리 장치의 셀프 리프레시 주기 측정 방법을 설명하기 위한 타이밍 도이다.
도 7은 셀프 리프레시 주기 측정 방법을 설명하기 위한 흐름도이다.
도 8은 셀프 리프레시 주기를 검출하는 단계를 설명하기 위한 흐름도이다.
도 9는 본 발명의 일 실시예에 따른 셀프 리프레시 주기 측정 시스템을 나타내는 블록도이다.
도 10은 테스터의 일 실시예를 나타내는 블록도이다.
<도면의 주요부분에 대한 부호의 설명>
200, 923 : 어드레스 카운터
300 : 주기 검출기
910 : 테스터
310, 925 : 논리 연산기
320, 913 : 주기 산출기

Claims (10)

  1. 리프레시 리셋 신호에 응답하여 복수의 내부 어드레스 신호들을 초기화하는 단계;
    발진 신호에 동기하여 상기 복수의 내부 어드레스 신호들을 순차적으로 변경하는 단계;
    상기 복수의 내부 어드레스 신호들에 기초하여 리프레시 완료 신호를 생성하는 단계; 및
    상기 리프레시 리셋 신호 및 상기 리프레시 완료 신호에 기초하여 셀프 리프레시 주기를 검출하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레시 주기 측정 방법.
  2. 제1 항에 있어서, 상기 리프레시 완료 신호를 생성하는 단계는
    상기 복수의 내부 어드레스 신호들을 논리 연산하여 상기 리프레시 완료 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레시 주기 측정 방법.
  3. 제2 항에 있어서, 상기 셀프 리프레시 주기를 검출하는 단계는
    상기 리프레시 리셋 신호가 활성화된 시점을 상기 셀프 리프레시 주기의 시작 시점으로 판단하는 단계;
    상기 리프레시 완료 신호가 활성화된 시점을 상기 셀프 리프레시 주기의 완료 시점으로 판단하는 단계; 및
    상기 셀프 리프레시 주기의 완료 시점과 상기 시작 시점의 차이에 상응하는 시간을 상기 셀프 리프레시 주기로 검출하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레시 주기 측정 방법.
  4. 제1 항에 있어서, 상기 복수의 내부 어드레스 신호들을 초기화하는 단계는
    상기 리프레시 리셋 신호에 응답하여 상기 복수의 내부 어드레스 신호 각각을 제 1 논리 상태로 설정하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레시 주기 측정 방법.
  5. 제4 항에 있어서, 상기 리프레시 완료 신호를 생성하는 단계는
    상기 복수의 내부 어드레스 신호들이 모두 제 2 논리 상태에 상응하는 경우 상기 리프레시 완료 신호를 활성화하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레시 주기 측정 방법.
  6. 제5 항에 있어서, 상기 제 1 논리 상태가 논리 상태 '로우'에 상응하고, 상기 제 2 논리 상태가 논리 상태 '하이'에 상응하는 경우, 상기 복수의 내부 어드레스 신호들의 논리곱 연산에 의해 상기 리프레시 완료 신호를 활성화하고,
    상기 제 1 논리 상태가 상기 논리 상태 '하이'에 상응하고, 상기 제 2 논리 상태가 상기 논리 상태 '로우'에 상응하는 경우, 상기 복수의 내부 어드레스 신호들의 논리합 연산에 의해 상기 리프레시 완료 신호를 활성화하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레시 주기 측정 방법.
  7. 제1 항에 있어서, 상기 발진 신호가 안정화된 후에 상기 리프레시 리셋 신호가 활성화되는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레시 주기 측정 방법.
  8. 제1 항에 있어서, 상기 리프레시 리셋 신호는 상기 반도체 메모리 장치의 외부에서 인가되는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레시 주기 측정 방법.
  9. 제1 항에 있어서, 상기 리프레시 리셋 신호는 정상 동작 상태에서 비활성화 되는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레시 주기 측정 방법.
  10. 제1 항에 있어서, 상기 셀프 리프레시 주기가 기준 셀프 리프레시 주기의 오차 범위 이내인 경우, 상기 반도체 메모리 장치를 양품으로 판단하고, 상기 셀프 리프레시 주기가 상기 기준 셀프 리프레시 주기의 오차 범위를 벗어난 경우, 상기 반도체 메모리 장치를 불량품으로 판단하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레시 주기 측정 방법.
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