KR20040004099A - 집적 회로 및 집적 회로 테스팅 방법 - Google Patents

Abstract

FeRAM과 같은 메모리로부터 판독된 전하 분포를 측정하는 방법 및 회로는 비트 라인 전압 측정의 온 칩 압축을 사용한다. 일 실시예는 감지 증폭기(130)에 결합된 압축 회로(170)를 포함한다. 각 감지 증폭기(130)는 일련의 기준 전압을 대응 비트 라인과 비교하고 그 비교에 대한 결과 값을 설정한다. 비트 라인 전압이 기준 전압과 대략 동일한 경우 감지 증폭기(130)로부터의 일련의 결과 값은 전이를 가진다. 압축 회로(170)는 이 전이를 전이에서의 기준 전압을 나타내는 압축된 값을 기록하는 트리거로서 사용할 수 있다.

Description

집적 회로 및 집적 회로 테스팅 방법{ON-CHIP COMPRESSION OF CHARGE DISTRIBUTION DATA}

강유전성 랜덤 액세스 메모리(ferroelectric random access memory : FeRAM)는 일반적으로 FeRAM 셀의 어레이를 포함하며, 각 FeRAM 셀은 적어도 하나의 강유전성 캐패시터를 포함한다. 각 강유전성 캐패시터는 도전성 플레이트 사이에 개재(sandwiched)된 강유전성 재료를 포함한다. FeRAM 셀에 데이터 비트를 저장하기 위해서, 기록 동작은 FeRAM 셀 내의 강유전성 캐패시터의 플레이트에 기록 전류를 인가하여 기록되는 데이터 비트와 연관된 방향으로 강유전성 재료를 분극화(polarize)한다. 기록 전류가 제거된 후에 강유전성 재료 내에 영구적인 분극(persistent polarization)이 유지되고, 그에 따라 저장된 데이터 비트의 비휘발성 저장을 제공한다.

FeRAM에 대한 종래의 판독 동작에서는 강유전성 캐패시터의 한 쪽 플레이트를 비트 라인에 접속시키고 다른 쪽 플레이트를 판독 전압(read voltage)까지 상승시켜서 FeRAM 셀에 저장된 데이터 비트를 판정한다. 강유전성 캐패시터 내의 영구 분극이 판독 전압에 대응되는 방향이면, 판독 전압은 강유전성 캐패시터를 통해서 비교적 작은 전류가 흐르게 하고, 이로 인해 비트 라인 상에 미소한 전하 및 전압 변화를 발생시킨다. 초기에 영구 분극이 판독 전압과 반대 방향이면, 판독 전압은 영구 분극의 방향을 플립(flip)시키고, 플레이트를 방전시키며, 비트 라인에 비교적 큰 전하 및 전압의 증가를 유발한다. 감지 증폭기는 결과적인 비트 라인 전류및 전압으로부터 저장된 값을 판정할 수 있다.

FeRAM 등의 집적 회로에 대한 개발, 제조 및 사용은 종종 집적 회로의 특성을 판정하고 집적 회로가 적절하게 기능하는지 여부를 판정하는 테스트를 필요로 한다. FeRAM에 대한 중요한 테스트 중의 하나는 메모리 셀을 판독할 때, 비트 라인에 전달되는 전하의 측정이다. 일반적으로, FeRAM 셀의 판독으로부터 발생된 비트 라인 전하 또는 전압은 FeRAM 셀 내에 저장된 값에 따라서 변화될 뿐만 아니라 판독되는 특정한 FeRAM 셀의 성능에 따라서도 변화된다. 전달된 전하의 분포는 적합한 전하를 공급하지 않는 결함 FeRAM 셀을 식별하고, 데이터의 판독 또는 기록 시에 에러를 제거하거나 최소화하는 작동 파라미터(operating parameters)를 선택하는데 있어서 결정적일 수 있다.

전하 분포 측정은 일반적으로 각각의 FeRAM 셀을 테스트하고, 각 데이터값에 대해서 FeRAM 셀에서 판독된 전하의 양을 측정해야 한다. 판독된 전하의 측정은 공통적으로, 감지 증폭기를 사용하여 FeRAM 셀로부터 판독된 비트 라인 신호를 100개 이상의 서로 다른 기준 레벨(reference levels)과 비교하는 것을 필요로 한다. 각 비교 동작은 비교 결과를 나타내는 2진 신호(binary signal)를 생성한다. 2진 비교 결과 신호는 판독 동작용으로 사용되는 것과 동일한 데이터 경로(data path)를 이용하여 출력될 수 있다. 데이터값 "0" 또는 "1"을 저장하는 단일 FeRAM 셀로부터 판독된 비트 라인 전압을 100개의 기준 레벨에 대해 비교하면 100 비트의 테스트 데이터가 생성된다. 따라서, 정규 I/O 주기 시간(normal I/O cycle time)을 사용하여, FeRAM 내의 모든 셀에 대한 분포 측정 도중에 생성된 테스트 데이터의전체 량을 출력하는 데에는 비교적 긴 시간이 필요하다. 4 메가비트 FeRAM 내에서 데이터값 "0" 또는 "1"에 대한 전하 분포 측정은, 예를 들면, 8×10⁸비트 이상의 테스트 데이터를 생성할 수 있는데, 이는 출력하는 데 수 분이 소요될 수도 있다. 더욱이, 테스트 데이터의 전체량 및 출력 시간은 메모리 저장 용량에 따라 증가된다.

전하 분포 측정을 위한 FeRAM으로부터의 대량의 데이터 출력은 집적 회로 제조 도중에 효과적인 테스트에 있어서 너무 많은 시간을 필요로 할 것이다. 또한, 대량의 데이터를 처리하여 비트 라인 전압 분포를 작성하는 작업은 제조 프로세스에서 병목 현상(bottleneck)을 발생시킬 수도 있다. 데이터의 양은 FeRAM 내의 FeRAM 셀의 견본(sampling)만을 테스트하여 감소시킬 수 있지만, 견본 추출은 몇몇 결함이 있는 FeRAM 셀을 확인하지 못할 수도 있다.

FeRAM의 전하 분포를 측정하는 방법에 대한 현재의 한계를 고려하면, 전하 분포 측정에 대한 데이터 흐름 및 프로세싱 부담을 줄일 수 있는 구조 및 방법이 추구된다.

본 발명의 측면에 따르면, 온 칩 회로는 FeRAM 셀과 같은 메모리를 판독함으로써 얻어지는 비트 라인 전압 또는 전하의 분포를 측정하고 분포 또는 비트 라인 전압 데이터를 압축한다. 비트 라인 전압 또는 전하의 측정은 감지 증폭기를 동작시켜 비트 라인 신호를 일련의 기준 신호에 비교하는 단계를 포함한다. 감지 증폭기로부터 결과 신호를 곧바로 출력하는 대신, 압축 회로는 데이터의 양을 감소시키지만 비트 라인 전압 또는 전하 분포 측정에 중요한 정보는 그대로 남겨두도록 결과 신호를 처리한다. 압축은 또한 비트 라인 전압 측정치 및 전하 분포 데이터를 메모리에 또는 외부 프로세싱 동안에 더 쉽게 사용되는 형태로 변환될 수 있다.

압축 회로의 일 실시예는 카운터 및 레지스터 세트 또는 카운터에 연결된 다른 저장 소자를 포함한다. 카운터는 카운터로부터의 카운트가 감지 증폭기가 각 비트 라인 전압과 비교하는 현재의 기준 전압을 나타내도록 감지 증폭기 및 일련의 비교에 대한 기준 신호 입력의 변화에 따라 동기화된다. 각 저장 소자는 테스트되는 비트 라인에 대응하고, 대응 감지 증폭기로부터의 이진 결과 값이 특정 값을 갖거나 하나의 값에서 다른 값으로의 변화를 가지는 경우 카운터로부터의 카운트를 저장한다. 비트 라인 전압 측정의 끝에서 저장된 값은, 비교 결과 비트 라인 전압보다 큰 것으로서 처음 또는 마지막에 표시된 기준 전압(또는 카운트)을 나타내는 카운트 값이다. 비교에 있어서 노이즈의 양을 측정하기 위해, 이 카운트 값이 결과 스트림에 하나 이상의 전이가 일어나는 때를 나타내도록 각 비트 라인에 대한 다수의 카운트 값은 상이한 트리거링 조건을 사용하여 저장될 수 있다.

본 발명의 하나의 특정 실시예는 FeRAM 셀과 같은 메모리 셀을 포함하는 집적 회로를 테스트하는 방법에 관한 것이다. 이 방법은 하나의 메모리 셀에서 비트 라인으로 신호를 판독하는 것으로 시작하여, 기준 라인을 일련의 기준 전압으로부터의 제 1/다음 전압에 바이어싱하고, 기준 라인 상의 제 1/다음 전압이 비트 라인상의 전압보다 더 높은 지를 나타내는 결과 신호를 생성한다. 결과 신호를 생성하는 데 사용되는 감지 증폭기가 비트 라인 신호를 방해하지 않는다면 메모리 셀로부터 신호를 반복적으로 판독할 필요가 없겠지만, 이들 단계는 일련의 기준 전압 각각에 대해 반복될 수 있다. 반복되는 단계는 일련의 결과 신호 값을 생성하고, 이 일련의 값은 온칩 회로를 사용하여 압축되어 압축된 측정 값을 생성할 수 있다.

일련의 결과 신호를 압축하는 하나의 방법은, 기준 라인이 일련의 전압으로부터의 제 1/다음 전압에 바어스싱될 때마다 인덱스 값을 변경하는 단계와, 인덱스 값을 입력 데이터 값으로 가지고 있는 저장 소자에 결과 값을 인가하는 단계 및 결과 신호 값이 메모리를 인에이블하는 조건을 만족시키는 경우 메모리에 인덱스 값을 저장하는 단계를 포함한다. 일련의 비교 이후, 메모리에 저장된 값은 압축된 측정 결과이다. 비트 라인 전압 분포 측정에 있어서 데이터 출력의 양을 감소시키기 위해, 결과 신호의 일련의 값을 출력하지 않고 압축된 측정 값이 FeRAM으로부터 출력될 수 있다. 압축된 측정 값은 또한 예를 들어 비트 라인 전압 분포에 따라 파라메터를 설정하는 조정 회로에 의해 FeRAM에 사용될 수 있다.

본 발명의 또 다른 실시예는 FeRAM 셀 어레이, 기준 전압 발생기, 감지 증폭기 및 온 칩 압축 회로를 포함하는 집적 회로에 관한 것이다. 기준 전압 발생기는 순차적으로 일련의 전압을 가지는 기준 신호를 생성하는 테스트 모드에서 동작한다. 비트 라인 및 기준 전압 발생기에 연결된 입력단을 갖는 감지 증폭기는 압축 회로가 압축한 값을 나타내는 기준 신호를 생성한다. 온 칩 압축 회로는 감지 증폭기 중 하나로부터의 일련의 결과 값을 압축하여, 일련의 결과 값에 대해 결과 값이 하나의 레벨에서 다른 레벨로의 전이가 있는 위치를 전형적으로 나타내는 압축된 값을 생성한다.

압축 회로의 일 실시예는 카운터 및 저장 소자 세트를 포함한다. 카운터는 기준 전압 발생기가 감지 증폭기에 공급하는 기준 전압에 대응하도록 카운트/인덱스 값을 변경한다. 각 저장 소자는, 카운트/인덱스 값 및 감지 증폭기 중 대응하는 하나가 비트 라인 전압을 기준 신호에 비교하는 감지 동작 결과를 나타내는 결과 신호를 수신하도록 결합한다. 제 1 값을 갖는 결과 신호에 응답하여, 저장 소자는 저장된 값을 카운트/인덱스 값과 동일하게 설정하고, 제 2 값을 갖는 결과 신호에 응답하여, 저장 소자는 저장된 값을 유지한다. 결과 신호의 일련의 값들 중 마지막에 저장된 값은 압축된 측정 값이고, 이는 FeRAM으로부터 출력될 수 있거나 FeRAM에서 내부적으로 사용될 수 있다.

도 1은 비트 라인 전압 분포 측정용 압축 회로를 포함하는 본 발명의 일 실시예에 따른 FeRAM의 블록도,

도 2는 도 1의 FeRAM에 적절한 압축 회로의 예시적 실시예의 블록도,

도 3은 비트 라인에 연결된 FeRAM 셀의 비트 라인 전하의 판독 및 측정과 연관된 FeRAM의 일부분에 대한 회로도,

도 4a 및 도 4b는 비트 라인 전압 측정 동안 도 3의 FeRAM에서 선택된 신호의 타이밍도를 도시하는 도면.

도면의 주요 부분에 대한 부호의 설명

100 : 집적 회로110 : 제어 회로

130 : 감지 증폭기140 : 기준 전압 발생기

150 : 출력 드라이버170 : 압축 회로

서로 다른 도면 내에서 유사하거나 동일한 항목을 나타내기 위해서 동일한 참조 부호를 사용한다.

본 발명의 특징에 따르면, FeRAM 어레이를 포함하는 집적 회로는 판독 동작 도중에 전달된 비트 라인 전압을 측정할 수 있는 온 칩 회로 및 단일 메모리 셀로부터의 비트 라인 전압 또는 전하를 나타내고, 한 세트의 메모리 셀이 전달하는 비트 라인 전압의 분포를 나타내는 데 필요한 테스트 데이터의 양을 감소시키는 압축 회로를 포함한다.

일반적으로, 비트 라인 전압 측정에서는 판독 동작용으로도 사용되는 감지 증폭기를 사용한다. 비트 라인 전압 측정에서, 각 감지 증폭기는 일련의 감지 동작을 수행하여 대응되는 비트 라인에서의 전압을 일련의 기준 전압과 비교한다. 일반적으로, 일련의 비교에 있어서, 비트 라인 전압이 기준 전압과 대략 같을 때에 감지 증폭기로부터의 비교 결과가 변화되도록 기준 전압을 단조 감소시키거나 단조 증가시킨다(비트 라인 전압을 측정한다는 것은 또한 비트 라인 전하를 측정하는 것으로서, 비트 라인 전하는 측정된 비트 라인 전압과 비트 라인 용량의 곱과 대략 일치함). 압축 회로는 일련의 비교 동작 도중에 감지 증폭기로부터의 결과를 수신하여, 중요한 정보를 구한다. 압축 회로로부터의 테스트 데이터 출력은 출력하고 저장하는 데 더 짧은 시간을 필요로 하고, 비트 라인 전압 또는 전하 분포를 나타내는 데이터를 내부적 또는 외부적으로 사용하기에 더 편리하다.

도 1은 본 발명의 실시예에 따른 집적 회로(100)의 블록도이다. 집적 회로(100)는 메모리이거나 일반적으로 내장된 메모리를 사용하는 집적 회로의 어떠한 종류일 수 있다. 집적 회로(100)는 제어 회로(control circuit)(110), 메모리 어레이 세그먼트(memory array segments)(120), 감지 증폭기(130), 기준 전압 발생기(140), 출력 드라이버(150), 전역 I/O 버스(165)용 프리차징 회로(160), 압축 회로(170), I/O 회로 및 패드(180), 또한 파라미터 조정 회로(parameter adjustment circuit)(190)를 포함한다.

제어 회로(110)는 상태 머신(state machine)이거나 집적 회로(100)의 동작을 위한 제어 신호를 생성하는 그 외의 잘 알려진 종류의 제어 회로이다. 집적회로(100)의 테스트 모드에서, 한 세트의 메모리 셀로부터 판독된 비트 라인 전압을 측정하고 감지 증폭기(130)의 전압 오프셋(voltage offsets)을 측정하는 데 필요하다면, 제어 회로(110)는 메모리 어레이 세그먼트(120), 감지 증폭기(130) 및 기준 전압 발생기(140)를 제어한다. 또한, 제어 회로(110)는 측정 결과를 압축시키는 압축 회로(170)도 제어한다.

전하 분포 측정을 위한 다수의 비트 라인 전압 측정은 판독 동작을 위해서 요구되는 것과 동일한 디코딩 회로(decoding circuits) 및 드라이버 회로를 이용하여 유사하게 수행된다. 본 명세서에서 설명된 본 발명의 예시적인 실시예에서, 각 메모리 어레이 세그먼트(120)는 FeRAM 셀의 어레이이고, 1개의 FeRAM 어레이 세그먼트(120)에 있는 FeRAM 셀의 한 행은 메모리 액세스(memory access)에 따라(예를 들면, 판독, 기록 또는 비트 라인 전압 테스트 등에 따라) 선택된다. 선택된 FeRAM 셀로부터의 전하는 대응되는 비트 라인으로 판독된다. 이와 다르게, 감지 증폭기(130)의 세트에 대한 오프셋을 측정하기 위해서, 감지 증폭기에 대응되는 비트 라인은 고정된 전압(예를 들면, 접지 전압(Vss))으로 설정된다.

다음으로, 어느 경우에나, 제어 회로(110)는 기준 전압 발생기(140)가 일련의 기준 전압 레벨을 통해서 기준 전압(REF)을 단계적으로 진행시키도록 한다. 각 기준 전압 레벨에서, 제어 회로(110)는 선택된 감지 증폭기로 병렬 감지 동작을 제어한다. 감지 증폭기(130)가 병렬 감지 동작의 완료 시에 생성한 출력 신호는 다중-비트 결과 신호(GIO)를 제공한다. 본 발명의 예시적인 실시예에서, 전역 I/O 버스(165)는 64비트의 폭을 가지고, 각 어레이 세그먼트(120)는 64개의 연관된 감지 증폭기(130)를 가지는데, 이들은 함께 64비트의 신호(GIO)[63:0]를 생성한다. 100개의 서로 다른 전압 레벨을 구별할 수 있는 비트 라인 전압 측정 또는 감지 증폭기 오프셋 측정에 대해서, 결과 신호(GIO)[63:0]는 100개의 서로 다른 기준 전압에 대한 감지 동작의 결과를 특징짓는 100개의 서로 다른 64 비트의 값을 제공한다.

압축 모드에서, 압축 회로(170)는 일련의 결과(예를 들면, 100개의 64비트 신호(GIO)값 등)를 수신하고, 각 비트 라인 또는 감지 증폭기에 대한 1개의 작은 다중 비트값(예를 들면, 7비트 등)을 생성한다. 좀 더 아래에 설명된 예시적인 실시예에서, 압축 모드에서의 압축 회로(170)는 데이터의 양이 몇 배 이상으로 감소될 수 있게 하고, 또한 비트 라인 측정을 위해서 필요한 정보를 제공한다. 또한, 압축 회로(170)는 정규 판독 동작 도중에 사용되고, 비트 라인 전압 또는 감지 증폭기 오프셋을 측정할 때 감지 증폭기(130)로부터의 비교 결과를 직접적으로 출력하는데 사용될 수도 있는 통과 모드(pass-through mode)를 갖는다. 통과 모드에서, 감지 증폭기(130)로부터의 데이터 신호는 압축 회로(170)를 통해서 I/O 회로(180)로 직접적으로 통과한다.

도 2는 압축 회로(170)의 일 실시예에 대한 블록도이다. 압축 회로(170)에 대해 설명된 실시예는 카운터(210), 한 세트의 레지스터(220) 및 출력 멀티플렉서(output multiplexers)(230, 240)를 포함한다. 측정을 위해서 FeRAM 셀의 세트나 감지 증폭기가 선택될 때, 카운터(210)는 재설정(reset)된다. 동시에, 기준 전압 발생기(140)로부터의 기준 전압(REF)은 자체의 초기 전압 레벨로 설정된다. 각 타임 카운터(time counter)(210)는 카운트 신호(CNT)를 변화(예를 들면, 증가 또는 감소 등)시키고, 기준 전압 발생기(140)는 기준 전압의 레벨을 변화시키며, 감지 증폭기(130)는 결과 신호(GIO)를 생성하여 64비트의 새로운 비교 결과를 제공한다. 그러므로 카운트 신호(CNT)의 값은 기준 신호(REF)의 변화와 동조되고, 현재의 비교 결과에 대응되는 기준 전압 레벨을 나타낸다.

비트 라인 전압의 동시 측정(simultaneous measurements) 도중에, 결과 신호(GIO)의 각 비트는 서로 다른 비트 라인에 대응되고, 비트 값은 현재 대응되는 비트 라인 신호(BL)의 전압이 기준 신호(REF)의 전압보다 더 큰지 여부를 나타낸다. 감지 증폭기 오프셋 측정 도중에, 결과 신호(GIO)의 각 비트는 기준 신호(REF)가 대응되는 감지 증폭기를 제동(trip)시키는 데 필요한 전압 오프셋보다 더 작은지 여부를 나타낸다.

예시적인 실시예에서, 레지스터(220)는 결과 신호(GIO)[63:0]의 개개의 비트에 대응되는 220-63 내지 220-0의 64개의 레지스터로 이루어진 하나의 세트를 포함한다. 각 레지스터(220)는 데이터 입력 신호로서 카운트 신호(CNT)[6:0]를 수신한다. 결과 신호(GIO)[63:0]의 비트는 개별적인 레지스터(220-63 내지 220-0)에 대한 인에이블 신호로서 작용한다. 예를 들면, "1"값의 비트(신호(REF)의 전압이 신호(BL)의 전압보다 더 큰 것을 나타냄)는 대응되는 레지스터(220)를 인에이블시켜 새로운 카운트 값을 래치(latch)하고, "0"값의 비트(신호(BL)의 전압이 신호(REF)의 전압보다 더 큰 것을 나타냄)는 대응되는 레지스터 내의 카운트 값의 변화를 디스에이블시킨다. 이와 다르게, 각 레지스터(220)는 대응되는 결과 신호(GIO) 값의전이 등과 같이 서로 다른 조건에 응답하여 인에이블될 수도 있다.

도 2에 도시된 본 발명의 실시예에서, 일련의 비교를 완료한 후에 레지스터(220) 내에 유지된 카운트 값은, 기준 신호(REF)의 전압이 비트 라인 신호(BL)의 전압보다 더 크다는 것을 결과 신호(GIO)가 나타내는 최종 비교에 대응되는 카운트 값과 같을 것이다. 따라서, 비트 라인 전압 측정에 있어서 저장된 값은 메모리 셀로부터 판독된 대략적인 비트 라인 전압을 나타내고, 감지 증폭기 오프셋 측정에 있어서 저장된 값은 감지 증폭기를 제동하는 데 필요한 오프셋 전압을 나타낸다. 그러므로, 압축 회로(170)는 테스트와 연관된 100개의 비트를 7개의 비트로 감소시킨다.

다른 정보도 감지 증폭기(130)로부터의 비트 스트림으로부터 이와 유사하게 구할 수 있다. 예를 들면, 레지스터의 제 2 세트는 결과 신호(GIO)[63:0]의 각 비트가 처음 제로(zero)가 된 때에만 접속되어 카운트 값을 래치한다. 레지스터의 제 2 세트 내에 있는 레지스터의 카운트는 대략적으로 측정된 전압의 다른 표시를 기록할 수 있다. 비트 라인과 연관된 100비트의 결과 스트림이 소정 시점까지 모든 "1"들을 포함하도록(상기 시점 이후 결과 스트림이 모든 "0"들을 포함하게 됨) 완전한 전이가 발생되면, 제 2 레지스터 세트 내의 카운트는 제 1 레지스터 세트 내의 대응되는 카운트보다 더 클 것이다. 그러나, 100비트의 데이터 스트림 내의 비트값이 감지 증폭기(130) 또는 FeRAM의 다른 구성 요소에서의 성능 변화에 대한 표시를 번갈아 나타내는 것이라면, 제 2 레지스터 세트 내의 카운트는 제 1 레지스터 세트 내의 카운트보다 더 작을 것이고, 2개의 카운트 사이의 차이로 변동의 크기가 제시될 것이다.

도 2에 도시된 압축 회로(170)의 실시예에 있는 출력 멀티플렉서(230, 240)는 출력을 위한 데이터 신호를 선택한다. 압축 회로(170)의 통과 모드에서, 멀티플렉서(240)는 직접적인 출력을 위해서 신호(GIO)[63:0]의 일부 또는 전부를 선택한다. 예를 들어, 집적 회로(100)가 32비트의 입력/출력 데이터 경로 및 64비트의 내부 데이터 버스를 가지고 있다면, 멀티플렉서(240)는 신호(GIO)[63:0] 중 32비트를 선택한다. 압축 모드에서, 멀티플렉서(240)는 멀티플렉서(230)로부터의 신호를 선택하고 출력한다.

일련의 비교 동작의 종료 시에, 각 레지스터(220)는 측정된 전압을 나타내는 7비트 값을 저장한다. 멀티플렉서(230)는 레지스터(220)의 서브셋(subset)에서 출력 신호를 선택한다. 예를 들면, 4개의 레지스터(220)로 이루어진 그룹으로부터의 4개의 7비트 측정값은 32비트 데이터 경로를 통해서 출력될 수 있다. 따라서, 압축 회로(170)의 예시적인 실시예에서 64개의 FeRAM 셀에 대한 비트 라인 측정은, 200개의 출력 주기 대신에, 멀티플렉서(230, 240)를 통과한 16개의 출력 주기를 필요로 하는데, 이는 결과 신호(GIO) 값을 출력하기 위해서 필요한 것이다.

도 1의 집적 회로(100)는 비트 라인 측정 및 압축 회로(170)로부터의 오프셋 데이터를 내부적으로 출력하거나 사용할 수 있다. 예를 들면, 조정 회로(190)는 결함 검출 또는 작동 파라미터의 설정을 위한 압축된 비트 라인 전압 측정을 수신하고 사용할 수 있다.

일 실시예에서, 조정 회로(190)는 압축 회로(170)가 생성하는 압축된 비트라인 측정을 저장하는 제 1 및 제 2 레지스터를 포함한다. 제 1 레지스터는, 판독 도중에 플립되지 않는 강유전성 캐패시터의 분극에 대응되는 데이터 값(예를 들면, "0" 등)을 저장하는 FeRAM 셀에서 판독된 최고 측정 비트 라인 전압(highest measured bit line voltage)을 기록한다. 제 2 레지스터는, 판독 도중에 플립되는 강유전성 캐패시터의 분극에 대응되는 데이터 값(예를 들면, "1" 등)을 저장하는 FeRAM 셀에서 판독된 최저 비트 라인 전하 또는 전압을 기록한다. 판독 도중에 플립되지 않는 강유전성 캐패시터의 판독과 연관된 최고 비트 라인 전압이 판독 도중에 플립되는 강유전성 캐패시터와 연관된 최저 비트 라인 전압보다 더 크거나 매우 근접하다면, 파라미터 조정 회로(190)는 결함을 검출할 수 있다. 기록된 값 사이의 격차가 수용가능하다면, 조정 회로(190)는 판독 동작을 위한 기준 전압이 2개의 레지스터에서의 값 사이에 있도록 선택할 수 있다.

앞의 단락은 단지 조정 회로(190)의 예시적인 기능을 제공한 것에 불과하다. 조정 회로(190)는 전하 분포 또는 비트 라인 전압 측정의 더 복잡한 분석을 수행할 수 있다. 예를 들면, 에러 검출 및 기준 전압 설정은 각 FeRAM 어레이 세그먼트(120)에 대해서 별도로 수행될 수 있고, 에러 검출 및 파라미터 설정에 사용되는 전하 분포의 특성화는 서로 다른 데이터 값에 대한 최대 및 최소 비트 라인 전압뿐만 아니라 그 이외의 것도 이용할 수 있다.

위에서 설명된 비트 라인 전하 분포 데이터의 압축은 여러 가지의 상이한 감지 기술, 감지 증폭기 타입, FeRAM 구조를 가지고 이용될 수 있다. 도 3은 압축에 적합한 전하 분포 측정을 구현할 수 있는 FeRAM(300)의 일부분을 도시한다.FeRAM(300)은 1개의 FeRAM 어레이 세그먼트(120), 감지 증폭기(130), 기준 전압 발생기(140), 전역 출력 드라이버(150), 프리차징 회로(160) 및 라이트-백 회로(write-back circuits)(170)를 포함한다.

FeRAM 어레이 세그먼트(120)는 행 및 열로 편성되는 종래의 FeRAM 셀(310)의 어레이이다. 각 FeRAM 셀(310)은 알려진 기법을 사용하여 제조될 수 있는 강유전성 캐패시터(312) 및 선택 트랜지스터(314)를 포함한다. 비트 라인(322)은 FeRAM 어레이 구역(FeRAM array section)(120)의 개별적인 열에 있는 FeRAM 셀(310)의 선택 트랜지스터(314)의 드레인(drain)을 접속시킨다. 워드 라인(324)은 FeRAM 어레이 구역(120)의 개별적인 열에 있는 선택 트랜지스터(314)의 게이트(gates)를 접속시키고, 행 디코더 및 드라이버 회로(도시하지 않음)는 기록, 판독 및 측정 동작 도중에 워드 라인(324) 상의 전압(WL0 내지 WLn)을 제어한다. FeRAM 어레이 구역(120)은 국부 및 전역 디코딩 회로(도시하지 않음)를 가지고, 데이터 입력 및 출력을 위해 국부 어레이를 접속시키는 전역 입력/출력 라인을 포함하는 데이터 경로를 갖는 메모리 구조 내의 수 개의 국부 어레이 세그먼트 중의 1개일 수 있다.

도 3의 실시예에서, 각 감지 증폭기(130)는 대응되는 비트 라인(322)에 접속되는 비교기 타입 감지 증폭기(comparator-type sense amplifier)이다. 이와 다르게, 감지 증폭기(130)는 감지 동작 도중에 비트 라인 전압을 변화시키는 타입일 수 있는데, 어느 경우에나, 비트 라인 전압은 기준 전압 신호가 변화될 때마다 재설정(예를 들면, FeRAM 셀로부터의 재판독(re-read) 등)되어야 한다. 또한, 각 감지 증폭기(130)는 FeRAM 셀로부터 비트 라인(322)으로 판독되는 비트 라인 전하의 판독 동작 또는 측정을 위해서, 다수의 비트 라인(322) 중의 하나를 감지 증폭기(130)에 선택적으로 접속시키는 국부 열 디코딩 회로(local column decoding circuitry)에 접속될 수 있다.

도 3은 p채널 트랜지스터(MP1, MP2, MP3, MP4, MP5) 및 n채널 트랜지스터(MN1, MN2, MN3, MN4)를 포함하는 비교기 타입 감지 증폭기(130)의 구현을 추가적으로 도시한다. 트랜지스터(MP1)는 감지 인에이블 신호(sense enable signal : SEB)에 응답하여 감지 증폭기(130)를 활성화 및 비활성화시키는 역할을 하며, 공급 전압(VDD)과 트랜지스터(MP2, MP3) 사이에 위치된다. 트랜지스터(MP2, MP4, MN1)는 트랜지스터(MP)와 접지(ground) 사이에 직렬로 접속되고, 트랜지스터(MP3, MP5, MN2)는 이와 유사하게 트랜지스터(MP1)와 접지 사이에 직렬로 접속된다. 트랜지스터(MN3, MN4)는 제각기 트랜지스터(MN1, MN2)와 병렬로 접속되고, 비교 동작을 대비하여 각각의 노드(N1, N2)를 접지시켜 감지 인에이블 신호(SEB)에 응답한다.

트랜지스터(MP2, MP3)의 게이트는 제각기 대응되는 비트 라인(322) 및 기준 전압 발생기(140)로부터 각각 입력 신호(BL, REF)를 수신한다. 신호(BL)는 비트 라인 전압이고, 비트 라인 전압 측정에 있어서, 신호(BL)는 FeRAM 셀(310)로부터 감지 증폭기(130)에 접속된 비트 라인(322)으로 판독되는 전하에 의존한다. 신호(REF)는 기준 신호 발생기(140)에 의해서 설정되고 변경되는 전압을 갖는 기준 신호이다. 기준 전압 발생기(140)는 신호(REF)에 대한 일련의 서로 다른 전압 레벨을 생성할 수 있는 임의의 회로일 수 있다. 이와 다르게, 신호(REF)는 다수(예를 들면, 100 등)의 서로 다른 기준 전압 레벨을 생성할 수 있는 온 칩 기준 전압 발생기에 대한 필요성을 회피하기 위한 외부 회로로부터의 입력일 수 있다.

비트 라인 신호(BL) 및 기준 신호(REF) 사이의 전압 차이는 트랜지스터(MP2) 또는 트랜지스터(MP3) 중에서 어느 것이 더 도전성인지 판정하고, 이는 감지 증폭기(130)가 활성화 될 때, 트랜지스터(MP2, MP4) 사이에 있는 노드(N1)의 전압 또는 트랜지스터(MP3, MP5) 사이에 있는 노드(N2)의 전압 중에서 어느 것이 더 빠르게 상승하는지 여부에도 영향을 준다. 트랜지스터(MP4, MP5)가 감지 동작 도중에서 최초에 온(ON)이 되는 것에 의해서, 트랜지스터(MP4, MN3) 사이에 있는 노드로부터의 출력 신호(NB) 및 트랜지스터(MP5, MN4) 사이에 있는 노드로부터의 출력 신호(NT)는 제각기 노드(N1, N2)에서의 전압의 상승에 의존하는 속도로 초기에 상승된다. 트랜지스터(MP4, MP5, MN1, MN2)의 게이트가 교차 결합(cross-coupled)되는 것에 의해서, 트랜지스터(MP4, MP5, MN1, MN2)는 출력 신호(NB) 및 출력 신호(NT) 사이에서 증대된 전압 차이를 증폭시킨다. 결과적으로, 감지 동작이 완료되었을 때, 출력 신호(NT)는 출력 신호(NB)에 대해 상보적(complementary)이다.

출력 신호(150)는 감지 증폭기(130)로부터 출력 신호(NT)를 수신하고, 전역 I/O 버스(165)의 라인으로 결과 신호의 출력을 제어한다. 좀 더 아래에서 설명된 바와 같이, 프리차징 회로(160)는 각 감지 동작 이전에, 또는 비트 라인 전압을 측정하는 일련의 감지 동작 바로 전에, 전역 I/O 버스(165)의 라인을 하이(high)(예를 들면, 공급 전압(VDD)까지)로 충전시킨다. 신호(NT)가 비트 라인 신호(BL)가 기준 신호(REF) 전압보다 더 큰 전압을 가진다는 것을 나타내면, 출력드라이버(150)는 출력 인에이블 신호(SOE)에 응답하여 프리차징된 신호(GIO)를 풀-다운한다. 전역 I/O 버스(165)가 각 감지 동작 바로 전에 프리차징되면, 신호(GIO)는 순차적으로 비트 라인 신호(BL)를 기준 신호(REF)의 일련의 전압 레벨과 비교한 결과를 나타내는 일련의 이진값을 나타낸다. 전역 I/O 버스가 비트 라인 전압을 측정하는 일련의 감지 동작 이전에만 프리차징된다면, 결과 신호(GIO)의 각 비트는, 신호(NT)가 하이가 되고, 출력 회로(150)가 결과 신호(GIO)의 그 비트를 풀-다운하는 지점에서, 대응되는 비트 라인 전압이 전압(REF)보다 더 크다는 것이 감지 동작에서 나타날 때까지 하이로 유지될 것이다.

FeRAM 셀 내의 데이터가 비트 라인 전압 측정 후에 재저장될 필요가 없다면, 비트 라인 전압 측정을 위해서 라이트-백 회로(370)가 필요하지는 않다. 감지 동작 이후에, 라이트-백 회로(370)는 상보적 감지 증폭기 출력 신호(NB)를 수신하고, 인에이블되면, FeRAM 셀로부터 판독된 데이터 값을 FeRAM 셀에 기록하기에 적절한 레벨로 비트 라인(322)을 구동시킨다. 도 3에서, 라이트-백 회로(370)는 상보적인 라이트-백 신호(WB, WBB)에 응답하여 비트 라인(322)을 구동시키는 3상 인버터(tri-state inverter)이다. 분포 측정에 있어서, 데이터가 오로지 분포 측정만을 위해서 FeRAM 셀 내에 저장된다면, 라이트-백을 스킵할 수 있다. 이와 다르게, 비트 라인 전압을 기준 신호(REF)의 각 전압 레벨과 비교한 후에, 라이트-백을 수행할 수 있다.

도 4a는 도 2 및 도 3의 회로를 이용하여 특정한 FeRAM 셀을 판독하여 생성된 비트 라인 전압을 판정하는, 측정 도중에 선택된 신호에 대한 타이밍도(timingdiagrams)를 도시한다. 측정을 위해서, 기준 신호(REF)는 비트 라인 상에서 상이한 전하에 대응되는 일련의 전압 레벨을 통해서 단계별로 진행한다. 일반적으로, 기준 전압의 범위는 FeRAM 셀의 특성에 의존하는데, 특히 FeRAM 셀에서 판독될 수 있는 비트 라인 전압의 기대되는 범위에 의존한다. 예시적인 실시예에서, 기준 신호(REF)는 대략 5mV간격으로 이루어진 100개의 단계로 0.5V에서 0V의 범위를 갖는다. 도 4a는 기준 신호(REF)가 전압 범위의 상위 한계에서 개시되어 한 단계씩 하강하는 예를 도시하였으나, 기준 신호(REF)는 하위 전압 한계에서부터 단계별로 증가하도록 하거나 임의의 원하는 패턴으로 바꿀 수도 있다.

비트 라인 전압(BL)은 FeRAM 셀(310)로부터 비트 라인(322)으로 판독되며, 비교기 타입의 감지 증폭기로 감지를 수행한다면, 측정되는 동안 일정하게 유지된다.

감지 인에이블 신호(SEB)는 기준 신호(REF)의 서로 다른 전압 레벨에 대응되는 일련의 구간(interval)에서 (로우(low)로) 활성화된다. 신호(SEB)가 활성화되면, 측정되는 비트 라인(322)에 접속된 감지 증폭기(130)는 신호(BL)와 신호(REF)를 비교한다. 신호(BL) 또는 신호(REF) 중에서 어느 것이 더 높은 전압 상태에 있는지에 따라서, 노드 전압(NB) 또는 노드 전압(NT)은 공급 전압(VDD)까지 상승되고, 다른 노드 전압(NT) 또는 노드 전압(NB)은 감지 주기 후에 OV로 되돌아간다. 비교기 타입 감지 증폭기는 또 다른 감지 동작을 개시하기 전에 FeRAM 셀로부터 판독하기 위해 대기할 필요가 없기 때문에, 신호(SEB)의 주기는 감지 시간과 대략 같게하거나 감지 증폭기(130)의 전형적인 구현에서의 대략 5ns로 할 수도 있다.

감지 동작의 결과 신호(GIO)를 생성하는 단계는 전역 출력 라인을 프리차징하여 공급 전압(VDD)을 공급하는 단계와 그에 따라 신호(NT)의 사용이 가능하게 되어 출력 드라이버(150) 내에 있는 풀-다운 장치를 제어하는 단계를 포함한다. 도 4a의 타이밍도에 있어서, 프리차징 신호(PCB)는 각 감지 동작에 대해서 (로우로) 활성화되고, 풀-업 장치(160)가 전역 I/O 라인을 공급 전압(VDD)으로 이끌게 한다. 프리차징 신호(PCB)가 비활성화될 때, 또한 감지 인에이블 신호(SEB)가 활성화된 다음에 전형적으로 대략 1 내지 2ns 정도의 짧은 지연이 있은 후에, 감지 출력 인에이블(SOE) 신호는 (하이로) 활성화된다. 지연은 노드 전압(NT, NB)을 신호(BL, REF)의 비교 결과를 나타내는 레벨에 고정시키기에 충분하다. 결과적으로, 출력 회로(150)는 비트 라인 전압(BL)이 기준 전압(REF)보다 더 크다는 것을 나타내는 프리차징 레벨(VDD)에서 결과 신호(GIO)를 제공하거나 비트 라인 전압(BL)이 기준 전압(REF)보다 더 작다는 것을 나타내는 결과 신호(GIO)를 풀-다운한다.

감지 출력 신호(SOE)가 활성화되는 일련의 간격 도중에는, 결과 신호(GIO)가 전압 비교의 결과를 나타내는 일련의 이진값을 나타낸다. 기준 신호(REF)의 100개의 서로 다른 전압 레벨에 의한 결과로, 결과 신호(GIO)는 상이한 비교 결과를 나타내는 100비트의 데이터를 연속적으로 제공한다. 기준 신호(REF)가 일관적으로 단계적 하강(step down)(또는 단계적 상승(step up))하는 경우에 있어서, 기준 신호(REF)가 비트 라인 신호(BL)의 전압 이하로 떨어질 때까지 FeRAM의 이상적인 작동은 1개의 이진값(예를 들면, "1")을 갖는 비트 라인 신호(BL)와 연관된 결과값의 스트림을 제공할 것이다. 그에 따라, 비트 스트림(bit stream)은 다른 이진값(예를 들면, "0")을 가질 것으로 기대된다. 이상적인 결과의 스트림은, 정보의 손실 없이 결과 신호(GIO)가 "1"에서 "0"으로 전이되는 시기를 나타내는 압축된 값으로 나타낼 수 있다.

도 2의 실시예에서 압축 회로(170)는 결과 신호(GIO)에 대응되는 레지스터(220) 내에 카운트 값(CNT)을 래칭(latching)시킬 수 있도록 접속된다. 도 4a의 타이밍도에서, 카운트 값(CNT)은 감소되어 기준 신호(REF)의 감소와 부합되고, 결과 신호(GIO)가 "1" 값을 가지면, 레지스터(220)로부터의 데이터 신호(Q)는 카운트 값(CNT)이 변화될 때마다 변한다. 결과 신호(GIO)가 "0" 값을 가진다면, 레지스터(220)로부터의 측정값(Q)은 변화되지 않은 채로 유지된다. 결과 신호(GIO)로 나타낸 비트 스트림 내에서의 단일 전이를 갖는 이상적인 비트 스트림에 대한 측정값(Q)은 비트 스트림 내의 전이에서의 기준 전압을 나타낸다.

FeRAM 내의 노이즈 또는 다른 변동은, 신호(REF, BL)가 대략 동일한 전압을 가질 때, 결과 신호(GIO)의 이진값이 교차적으로 나타나도록 할 수 있다. 도 4a의 타이밍도는 감지 동작(410, 420)이 불일치한 값을 제공하는 경우에 대해서 도시한다. 비트 라인 전압(BL) 및 기준 전압(REF)이 대략 동일한 경우에, 감지 동작(410)은 비트 라인 전압(BL)이 기준 전압(REF)보다 더 크다는 것을 나타내는 결과 값 "1"을 제공하지만, 기준 전압(REF)이 한 단계 감소된 후, 감지 동작(420)은 비트 라인 전압(BL)이 기준 전압(REF)보다 더 작다는 것을 나타내는 결과 값 "0"을 제공한다. 전압 차이가 작을 경우에, 이러한 불일치성은 감지 증폭기(130) 또는 FeRAM 내의 다른 회로의 성능 변화로부터 기인할 수 있다.

비교 결과를 나타내는 비트 스트림의 끝부분에서, 감지되는 비트 라인에 대응되는 레지스터 내의 측정 값(Q)은 인에이블 레지스터(220)의 최종 결과 신호(GIO)를 나타내는 값을 갖는다. 도 4a에서, 감지 동작(420)은 "1" 값을 갖는 결과 신호(GIO)를 제공하는 최종 동작이고, 측정 값(Q)은 비트 라인 측정의 종료 시에 95 값을 갖는다. 단일 값(Q)으로는 감지 동작(410, 420) 사이에서 성능의 변화 또는 감지의 불일치성이 발생했는지를 나타낼 수 없다.

본 발명의 특징에 따르면, 압축 회로를 갖는 FeRAM은 단순히 전역 I/O 버스에 대한 교차적인 프리차징 방식을 이용하는 것에 의해서 감지 성능에서의 변화를 관찰할 수 있다. 도 4b의 타이밍도는 비트 라인 전압의 측정 중에 도 2 및 도 3의 FeRAM 회로 내의 선택된 신호에 대한 교차적인 타이밍을 도시한다. 도 4b에서, 기준 신호(REF), 비트 라인 신호(BL), 감지 인에이블 신호(SEB), 감지 증폭기 출력 노드 신호(NB, NT) 및 감지 증폭기 출력 인에이블 신호(SOE)는 동일한 방식으로 생성되고, 도 4a를 참조하여 설명한 것과 동일한 타이밍을 갖는다. 그러나, 도 4b는 이와 다른 프리차징 타이밍으로 도시하였다.

도 4b에서, 프리차징 인에이블 신호(PCB)는 비트 라인 전압을 측정하는 일련의 비교 동작 전체에 대해서 1회만 로우로 활성화된다. 그에 따라, 결과 신호(GIO)는 공급 전압(VDD)으로 프리차징되고, 감지 동작이 처음으로 기준 전압(REF)이 비트 라인 전압(BL)보다 크다는 것을 나타내는 결과를 생성할 때까지 "1" 값을 표시한다. 감지 동작이 출력 신호(NT)를 (하이로) 활성화시키면, 출력 드라이버(150)(도 3)는 프리차징된 결과 신호(GIO)를 풀-다운시키고, 결과 신호는"0"값을 표시한다. 도 4b에서는 어떤 프리차징 동작도 신호(GIO)를 프리차징된 값으로 재저장하지 않았기 때문에, 결과 신호(GIO)는 후속적인 감지 동작의 결과에 관계없이 "0" 값을 계속적으로 나타낸다.

결과 신호(GIO)에 대응되는 레지스터(220)는 결과 신호(GIO)가 "0" 값을 표시할 때까지 카운트 값(CNT)이 변할 때마다 측정값(Q)을 변화시킨다. 결과 신호(GIO)는 풀-다운된 뒤에도 "0" 값을 유지하기 때문에, 비트 라인 전압 측정의 종료 시의 측정값(Q)은, 기준 전압(REF)이 비트 라인 전압(BL)보다 더 크다는 것을 나타내는 제 1 감지 동작에 대응되는 카운트 값(CNT)과 같다. 감지 동작(410, 420)이 불일치한 것으로 도시된 예에 있어서, 측정값(Q)은 도 4a의 비트 전하 방식에 의해서 가졌던 값인 95와는 다르게, 도 4b의 비트 라인 프리차징 방식에 의하면 측정값(Q)은 97이 된다. 보다 일반적으로, 도 4b의 프리차징 방식을 이용하여 확인된 측정값(Q)은 감지 결과가 진동하고 불일치하게 되는 기준 전압 범위의 한 쪽 경계값을 제공하며, 도 4a의 프리차징 방식을 사용하여 확인된 측정값(Q)은 기준 전압 범위의 다른 쪽 경계값을 제공한다.

본 발명의 특징에 따르면, 비트 라인 전압을 첫 번째로 도 4a의 프리차징 방식으로 측정하고, 두 번째로 도 4b의 프리차징 방식으로 측정할 수 있다. 이 2개의 측정값의 차이는 감지 동작의 성능에서의 변동량을 나타낸다.

본 발명은 특정한 실시예를 참조하여 설명되었으나, 이 설명은 단지 본 발명의 적용예일 뿐이며, 한정적인 것으로 취급되어서는 안 된다. 특히, 위의 설명은 비트 라인 전압을 변화시키지 않으면서 비트 라인 전압을 기준 전압과 비교할 수있는 비교기 타입 감지 증폭기를 사용하는 예시적인 실시예에 중점을 두었으나, 비트 라인 전압을 변화시킬 수 있는 다른 타입의 감지 증폭기도 압축을 위한 이진 결과 스트림을 생성하는 데 이용될 수 있다. 개시된 실시예에 대한 다양한 다른 적용 및 특성의 조합은 아래의 청구항에 의해 규정된 바와 같은 본 발명의 범주 내에 있다.

본 발명에 따르면, 전하 분포 측정에 대한 데이터 흐름 및 프로세싱 부담을 줄일 수 있는 구조 및 방법이 제공된다.

Claims (10)

1. 메모리 셀(130)을 포함하는 집적 회로(100)를 테스트하는 방법에 있어서,

   (a) 메모리 셀(310) 중 하나에서 비트 라인(322)으로 신호(BL)를 판독하는 단계와,

   (b) 기준 라인을 일련의 전압으로부터의 제 1/다음 전압에 바이어싱하는 단계와,

   (c) 상기 기준 라인 상의 상기 제 1/다음 전압이 상기 비트 라인 상의 전압보다 높은 지 여부를 나타내는 결과 신호(GIO)를 생성하는 단계와,

   (d) 상기 일련의 상기 전압에 각각에 대해 단계(b) 및 단계(c)를 반복하여 상기 결과 신호(GIO)의 일련의 값을 생성하는 단계와,

   (e) 온 칩 회로(170)를 사용하여 상기 일련의 값을 압축하여 압축된 측정 값을 생성하는 단계

   를 포함하는 테스팅 방법.
2. 제 1 항에 있어서,

   상기 일련의 결과 신호를 압축하는 단계는,

   상기 기준 라인이 상기 일련의 전압으로부터의 상기 제 1/다음 전압에 바이어싱될 때마다 인덱스 값(CNT)을 변경하는 단계와,

   입력 데이터 값으로서 상기 인덱스 값(CNT)을 갖는 메모리(220)의 인에이블 신호로서 상기 결과 신호(GIO)를 적용하는 단계와,

   상기 결과 신호(GIO)가 상기 메모리(220)를 인에이블하는 경우 상기 메모리(220)에 상기 인덱스 값(CNT)을 저장하는 단계- 상기 결과 신호(GIO)의 최종 값 이후에 상기 메모리(220)에 저장된 값(Q)은 상기 압축된 측정 결과임 -

   를 포함하는 테스팅 방법.
3. 제 1 항 또는 제 2 항 중 어느 한 항에 있어서,

   상기 결과 신호(GIO)를 생성하는 단계는 상기 비트 라인(322) 및 상기 기준 라인에 연결된 비교기 타입 감지 증폭기를 동작시키는 단계를 포함하는

   테스팅 방법.
4. 제 1, 2 또는 제 3 항 중 어느 한 항에 있어서,

   상기 집적 회로(100)에 상기 압축된 측정 값을 사용하는 단계를 더 포함하는

   테스팅 방법.
5. 제 1, 2, 3 또는 제 4 항 중 어느 한 항에 있어서,

   상기 메모리 셀은 FeRAM 셀이고, 상기 방법은

   상기 FeRAM 셀 각각에 대해 단계(a) 내지 단계(e)를 반복하는 단계와,

   단계(e)의 반복 동안 생성된 상기 압축된 측정 값으로부터 비트 라인 전압 분포를 결정하는 단계

   를 포함하는 테스팅 방법.
6. 메모리 셀(310)의 각 열에 결합된 비트 라인(322)을 포함하는 상기 메모리 셀(310)의 어레이와,

   테스트 모드에서 동작가능하여 순차적으로 일련의 전압을 갖는 기준 신호(REF)를 생성하는 기준 전압 발생기(140)와,

   상기 비트 라인(322) 및 상기 기준 전압 발생기(140)에 연결된 감지 증폭기(130)와,

   상기 감지 증폭기(130)의 감지 동작의 결과를 나타내는 결과 신호(GIO)를 수신하도록 결합된 온 칩 압축 회로(170)- 상기 온 칩 압축 회로(170)는 상기 결과 신호(GIO)의 일련을 값을 압축하여 압축 값을 생성함 -

   를 포함하는 집적 회로.
7. 제 6 항에 있어서,

   상기 온 칩 압축 회로는,

   상기 기준 전압 발생기(140)가 상기 감지 증폭기(130)에 공급하는 기준 전압에 대응하도록 카운트 값(CNT)을 변경하는 카운터(210)와,

   상기 감지 증폭기(130) 중 대응하는 감지 증폭기가 비트 라인 전압(BL)을 상기 기준 신호(REF)에 비교하는 감지 동작 동안의 결과를 나타내는 상기 결과 신호 중 대응하는 결과 신호와 상기 카운트 값(CNT)을 수신하도록 결합된 저장 소자(220)를 포함하되,

   제 1 값을 갖는 상기 대응 결과 신호(GIO)에 응답하여, 상기 저장 소자(220)는 저장된 값(Q)을 상기 카운트 값(CNT)과 동일하도록 설정하고,

   제 2 값을 갖는 상기 대응 결과 신호(GIO)에 응답하여, 상기 저장 소자(220)는 상기 저장된 값을 변경하지 않고 그대로 두는

   집적 회로.
8. 제 6 항 또는 제 7 항의 어느 한 항에 있어서,

   상기 집적 회로(100)로부터 상기 압축된 값을 출력하는 출력 회로를 더 포함하는

   집적 회로.
9. 제 6, 7 또는 제 8 항의 어느 한 항에 있어서,

   상기 집적 회로에 대한 동작 파라메터를 선택하는 데 상기 압축된 값을 사용하는 조정 회로를 더 포함하는

   집적 회로.
10. 제 6, 7, 8 또는 제 9 항의 어느 한 항에 있어서,

    상기 메모리 셀(310)은 FeRAM 셀인

    집적 회로.