JP2010135032A - 半導体記憶装置及びセルフリフレッシュテスト方法 - Google Patents

半導体記憶装置及びセルフリフレッシュテスト方法 Download PDF

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Abstract

【課題】ＳＲの動作で発生するノイズを加速しながら、メモリセルのデータ保持不良を確実に検出すること。
【解決手段】本発明の一態様に係る半導体記憶装置１は、複数のメモリセルを有するメモリセルアレイＨ４０と、メモリセルのセルフリフレッシュの周期を決定するＳＲタイマー回路Ｈ８０と、セルフリフレッシュの対象となるメモリセルの内部アドレス信号を生成するリフレッシュカウンタＨ２０と、セルフリフレッシュの１周期間に、連続してリフレッシュ動作を実行するためのパルス活性信号を出力する回路とを備えるものである。
【選択図】図１

Description

本発明は、セルフリフレッシュ機能を有する半導体記憶装置に関し、特に半導体記憶装置のセルフリフレッシュ制御回路およびセルフリフレッシュテスト方法に関する。
近年、シンクロナスＤＲＡＭ（Synchronous Dynamic Random Access Memory、以下ＳＤＲＡＭと称する）や擬似ＳＲＡＭ（Static Random Access Memory）などの半導体記憶装置（又はデバイスと称する）は、携帯電話に代表されるバッテリー使用のシステムの普及から、データ保持期間での低消費電力化の要求が強くなってきている。
ＳＤＲＡＭや擬似ＳＲＡＭなどでは、低消費電力を目的として、デバイス内部で自動的にリフレッシュするセルフリフレッシュ（Self Refresh、以下ＳＲと称する）動作を行っている。消費電力の点からみると、ＳＲタイマーの周期は長いほど有利である。しかし、ＳＲタイマーの周期が長くなればメモリセルのデータ保持時間に対して厳しくなり、メモリセルのデータ保持不良が発生する危険性が増してくるという関係がある。
そこで最近では、デバイスの低消費電力化と信頼性向上を両立させる目的から、メモリセルのデータ保持時間の長い低温や常温側ではＳＲタイマーの周期を長く、また、メモリセルのデータ保持時間の短い高温側ではＳＲタイマーの周期を短く制御する方法が主流となってきた。
さらに、ＳＤＲＡＭ、擬似ＳＲＡＭ、ｅＤＲＡＭ（Embedded DRAM）などに代表される半導体記憶装置、すなわちメモリは大容量化が進み、ＳＲの動作において、複数のワード線を同時活性化させることも行われている。このため、通常のアクセス動作時に発生するノイズよりもＳＲの動作で発生するノイズの方が動作に支障をきたす場合も出てきている。
以上の背景から、量産工程内でＳＲの動作で発生するノイズを加速しながら、ＳＲタイマー特性とメモリセルのデータ保持時間の相関をテストする方法の構築が必要とされている。
従来の半導体記憶装置について図１２、図１３、図１４を参照して詳細に説明する。図１２、図１３、図１４は、特許文献１に記載の半導体記憶装置について説明するための図である。特許文献１に記載の半導体記憶装置は、モードレジスタ（図示せず）を備えるＳＤＲＡＭ装置である。
ＳＤＲＡＭ装置は、ＪＥＤＥＣ規格に準拠しており、モードレジスタ設定コマンド（ＭＲＳコマンド）入力時にＡ７ピン（外部ピン）を"Ｈ"とすると共にＡ０ピン−Ａ６ピン及びＡ８ピン−Ａ１３ピンに所定の値を入力することにより、所定のテストモードに入ることができるように設計されている。
加えて、このＳＤＲＡＭ装置は、所定のテストモードに入ると、テストモードフラグがアサートされるように構成されている。この例においては、テストモードフラグのアサート／ネゲートがリフレッシュカウンタ制御に利用されている。なお、モードレジスタ及びテストモードについては、例えば特許文献２などに記載されている。
図１２は、特許文献１に記載の半導体記憶装置を示すブロック図である。図１２に示されるように、この半導体記憶装置は、カウンタ制御部１０、リフレッシュカウンタ２０、ロウデコーダ３０及びメモリセルアレイ４０を備えている。なお、図１２においては、主要な構成要素のみが描かれており、他は省略されている。
カウンタ制御部１０は、第１入力部と第２入力部とを備えており、第１入力部に入力されるリフレッシュコマンド信号１０１と第２入力部に入力されるテストモードフラグ１０２に基づいてカウンタ制御信号１０３を生成する。ここで、リフレッシュコマンド信号１０１は、リフレッシュ動作の実行をパルス形式で指示するものである。即ち、リフレッシュコマンド信号１０１上では、リフレッシュ動作の回数に応じてパルスが生じている。
詳しくは、カウンタ制御部１０は、テストモードフラグ１０２がネゲートされている間は、リフレッシュコマンド信号１０１をカウンタ制御信号１０３として出力し、テストモードフラグ１０２がアサートされている間は、カウンタ制御信号として固定値を出力する。即ち、テストモードフラグ１０２がネゲートされている間、カウンタ制御信号１０３上ではリフレッシュ動作の回数に応じてパルスが伝達されているが、テストモードフラグ１０２がアサートされると、リフレッシュ動作時であってもカウンタ制御信号１０３は変化しないこととなる。
リフレッシュカウンタ２０は、カウンタ制御信号１０３を受けて、カウンタ出力１０４を出力する。リフレッシュカウンタ２０は、既存のものと同じ構成を備えており、カウンタ制御信号１０３に含まれるパルスをカウントアップしてカウンタ出力１０４を生成する。なお、カウンタ出力１０４は、内部アドレスとも呼ばれる。
ロウデコーダ３０も、既存のものと同じ構成を備えており、カウンタ出力１０４をデコードして複数のロウアドレス１０５を生成し、ロウアドレスに対応する複数のワード線を活性化する。上記構成により、メモリセルアレイ４０に含まれるメモリセルのうち、複数のワード線にかかるメモリセルに対してリフレッシュが行われる。
ここで、ここで、リフレッシュカウンタ２０の生成するカウンタ出力１０４がどの内部アドレスを指しているかは種々の既知の技術を利用することにより知ることができる。一例としては、リフレッシュカウンタがリセット機能を有する場合において、リフレッシュカウンタのリセット機能を利用するものが挙げられる。
例えば、リフレッシュカウンタ２０をリセットした後、入力したリフレッシュコマンドの数を数えておけば、カウンタ出力１０４を直接的にモニタせずとも、リフレッシュカウンタ２０がどの値を出力しているのか知ることができる。ロウデコーダ３０がカウンタ出力１０４をどのようにデコードするかは既知であるので、内部アドレスが分かれば、実際に活性化されるワード線がどれなのか、即ち、ロウアドレス１０５も知ることができる。従って、ロウアドレス１０５に直接的な検査対象としたい特定のアドレスが含まれているか否かを知ることは容易に行える。
以上説明した特許文献１に記載の半導体記憶装置においては、カウンタ制御部１０を用いることにより、ロウアドレス１０５に直接的な検査対象としたい特定のアドレスが含まれた時点で、リフレッシュカウンタ２０のカウント機能を停止させることができ、リフレッシュカウンタ２０は、特定のアドレスに関連したカウンタ出力（内部アドレス）１０４を出力しつづけることとなる。従って、特定のアドレスをリフレッシュ対象としたリフレッシュ動作を繰り返すことができ、リフレッシュ動作の状態において不良解析を行うことができる。
図１３は、特許文献１に記載の半導体記憶装置のカウンタ制御部１０及びリフレッシュカウンタ２０の具体的な構成を示すものであり、図１４は、各部の信号変化を示すタイミングチャートである。
図１３に示されるように、カウンタ制御部１０は、インバータ１１及び２入力ＡＮＤゲート１２を備えている。ＡＮＤゲート１２の一方の入力部にはリフレッシュコマンド信号１０１が入力されており、他方の入力部にはインバータ１１を介してテストモードフラグ１０２が入力されている。
図１３の構成から明らかなように、テストモードフラグ１０２が"Ｌ"であるときは、ＡＮＤゲート１２はリフレッシュコマンド信号１０１の変化に応じて変化するカウンタ制御信号１０３を出力する。一方、テストモードフラグ１０２が"Ｈ"である間、ＡＮＤゲート１２は常に"Ｌ"を出力し続ける。
リフレッシュカウンタ２０は、入力側ＡＮＤゲート２１、フリップフロップ（Ｆ／Ｆ）２２及び出力側ＡＮＤゲート２３を１セットとし、ｎセット（ｎは自然数）縦続接続してなるものである。ここで、各フリップフロップ２２にはリセット端子（ＲＳＴ）が設けられており、リセット端子にはパワーアップ信号線２００が接続されている。上記構成により、半導体記憶装置に電源が供給されると、各フリップフロップ２２はリセットされ、カウンタ出力１０４は初期値（０）となる。
リフレッシュ動作時にロウデコーダ３０が選択すべきワード線のアドレスは、リフレッシュカウンタから出力された内部アドレスをデコードすることによって得られる。内部アドレスの桁数（バス幅）は、通常のライト・リードの動作時に外部端子から入力されるアドレスの桁数よりも少ないため、リフレッシュ動作時に内部アドレスによって同時に選択されるワード線本数は通常動作時よりも多くなる。
図１４を参照すると、Ｔ０〜Ｔ２の間は、テストモードフラグ１０２がネゲートされているため、リフレッシュコマンド信号１０１の変化に応じてカウンタ制御信号１０３にパルスが現れている。リフレッシュカウンタ２０は、カウンタ制御信号１０３上に現れたパルスの数をカウントしているので、カウンタ出力１０４はリフレッシュコマンド発行毎にインクリメントされている。
しかし、Ｔ３において、ＭＲＳコマンドが発行されると共にＡ７を"Ｈ"としＡ０−Ａ６及びＡ８−Ａ１３を所定の値にすることにより所定のテストモードに入ると、テストモードフラグ１０２がアサートされる。
Ｔ４以降のサイクルではリフレッシュコマンドが発行されてもカウンタ制御信号１０３上には信号変化は現れず、カウンタ制御信号１０３は固定値をとりつづける。即ち、リフレッシュコマンドはカウンタ制御部１０までしか到達せず、リフレッシュカウンタ２０には伝達されない。よって、リフレッシュカウンタ２０はカウント機能を停止し、直前のカウンタ出力１０４を出力し続ける。この例におけるテストモードフラグ１０２は、リフレッシュカウンタ２０のカウント動作の停止を示す停止信号である。
図１４に示された例では、所定のテストモードに入る直前のカウンタ出力１０４である"０００２"を所定のテストモードに入った後も、繰り返し出し続けている。即ち、"０００２"と関連付けられた複数のロウアドレスをリフレッシュ対象としたリフレッシュ動作がリフレッシュコマンドの発行により繰り返し行われる状態となっている。
このように、特許文献１においては特定のアドレスをリフレッシュ対象に含むようなリフレッシュ動作を繰り返し行うことができ、リフレッシュ動作の状態において不良解析を行うことができる。
図１５に、上記説明から読み取れられる従来のリフレッシュ不良解析フローチャートすなわち、従来のテスト方法のフローチャートを示す。まず、ステップＳ３０でリフレッシュコマンド入力し、注目するアドレスまでリフレッシュカウンタインクリメントを行う。次に、ステップＳ３１でテストモードを入力し、リフレッシュカウンタを停止し内部アドレスを固定する。
そして、ステップＳ３２でリフレッシュコマンドを入力することで、注目アドレスのみリフレッシュ動作が行われる。最後に、ステップＳ３３で不良再現を判定する。内部アドレスを可変する場合は、テストモードを解除してスタートに戻り一連の動作を行う。以上が従来のリフレッシュ動作における解析のテスト方法である。
この従来例は、外部入力であるリフレッシュコマンド信号１０１で動作可能なデバイスのテスト方法である。このため、内部のセルフリフレッシュタイマー（以下ＳＲタイマーと称する）の動作を含めたテストについては、あらかじめＳＲタイマーとメモリセルのデータ保持時間の温度特性を求め、そして各々の相関を検証し、ＳＲタイマーの標準値を設定した上で、リフレッシュコマンド制御を使用したメモリセルのデータ保持時間のテスト方法を構築する必要が生じる。
図１０に、ＳＲ時のＳＲタイマーとメモリセルのデータ保持時間の温度特性を示す。図１０に示すように、ＳＲ動作不良になりやすいデバイスは、複数ワード線を活性したＳＲ時のメモリセルのデータ保持時間の温度特性が、ＳＲタイマーの温度特性に接近することにより、動作マージンが無くなることが原因で期待動作に支障をきたす。
量産時には、製造バラつきなどにより上記温度特性は変動する。このため、デバイスのＳＲタイマーの温度特性とメモリセルのデータ保持時間の温度特性との相関が変動し、代替テスト検証時に設定したＳＲタイマーの標準値と違いが生じることになる。
このテストでは、複数のワード線活性によるノイズによりＳＲタイマーとメモリセルのデータ保持時間の温度特性の相関の崩れで、ＳＲ動作に支障をきたすデバイスに対し、本来意図したテストができないという問題がある。
また、特許文献３では、活性期間を短くしてビット線の電圧差を十分に増幅させず、メモリセルのデータ保持不良を加速させるショートリフレッシュ動作を行っている。しかしながら、従来のショートリフレッシュ動作では、ワード線やビット線の活性時間が短く、ビット線の電圧差も十分に増幅しない。このため、ＶＴ異常を含むプロセス異常を持つメモリセルに対して、隣接するワード線やビット線の干渉などの活性ノイズを十分に与えた検証をすることができない。すなわち、潜在するメモリセルのデータ保持不良に対して十分な検証ができない。
特開２００６−２６０６３０号公報 特開２００２−２３０９９６号公報 国際公開第０４／０２７７８０号パンフレット
従来のテストでは、ＳＲの動作で発生するノイズを加速しながら、メモリセルのデータ保持不良を確実に検出することができないという問題がある。
本発明の一態様に係る半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、前記メモリセルのセルフリフレッシュの周期を決定するＳＲタイマーと、前記セルフリフレッシュの対象となる前記メモリセルの内部アドレス信号を生成するリフレッシュカウンタと、前記セルフリフレッシュの１周期間に、連続してリフレッシュ動作を実行するためのパルス活性信号を出力する回路とを備えるものである。
本発明の他の態様に係る半導体記憶装置のテスト方法は、複数のメモリセルを有するメモリセルアレイのテスト方法であって、セルフリフレッシュの周期を決定し、前記セルフリフレッシュの対象となる前記メモリセルの内部アドレス信号を生成し、前記セルフリフレッシュの１周期間に、連続してリフレッシュ動作を実行する。
これにより、対象となるメモリセルのアドレスに対して、連続パルス活性を実現することができる。従って、ＳＲの動作で発生するノイズを加速しながら、メモリセルのデータ保持不良を確実に検出することができる。
本発明によれば、ＳＲの動作で発生するノイズを加速しながら、メモリセルのデータ保持不良を確実に検出することができる。
以下、本発明の実施の形態に係る半導体記憶装置について、図を用いて説明する。なお、各図において、同様な構成要素には同様の符号を付し、適宜説明を省略する。また、説明のため、各図において、適宜、実施の形態に係る半導体記憶装置の要部を拡大して示している。
実施の形態１．
本発明の実施の形態１に係るセルフリフレッシュ機能を有する半導体記憶装置について、図１を参照して説明する。図１は、本実施の形態に係る半導体記憶装置１の構成を示すブロック図である。本発明は、ＳＤＲＡＭ、擬似ＳＲＡＭ、ｅＤＲＡＭの分野に関するものである。半導体記憶装置１は、ＳＤＲＡＭや擬似ＳＲＡＭと同様に動作モードを設定する機能を有している。動作モードとは、通常のセルフリフレッシュを行うＳＲモードとメモリセルのテストを行うテストモードを含む。
半導体記憶装置１は、ロウデコーダＨ３０とメモリセルアレイＨ４０とＳＲ動作を実現するための構成を備える。本実施の形態においては、同一アドレスの連続パルス活性ができる連続パルス活性テスト回路Ｈ６０とリフレッシュカウンタテスト回路Ｈ１０を備えたことを特徴とする。
まず、図１を用いて、半導体記憶装置１の構成要素を説明する。図１に示すように、半導体記憶装置１は、リフレッシュカウンタテスト回路Ｈ１０、リフレッシュカウンタＨ２０、ロウ系制御回路Ｈ５０、連続パルス活性テスト回路Ｈ６０、ＳＲ活性制御回路Ｈ７０、ＳＲタイマー回路Ｈ８０を備えている。
ＳＲタイマー回路Ｈ８０は、メモリセルのセルフリフレッシュの周期を決定するものであり、ＳＲタイマー信号φｔを出力する。ＳＲタイマー回路Ｈ８０は、周囲温度による周期可変機能を搭載している。ＳＲ活性制御回路Ｈ７０は、ＳＲタイマー信号φｔとＳＲモード信号ＳＲＭとが入力され、ＳＲ制御信号ＲＡＳＡを出力する。連続パルス活性テスト回路Ｈ６０は、ＳＲ活性テスト１信号ＴＥＳＴ１、ＳＲ活性テスト２信号ＴＥＳＴ２、ＳＲ制御信号ＲＡＳＡが入力され、パルス活性信号ＲＡＳＡＡを出力する。
ロウ系制御回路Ｈ５０には、パルス活性信号ＲＡＳＡＡと、ＳＲモード信号ＳＲＭとが入力され、ロウ系制御信号ＲＡＳ１を出力する。リフレッシュカウンタテスト回路Ｈ１０は、パルス活性信号ＲＡＳＡＡ、ロウ系制御信号ＲＡＳ１、ＳＲ活性テスト１信号ＴＥＳＴ１、ＳＲ活性テスト２信号ＴＥＳＴ２とが入力され、リフレッシュカウンタ制御信号ＣＣを出力する。
リフレッシュカウンタＨ２０は、セルフリフレッシュの対象となるメモリセルの内部アドレス信号ＣＸｎを生成する。リフレッシュカウンタＨ２０は、２進カウンタ構成であり、リフレッシュカウンタ制御信号ＣＣが入力され、内部アドレス信号ＣＸｎを出力する。ロウデコーダＨ３０は、内部アドレス信号ＣＸｎが入力され、ロウアドレスＲＡＮを出力する。メモリセルアレイＨ４０には、ロウアドレスＲＡＮが入力される。
メモリセルアレイＨ４０は、メモリセルを行列状に配列した構成を有する。各メモリセルには、ワード線及びビット線が接続されている。ロウデコーダＨ３０は、内部アドレス信号ＣＸｎよりセルフリフレッシュ動作時のワード線を選択する。すなわち、ロウデコーダＨ３０は、メモリセルアレイＨ４０の行選択、つまり、ワード線の活性をロウアドレスＲＡＮにて制御する。
本実施の形態に係る半導体記憶装置１は、セルフリフレッシュの１周期間に、連続してリフレッシュ動作を実行するためのパルス活性信号を出力する回路を備える。図１に示す例では、このような回路として、連続パルス活性テスト回路Ｈ６０、リフレッシュカウンタテスト回路Ｈ１０が設けられている。
ここで、連続パルス活性テスト回路Ｈ６０、リフレッシュカウンタテスト回路Ｈ１０の詳細な構成について、図２、図３、図４を用いて説明する。図２は、本実施の形態に係る半導体記憶装置１に用いられる連続パルス活性テスト回路Ｈ６０の一例を示す回路図である。連続パルス活性テスト回路Ｈ６０は、連続してリフレッシュを実行するための前記パルス活性信号を生成する。図２に示すように、連続パルス活性テスト回路Ｈ６０は、活性テスト回路Ｈ６１、連続活性制御回路Ｈ６２を備える。
活性テスト回路Ｈ６１は、外部から入力される活性テスト信号から活性パルス回数を決定する活性パルス回数信号を生成する。具体的には、活性テスト回路Ｈ６１は、ＳＲ活性テスト１信号ＴＥＳＴ１、ＳＲ活性テスト２信号ＴＥＳＴ２が入力され、活性パルス回数１信号ＲＡＳＡ１、活性パルス回数２信号ＲＡＳＡ２、活性パルス回数３信号ＲＡＳＡ３、活性パルス回数４信号ＲＡＳＡ４を出力する。
連続活性制御回路Ｈ６２は、活性テスト回路から出力された活性パルス回数信号に応じて、パルス活性信号を生成する。具体的には、連続活性制御回路Ｈ６２は、活性パルス回数１信号ＲＡＳＡ１、活性パルス回数２信号ＲＡＳＡ２、活性パルス回数３信号ＲＡＳＡ３、活性パルス回数４信号ＲＡＳＡ４、ＳＲ制御信号ＲＡＳＡが入力され、パルス活性信号ＲＡＳＡＡを出力する。
図４は、本実施の形態に用いられる連続活性制御回路Ｈ６２の状態を説明する図である。図４に示すように、ＳＲ制御信号ＲＡＳＡの活性状態をＳＲ活性テスト１信号ＴＥＳＴ１とＳＲ活性テスト２信号ＴＥＳＴ２とでパルス活性信号ＲＡＳＡＡへ置き換えることができる。
図３は、本実施の形態に係る半導体記憶装置１に用いられるリフレッシュカウンタテスト回路Ｈ１０の一例を示す回路図である。リフレッシュカウンタテスト回路Ｈ１０は、パルス活性信号に基づいて、リフレッシュカウンタを制御するリフレッシュカウンタ制御信号を生成する。図３に示すように、リフレッシュカウンタテスト回路Ｈ１０は、活性回数カウンタＨ１１、活性判定ＭＵＸＨ１２、リフレッシュカウンタテスト側論理回路Ｈ１３、ワンショット回路Ｈ１４を備えている。
活性回数カウンタＨ１１は、パルス活性信号に応じたリフレッシュの回数をカウントする。活性回数カウンタＨ１１は、パルス活性信号ＲＡＳＡＡが入力され、複数回の連続動作状態をカウントする。
活性判定ＭＵＸＨ１２は、活性回数カウンタＨ１１によりカウントされたリフレッシュの回数と、活性パルス回数信号に応じた活性パルス回数とを比較し、連続してリフレッシュ動作を行うか否かを判定する。活性判定ＭＵＸＨ１２は、活性回数カウンタＨ１１の出力と、ＳＲ活性テスト１信号ＴＥＳＴ１、ＳＲ活性テスト２信号ＴＥＳＴ２、パルス活性信号ＲＡＳＡＡが入力され、連続パルス活性期間信号ＲＣＤを出力する。
ワンショット回路Ｈ１４は、連続パルス活性期間信号ＲＣＤが入力され、連続パルス活性リセット信号ＲＣＲＳＴを出力し、活性回数カウンタＨ１１をリセットする。リフレッシュカウンタテスト側論理回路Ｈ１３は、活性判定ＭＵＸＨ１２により活性回数カウンタＨ１１によりカウントされたリフレッシュの回数が活性パルス回数に達していないと判定された場合、連続してリフレッシュ動作を行うようリフレッシュカウンタ制御信号を出力する。
リフレッシュカウンタテスト側論理回路Ｈ１３は、インバートされた連続パルス活性期間信号ＲＣＤとロウ系制御信号ＲＡＳ１が入力され、リフレッシュカウンタ制御信号ＣＣを出力する。なお、連続パルス活性制御回数は、デバイスの回路規模や求める信頼性の高さによって設定されるもので、任意に決定することができる。
半導体記憶装置１はモード設定機能を有し、あらかじめ、ＳＲの活性パルス回数の設定のテストモードを設定することができる。ここで、図５を参照して、本実施の形態に係る半導体記憶装置１の動作について説明する。図５では、例として、ＳＲ活性テスト１信号ＴＥＳＴ１と、ＳＲ活性テスト２信号ＴＥＳＴ２の状態を受け、３回の連続パルス活性が設定される場合について説明する。
図５に示すように、まず、タイミングｔ０において、デバイスのモード設定機能により連続パルス活性回数３回を設定するため、ＳＲ活性テスト１信号ＴＥＳＴ１は非活性レベルＬＯＷとし、ＳＲ活性テスト２信号ＴＥＳＴ２が活性レベルＨＩＧＨとする。そして、連続パルス活性テスト回路Ｈ６０内の活性テスト回路Ｈ６１は、図４に示すように、活性パルス回数３信号ＲＡＳＡ３を活性レベルＨＩＧＨとする。
その後、タイミングｔ１でＳＲ動作を行うため、デバイスのモード設定機能を介しＳＲモード信号ＳＲＭを活性レベルＨＩＧＨにする。
タイミングｔ２では、タイミングｔ１にて設定されたＳＲ活性テスト１信号ＴＥＳＴ１とＳＲ活性テスト２信号ＴＥＳＴ２とＳＲモード信号ＳＲＭは状態を保つ。そして、周囲温度に対し適正なメモリセルのデータ保持動作を行うために、ＳＲタイマー回路Ｈ８０から一定周期のＳＲタイマー信号φｔがワンショットパルスで出力される。ＳＲタイマー信号φｔをトリガにして、ＳＲ活性制御回路Ｈ７０によりＳＲ制御信号ＲＡＳＡを活性レベルＨＩＧＨにする。
そして、ＳＲ制御信号ＲＡＳＡと活性パルス回数３信号ＲＡＳＡ３の活性状態を受け、連続パルス活性テスト回路Ｈ６０内の連続活性制御回路Ｈ６２は、図４に示すとおり３回の連続パルス活性動作を生成状態となる。まずは、１回目の動作としてパルス活性信号ＲＡＳＡＡを活性レベルＨＩＧＨにする。
次に、パルス活性信号ＲＡＳＡＡが活性レベルＨＩＧＨになると、ロウアドレス系を制御するため、ロウ系制御回路Ｈ５０にてロウ系制御信号ＲＡＳ１が活性レベルＨＩＧＨになる。
そして、モード設定機能にて設定した３回の連続パルス活性動作がまだ１回目であることを確認し、リフレッシュカウンタＨ２０を動作させるかどうかを決定する。具体的には、リフレッシュカウンタテスト回路Ｈ１０内の活性回数カウンタＨ１１は、パルス活性信号ＲＡＳＡＡの活性レベルＨＩＧＨの回数をカウントする。そして、活性判定ＭＵＸＨ１２が、ＳＲ活性テスト１信号ＴＥＳＴ１とＳＲ活性テスト２信号ＴＥＳＴ２との活性状態と、パルス活性信号ＲＡＳＡＡの活性レベルＨＩＧＨの回数とを比較し判定を行う。タイミングｔ２の時点では、期待される連続パルス活性動作が１回目であることが判定され、連続パルス活性期間信号ＲＣＤが非活性レベルＬＯＷに固定される。
ロウ系制御信号ＲＡＳ１と連続パルス活性期間信号ＲＣＤの活性状態をリフレッシュカウンタテスト回路Ｈ１０内のリフレッシュカウンタテスト側論理回路Ｈ１３にて受け、リフレッシュカウンタ制御信号ＣＣが活性レベルＨＩＧＨとなる。そして、リフレッシュカウンタＨ２０はカウントアップされ、ＳＲ動作の内部アドレス信号ＣＸｎを確定する。ＳＲ制御信号ＲＡＳＡとパルス活性信号ＲＡＳＡＡはワンショットパルス信号であり、そのパルス幅はメモリセル活性動作を成立させるために必要な時間とする。
なお、パルス活性信号ＲＡＳＡＡをトリガとしロウ系制御回路Ｈ５０制御によるメモリセルアレイＨ４０の制御および動作は周知の技術であり、説明を省略する。
ＳＲ活性制御回路Ｈ７０による１回目のＳＲ制御信号ＲＡＳＡの活性が終了すると、連続パルス活性テスト回路Ｈ６０を介しパルス活性信号ＲＡＳＡＡは非活性レベルＬＯＷになる。そして、ロウ系制御回路Ｈ５０を介してロウ系制御信号ＲＡＳ１も非活性レベルＬＯＷになり、リフレッシュカウンタ制御信号ＣＣも非活性レベルＬＯＷになる。これで一回目のＳＲ動作すなわち、メモリセルアレイＨ４０の活性パルス動作が終了する。
タイミングｔ３では、ＳＲ活性テスト１信号ＴＥＳＴ１とＳＲ活性テスト２信号ＴＥＳＴ２の状態で活性する活性パルス回数３信号ＲＡＳＡ３とＳＲモード信号ＳＲＭは、タイミングｔ２の状態を保つ。ＳＲ動作のトリガとなるＳＲタイマー信号φｔはＳＲタイマー回路Ｈ８０の周期未達のため、非活性レベルＬＯＷとなる。そして、ＳＲタイマー信号φｔの状態でＳＲ活性動作を制御するＳＲ制御信号ＲＡＳＡは、ＳＲ活性制御回路Ｈ７０を介し非活性レベルＬＯＷを保持する。
ここから、同一アドレスの連続パルス活性動作が始まる。まず、期待された同一アドレスの連続パルス活性動作を開始するには連続パルス活性期間中、活性回数カウンタＨ１１を停止し、内部アドレスである内部アドレス信号ＣＸｎを固定する必要がある。
そこで、ＳＲタイマー信号φｔをトリガとするＳＲ制御信号ＲＡＳＡ同期のパルス活性信号ＲＡＳＡＡによるパルス活性が終了した後、２回目以降のパルス活性動作の期間に入ることを示す連続パルス活性期間信号ＲＣＤがリフレッシュカウンタテスト回路Ｈ１０にて生成される。
活性回数カウンタＨ１１は、メモリセルアレイＨ４０のパルス活性を制御するパルス活性信号ＲＡＳＡＡの活性回数をカウントする。そして、活性判定ＭＵＸＨ１２は、連続パルス活性回数の設定を示すＳＲ活性テスト１信号ＴＥＳＴ１とＳＲ活性テスト２信号ＴＥＳＴ２の状態から、内部アドレスを固定すべき期間であるかどうかを判定し、連続パルス活性期間信号ＲＣＤを活性レベルＨＩＧＨにする。
そして、リフレッシュカウンタＨ２０を制御するリフレッシュカウンタ制御信号ＣＣは、連続パルス活性期間信号ＲＣＤの活性レベルＨＩＧＨにより、リフレッシュカウンタテスト側論理回路Ｈ１３を介し非活性レベルＬＯＷに保たれる。これにより、リフレッシュカウンタＨ２０は停止状態を作り、内部アドレス信号ＣＸｎが固定される。
次に、固定された内部アドレス信号ＣＸｎでパルス活性動作を行うため、パルス活性信号ＲＡＳＡＡは、連続パルス活性テスト回路Ｈ６０内の連続活性制御回路Ｈ６２を介し一定時間後、タイミングｔ２の活性幅を保ちながら再び活性レベルＨＩＧＨになる。そして、ロウ系制御回路Ｈ５０介しロウアドレス系の制御をおこなうロウ系制御信号ＲＡＳ１が活性レベルＨＩＧＨになる。
以上によりメモリセルアレイＨ４０に対し、内部アドレスを固定して一定間隔と幅が保たれた２回目のパルス活性動作が実施される。タイミングｔ４では、３回目の連続パルス活性動作が行われる。タイミングｔ４での回路の動きはタイミングｔ３と同様である。
タイミングｔ５では、ＳＲ活性テスト１信号ＴＥＳＴ１とＳＲ活性テスト２信号ＴＥＳＴ２の状態で発生する活性パルス回数３信号ＲＡＳＡ３と、ＳＲモード信号ＳＲＭと、ＳＲ動作のトリガとなるＳＲタイマー信号φｔと、ＳＲ制御信号ＲＡＳＡは、タイミングｔ４からの状態を保ち、非活性レベルＬＯＷになっている。
この例では３回の連続パルス活性が設定されているため、連続パルス活性期間は終了となる。３回の連続パルス活性期間の終了を示すため、パルス活性信号ＲＡＳＡＡの活性回数のカウント値とＳＲ活性テスト１信号ＴＥＳＴ１とＳＲ活性テスト２信号ＴＥＳＴ２の状態で設定されたパルス活性の回数とを活性判定ＭＵＸＨ１２で比較して終了判定し、連続パルス活性期間信号ＲＣＤを非活性レベルＬＯＷにする。
そして、ワンショット回路Ｈ１４は、非活性レベルＬＯＷの連続パルス活性期間信号ＲＣＤを受けて、次の連続パルス活性の動作のカウントに備えるための初期化として、連続パルス活性リセット信号ＲＣＲＳＴを生成し、活性回数カウンタＨ１１をリセットする。
タイミングｔ６では、ＳＲタイマー回路Ｈ８０の周期の時間が経過したことにより、ＳＲタイマー回路Ｈ８０により、再び活性レベルＨＩＧＨのワンショットパルスのＳＲタイマー信号φｔが出力される。そして、ＳＲタイマー信号φｔをトリガにタイミングｔ２と同様な一連のパルス活性動作が開始される。
なお、タイミングｔ２との違いは、以下の動作によって、内部アドレス信号ＣＸｎを＋１してアドレスを１つ進めていることである。すなわち、活性判定ＭＵＸＨ１２の判定結果である連続パルス活性期間信号ＲＣＤ及びロウ系制御信号ＲＡＳ１の非活性レベルＬＯＷを受けて、リフレッシュカウンタテスト側論理回路Ｈ１３によりリフレッシュカウンタ制御信号ＣＣが活性されてリフレッシュカウンタＨ２０がカウントアップする。
タイミングｔ７では、ＳＲモードが解除された場合について説明する。タイミング７では、ＳＲ活性テスト１信号ＴＥＳＴ１とＳＲ活性テスト２信号ＴＥＳＴ２の状態で活性する活性パルス回数３信号ＲＡＳＡ３とＳＲモード信号ＳＲＭは、タイミングｔ６からの状態を保つ。また、ＳＲタイマー信号φｔは、ＳＲタイマー回路Ｈ８０の周期未達により非活性レベルＬＯＷとなっている。
そして、デバイスのモード設定機能より、ＳＲモード信号ＳＲＭが非活性レベルＬＯＷになり、ＳＲ活性制御回路Ｈ７０にてＳＲ制御信号ＲＡＳＡが非活性レベルＬＯＷに固定される。また、連続パルス活性テスト回路Ｈ６０を介してパルス活性信号ＲＡＳＡＡが非活性レベルＬＯＷに固定される。そして、ロウ系制御回路Ｈ５０を介してロウ系制御信号ＲＡＳ１が非活性レベルＬＯＷに固定される。リフレッシュカウンタテスト回路Ｈ１０によりリフレッシュカウンタ制御信号ＣＣが非活性レベルＬＯＷに固定され、パルス活性動作の内部アドレスＣｘｎはアドレスが１つ進んだ＋１の状態で固定される。
よって、連続パルス活性の動作に関する信号は停止状態となる。一旦、２回目のパルス活性動作の期間に入ろうとしていたデバイスは、パルス活性信号ＲＡＳＡＡの非活性レベルＬＯＷを受け、リフレッシュカウンタテスト回路Ｈ１０の連続パルス活性期間信号ＲＣＤを活性レベルＨＩＧＨから非活性レベルＬＯＷにする。そして、ワンショット回路Ｈ１４にて活性回数カウンタＨ１１の入力である連続パルス活性リセット信号ＲＣＲＳＴを活性レベルＨＩＧＨにし、活性回数カウンタＨ１１をリセットする。
タイミングｔ８では、デバイスのモード設定機能にてＳＲ活性テスト１信号ＴＥＳＴ１とＳＲ活性テスト２信号ＴＥＳＴ２を非活性レベルＬＯＷにする。そして、活性テスト回路Ｈ６１にて信号ＲＡＳＡ３は非活性レベルＬＯＷになり、連続パルス活性動作の回数設定は解除される。以上が、ＳＲ動作における同一アドレスの連続パルス活性動作の設定から解除までの動作説明である。
なお、上述したテストモードが解除されると通常のＳＲ動作、すなわち、１回のみのパルス活性動作になる。このため、図４に示すように、連続パルス活性テスト回路Ｈ６０内の活性テスト回路Ｈ６１は、ＳＲ活性テスト１信号ＴＥＳＴ１とＳＲ活性テスト２信号ＴＥＳＴ２が非活性レベルＬＯＷを受け、活性パルス回数１信号ＲＡＳＡ１を活性レベルＨＩＧＨにする。
次に、本実施の形態に係る半導体記憶装置のテスト方法について、図６を用いて説明する。図６は、本実施の形態に係る半導体記憶装置のテスト方法のフローチャートである。ここでは、ＳＲの動作マージンに対し、複数のワード線の活性ノイズの影響が存在するのかを判定するため、動作保証範囲内での電源電圧振りと上述した連続パルス活性動作を併用してＳＲの動作不良を検出する。
まず、ステップＳ１００にて、ＳＲテストのテスト条件の設定を行う。具体的には、ＳＲ動作時の連続パルス活性回数ＭＡＸとテストする電源電圧の最小値を任意に設定する。そして、ステップＳ１０１にて、電源電圧振りの可変量と最大値を任意に設定する。
ステップＳ１０２にて、メモリセルアレイＨ４０の全セルに期待情報をライトする。ステップＳ１０３にて、デバイスのモード設定機能によりＳＲモードに設定し、ＳＲタイマー信号φｔ同期でのパルス活性動作を開始する。内部アドレス信号ＣＸｎは、リフレッシュカウンタＨ２０の出力で設定される。
このとき、テストモードが未設定のため、連続パルス活性動作はデフォルト値の１回が内部で設定され、全ワード線選択のＳＲ動作が開始される。ＳＲ動作時間は、活性化される全ワード線のリフレッシュ動作を確実に行うため、ＳＲタイマー制御にて全ワード線が活性化するのに必要な時間の２倍以上を目安とする。その後、ＳＲモードが解除される。
ステップＳ１０４にて、メモリセルアレイの全セルに対しリード判定が行われる。上記の設定条件でＦＡＩＬしたものは、ステップＳ１０９にて不良品として処理される。一方、上記の設定条件をＰＡＳＳしたものは、ステップＳ１０５にて、電源電圧最大側に達しているか否かが判定される。電源電圧最大側に達していなければ（ステップＳ１０５ＮＯ）、ステップＳ１０６にて、電源電圧の可変量を設定し、再度ステップＳ１０２からＳ１０４までを繰り返す。
電源電圧が最大側に達していれば（ステップＳ１０５ＹＥＳ）、ステップＳ１０７にて、ステップＳ１００にて設定された連続パルス活性回数に達しているか否かが判定される。設定された連続パルス活性回数に達していなければ（ステップＳ１０７ＮＯ）、ステップＳ１０８にて、テストモード設定を行い、連続パルス活性動作の回数を加算設定する。そして、ステップＳ１０１へ戻り、再び電源電圧振りのＳＲ動作のテストであるステップＳ１０２からステップＳ１０４までを実行し連続パルス活性回数のＭＡＸ値まで繰り返す。
設定された連続パルス活性回数に達していれば（ステップＳ１０７ＹＥＳ）、すなわち、ステップＳ１００で設定された条件を全てＰＡＳＳしたデバイスは、ステップＳ１１０にて良品として処理される。
ここで、図１１を参照してＳＲ不良の連続パルス活性回数とメモリセルのデータ保持時間の関係について説明する。図１１に示すように、複数ワード線の活性ノイズに弱いデバイスは、ＳＲの動作自体で発生するノイズを加えていくとメモリセルのデータ保持時間が低下し、周囲温度で期待されるＳＲタイマー値を満足できずＳＲ動作の不良となる。
本発明では、ＳＲモード時における同一アドレスに対して連続パルス活性するための連続パルス活性テスト回路Ｈ６０を備えている。これにより、複数ワード線を同時かつ連続的に活性させノイズを加えながら、周囲温度で周期が変化するＳＲタイマーのもと、メモリセルのデータ保持時間をテストすることが可能となる。
従来のテストでは、複数のワード線活性によるノイズにより温度で変化するＳＲタイマー特性とメモリセルのデータ保持時間の相関の崩れで動作に支障をきたすデバイスに対しテストができなかった。本発明によれば、このようなデバイスに対しても、有効なテストを実行することが可能である。
実施の形態２．
本発明の実施の形態２に係る半導体記憶装置について、図７を参照して説明する。図７は、本実施の形態に係る半導体記憶装置１'の構成を示す図である。本実施の形態において、実施の形態１と異なる点は、図１に示すリフレッシュカウンタＨ２０を、図７に示すリフレッシュカウンタ２Ｈ１００、第１アドレスレジスタＨ９０、内部アドレス選択テスト回路Ｈ９１に置き換えた点である。
なお、本実施の形態に係る半導体装置は、セルフリフレッシュの周期を決定するＳＲタイマーとリフレッシュの内部アドレスを生成するリフレッシュカウンタを備えている。以下、実施の形態１と異なる点のみについて説明する。
第１アドレスレジスタＨ９０は、第１外部アドレス信号ＡｎとＳＲモード信号ＳＲＭが入力され、第１アドレスレジスタ信号ＡＡｎを出力する。リフレッシュカウンタ２Ｈ１００は、リフレッシュカウンタ制御信号ＣＣが入力され、リフレッシュカウンタ２出力信号ＣＣＸｎを出力する。
内部アドレス選択テスト回路Ｈ９１は、第１アドレスレジスタ信号ＡＡｎとリフレッシュカウンタ２出力信号ＣＣＸｎの一方を連続パルス活性期間信号ＲＣＤによって選択し、連続リフレッシュ動作の対象となるメモリセルの異なる内部アドレスを決定するための内部アドレス信号ＣＸｎを出力する。
ここで、図８を参照して、本実施の形態に係る半導体記憶装置１'の動作について説明する。図８は、本実施の形態に係る半導体記憶装置１'の動作を説明するためのタイミングチャートである。
図８のタイミングチャートで実施例１と異なる点は、タイミングｔ０において、第１外部アドレス信号Ａｎをあらかじめ外部より設定しておく点である。タイミングｔ１では、ＳＲモード信号ＳＲＭの活性レベルＨＩＧＨにより、第１アドレスレジスタＨ９０に第１アドレスレジスタ信号ＡＡｎが設定される。
タイミングｔ２では、ＳＲタイマー周期に同期したパルス活性動作が信号ΦｔをトリガとしてＳＲ動作が開始される。また、１回目のパルス活性であることを示す連続パルス活性期間信号ＲＣＤが非活性レベルＬＯＷに固定される。よって、ＳＲのパルス活性動作において有効となる内部アドレスの内部アドレス信号ＣＸｎは、内部アドレス選択テスト回路Ｈ９１によりリフレッシュカウンタ２Ｈ１００の出力の信号ＣＣＸｎが選択される。
タイミングｔ３では、内部アドレスが固定され、連続パルス活性動作の期間に入る。このため、連続パルス活性期間信号ＲＣＤが活性レベルＨＩＧＨとなる。また、内部アドレス選択テスト回路Ｈ９１は、内部アドレス信号ＣＸｎとして第１アドレスレジスタ信号ＡＡｎを選択する。
よって、タイミングｔ３、ｔ４に示すようにＳＲ動作における連続活性パルス動作において、１回目のパルス活性動作と２回目以降のパルス活性動作は、別のアドレスで実行することが出来ようになる。
タイミングｔ５では、連続パルス活性動作の期間が終了するため連続パルス活性期間信号ＲＣＤが非活性レベルＬＯＷになる。そして、内部アドレス選択テスト回路Ｈ９１は、内部アドレス信号ＣＸｎとしてリフレッシュカウンタ２出力信号ＣＣＸｎを選択する。
タイミングｔ６では、ＳＲタイマー信号φｔが活性であることから、１回目のパルス動作である。このため、リフレッシュカウンタ２Ｈ１００はリフレッシュカウンタ制御信号ＣＣによりカウントアップし、リフレッシュカウンタ２出力信号ＣＣＸｎは＋１となる。
そして、２回目以降の連続パルス活性期間でないことから連続パルス活性期間信号ＲＣＤは、非活性レベルＬＯＷになっている。このため、内部アドレスである内部アドレス信号ＣＸｎとして、＋１カウントアップしたリフレッシュカウンタ２Ｈ１００の出力であるリフレッシュカウンタ２出力信号ＣＣＸｎが出力される。
次に、図９を参照して、本実施の形態に係るテスト方法について説明する。図９は、本実施の形態に係る半導体記憶装置のテスト方法のフローチャートである。本実施の形態において、実施の形態１と異なる点は、ステップＳ２００にて、第１外部アドレスの設定が必要な点である。そして、ＳＲテストの条件であるＳＲ動作時の連続パルス活性回数ＭＡＸとテストする電源電圧の最小値を任意として設定する。
その後、実施の形態１と同様に、電源電圧振りの設定を行い（ステップＳ１０１）、全メモリセルをライトする（スタップＳ１０２）。次に、ステップＳ２０３にて、デバイスのモード設定機能でＳＲモードを設定する。これにより、第１外部アドレスが第１アドレスレジスタへ取り込まれ、連続パルス活性動作の２回目以降を実行する際のリフレッシュアドレスとして使用される。
以下、第１の実施の形態のテスト方法と同じように実行し、ＦＡＩＬしたデバイスはステップＳ１０９にて不良品として処理される。また、設定した条件をＰＡＳＳしたデバイスは、ステップＳ１１０にて良品として処理される。
半導体記憶装置は、製造ばらつきやレイアウトに起因して、特定アドレスの活性状態がＳＲ動作に支障をきたす場合がある。本実施の形態によれば、任意の設定アドレスに対して連続パルス動作を行うことができる。これにより、特定アドレスの複数のワード線活性ノイズを加えることが可能となる。従って、温度で変化するＳＲタイマー特性とメモリセルのデータ保持時間との相関の崩れによる動作マージン不良を検出するテストを行うことができる。
以上説明したように、本発明によれば、同一アドレスの連続パルス活性を実現し、複数ワード線の活性ノイズを加えながら、さらに、温度にて変化するＳＲタイマーの特性とメモリセルのデータ保持時間との相関の崩れをＳＲ動作自体でテストを可能にし、ＳＲ動作のマージン不良を検出することができるようになった。
実施の形態１に係る半導体記憶装置の構成を示すブロック図である。 実施の形態１に係る半導体記憶装置の連続パルス活性テスト回路の一例を示す回路図である。 実施の形態１に係る連続パルス活性テスト回路の状態を説明する図である。 実施の形態１に係る半導体記憶装置のリフレッシュカウンタテスト回路の一例を示す回路図である。 実施の形態１に係る半導体装置の動作を説明するためのタイミングチャートである。 実施の形態１に係る半導体記憶装置のスト方法を示すフローチャートである。 実施の形態２に係る半導体記憶装置の構成を示すブロック図である。 実施の形態２に係る半導体記憶装置の動作を説明するためのタイミングチャートである。 実施の形態２に係る半導体装置のテスト方法を示す図である。 ＳＲ時のＳＲタイマーとメモリセルのデータ保持時間の温度特性を示す図である。 ＳＲ不良の連続パルス活性回数とメモリセルのデータ保持時間の関係を示す図である。 従来の半導体記憶装置の構成を示すブロック図である。 従来の半導体記憶装置のカウンタ制御部の構成を示す回路図である。 従来の半導体記憶装置の動作を説明するためのタイミングチャートである。 従来の半導体記憶装置のテスト方法を示すフローチャートである。
符号の説明
１、１’ 半導体記憶装置
Ｈ１０ リフレッシュカウンタテスト回路
Ｈ１１ 活性回数カウンタ
Ｈ１２ 活性判定ＭＵＸ
Ｈ１３ リフレッシュカウンタテスト側論理回路
Ｈ１４ ワンショット回路
Ｈ２０ リフレッシュカウンタ
Ｈ３０ ロウデコーダ
Ｈ４０ メモリセルアレイ
Ｈ５０ ロウ系制御回路
Ｈ６０ 連続パルス活性テスト回路
Ｈ６１ 活性テスト回路
Ｈ６２ 連続活性制御回路
Ｈ７０ ＳＲ活性制御回路
Ｈ８０ ＳＲタイマー回路
Ｈ９０ 第１アドレスレジスタ
Ｈ９１ 内部アドレス選択テスト回路
Ｈ１００ リフレッシュカウンタ２
ＴＥＳＴ２ ＳＲ活性テスト２信号
ＴＥＳＴ１ ＳＲ活性テスト１信号
ＳＲＭ ＳＲモード信号
ＲＡＳ１ ロウ系制御信号
ＣＣ リフレッシュカウンタ制御信号
ＣＸｎ 内部アドレス信号
ＲＡＮ ロウアドレス
ＲＡＳＡ ＳＲ制御信号
ＲＡＳＡＡ パルス活性信号
ＲＣＤ 連続パルス活性期間信号
ＲＣＲＳＴ 連続パルス活性リセット信号
φｔ ＳＲタイマー信号
ＲＡＳＡ４ 活性パルス回数４信号
ＲＡＳＡ３ 活性パルス回数３信号
ＲＡＳＡ２ 活性パルス回数２信号
ＲＡＳＡ１ 活性パルス回数１信号
Ａｎ 第１外部アドレス信号
ＡＡｎ 第１アドレスレジスタ信号
ＣＣＸｎ リフレッシュカウンタ２出力信号

Claims (15)

  1. 複数のメモリセルを有するメモリセルアレイと、
    前記メモリセルのセルフリフレッシュの周期を決定するＳＲタイマーと、
    前記セルフリフレッシュの対象となる前記メモリセルの内部アドレス信号を生成するリフレッシュカウンタと、
    前記セルフリフレッシュの１周期間に、連続してリフレッシュ動作を実行するためのパルス活性信号を出力する回路と、
    を備える半導体記憶装置。
  2. 前記回路は、前記メモリセルの同一の内部アドレスに対して、連続してリフレッシュ動作を実行することを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記回路は、前記メモリセルの異なる内部アドレスに対して、連続してリフレッシュ動作を実行することを特徴とする請求項１に記載の半導体記憶装置。
  4. 第１外部アドレス信号を取り込み、第１アドレスレジスタ信号を生成する第１アドレスレジスタと、
    前記第１アドレスレジスタ信号と前記リフレッシュカウンタからの内部アドレス信号との一方を選択し、連続リフレッシュ動作の対象となる前記メモリセルの異なる内部アドレスを決定する内部アドレス選択テスト回路とをさらに備える請求項３に記載の半導体記憶装置。
  5. 前記回路は、
    連続してリフレッシュを実行するための前記パルス活性信号を生成する連続パルス活性テスト回路と、
    前記パルス活性信号に基づいて、前記リフレッシュカウンタを制御するリフレッシュカウンタ制御信号を生成するリフレッシュカウンタテスト回路と、
    を備える請求項１〜４のいずれか１項に記載の半導体記憶装置。
  6. 前記連続パルス活性テスト回路は、
    外部から入力される活性テスト信号から活性パルス回数を決定する活性パルス回数信号を生成する活性テスト回路と、
    前記活性テスト回路から出力された活性パルス回数信号に応じて、前記パルス活性信号を生成する連続活性制御回路と、
    を備える請求項５に記載の半導体記憶装置。
  7. 前記リフレッシュカウンタテスト回路は、
    前記パルス活性信号に応じた前記リフレッシュの回数をカウントする活性回数カウンタと、
    前記活性回数カウンタによりカウントされた前記リフレッシュの回数と、前記活性パルス回数信号に応じた活性パルス回数とを比較し、連続してリフレッシュ動作を行うか否かを判定する活性判定回路と、
    前記活性判定回路により前記活性回数カウンタによりカウントされた前記リフレッシュの回数が前記活性パルス回数に達していないと判定された場合、連続してリフレッシュ動作を行うよう前記リフレッシュカウンタ制御信号を出力する論理回路と、
    を備える請求項５又は６に記載の半導体記憶装置。
  8. 複数のメモリセルを有するメモリセルアレイのテスト方法であって、
    セルフリフレッシュの周期を決定し、
    前記セルフリフレッシュの対象となる前記メモリセルの内部アドレス信号を生成し、
    前記セルフリフレッシュの１周期間に、連続してリフレッシュ動作を実行するテスト方法。
  9. 前記メモリセルの同一の内部アドレスに対して、連続してリフレッシュ動作を実行することを特徴とする請求項８に記載のテスト方法。
  10. 前記メモリセルの異なる内部アドレスに対して、連続してリフレッシュ動作を実行することを特徴とする請求項８に記載のテスト方法。
  11. 第１外部アドレス信号を取り込み、第１アドレスレジスタ信号を生成し、
    前記第１アドレスレジスタ信号と前記リフレッシュカウンタからの内部アドレス信号との一方を選択し、連続リフレッシュ動作の対象となる前記メモリセルの異なる内部アドレスを決定することを特徴とする請求項１０に記載のテスト方法。
  12. 連続してリフレッシュを実行するためのパルス活性信号を生成し
    前記パルス活性信号に基づいて、前記リフレッシュカウンタを制御するリフレッシュカウンタ制御信号を生成することを特徴とする請求項８〜１１のいずれか１項に記載のテスト方法。
  13. 外部から入力される活性テスト信号から活性パルス回数を決定する活性パルス回数信号を生成し、
    前記活性テスト回路から出力された活性パルス回数信号に応じて、前記パルス活性信号を生成することを特徴とする請求項１２に記載のテスト方法。
  14. 前記パルス活性信号に応じた前記リフレッシュの回数をカウントし、
    前記活性回数カウンタによりカウントされた前記リフレッシュの回数と、前記活性パルス回数信号に応じた活性パルス回数とを比較し、連続してリフレッシュ動作を行うか否かを判定し、
    前記活性判定回路により前記活性パルス回数が前記活性回数カウンタによりカウントされた前記リフレッシュの回数に達していないと判定された場合、連続してリフレッシュ動作を行うよう前記リフレッシュカウンタ制御信号を出力することを特徴とする請求項１２又は１３に記載のテスト方法。
  15. 前記複数のメモリセルのそれぞれに対して前記活性パルス回数の連続パルス活性動作を行い、
    その後、前記複数のメモリセルのそれぞれに対して前記活性パルス回数の連続パルス活性動作繰り返し行うことを特徴とする請求項１３又は１４に記載のテスト方法
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