KR101601643B1 - 효율적으로 리프레쉬 동작을 수행하는 플래시 메모리 장치 - Google Patents

효율적으로 리프레쉬 동작을 수행하는 플래시 메모리 장치 Download PDF

Info

Publication number
KR101601643B1
KR101601643B1 KR1020130135099A KR20130135099A KR101601643B1 KR 101601643 B1 KR101601643 B1 KR 101601643B1 KR 1020130135099 A KR1020130135099 A KR 1020130135099A KR 20130135099 A KR20130135099 A KR 20130135099A KR 101601643 B1 KR101601643 B1 KR 101601643B1
Authority
KR
South Korea
Prior art keywords
refresh
address
data
unit
block
Prior art date
Application number
KR1020130135099A
Other languages
English (en)
Other versions
KR20150053324A (ko
Inventor
정종배
이승근
한희현
Original Assignee
주식회사 피델릭스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 피델릭스 filed Critical 주식회사 피델릭스
Priority to KR1020130135099A priority Critical patent/KR101601643B1/ko
Priority to US14/534,465 priority patent/US9312024B2/en
Priority to CN201410641657.6A priority patent/CN104637536A/zh
Publication of KR20150053324A publication Critical patent/KR20150053324A/ko
Application granted granted Critical
Publication of KR101601643B1 publication Critical patent/KR101601643B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data

Landscapes

  • Read Only Memory (AREA)

Abstract

효율적으로 리프레쉬 동작을 수행하는 플래시 메모리 장치가 게시된다. 본 발명의 플래시 메모리 장치는 워드라인들과 비트라인들로 이루어지는 매트릭스 상에 배열되는 복수개의 노말 메모리셀들을 포함하는 노말 메모리 어레이로서, 상기 복수개의 노말 메모리셀들은 다수개의 메모리 블락들로 구분될 수 있으며, 프로그램 및 소거가 가능한 상기 노말 메모리 어레이; 리프레쉬 블락 어드레스를 발생하는 리프레쉬 어드레스 발생 유닛으로서, 상기 리프레쉬 블락 어드레스는 어드레스 조절 신호의 활성화에 응답하여 순차적으로 증가되며, 전원이 공급되지 않는 상태에서도 보존되는 상기 리프레쉬 어드레스 발생 유닛; 및 단위 리프레쉬 프레임에서, 상기 노말 메모리 어레이의 상기 메모리 블락들 중의 상기 리프레쉬 블락 어드레스에 의하여 특정되는 어느 하나에 대한 리프레쉬를 수행하도록 구동되며, 상기 어드레스 조절 신호를 발생하는 리프레쉬 구동 유닛을 구비한다. 본 발명의 플래시 메모리 장치에 의하면, 데이터 디스터번스를 치유하는 리프레쉬 동작이 효율적으로 수행될 수 있다.

Description

효율적으로 리프레쉬 동작을 수행하는 플래시 메모리 장치{FLASH MEMORY DEVICE HAVING EFFICIENT REFRESH OPERATION}
본 발명은 플래시 메모리 장치에 관한 것으로, 특히, 저장된 데이터의 디스터번스를 치유하는 플래시 메모리 장치에 관한 것이다.
플래시 메모리 장치는 워드라인들과 비트라인들로 이루어지는 매트릭스 구조상에 배열되며, 저장된 데이터를 전원이 공급되지 않는 상태에서도 유지할 수 있는 복수개의 불휘발성 메모리 셀들을 포함하여 구성된다.
이러한 플래시 메모리 장치는 상기 메모리 셀들에 데이터를 프로그램하기 위한 프로그램 동작과, 프로그램된 데이터를 소거하기 위한 소거동작을 반복적으로 수행한다.
이때, 소거 동작에서, 선택되지 않은 프로그램된 메모리셀의 문턱전압이 낮아지게 되는 '데이터 디스터번스' 현상이 발생될 수 있다.
본 발명의 목적은 상기 종래기술의 문제점을 해결하기 위한 것으로서, 데이터 디스터번스를 치유하는 리프레쉬 동작을 효율적으로 수행하는 플래시 메모리 장치를 제공하는 데 있다.
상기의 목적을 달성하기 위한 본 발명의 일면은 플래시 메모리 장치에 관한 것이다. 본 발명의 일면에 따른 플래시 메모리 장치는 워드라인들과 비트라인들로 이루어지는 매트릭스 상에 배열되는 복수개의 노말 메모리셀들을 포함하는 노말 메모리 어레이로서, 상기 복수개의 노말 메모리셀들은 다수개의 메모리 블락들로 구분될 수 있으며, 프로그램 및 소거가 가능한 상기 노말 메모리 어레이; 리프레쉬 블락 어드레스를 발생하는 리프레쉬 어드레스 발생 유닛으로서, 상기 리프레쉬 블락 어드레스는 어드레스 조절 신호의 활성화에 응답하여 순차적으로 증가되며, 전원이 공급되지 않는 상태에서도 보존되는 상기 리프레쉬 어드레스 발생 유닛; 및 단위 리프레쉬 프레임에서, 상기 노말 메모리 어레이의 상기 메모리 블락들 중의 상기 리프레쉬 블락 어드레스에 의하여 특정되는 어느 하나에 대한 리프레쉬를 수행하도록 구동되며, 상기 어드레스 조절 신호를 발생하는 리프레쉬 구동 유닛을 구비한다. 이때, 상기 어드레스 조절 신호는 상기 단위 리프레쉬 프레임에서 활성화되되, 특정되는 상기 메모리 블락에 대하여 리프레쉬 불량인 경우에는 비활성화된다. 그리고, 상기 리프레쉬 구동 유닛은 상기 단위 리프레쉬 프레임에서 상기 리프레쉬 블락 어드레스에 따른 상기 메모리 블락의 상기 워드라인들을 활성화하도록 구동되는 로우 선택부; 칼럼 어드레스에 따른 상기 비트라인을 특정하며, 특정된 상기 비트라인의 데이터를 센싱하여 센싱 데이터로 출력하도록 구동되는 칼럼 선택 센싱부; 디스터번스 확인 신호를 발생하는 큐어링 셀 판단부로서, 상기 디스터번스 확인 신호는 특정되는 상기 메모리 블락이 리프레쉬 불량인 경우에 활성화되는 상기 큐어링 셀 판단부; 및 상기 어드레스 조절 신호를 발생하는 제어부로서, 상기 어드레스 조절 신호는 상기 단위 리프레쉬 프레임의 발생에 상응하여 활성화되되, 상기 디스터번스 확인 신호의 활성화에 의하여 활성화가 차단되는 상기 제어부를 구비한다. 여기서, 상기 로우 선택부는 리프레쉬 명령의 발생 여부에 따라, 상기 리프레쉬 블락 어드레스와 노말 블락 어드레스 중의 선택되는 어느 하나를 선택 블락 어드레스로 발생하는 블락 어드레스 선택기로서, 상기 노말 블락 어드레스는 노말 동작 모드에서 상기 노말 메모리 어레이의 상기 메모리 블락을 특정하는 어드레스인 상기 블락 어드레스 선택기; 및 상기 선택 블락 어드레스 및 하위 로우 어드레스를 디코딩하여 상기 노말 메모리 어레이의 상기 워드라인을 특정하도록 구동되는 로우 디코더를 구비한다. 상기 큐어링 셀 판단부는 제1 기준전압 및 제2 기준전압 각각을 기준으로 하여 상기 센싱 데이터의 데이터값을 확인하는 데이터 확인기로서, 상기 제2 기준 전압은 상기 제1 기준 전압 보다 높은 상기 데이터 확인기; 상기 제1 기준전압을 기준으로 하여 확인되는 상기 센싱 데이터의 데이터값을 제1 확인 독출 데이터로 저장하는 제1 레지스터; 상기 제2 기준전압을 기준으로 하여 확인되는 상기 센싱 데이터의 데이터값을 제2 확인 독출 데이터로 저장하는 제2 레지스터; 및 상기 제1 확인 독출 데이터와 상기 제2 확인 독출 데이터를 비교하여, 디스터번스 확인 신호를 발생하는 데이터 비교기로서, 상기 디스터번스 확인 신호는 상기 단위 리프레쉬 프레임에서 지정된 상기 메모리 블락의 상기 노말 메모리 셀의 상기 제1 확인 독출 데이터와 상기 제2 확인 독출 데이터의 상이함에 응답하여 활성화되는 상기 데이터 비교기를 구비한다.
본 발명의 플래시 메모리 장치에서는, 프로그램 동작, 소거 동작 및 독출 동작과 같은 노말 동작과 무관하게, 상기 메모리 블락(MBK)들은 상기 '단위 리프레쉬 프레임'의 반복에 따라 순차적으로 진행된다. 이에 따라, 본 발명의 플래시 메모리 장치에 의하면, 데이터 디스터번스를 치유하는 리프레쉬 동작이 효율적으로 수행될 수 있다.
본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 플래시 메모리 장치에서의 데이터 디스턴번스를 설명하기 위한 도면이다.
도 2는 본 발명의 일실시예에 따른 플래시 메모리 장치를 나타내는 도면이다.
도 3은 도 1의 큐어링 셀 판단부를 구체적으로 나타내는 도면이다.
도 4는 본 발명의 플래시 메모리 장치의 리프레쉬 동작시의 리프레쉬 블락 어드레스의 제어방법을 나타내는 순서도이다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어 지는 것이다.
각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 또한, 하기의 설명에서, 구체적인 처리흐름과 같은 많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위해 기술된다. 그러나, 이들 특정 상세들 없이도, 본 발명의 실시될 수 있다는 것은 당해 기술분야에서 통상의 지식을 가진 자에게는 자명한 사실이다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
먼저, 본 발명의 플래시 메모리 장치를 설명하기에 앞서, 도 1을 참조하여, '데이터 디스터번스' 가 기술된다.
일반적으로 플래시 메모리 장치에서의 프로그램 동작은 열전자 방출(CHE: channel hot electron) 방식으로 수행된다. 이때, 선택된 메모리 셀의 비트라인은 3.75V 정도의 전압으로 구동되고, 선택된 워드라인에 접속된 메모리 셀의 게이트는 9V 정도의 전압으로 구동된다.
이에 따라, 프로그램된 메모리셀은 프로그램 기준전압(VT-PRM)보다 높은 문턱 전압을 가지게 된다.
그리고, 소거 동작은 일반적으로 FN(Fowler-Nordheim) 방식으로 수행되는데, 벌크(bulk)에는 9V 정도의 높은 전압이 인가되고, 선택된 플래시 메모리 셀의 게이트에는 -9V 정도의 낮은 전압이 인가된다.
이에 따라, 소거된 메모리셀은 소거 기준전압(VT-ERS)보다 낮은 문턱전압을 가지게 된다.
그런데, 소거 동작의 경우에도, 선택되지 않는 메모리 셀의 벌크에도 높은 전압이 인가될 수 있다. 이에 따라, 프로그램된 메모리셀의 문턱전압이 교란되는 벌크 디스터번스가 발생될 수 있다.
그 결과, 프로그램된 메모리셀의 일부에서는, 문턱전압이 상기 프로그램 기준전압(VT-PRM)이 낮아지는 '데이터 디스터번스'가 발생될 수 있다.(도 1의 'PT1' 참조)
이 경우, '데이터 디스터번스'가 발생된 프로그램된 메모리셀에 대해서는, 문턱전압을 다시 상기 프로그램 기준전압(VT-PRM)보다 높게 하는 '리프레쉬 동작'이 수행된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명의 플래시 메모리 장치를 상세히 설명한다.
도 2는 본 발명의 일실시예에 따른 플래시 메모리 장치를 나타내는 도면이다. 도 2를 참조하면, 본 발명의 플래시 메모리 장치는 노말 메모리 어레이(100), 리프레쉬 어드레스 발생 유닛(200) 및 리프레쉬 구동 유닛(300)을 구비한다.
상기 노말 메모리 어레이(100)는 워드라인(WL)들과 비트라인(BL)들로 이루어지는 매트릭스 상에 배열되는 복수개의 노말 메모리셀들(NMC)을 포함한다. 이때, 상기 워드라인(WL)들은 선택되는 노말 메모리셀(NMC)의 게이트에 연결된다.
그리고, 상기 복수개의 노말 메모리셀(NMC)들은 다수개의 메모리 블락들(MBK)로 구분될 수 있으며, 프로그램 및 소거가 가능하다.
상기 리프레쉬 어드레스 발생 유닛(200)은 리프레쉬 블락 어드레스(RFBKADD)를 발생한다. 이때, 리프레쉬 블락 어드레스(RFBKADD)는 어드레스 조절 신호(XTRF)의 활성화에 응답하여 순차적으로 증가한다. 그리고, 상기 리프레쉬 블락 어드레스(RFBKADD)는 전원이 공급되지 않는 상태에서도 보존된다.
한편, 본 발명의 플래시 메모리 장치에서 리프레쉬 동작은 프레임 단위로 진행되는 것으로 한다. 이때, '단위 리프레쉬 프레임'에서는, 하나의 메모리 블락에 대한 리프레쉬 동작이 진행된다.
그리고, 상기 '단위 리프레쉬 프레임'은 본 발명의 플래시 메모리 장치에서 독출, 프로그램, 소거와 같은 노말 동작이 진행되지 않는 구간에서 진행될 수 있다.
또한, 전원이 켜짐과 동시에 상기 '단위 리프레쉬 프레임'이 진행되도록 설계될 수도 있다.
계속 도 2를 참조하면, 상기 리프레쉬 구동 유닛(300)은, '단위 리프레쉬 프레임'에서, 상기 노말 메모리 어레이(100)의 상기 메모리 블락(MBK)들 중의 상기 리프레쉬 블락 어드레스(RFBKADD)에 의하여 특정되는 어느 하나의 메모리 블락(MBK)에 대한 리프레쉬를 수행하도록 구동된다.
그리고, 상기 리프레쉬 구동 유닛(300)은 상기 어드레스 조절 신호(XTRF)를 발생한다. 상기 어드레스 조절 신호(XTRF)는 상기 '단위 리프레쉬 프레임'에서 1회 활성화되되, 특정되는 상기 메모리 블락(MBK)에 대하여 '리프레쉬 불량'인 경우에는 비활성화된다.
이에 따라, 본 발명의 플래시 메모리 장치에서, 상기 리프레쉬 블락 어드레스(RFBKADD)는 '단위 리프레쉬 프레임'의 반복 진행됨에 따라 순차적으로 증가한다. 하지만, 상기 리프레쉬 블락 어드레스(RFBKADD)는 이전의 상기 '단위 리프레쉬 프레임'에서 특정되는 상기 메모리 블락(MBK)에 대하여 '리프레쉬 불량'인 경우에는 상기 '단위 리프레쉬 프레임'의 반복 진행과 무관하여 그대로 유지된다.
본 명세서에서, '리프레쉬 불량'은 리프레쉬 동작이 수행된 하나의 메모리 블락(MBK)에서, 디스터번스된 데이터를 가지는 프로그램된 노말 메모리셀(NMC)의 수가 1개 또는 규정된 수 이상인 경우를 의미한다.
그리고, '리프레쉬 성공'은 리프레쉬 동작이 수행된 하나의 메모리 블락(MBK)에서, 디스터번스된 데이터를 가지는 프로그램된 노말 메모리셀(NMC)의 수가 없거나 규정된 수보다 작은 경우를 의미한다.
계속하여, 상기 리프레쉬 어드레스 발생 유닛(200)이 자세히 기술된다.
상기 리프레쉬 어드레스 발생 유닛(200)은 구체적으로 리프레쉬 어드레스 저장 메모리(210), 리프레쉬 어드레스 제어기(230) 및 리프레쉬 어드레스 발생기(250)를 구비한다.
상기 리프레쉬 어드레스 저장 메모리(210)는 리프레쉬 블락 데이터(RFBKDAT)를 저장하는 복수개의 리프레쉬 메모리셀(RMC)들을 포함한다. 이때, 상기 복수개의 리프레쉬 메모리셀(RMC)들은 상기 전원이 공급되지 않는 상태에서도 저장된 상기 리프레쉬 블락 데이터(RFBKDAT)를 유지한다.
바람직하기로는, 상기 노말 메모리 어레이(100)의 상기 복수개의 노말 메모리셀(NMC)들 각각 및 상기 리프레쉬 어드레스 저장 메모리(210)의 상기 복수개의 리프레쉬 메모리셀(RMC)들 각각은 불휘발성 메모리셀이다.
상기 리프레쉬 어드레스 제어기(230)는 어드레스 조절 신호(XTRF)의 활성화에 응답하여 상기 리프레쉬 블락 데이터(RFBKDAT)를 증가하도록 구동된다.
상기 리프레쉬 어드레스 발생기(250)는 상기 리프레쉬 어드레스 저장 메모리(210)에 저장된 상기 리프레쉬 블락 데이터(RFBKDAT)에 상응하는 상기 리프레쉬 블락 어드레스(RFBKADD)를 발생하도록 구동된다.
이어서, 상기 리프레쉬 어드레스 구동 유닛(300)이 자세히 기술된다.
상기 리프레쉬 어드레스 구동 유닛(300)은 구체적으로 로우 선택부(310), 칼럼 선택 센싱부(330), 큐어링 셀 판단부(350) 및 제어부(370)를 구비한다.
상기 로우 선택부(310)는 상기 단위 리프레쉬 프레임에서 상기 리프레쉬 블락 어드레스(RFBKADD)에 따른 상기 메모리 블락(MBK)의 상기 워드라인(WL)들을 활성화하도록 구동된다.
상기 로우 선택부(310)는 더욱 구체적으로 블락 어드레스 선택기(311) 및 로우 디코더(313)를 구비한다.
상기 블락 어드레스 선택기(311)는 리프레쉬 명령(RFCMD)의 발생 여부에 따라 상기 리프레쉬 블락 어드레스(RFBKADD)와 노말 블락 어드레스(NRBKADD) 중의 선택되는 어느 하나를 선택 블락 어드레스(SLBKADD)로 발생한다.
이때, 상기 노말 블락 어드레스(NRBKADD)는 노말 동작 모드에서 상기 노말 메모리 어레이(100)의 상기 메모리 블락(MBK)을 특정하는 어드레스이다. 본 실시예에서, 상기 리프레쉬 명령(RFCMD)과 상기 노말 블락 어드레스(NRBKADD)는 상기 제어부(370)로부터 제공된다.
다시 기술하자면, 리프레쉬 명령(RFCMD)이 발생되는 경우에는, 상기 리프레쉬 블락 어드레스(RFBKADD)가 상기 선택 블락 어드레스(SLBKADD)로 발생된다. 그리고, 리프레쉬 명령(RFCMD)이 아닌 노말 동작에서는, 상기 노말 블락 어드레스(NRBKADD)가 상기 선택 블락 어드레스(SLBKADD)로 발생된다.
그리고, 상기 로우 디코더(313)는 상기 선택 블락 어드레스(SLBKADD) 및 하위 로우 어드레스(LRADD)를 디코딩하여 상기 노말 메모리 어레이(100)의 상기 워드라인(WL)을 특정하도록 구동된다.
이때, 상기 로우 디코더(313)는 상기 제어부(370)로부터 제공받는 게이트 제어 전압(VGT)으로 상기 워드라인(WL)을 제어한다. 여기서, 상기 게이트 제어 전압(VGT)은, 3.75V, -9V 등과 같이, 본 발명의 플래시 메모리 장치의 동작 모드에 따른 적절한 전압레벨은 가진다.
상기 칼럼 센싱 선택부(330)는 상기 제어부(370)로부터 제공되는 칼럼 어드레스(CADD)에 상응하여 상기 비트라인(BL)을 특정하며, 특정된 상기 비트라인(BL)의 데이터를 센싱하여 센싱 데이터(SNDAT)로 출력하도록 구동된다.
상기 센싱 선택부(330)는 더욱 구체적으로 칼럼 디코더(331) 및 열선택 센스 앰프(333)를 구비한다.
상기 칼럼 디코더(331)는 상기 칼럼 어드레스(CADD)를 디코딩하여 특정되는 열선택 신호(YSEL)를 활성화하도록 구동된다.
그리고, 상기 열선택 센스 앰프(333)는 활성화되는 상기 열선택 신호(YSEL)에 의하여 선택되는 상기 비트라인(BL)의 데이터를 센싱하여 상기 센싱 데이터(SNDAT)로서 제공한다.
상기 큐어링 셀 판단부(350)는 디스터번스 확인 신호(XDET)를 발생한다. 이때, 상기 디스터번스 확인 신호(XDET)는 상기 칼럼 선택 센싱부(300)로부터 출력되는 상기 센싱 데이터(SNDAT)의 디스터번스 확인에 따라 활성화된다.
즉, 상기 디스터번스 확인 신호(XDET)는 특정되는 상기 메모리 블락(MBK)이 '리프레쉬 불량'인 경우에 활성화된다.
도 3은 도 1의 큐어링 셀 판단부(350)를 구체적으로 나타내는 도면이다. 도 3을 참조하면, 상기 큐어링 셀 판단부(350)는 데이터 확인기(351), 제1 레지스터(353), 제2 레지스터(355) 및 데이터 비교기(357)를 구비한다.
상기 데이터 확인기(351)는 제1 확인 구동 신호(XCON1)가 활성화되는 '제1 리프레쉬 구동시'에, 제1 기준전압(VREF1, 도 1 참조)을 기준으로 하여 상기 센싱 데이터(SNDAT)의 데이터값을 확인한다.
또한, 상기 데이터 확인기(351)는 제2 확인 구동 신호(XCON2)가 활성화되는 '제2 리프레쉬 구동시'에, 제2 기준전압(VREF2, 도 1 참조)을 기준으로 하여 상기 센싱 데이터(SNDAT)의 데이터값을 확인한다.
이때, 상기 제1 기준 전압(VREF1)은 상기 소거 기준전압(VT-ERS, 도 1 참조)보다 높고 상기 프로그램 기준전압(VT-PRM, 도 1 참조)보다 낮은 전압이다. 그리고, 상기 제2 기준전압(VREF2)은 상기 제1 기준전압(VREF1)보다 높은 전압레벨로서, 상기 프로그램 기준전압(VT-PRM)에 근접하는 레벨인 것이 바람직하다.
상기 제1 레지스터(353)는 상기 '제1 리프레쉬 구동시'에 상기 제1 기준전압(VREF1)을 기준으로 확인되는 상기 센싱 데이터(SNDAT)의 데이터값을 제1 확인 독출 데이터(RDAT1)로 저장한다.
상기 제2 레지스터(355)는 상기 '제2 리프레쉬 구동시'에 상기 제2 기준전압(VREF2)을 기준으로 확인되는 상기 센싱 데이터(SNDAT)의 데이터값을 제2 확인 독출 데이터(RDAT2)로 저장한다.
그리고, 상기 데이터 비교기(357)는 비교 구동 신호(XCOND)가 활성화되는 '확인 리프레쉬 구동시'에 상기 제1 확인 독출 데이터(RDAT1)와 상기 제2 확인 독출 데이터(RDAT2)를 비교하여, 상기 디스터번스 확인 신호(XDET1)를 발생한다.
이때, 상기 디스터번스 확인 신호(XDET)는 상기 '단위 리프레쉬 프레임'에서 특정된 메모리 블락(MBK)이 '리프레쉬 불량'인 경우에 활성화된다.
즉, 상기 디스터번스 확인 신호(XDET)는 상기 '단위 리프레쉬 프레임'에서 특정된 메모리 블락(MBK)의 노말 메모리셀(NMC)의 상기 제1 확인 독출 데이터(RDAT1)와 상기 제2 확인 독출 데이터(RADT2)의 상이함에 응답하여 활성화된다.
상기와 같은 본 발명의 플래시 메모리 장치에서의 큐어링 셀 판단부(350)에서는, 상기 디스터번스 확인 신호(XDET)가 상기 제1 확인 독출 데이터(RDAT1)와 상기 제2 확인 독출 데이터(RADT2)의 상이함에 응답하여 활성화됨으로써, 디스터번스된 노말 메모리셀(NMC)을 용이하게 확인할 수 있다.
본 실시예에서, 상기 '제1 리프레쉬 구동시', 상기 '제2 리프레쉬 구동시' 및 상기 '확인 리프레쉬 구동시' 모두는 '단위 리프레쉬 프레임'에 포함되며, 상기 제1 확인 구동 신호(XCON1), 상기 제2 확인 구동 신호(XCON2) 및 상기 비교 구동 신호(XCOND)는 상기 제어부(370)로부터 제공된다.
다시 도 2를 참조하면, 상기 제어부(370)는 상기 어드레스 조절 신호(XTRF)를 발생한다. 이때, 상기 어드레스 조절 신호(XTRF)는 상기 리프레쉬 구간의 발생에 상응하여 활성화된다. 하지만, 상기 어드레스 조절 신호(XTRF)는 상기 디스터번스 확인 신호(XDET)의 활성화에 의하여 활성화가 차단된다.
계속하여, 본 발명의 플래시 메모리 장치의 리프레쉬 동작시의 리프레쉬 블락 어드레스(RFBKADD)의 제어방법이 기술된다.
도 4는 본 발명의 플래시 메모리 장치의 리프레쉬 동작시의 리프레쉬 블락 어드레스(RFBKADD)의 제어방법을 나타내는 순서도이다.
먼저, 리프레쉬 블락 어드레스(RFBKADD)는 'k'로 가정된다(S10).
리프레쉬 명령(RFCMD)이 발생되면, 리프레쉬 블락 어드레스(RFBKADD)에 따른 '단위 리프레쉬 프레임'이 진행된다.(S20)
그리고, 해당 메모리 블락(MBK)의 각 노말 메모리셀(NMC)의 상기 제1 확인 독출 데이터(RDAT1)과 상기 제2 확인 독출 데이터(RDAT2)가 동일한지 여부를 리프레쉬 결과가 확인된다(S30).
S30단계, 모든 노말 메모리셀(NMC)의 상기 제1 확인 독출 데이터(RDAT1)과 상기 제2 확인 독출 데이터(RDAT2)가 동일하여 상기 디스터번스 확인 신호(XDET)가 비활성화되는 경우 즉, '리프레쉬 성공'으로 판별되는 경우에는, 리프레쉬 블락 어드레스(RFBKADD)는 'k+1'로 증가된다.(S40)
그리고, S30단계, 적어도 하나의 노말 메모리셀(NMC)의 상기 제1 확인 독출 데이터(RDAT1)과 상기 제2 확인 독출 데이터(RDAT2)가 상이하여 상기 디스터번스 확인 신호(XDET)가 활성화되는 경우 즉, '리프레쉬 불량'으로 판별되는 경우에는, 리프레쉬 블락 어드레스(RFBKADD)는 'k'로 유지된다.
정리하면, 본 발명의 플래시 메모리 장치에서는, 프로그램 동작, 소거 동작 및 독출 동작과 같은 노말 동작과 무관하게, 상기 메모리 블락(MBK)들은 상기 '단위 리프레쉬 프레임'의 반복에 따라 순차적으로 진행된다.
이에 따라, 본 발명의 플래시 메모리 장치에 의하면, 데이터 디스터번스를 치유하는 리프레쉬 동작이 효율적으로 수행될 수 있다. 즉, 본 발명의 플래시 메모리 장치에 의하면, 프로그램 동작, 소거 동작 및 독출 동작과 같은 노말 동작에 영향을 미치지 않고, 상기 메모리 블락(MBK)들 전체에 대하여 균일하게 리프레쉬 동작을 수행할 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (8)

  1. 플래시 메모리 장치에 있어서,
    워드라인들과 비트라인들로 이루어지는 매트릭스 상에 배열되는 복수개의 노말 메모리셀들을 포함하는 노말 메모리 어레이로서, 상기 복수개의 노말 메모리셀들은 다수개의 메모리 블락들로 구분될 수 있으며, 프로그램 및 소거가 가능한 상기 노말 메모리 어레이;
    리프레쉬 블락 어드레스를 발생하는 리프레쉬 어드레스 발생 유닛으로서, 상기 리프레쉬 블락 어드레스는 어드레스 조절 신호의 활성화에 응답하여 순차적으로 증가되며, 전원이 공급되지 않는 상태에서도 보존되는 상기 리프레쉬 어드레스 발생 유닛; 및
    단위 리프레쉬 프레임에서, 상기 노말 메모리 어레이의 상기 메모리 블락들 중의 상기 리프레쉬 블락 어드레스에 의하여 특정되는 어느 하나에 대한 리프레쉬를 수행하도록 구동되며, 상기 어드레스 조절 신호를 발생하는 리프레쉬 구동 유닛을 구비하며,
    상기 어드레스 조절 신호는
    상기 단위 리프레쉬 프레임에서 활성화되되, 특정되는 상기 메모리 블락에 대하여 리프레쉬 불량인 경우에는 비활성화되며,
    상기 리프레쉬 구동 유닛은
    상기 단위 리프레쉬 프레임에서 상기 리프레쉬 블락 어드레스에 따른 상기 메모리 블락의 상기 워드라인들을 활성화하도록 구동되는 로우 선택부;
    칼럼 어드레스에 따른 상기 비트라인을 특정하며, 특정된 상기 비트라인의 데이터를 센싱하여 센싱 데이터로 출력하도록 구동되는 칼럼 선택 센싱부;
    디스터번스 확인 신호를 발생하는 큐어링 셀 판단부로서, 상기 디스터번스 확인 신호는 특정되는 상기 메모리 블락이 리프레쉬 불량인 경우에 활성화되는 상기 큐어링 셀 판단부; 및
    상기 어드레스 조절 신호를 발생하는 제어부로서, 상기 어드레스 조절 신호는 상기 단위 리프레쉬 프레임의 발생에 상응하여 활성화되되, 상기 디스터번스 확인 신호의 활성화에 의하여 활성화가 차단되는 상기 제어부를 구비하며,
    상기 로우 선택부는
    리프레쉬 명령의 발생 여부에 따라, 상기 리프레쉬 블락 어드레스와 노말 블락 어드레스 중의 선택되는 어느 하나를 선택 블락 어드레스로 발생하는 블락 어드레스 선택기로서, 상기 노말 블락 어드레스는 노말 동작 모드에서 상기 노말 메모리 어레이의 상기 메모리 블락을 특정하는 어드레스인 상기 블락 어드레스 선택기; 및
    상기 선택 블락 어드레스 및 하위 로우 어드레스를 디코딩하여 상기 노말 메모리 어레이의 상기 워드라인을 특정하도록 구동되는 로우 디코더를 구비하며,
    상기 큐어링 셀 판단부는
    제1 기준전압 및 제2 기준전압 각각을 기준으로 하여 상기 센싱 데이터의 데이터값을 확인하는 데이터 확인기로서, 상기 제2 기준 전압은 상기 제1 기준 전압 보다 높은 상기 데이터 확인기;
    상기 제1 기준전압을 기준으로 하여 확인되는 상기 센싱 데이터의 데이터값을 제1 확인 독출 데이터로 저장하는 제1 레지스터;
    상기 제2 기준전압을 기준으로 하여 확인되는 상기 센싱 데이터의 데이터값을 제2 확인 독출 데이터로 저장하는 제2 레지스터; 및
    상기 제1 확인 독출 데이터와 상기 제2 확인 독출 데이터를 비교하여, 디스터번스 확인 신호를 발생하는 데이터 비교기로서, 상기 디스터번스 확인 신호는 상기 단위 리프레쉬 프레임에서 지정된 상기 메모리 블락의 상기 노말 메모리 셀의 상기 제1 확인 독출 데이터와 상기 제2 확인 독출 데이터의 상이함에 응답하여 활성화되는 상기 데이터 비교기를 구비하는 것을 특징으로 하는 플래시 메모리 장치.
  2. 삭제
  3. 제1 항에 있어서, 상기 리프레쉬 어드레스 발생 유닛은
    리프레쉬 블락 데이터를 저장하는 복수개의 리프레쉬 메모리셀들을 포함하는 리프레쉬 어드레스 저장 메모리로서, 상기 복수개의 리프레쉬 메모리셀들은 상기 전원이 공급되지 않는 상태에서도 저장된 상기 리프레쉬 블락 데이터를 유지하는 상기 리프레쉬 어드레스 저장 메모리;
    상기 어드레스 조절 신호의 활성화에 응답하여 상기 리프레쉬 블락 데이터를 증가하도록 구동되는 리프레쉬 어드레스 제어기; 및
    상기 리프레쉬 블락 데이터에 상응하는 상기 리프레쉬 블락 어드레스를 발생하는 리프레쉬 어드레스 발생기를 구비하는 것을 특징으로 하는 플래시 메모리 장치.
  4. 제3 항에 있어서,
    상기 노말 메모리 어레이의 상기 복수개의 노말 메모리셀들 각각 및 상기 리프레쉬 어드레스 저장 메모리의 상기 복수개의 리프레쉬 메모리셀들 각각은
    불휘발성 메모리셀인 것을 특징으로 하는 플래시 메모리 장치.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서, 상기 칼럼 선택 센싱부는
    상기 칼럼 어드레스를 디코딩하여 특정되는 열선택 신호를 활성화하는 칼럼 디코더; 및
    활성화되는 상기 열선택 신호에 의하여 선택되는 상기 비트라인의 데이터를 센싱하여 상기 센싱 데이터로서 제공하는 열선택 센스 앰프를 구비하는 것을 특징으로 하는 플래시 메모리 장치.
  8. 삭제
KR1020130135099A 2013-11-08 2013-11-08 효율적으로 리프레쉬 동작을 수행하는 플래시 메모리 장치 KR101601643B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020130135099A KR101601643B1 (ko) 2013-11-08 2013-11-08 효율적으로 리프레쉬 동작을 수행하는 플래시 메모리 장치
US14/534,465 US9312024B2 (en) 2013-11-08 2014-11-06 Flash memory device having efficient refresh operation
CN201410641657.6A CN104637536A (zh) 2013-11-08 2014-11-07 具有高效刷新操作的闪存设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130135099A KR101601643B1 (ko) 2013-11-08 2013-11-08 효율적으로 리프레쉬 동작을 수행하는 플래시 메모리 장치

Publications (2)

Publication Number Publication Date
KR20150053324A KR20150053324A (ko) 2015-05-18
KR101601643B1 true KR101601643B1 (ko) 2016-03-09

Family

ID=53043694

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130135099A KR101601643B1 (ko) 2013-11-08 2013-11-08 효율적으로 리프레쉬 동작을 수행하는 플래시 메모리 장치

Country Status (3)

Country Link
US (1) US9312024B2 (ko)
KR (1) KR101601643B1 (ko)
CN (1) CN104637536A (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3286763A4 (en) * 2016-03-31 2018-03-28 Hewlett-Packard Enterprise Development LP Identifying outlying values in matrices
US10199115B2 (en) * 2016-06-20 2019-02-05 Qualcomm Incorporated Managing refresh for flash memory
US11955187B2 (en) * 2017-01-13 2024-04-09 Pure Storage, Inc. Refresh of differing capacity NAND
US10216570B2 (en) * 2017-01-31 2019-02-26 Winbond Electronics Corporation Memory device and control method thereof
KR20190006760A (ko) * 2017-07-11 2019-01-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
CN107578795A (zh) * 2017-08-23 2018-01-12 东芯半导体有限公司 一种避免数据干扰的闪存装置
CN110390976B (zh) * 2018-04-19 2021-06-08 华邦电子股份有限公司 存储器装置及其数据更新方法
US10885967B2 (en) * 2019-01-14 2021-01-05 Micron Technology, Inc. Systems and methods for improving power efficiency in refreshing memory banks

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100624301B1 (ko) 2005-06-29 2006-09-19 주식회사 하이닉스반도체 낸드형 플래시 메모리 소자의 프로그램 방법
KR100794664B1 (ko) 2006-09-01 2008-01-14 삼성전자주식회사 플래시 메모리 장치 및 그것의 리프레쉬 방법
JP2008181628A (ja) 2007-01-23 2008-08-07 Hynix Semiconductor Inc ナンドフラッシュメモリ装置とそのセル特性改善方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5321661A (en) * 1991-11-20 1994-06-14 Oki Electric Industry Co., Ltd. Self-refreshing memory with on-chip timer test circuit
JP3641066B2 (ja) * 1995-05-30 2005-04-20 株式会社東芝 フラッシュメモリを混載するマイクロコンピュータのデータ書換え方法
US5699297A (en) * 1995-05-30 1997-12-16 Kabushiki Kaisha Toshiba Method of rewriting data in a microprocessor additionally provided with a flash memory
US6005810A (en) * 1998-08-10 1999-12-21 Integrated Silicon Solution, Inc. Byte-programmable flash memory having counters and secondary storage for disturb control during program and erase operations
US7319617B2 (en) * 2005-05-13 2008-01-15 Winbond Electronics Corporation Small sector floating gate flash memory
JP5119795B2 (ja) * 2007-08-08 2013-01-16 富士通セミコンダクター株式会社 半導体メモリ、半導体メモリのテスト方法およびシステム
JP2010135032A (ja) * 2008-12-08 2010-06-17 Renesas Electronics Corp 半導体記憶装置及びセルフリフレッシュテスト方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100624301B1 (ko) 2005-06-29 2006-09-19 주식회사 하이닉스반도체 낸드형 플래시 메모리 소자의 프로그램 방법
KR100794664B1 (ko) 2006-09-01 2008-01-14 삼성전자주식회사 플래시 메모리 장치 및 그것의 리프레쉬 방법
JP2008181628A (ja) 2007-01-23 2008-08-07 Hynix Semiconductor Inc ナンドフラッシュメモリ装置とそのセル特性改善方法

Also Published As

Publication number Publication date
KR20150053324A (ko) 2015-05-18
CN104637536A (zh) 2015-05-20
US9312024B2 (en) 2016-04-12
US20150131385A1 (en) 2015-05-14

Similar Documents

Publication Publication Date Title
KR101601643B1 (ko) 효율적으로 리프레쉬 동작을 수행하는 플래시 메모리 장치
US7391654B2 (en) Memory block erasing in a flash memory device
JP3860573B2 (ja) ブロック消去機能を有する不揮発性メモリ
US7558114B2 (en) Flash memory device capable of improving reliability
JP5393999B2 (ja) プログラムディスターブを減少させることができるフラッシュメモリ装置及びそのプログラム方法
JP2007242221A (ja) プログラム速度を向上させることができる不揮発性メモリ装置及びそれのプログラム方法
KR100909961B1 (ko) 프로그램 전압 발생 회로 및 방법, 그리고 이를 이용한불휘발성 메모리 장치
KR20160117713A (ko) 반도체 장치 및 그것의 동작 방법
US9646696B2 (en) Semiconductor memory device, erasing methods thereof, and data storage device including the same
KR102116617B1 (ko) 반도체 기억장치, 그 동작 방법 및 해석 시스템
JP2006155871A (ja) 不揮発性メモリ装置
JP2014044786A (ja) ソフトプログラミングを使用する不揮発性メモリ（ｎｖｍ）
JP2012022767A (ja) 不揮発性メモリブロックのソフトプログラム
JP2009134848A (ja) 揮発性メモリ素子の消去方法
JP2006202400A (ja) 不揮発性半導体記憶装置の消去方法
US9378829B2 (en) Non-volatile memory device with an EPLI comparator
US9007840B2 (en) Semiconductor memory apparatus and program verification method
JP2010086623A (ja) Ｎａｎｄ型フラッシュメモリ
US9478294B2 (en) Dummy memory erase or program method protected against detection
KR20110074408A (ko) 불휘발성 메모리 제어 장치 및 그것의 제어 방법
KR20130005708A (ko) 반도체 메모리 장치 및 그것의 동작 방법
US20140119129A1 (en) Low margin read operation with crc comparision
US20140063980A1 (en) Semiconductor memory device and operating method thereof
CN111863089B (zh) 存储器装置及非易失性存储器的控制方法
US20240176503A1 (en) Memory device for performing program operation according to incremental step pulse programming method, storage device including the same, and operating method of the memory device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190130

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20200122

Year of fee payment: 5