JP2009134848A

JP2009134848A - 揮発性メモリ素子の消去方法

Info

Publication number: JP2009134848A
Application number: JP2008146032A
Authority: JP
Inventors: Sam Kyu Won; ▲サム▼ 規元; Jae Won Cha; 載元車; Kwang Ho Baek; ▲ワン▼ 虎白
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2007-11-29
Filing date: 2008-06-03
Publication date: 2009-06-18
Also published as: KR100908562B1; US20090141551A1; KR20090055797A; CN101447231A; CN101447231B; US7830717B2

Abstract

【課題】本発明は、選択メモリブロックのプログラムセルのセンシングマージンを改善することができる揮発性メモリ素子の消去方法を提供することを可能にすることを目的としている。
【解決手段】複数（多数）のメモリセル、及びサイドメモリセルが直列に連結された複数（多数）のストリングで構成された選択メモリセルブロックのＰ−ウェルに消去電圧を印加する段階と、前記選択メモリセルブロックのワードラインにソフトプログラムを印加してソフトプログラム動作を行う段階、及び前記サイドメモリセルにプログラム電圧を印加して前記サイドメモリセルをプログラムする段階を含むことを特徴とする。
【選択図】図４

Description

本発明は、揮発性メモリ素子（flash memory device）の消去方法に関するものであり、特に、３４メモリセルを一つのストリング構造として有する揮発性メモリ素子の消去方法に関するものである。

一般に、揮発性メモリ装置のうち、フラッシュメモリ素子は少量の情報を高速で格納するのに主に用いられるノア(NOR)タイプと大量の情報を格納するのに主に用いられるナンド(NAND)タイプに区分される。また、フラッシュメモリ素子は、リード(read)動作、プログラム動作及び消去(erase)動作を行う。特に、ナンドタイプフラッシュメモリ素子のプログラム動作及び消去動作は、メモリセルのＰ−ウェル(well)とフローティングゲートの間の絶縁膜で起きるFNトンネリング(Fowler-Nordheim tunneling)により実行される。すなわち、上記FNトンネリングによりメモリセルのフローティングゲートに電子が注入されることにより、フラッシュメモリ素子のプログラム動作がなされる。上記プログラム動作では、メモリセルブロックに含まれる複数のメモリセルから選択されたセルだけがプログラムされる。また、フラッシュメモリ素子の消去動作は、上記FNトンネリングによりメモリセルのフローティングゲートに存在する電子がＰ−ウェルに放出されることにより実行される。上記消去動作では、メモリセルブロックに含まれる全体メモリセルに格納されたデータが同時に消去される。すなわち、上記消去動作は、メモリセルブロック単位で実行される。

図１は、一般的は揮発性メモリ素子の消去方法を説明するための順序図である。

図１を参照すれば、消去モードが開始すれば、単位セクターまたはチップ内において均一な消去パルス分布を確保するために、セルを電荷格納状態にするプリプログラム(11)を行う。その後、選択されたメモリセルブロックのＰ−ウェル(well)に消去電圧を印加して消去動作(12)を行う。その後、検証動作(13)を行ってメモリセルが消去されたか否かを確認する。この時、全てのセルが消去されれば、これを成功と判別し、そうでない場合、失敗と判別する。成功と判別されれば、ソフトプログラム(15)を行う。ソフトプログラム(15)は、消去動作(12)により複数（多数）のメモリセルのしきい値電圧分布が散在していることをしきい値電圧分布幅を狭めるために行う。

本発明がなそうとする技術的課題は、揮発性メモリ素子中、ドレイン選択トランジスタとメモリセルの間、ソース選択トランジスタとメモリセルの間にそれぞれ形成されたサイドメモリセルを消去動作時にプログラムしてしきい値電圧分布を上昇させ、非選択されたメモリセルブロックのストリング漏洩電流を減少させることにより、選択メモリブロックのプログラムセルのセンシングマージンを改善することができる揮発性メモリ素子の消去方法を提供することにある。

本発明の実施例による揮発性メモリ素子の消去方法は、複数（多数）のメモリセル、及びサイドメモリセルが直列に連結された複数（多数）のストリングで構成された選択メモリセルブロックのPウェルに消去電圧を印加する段階と、前記選択メモリセルブロックのワードラインにソフトプログラムを印加してソフトプログラム動作を行う段階、及び前記サイドメモリセルにプログラム電圧を印加して前記サイドメモリセルをプログラムする段階を含む。

前記消去電圧を印加する段階後に、消去検証動作を行って前記複数（多数）のメモリセルが消去されたか否かを判別し、全てのメモリセルが消去されていない場合、消去フェイルフラグを生成する段階をさらに含む。

前記ソフトプログラム段階後、前記複数（多数）のメモリセルのしきい値電圧分布がターゲット電圧よりも高い場合、前記サイドメモリセルをプログラムする段階を進行し、前記複数（多数）のメモリセルのしきい値電圧分布がターゲット電圧よりも低い場合、前記ソフトプログラムの電位を増加させて前記ソフトプログラム動作を再実施する段階をさらに含む。

前記ターゲット電圧は０Ｖで設定し、前記サイドメモリセルをプログラムする段階は前記サイドメモリセルのしきい値電圧分布が前記複数（多数）のメモリセルのしきい値電圧よりも高くプログラムする。

前記サイドメモリセルは、ドレインサイドメモリセル、及びソースサイドメモリセルである。

プログラムまたは読み出し動作時に非選択メモリセルブロックの前記サイドメモリセルは０Ｖの電圧が印加される。

本発明の一実施例によれば、揮発性メモリ素子中、ドレイン選択トランジスタとメモリセルの間、ソース選択トランジスタとメモリセルの間にそれぞれ形成されたサイドメモリセルを消去動作時にプログラムし、しきい値電圧分布を上昇させて非選択されたメモリセルブロックのストリング漏洩電流を減少させることにより、選択メモリブロックのプログラムセルのセンシングマージンを改善することができる。

以下、添付した図面を参照し、本発明の好ましい実施例を説明する。しかし、本発明は、以下に開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、単に、本実施例は、本発明の開示が完全であるように通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。

図２は、本発明の一実施例による揮発性メモリ素子の構成図である。

揮発性メモリ素子は、複数（多数）のメモリセルブロックを含み、複数（多数）のメモリセルブロックに連結されたイーブン及びオッドビットラインBLe, BLo対は、それぞれ複数（多数）の頁バッファPB1〜PBnの一つに連結される。

複数（多数）のメモリセルブロック110, 120それぞれは、複数（多数）のメモリセルMC<0:31>、ドレイン選択トランジスタDSTe、ソース選択トランジスタSSTe、及びメモリセルのうち、最外角メモリセルMC<31>, MC<0>とドレイン選択トランジスタDSTeとソース選択トランジスタSSTeの間にそれぞれ配置されたドレインサイドメモリセルDSMCe、及びソースサイドメモリセルSSMCeが直列に連結された複数（多数）のストリングで構成される。

図３及び図４は、本発明の一実施例による揮発性メモリ素子の消去方法を説明するための順序図である。

図３を参照して本発明の消去方法を説明すれば、次の通りである。

まず、選択メモリセルブロックに消去電圧を印加して消去動作(301)を行う。その後、メモリセルブロックのサイドメモリセルにプログラム電圧を印加してサイドメモリセルをプログラムする(302)。サイドメモリセルのプログラム検証動作を行って(303)、サイドメモリセルのしきい値電圧が設定された値または他のメモリセルのしきい値電圧よりも高いか否かを判別(304)する。この時、サイドメモリセルのしきい値電圧が設定された値または他のメモリセルのしきい値電圧よりも高くない場合、プログラム電圧を増加して上記プログラム動作を再実施する(305)。

上述した消去方法を図２及び図４を参照し、さらに詳しく説明すれば、次の通りである。

1)消去ブロック選択(401)
消去動作を行うメモリセルブロックのアドレスが入力され、メモリセルブロックを選択する。

2)消去電圧印加(402)
選択されたメモリセルブロックが配置された半導体基板のPウェルに消去電圧を印加して複数（多数）のメモリセルMC<0:31>、ドレインサイドメモリセルDSMCe、及びソースサイドメモリセルSSMCeを消去させる。

3)消去検証(403)
メモリセルブロックのイーブン及びオッドビットラインBLe, BLoに連結された頁バッファPB1〜PBnを用いて複数（多数）のメモリセルMC<0:31>、ドレインサイドメモリセルDSMCe、及びソースサイドメモリセルSSMCeが正常に消去されたか否かを判別する。

4)判別(404)
上記消去検証動作時に複数（多数）のメモリセルMC<0:31>、ドレインサイドメモリセルDSMCe、及びソースサイドメモリセルSSMCeが全て正常に消去された場合、パスと判別し、複数（多数）のメモリセルMC<0:31>、ドレインサイドメモリセルDSMCe、及びソースサイドメモリセルSSMCeのいずれか一つ以上または設定された個数以上検出される場合、消去フェイルフラグを形成する。即ち、消去電圧を印加する段階後、消去検証動作を行って前記複数のメモリセルが消去されたか否かを判別し、全てのメモリセルが消去されていない場合、消去フェイルフラグを生成する。

5)ソフトプログラム(406)
消去動作が進行されたメモリセルブロックの複数（多数）のメモリセルMC<0:31>とドレインサイドメモリセルDSMCe、及びソースサイドメモリセルSSMCeに連結されたワードラインにソフトプログラム電圧を印加してソフトプログラムを進行する。

6)ソフトプログラム検証(407)
ソフトプログラム検証動作を行って複数（多数）のメモリセルMC<0:31>のしきい値電圧分布のうち、最も低いしきい値電圧をターゲットしきい値電圧と比較する。例えば、ターゲットしきい値電圧を０Ｖと設定し、消去動作後のしきい値電圧分布のうち、最も高いしきい値電圧が０Ｖよりも高いか否かを検証する。

7)判別(408)
上述したソフトプログラム検証(407)によりしきい値電圧分布のうち、最も低いしきい値電圧がターゲットしきい値電圧よりも高い場合、パスと判別し、ターゲットしきい値電圧よりも低い場合、フェイルと判別する。

8)ソフトプログラム電圧増加(409)
しきい値電圧分布のうち、最も低いしきい値電圧がターゲットしきい値電圧よりも低い場合、ソフトプログラム動作時に印加されるプログラム電圧を一定ステップだけ増加させてソフトプログラム(406)を再実施する。即ち、ソフトプログラム段階後、前記複数のメモリセルのしきい値電圧分布がターゲット電圧よりも高い場合、前記サイドメモリセルをプログラムする段階を進行し、前記複数のメモリセルのしきい値電圧分布がターゲット電圧よりも低い場合、前記ソフトプログラムの電位を増加させて前記ソフトプログラム動作を再実施する。

9)ソフト消去検証(410)
しきい値電圧分布のうち、最も高いしきい値電圧をターゲットしきい値電圧と比較してソフト消去検証動作を行う。

10)判別(411)
上述したソフト消去検証(410)の結果、しきい値電圧分布のうち、最も高いしきい値電圧がターゲットしきい値電圧よりも低い場合、パスと判別し、しきい値電圧分布のうち、最も高いしきい値電圧がターゲットしきい値電圧よりも高い場合、フェイルと判別する。フェイルと判別される場合、消去フェイルフラグを生成する。

11)サイドメモリセルプログラム(412)
メモリセルのうち、最外角メモリセルMC<31>, MC<0>とドレイン選択トランジスタDSTeとソース選択トランジスタSSTeの間にそれぞれ配置されたドレインサイドメモリセルDSMCeとソースサイドメモリセルSSMCeのいずれか一つに連結されたワードラインにプログラム電圧を印加し、ドレインサイドメモリセルDSMCeとソースサイドメモリセルSSMCeのいずれか一つをプログラムする。この時、ドレインサイドメモリセルDSMCeとソースサイドメモリセルSSMCeを全てプログラムすることができる。

12)サイドメモリセルプログラム検証(413)
ドレインサイドメモリセルDSMCeまたはソースサイドメモリセルSSMCeのプログラム検証動作を行ってドレインサイドメモリセルDSMCeまたはソースサイドメモリセルSSMCeのしきい値電圧をターゲットしきい値電圧と比較する。

13)判別(414)
ドレインサイドメモリセルDSMCeまたはソースサイドメモリセルSSMCeのしきい値電圧がターゲットしきい値電圧よりも低い場合、フェイルと判別し、ターゲットしきい値電圧よりも高い場合、パスと判断して全体消去動作を終了する。この時、ターゲットしきい値電圧は、０Ｖ以上に設定することが好ましい。

14)サイドメモリセルプログラム電圧増加(415)
ドレインサイドメモリセルDSMCeまたはソースサイドメモリセルSSMCeのしきい値電圧がターゲットしきい値電圧よりも低い場合、サイドメモリセルプログラムのプログラム電圧を一定ステップ電圧だけ上昇させ(ISPPプログラム方法)、サイドメモリセルプログラム(412)を再実施する。

上述したように、ドレインサイドメモリセルDSMCeまたはソースサイドメモリセルSSMCeをプログラムして０Ｖ以上のしきい値電圧分布を有するようにする。これは、ドレインサイドメモリセルDSMCeまたはソースサイドメモリセルSSMCeのしきい値電圧をメモリセルよりも高くし、後続の揮発性メモリ素子のプログラムまたは読み出し動作時に非選択されたメモリブロックの場合、ドレインサイドメモリセルDSMCeまたはソースサイドメモリセルSSMCeに０Ｖの電圧が印加される場合、ドレインサイドメモリセルDSMCeまたはソースサイドメモリセルSSMCeのしきい値電圧は０Ｖ以上であるため、ターンオフ状態になる。これにより、非選択されたメモリブロックのストリングを通じて流れる漏洩電流が減少される。即ち、プログラムまたは読み出し動作時に非選択メモリセルブロックの前記サイドメモリセルは０Ｖの電圧が印加される。

本発明の活用例として、揮発性メモリ素子の消去方法に適用出来、特に、３４メモリセルを一つのストリング構造として有する揮発性メモリ素子（flash memory device）の消去方法に適用出来る。

従来の技術による揮発性メモリ素子の消去動作を説明するための順序図である。本発明の一実施例による揮発性メモリ素子の構成図である。本発明の一実施例によるフラッシュメモリ素子の消去動作を説明するための順序図である。本発明の一実施例によるフラッシュメモリ素子の消去動作を説明するための順序図である。

符号の説明

110, 120…メモリセルブロック
PB1〜PBn…頁バッファ

Claims

複数のメモリセル、及びサイドメモリセルが直列に連結された複数のストリングで構成された選択メモリセルブロックに消去電圧を印加する段階と、
前記メモリセルのしきい値電圧よりも高くなるように前記サイドメモリセルに電圧を印加する段階と、
を含むことを特徴とする揮発性メモリ素子の消去方法。
前記サイドメモリセルに印加される電圧は、プログラム電圧であることを特徴とする請求項１に記載の揮発性メモリ素子の消去方法。
前記サイドメモリセルは、ドレインサイドメモリセル、及びソースサイドメモリセルであることを特徴とする請求項１に記載の揮発性メモリ素子の消去方法。
複数のメモリセル、及びサイドメモリセルが直列に連結された複数のストリングで構成された選択メモリセルブロックのPウェルに消去電圧を印加する段階と、
前記選択メモリセルブロックのワードラインにソフトプログラムを印加してソフトプログラム動作を行う段階と、
前記サイドメモリセルにプログラム電圧を印加して前記サイドメモリセルをプログラムする段階と、
を含むことを特徴とする揮発性メモリ素子の消去方法。
前記消去電圧を印加する段階後、
消去検証動作を行って前記複数のメモリセルが消去されたか否かを判別し、全てのメモリセルが消去されていない場合、消去フェイルフラグを生成する段階と、
をさらに含むことを特徴とする請求項４に記載の揮発性メモリ素子の消去方法。
前記ソフトプログラム段階後、
前記複数のメモリセルのしきい値電圧分布がターゲット電圧よりも高い場合、前記サイドメモリセルをプログラムする段階を進行し、前記複数のメモリセルのしきい値電圧分布がターゲット電圧よりも低い場合、前記ソフトプログラムの電位を増加させて前記ソフトプログラム動作を再実施する段階と、
をさらに含むことを特徴とする請求項４に記載の揮発性メモリ素子の消去方法。
前記ターゲット電圧は、０Ｖで設定することを特徴とする請求項６に記載の揮発性メモリ素子の消去方法。
前記サイドメモリセルをプログラムする段階は、前記サイドメモリセルのしきい値電圧分布を前記複数のメモリセルのしきい値電圧よりも高くプログラムすることを特徴とする請求項４に記載の揮発性メモリ素子の消去方法。
前記サイドメモリセルは、ドレインサイドメモリセル、及びソースサイドメモリセルであることを特徴とする請求項４に記載の揮発性メモリ素子の消去方法。
プログラムまたは読み出し動作時に非選択メモリセルブロックの前記サイドメモリセルは０Ｖの電圧が印加されることを特徴とする請求項４に記載の揮発性メモリ素子の消去方法。
複数のメモリセル、及びサイドメモリセルが直列に連結された複数のストリングで構成された選択メモリセルブロックに消去電圧を印加して消去させる段階と、
前記サイドメモリセルをプログラムして前記サイドメモリセルのしきい値電圧分布を０Ｖよりも高くプログラムする段階と、
を含むことを特徴とする揮発性メモリ素子の消去方法。