FR2983623A1 - Procede d'effacement d'un plan memoire - Google Patents
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Abstract
Procédé de test et d'effacement anti-rémanence où : - le plan mémoire est divisé en pages, - chaque page est divisée en blocs, - les blocs ont une taille B=2 mots ; - les pages ont une taille P=2 mots ; comportant les étapes suivantes : - commande de l'écriture à chacune des adresses A d'un mot M , - commande de la lecture à chacune desdites adresses A du mot M' de N1 bits présent en mémoire, - comparaison à chaque adresses A du mot M avec le mot M' , - enregistrement ou signalisation de toute divergence entre ces mots, - commande de l'écriture à chaque adresses A d'un mot , complémentaire de M , - commande de la lecture à chaque adresses A du mot présent en mémoire, - comparaison à chaque adresses A du mot avec le mot lu - enregistrement ou signalisation de toute divergence entre les mots et .
Description
9 8362 3 La présente invention concerne le domaine de la sécurité des systèmes d'information et a plus particulièrement pour objet un procédé d'effacement et de lutte anti-rémanence de mémoire à semi-conducteur non volatile destinés à réduire les risques de compromission de données confidentielles. Le développement des technologies numériques et des réseaux de communication a renforcé les risques relatifs à la sécurité des informations. La vulnérabilité des systèmes électroniques numériques de stockage de cette information est dorénavant un thème préoccupant pour toute application nécessitant la protection d'un savoir-faire (perte de compétence ou de marché industriel) ou d'un secret (bancaire, identité, télécommunication, Internet, militaire...). Compte tenu de ces risques, il est nécessaire de disposer de procédés techniques adaptés au contrôle du blanchissement (« blanking » ou zéroisation), c'est-à-dire de l'effacement des données sensibles stockées physiquement dans un support mémoire. Ce problème apparaît de manière récurrente au niveau des systèmes d'armes et des équipements militaires dans un contexte de SSI (Sécurité des Systèmes d'Information) d'usage militaire. En effet, les besoins de maintenance peuvent nécessiter un retour chez les industriels ou chez des sous-traitants.
Dans cette optique, un processus de déclassification compatible de la réglementation en vigueur est requis. Actuellement, cette réglementation passe par la destruction des dispositifs à mémoire ayant contenu des données ou informations classifiées. De ces dispositions préventives en découlent des conséquences économiques fortes sur la logistique et des incidences probables sur la disponibilité d'un équipement en service tout au long de sa durée de vie. Pour éviter ces destructions, on connait des dispositifs tels que figurant par exemple dans les brevets US2005286314, 2005276119ou US2006056240 qui sont associés à des mémoires volatiles lors de la fabrication des barrettes de mémoires et qui permettent d'effacer des mémoires non-volatiles et qui sont basés sur une mise en oeuvre des caractéristiques électriques de charges et de décharges de transistors à grille flottante. Ces dispositifs correspondent à des intégrations et/ou des constructions physiques de cellules mémoires. Bien évidemment de tels dispositifs ne peuvent être prévus que lors de la fabrication des mémoires et ne peuvent pas s'appliquer à des mémoires déjà existantes.
Pour résoudre cet inconvénient, il est connu d'utiliser des procédés d'effacement de mémoires indépendantes de la technologie de construction du point mémoire. A ce titre, on connait la réécriture qui permet de supprimer ou d'effacer l'information sur un support en écrivant des bits de données « 1 » et (ou) « 0 » dans toutes les zones de stockage du support, remplaçant ainsi tous les bits significatifs d'information existants. L'efficacité de cette méthode est liée au nombre de cycles de réécriture notamment pour annuler le phénomène des bordures de piste, ainsi qu'à la compétence et aux connaissances de la personne qui exécute le processus, et, le cas échéant, aux fonctions de vérification du logiciel de réécriture qui aident à s'assurer que la réécriture s'effectue sur tout l'espace de stockage accessible du support. Dans ce domaine on connaît un procédé connu sous le nom de triple réécriture et qui consiste à effectuer trois passages du logiciel de réécriture. La première passe doit écrire des uns (1) ou des zéros (0) binaires sur tout le support, la deuxième, des caractères complémentaires (ou opposés) à ceux de la première passe, et la troisième, un schéma pseudo-aléatoire que l'opérateur est en mesure de lire pour vérifier les résultats. Une telle méthode présente l'inconvénient de nécessiter l'intervention d'un opérateur et, de surcroit, n'est pas complètement fiable.
On connaît également le brevet EP0421693 qui décrit un dispositif ainsi qu'une méthode d'autotest de mémoire en échiquier. Le procédé décrit dans ce brevet est un procédé non déterministe qui créer un échiquier d'adresses de test générées aléatoirement. Cette solution d'autotest ne prends pas en compte les problèmes de rémanence de mémoire, et ainsi ne peux donc pas être utilisée dans un effacement sécurisé de mémoire. Le but de l'invention est de résoudre les inconvénients de l'état de la technique en proposant un procédé d'effacement d'un plan mémoire ne nécessitant ni un dispositif particulier installé lors de la fabrication du plan mémoire ni l'intervention d'un opérateur, qui prend en compte le phénomène de rémanence de la mémoire et qui est parfaitement fiable.
La solution apportée est un procédé de test et d'effacement anti-rémanence par décomposition algorithmique d'un plan mémoire comportant X bits d'adresses A, avec 12x, et N bits par mot définissant ainsi 2x*N points mémoire, mis en oeuvre par au moins un microprocesseur connecté à ce plan mémoire, caractérisé en ce que - le plan mémoire est divisé en K pages, K=x2 -2N /Z si X>2N ou sinon k=1 ; chaque page est divisée en R/K blocs, R=2x/2" si X>N ou sinon R=1 ; - les R blocs ont une taille B=2" mots ; les k pages ont une taille P=22" mots ; et qu'il comporte : une étape de commande par le microprocesseur de l'écriture à chacune des adresses Ai d'un mot M, de N bits, dont la valeur est calculée à l'aide d'un algorithme de comptage, avec 12x ; une étape de commande par le microprocesseur de la lecture à chacune desdites adresses Ai du mot M', de N1 bits présent en mémoire, dont la valeur est calculée à l'aide d'un algorithme de comptage, avec 15i2x ; - une étape de comparaison par le microprocesseur à chacune des adresses Ai du mot Mi commandé en écriture avec le mot lu M'i, avec 1 , une étape d'enregistrement ou de signalisation de toute divergence entre les mots Mi et M'i, avec 1<i<2x ; une étape de commande par le microprocesseur de l'écriture à chacune desdites adresses A d'un motM, complémentaire de Mi, avec 15i2x ; - une étape de commande par le microprocesseur de la lecture à chacune desdites adresses A du mot M', présent en mémoire, avec 15.i2x ; une étape de comparaison par le microprocesseur et à chacune des adresses A du mot M, commandé en écriture avec le mot lu M' , avec 15i2x ; une étape d'enregistrement ou de signalisation de toute divergence entre les mots M, et M'; , avec 1 <_i<_2x .
Ce procédé permet de vérifier l'intégrité électrique de l'accès en écriture et lecture de tous les emplacements de stockage élémentaire de la mémoire, ceci dans le but de s'assurer de l'absence de données confidentielles résiduelles dans le composant, tout en effaçant la mémoire. Ce procédé permet notamment de mettre en évidence des défaillances basées sur des hypothèses de «collages» à «0» et à «1» sur les lignes d'adresses et de données d'un composant mémoire. Selon une caractéristique particulière, un procédé selon l'invention applique un l'algorithme de comptage qui comporte : une étape d'écriture à la première adresse du premier bloc de la première page de la mémoire d'un mot M1 ; une étape d'écriture dans le premier bloc de la première page de la mémoire, des mots M2 à M2N aux adresses A2 à A2N, tels que M1+1=M, +1 ou M,+1=M, -1, avec 1 2x-1 ; une étape d'écriture par rotation des mots du bloc n dans le bloc n+1, telle que le mot écrit à la première adresse du bloc n est écrit à la dernière adresse du bloc n+1, et que le mot écrit à la deuxième adresse du bloc n est écrit à la première adresse du bloc n+1 ; Selon une autre caractéristique, M1=0 ou M1=2". Selon une autre caractéristique, un procédé selon l'invention comporte une étape préalable de réinitialisation à 0 du plan de mémoire complet, puis une réinitialisation 20 à 1 par page avant les étapes d'écriture des mots M, de N bits, avec 15i5.2x. Selon une autre caractéristique, un procédé selon l'invention comporte une étape préalable de commande par le microprocesseur de la lecture à chacune desdites adresses A des mots Mo, qu'elles contiennent et de l'écriture à chacune desdites 25 adresses A d'un mot Mo, complémentaire de Mo,, avec 15i2x. Selon une autre caractéristique, lorsque le plan mémoire est constitué par des transistors EEPROM ou FlashEPROM. 30 L'invention concerne en outre l'application d'un procédé selon l'invention à l'effacement anti-rémanence de plan mémoire à semi-conducteur RAM, EEPROM ou FlashEPROM.
D'autres avantages et caractéristiques apparaîtront dans la description d'un mode particulier de réalisation de l'invention au regard des figures annexées parmi lesquelles : La figure 1 montre les moyens mis en oeuvre pour réaliser l'invention selon un premier mode de réalisation ; - La figure 2 présente un graphique des tensions de seuil d'une cellule EEPROM ; - La figure 3 présente un schéma de la décomposition en pages et en blocs de la mémoire ; La figure 4 présente des tableaux de l'algorithme de comptage dans différentes configurations du plan mémoire : - La figure 4.1 lorsque X>2N ; La figure 4.2 lorsque X=2N ; La figure 4.3 lorsque N<X<2N ; La figure 4.4 lorsque X=N ; La figure 4.5 lorsque X<N ; - La figure 5 présente un schéma de la mise en étape d'un procédé selon un premier mode de réalisation de l'invention ; La figure 6 présente un schéma de la mise en étape d'un procédé selon un second mode de réalisation de l'invention ; La figure 7 présente un organigramme d'un procédé d'effacement sécurisé d'un plan mémoire selon un mode de réalisation particulier de l'invention ; La figure 1 présente les moyens mis en oeuvre pour réaliser l'invention selon un premier mode de réalisation de l'invention. Ces moyens sont composés d'un plan mémoire 2 relié par au moins un bus 6 à une interface 4 qui est elle-même connectée à un microordinateur 3 par une liaison 5. Dans cet exemple de réalisation la liaison 5 est de type RS232.
La figure 2 présente un diagramme qui montre le déplacement des tensions de seuil d'un transistor dans une cellule EEPROM à cause de réécritures successives d'une même donnée . Dans une mémoire EEPROM, la méthode de stockage de donnée est réalisée à l'aide de transistors à grille flottante qui jouent le rôle d'un accumulateur d'électrons. La quantité d'électrons piégés par effet tunnel ou par injection dans la grille flottante modifie alors les caractéristiques du transistor. Ce dernier est donc soit passant, soit bloqué en fonction du quantum d'électrons piégés dans la grille. En appliquant un champ électrique entre la grille et la source du transistor, on évacue les électrons stockés dans la grille, de l'ordre de quelques milliers. La programmation d'une cellule mémoire correspond donc à des cycles de charge et décharge d'une grille flottante qui agit sur la tension de seuil du transistor. L'état passant ou bloqué du transistor est interprété par un niveau logique « 1 » ou « 0 ». La tension de seuil VT est caractérisée par la quantité de charges positives ou négatives accumulées dans la grille flottante correspondant à 3 états de la mémoire: - «Programmé» (extraction d'électrons de la grille flottante par effet tunnel) « Vierge » (état initial : pas de charge) «Effacé» (injection d'électrons par effet tunnel) Lors d'une opération de lecture de la cellule mémoire, on applique sur la grille de contrôle de la cellule une tension VGS=O V (plus généralement VTprog<VGS<VTeff) et on évalue l'état logique de la tension VDS. Si la cellule est programmée, le transistor est toujours dans l'état passant pour VGS>VTprog correspondant à un état logique« 0 ». Si la cellule est effacée, le transistor est dans l'état bloqué pour VGS< VTeff correspondant à un état logique « 1 ».
Dans le. cas d'applications à stockage de données confidentielles ou secrètes (clés de chiffrement par exemple, mot de passe...) se pose la problématique de leur rémanence après de multiples opérations d'effacement. Le nombre de cycle d'effacement (programmation) altère in fine le niveau du seuil VTeff (VTprog) pour devenir une empreinte susceptible de révéler une information mesurable d'une programmation préalable. La figure 3 présente un schéma de la décomposition en pages et en blocs de la mémoire. La mémoire est décomposée en K pages et R blocs, avec K=x2 /Z si X>2N ou sinon K=1, et R=2x/2" si X>N ou sinon R=1. Chaque page comporte R/K blocs.
Les figures 4.1, 4.2, 4.3, 4.4 et 4.5 présentent des tableaux de l'algorithme de comptage pour différentes configurations du plan mémoire. L'algorithme de comptage consiste en : une étape d'écriture à la première adresse du premier bloc de la première page de la mémoire d'un mot M1 ; une étape d'écriture dans le premier bloc de la première page de la mémoire, des mots M2 à M2N aux adresses A2 à A2N, tels que Mi+1=M; +1 ou M,+1=M; -1, avec 15i2x-1 ; une étape d'écriture par rotation des mots du bloc n dans le bloc n+1, telle que le mot écrit à la première adresse du bloc n est écrit à la dernière adresse du bloc n+1, et que le mot écrit à la deuxième adresse du bloc n est écrit à la première adresse du bloc n+1 ; La figure 4.1 présente un tableau de l'algorithme de comptage lorsque X>2N, dans cet exemple X=5 et N=2. Donc la mémoire est décomposée en deux pages et en 8 blocs. Chaque page comporte 4 blocs. La figure 4.2 présente un tableau de l'algorithme de comptage lorsque X=2N, 15 dans cet exemple X=4 et N= 2. Donc la mémoire est décomposée en 1 page et en 4 blocs. La figure 4.3 présente un tableau de l'algorithme de comptage lorsque N<X<2N, dans cet exemple X=3 et N=2. Donc la mémoire est décomposée en 1 page et en 2 blocs.
20 La figure 4.4 présente un tableau de l'algorithme de comptage lorsque X=N, dans cet exemple X=2 et N=2. Donc la mémoire est décomposée en 1 page et en 1 bloc. La figure 4.5 présente un tableau de l'algorithme de comptage lorsque X<N, dans cet exemple X=2 et N=3. Donc la mémoire est décomposée en 1 page et en 1 25 bloc. La figure 5 présente un tableau de l'action du procédé d'effacement selon un mode particulier de l'invention sur un plan mémoire avec 2x=512K et N=8 dont les étapes sont : 30 a- décomposer le plan mémoire en K=8 pages d'une taille de 64Ko chacune, et en R=2048 blocs b- initialiser tout le plan mémoire à « 0 » c- écrire une page de mots binaires issus de l'algorithme de comptage, représentée ici par « CELAR_A » d- lire toute la mémoire et vérifier le contenu de la page dans le plan mémoire e- écrire une page des mots complémentaires des mots binaires écrits lors de l'étape c, représenté ici par « CELAR_B » f- lire toute la mémoire et vérifier le contenu de la page dans le plan mémoire g- réinitialiser la page à « 0 » h- répéter les opérations de c- à f- sur les pages suivantes de manière à balayer l'ensemble du plan mémoire La figure 6 présente un tableau de l'action du procédé d'effacement selon un mode particulier de l'invention similaire à celui présenté par la figure 5. Seule la réinitialisation finale à « 1 » des pages du plan mémoire varie. La figure 7 présente un organigramme d'un procédé d'effacement sécurisé 15 d'un plan mémoire selon un mode de réalisation de l'invention. Le plan mémoire comporte des adresses A de X bits et des mots de N bits. Dans ce mode de réalisation particulier, le procédé d'effacement sécurisé d'un plan mémoire comporte les étapes successives suivantes : une étape de commande par le microprocesseur de la lecture à chacune 20 desdites adresses A des mots Moi qu'elles contiennent ; une étape de commande par le microprocesseur de l'écriture à chacune desdites adresses A d'un mot Mo, complémentaire de Moi ; une étape de réinitialisation des points mémoire par écriture de zéro dans chaque point mémoire ; 25 une étape de commande par le microprocesseur de l'écriture à chacune des adresses A d'un mot M, de N bits, dont la valeur est calculée à l'aide d'un algorithme de comptage ; une étape de commande par le microprocesseur de la lecture à chacune desdites adresses A du mot N1`; de N bits présent en mémoire ; 30 une étape de comparaison par le microprocesseur et à chacune des adresses A, du mot Mi commandé en écriture avec le mot lu M'i ; une étape d'enregistrement ou de signalisation de toute divergence entre les mots Mi et M', ; - une étape de commande par le microprocesseur de l'écriture à chacune desdites adresses A, d'un mot M, complémentaire de M, ; - une étape de commande par le microprocesseur de la lecture à chacune desdites adresses A, du mot M' présent en mémoire ; - une étape de comparaison par le microprocesseur et à chacune des adresses A du mot Mi commandé en écriture avec le mot lu M'i; - une étape d'enregistrement ou de signalisation de toute divergence entre les mots M, . - une étape de réinitialisation des points mémoire par écriture de zéro dans chaque point mémoire. Si lors d'une des phases de test il est signalé une divergence entre un mot écrit et un mot lu, le plan mémoire est considéré comme défectueux. La phase de lecture initiale des mots Mo, et l'écriture des mots complémentaires Mo, permet de ne pas avoir le phénomène de rémanence de la mémoire décrit à la figure 2. Ainsi, écrire à chaque adresse le complémentaire du mot présent initialement permet un équilibre des cycles de charge et de décharge de la grille flottante de manière à filtrer les signatures des variations des tensions de seuil VTeff et VTprog sur l'ensemble du plan mémoire.
Claims (7)
- REVENDICATIONS1. Procédé de test et d'effacement anti-rémanence par décomposition algorithmique d'un plan mémoire comportant X bits d'adresses A, avec 1i52x, et N bits par mot définissant ainsi 2x*N points mémoire, mis en oeuvre par au moins un microprocesseur connecté à ce plan mémoire, caractérisé en ce que : - le plan mémoire est divisé en K pages, K= 2x /22N /Z si X>2N ou sinon k=1 ; - chaque page est divisée en R/K blocs, R=2x/2" si X>N ou sinon R=1 ; les R blocs ont une taille B=2" mots ; - les k pages ont une taille P=22" mots ; et qu'il comporte : - une étape de commande par le microprocesseur de l'écriture à chacune des adresses A d'un mot M, de N bits, dont la valeur est calculée à l'aide d'un algorithme de comptage, avec 12x ; une étape de commande par le microprocesseur de la lecture à chacune desdites adresses A du mot M`, de N1 bits présent en mémoire, dont la valeur est calculée à l'aide d'un algorithme de comptage, avec 15i2x ; - une étape de comparaison par le microprocesseur à chacune des adresses A, du mot M, commandé en écriture avec le mot lu M',, avec 12x ; - une étape d'enregistrement ou de signalisation de toute divergence entre les mots M, et M'1, avec 1i<2x ; une étape de commande par le microprocesseur de l'écriture à chacune desdites adresses A, d'un motM, complémentaire de M' avec 12x ; - une étape de commande par le microprocesseur de la lecture à chacune desdites adresses A, du mot M' présent en mémoire, avec 12x ; une étape de comparaison par le microprocesseur et à chacune des adresses A du mot Mi commandé en écriture avec le mot lu M'i , avec 15i5_2x ; une étape d'enregistrement ou de signalisation de toute divergence entre les mots et M'; , avec 15i52x;
- 2. Procédé de selon la revendication 1, caractérisé en ce que l'algorithme de comptage comporte : une étape d'écriture à la première adresse du premier bloc de la première page de la mémoire d'un mot M1; une étape d'écriture dans le premier bloc de la première page de la mémoire, des mots M2 à M2N aux adresses A2 à A2N, tels que Mi+1=M, +1 ou M,±1=M; -1, avec 1.5_i5_2x-1 ; une étape d'écriture par rotation des mots du bloc n dans le bloc n+1, telle que le mot écrit à la première adresse du bloc n est écrit à la dernière adresse du bloc n+1, et que le mot écrit à la deuxième adresse du bloc n est écrit à la première adresse du bloc n+1 ;
- 3. Procédé selon la revendication 2, caractérisé en ce que M1=0 ou M1=2" ;
- 4. Procédé selon l'une quelconque des revendications 1 à 3, caractérisé en ce qu'il comporte une étape préalable de réinitialisation à 0 du plan de mémoire complet, puis une réinitialisation à 1 par page avant les étapes d'écriture des mots Mi de N bits, avec 12x.
- 5. Procédé selon l'une quelconque des revendications 1 à 4, caractérisé en ce qu'il comporte une étape préalable de commande par le microprocesseur de la lecture à chacune desdites adresses A des mots Moi qu'elles contiennent et de l'écriture à chacune desdites adresses A d'un mot Mo, complémentaire de Moi, avec 12x.
- 6. Procédé selon l'une quelconque des revendications 1 à 5, caractérisé en ce que lorsque le plan mémoire est constitué par des transistors EEPROM ou FlashEPROM.
- 7. Application d'un procédé selon l'une des revendications 1 à 6 à l'effacement anti-rémanence de plan mémoire à semi-conducteur RAM, EEPROM ou FlashEPROM.
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| Title |
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| GUOMENG WANG ET AL: "A fast algorithm for data erasure", INTELLIGENCE AND SECURITY INFORMATICS, 2008. ISI 2008. IEEE INTERNATIONAL CONFERENCE ON, IEEE, PISCATAWAY, NJ, USA, 17 June 2008 (2008-06-17), pages 254 - 256, XP031286483, ISBN: 978-1-4244-2414-6 * |
| PETER GUTMANN: "Data Remanence in Semiconductor Devices", PROCEEDINGS OF THE 10TH USENIX SECURITY SYMPOSIUM, 17 August 2001 (2001-08-17), Washington D.C., USA, XP002685857 * |
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