JP2012022767A - 不揮発性メモリブロックのソフトプログラム - Google Patents

Abstract

【課題】
不揮発性メモリブロックをソフトプログラムする方法を提供する。
【解決手段】
方法は、ビットを消去し、消去によって過消去されたビットを識別するステップを含む。過消去された第１サブセットのビットがソフトプログラムされる。この第１サブセットのビットのソフトプログラムの結果が測定される。この第１サブセットのビットのソフトプログラムの結果に基づいて複数の可能電圧条件から初期電圧条件を選択する。第２サブセットのビットのソフトプログラムの結果が測定される。ソフトプログラムが初期電圧条件を第２サブセットのビットに適用する。第２サブセットは、選択するステップの時に依然として過消去されているビットを含む。この結果、全てのビットを所望消去条件内に移行するのに必要なソフトプログラムを速やかに達成するように、第２サブセットにおけるソフトプログラムはより最良な点で始め得る。
【選択図】 図４

Description

本発明は、概して不揮発性メモリ、特に不揮発性メモリブロックのソフトプログラムに関する。

不揮発性メモリブロック（すなわち、フラッシュまたはＥＥＰＲＯＭ）の通常消去動作の間に、プログラム検証電圧のレベルまたはそれ以上のレベルまでにメモリブロックのビットの閾値電圧を上昇するためにプリプログラムを実行する。消去動作において、プリプログラムの次は、消去検証電圧のレベルまたはそれ以下のレベルまでにメモリブロックのビットの閾値電圧を低下するためにファウラーノルトハイム（ＦＮ）消去を実行する。しかし、ＦＮ消去の間に、得られる分布は、増加したコラムリークをもたらす過消去されたビットセルを含む可能性がある。また、ビットセルをさらにスケーリングすると、コラムリークの問題が大きくなり、低下したドレインバイアスによる後のプログラム動作の失敗、またはセンス増幅器が消去されたビットとプログラムされたビットとを区別することを過消去されたビットが妨げることによるリード動作の失敗のような問題を及ぼす。従って、コラムリークを低下するように消去されたセルの分布を圧縮またはソフトプログラムする必要が存在する。また、ビットセルがより小さくなる時、総合消去時間はソフトプログラムによって支配される。

不揮発性メモリブロックをソフトプログラムする方法を提供する。

一態様に従った方法は、ビットを消去し、消去によって過消去されたビットを識別するステップを含む。過消去された第１サブセットのビットがソフトプログラムされる。この第１サブセットのビットのソフトプログラムの結果が測定される。この第１サブセットのビットのソフトプログラムの結果に基づいて複数の可能電圧条件から初期電圧条件を選択する。第２サブセットのビットのソフトプログラムの結果が測定される。ソフトプログラムが初期電圧条件を第２サブセットのビットに適用する。第２サブセットは、選択するステップの時に依然として過消去されているビットを含む。

一つの実施形態に従った、集積回路のブロック図である。 一つの実施形態に従った、図１のフラッシュメモリの部分の部分的概略、部分的ブロック図。 フラッシュメモリのブロック内のビットセルの代表的ビット分布のグラフである。 一つの実施形態に従った、消去動作のフロー図である。 一つの実施形態に従った、後のソフトプログラムにおいて初期電圧を決定する工程のフロー図である。

一つの実施形態では、不揮発性メモリブロックの消去動作は、メモリブロックをプリプログラムするステップ、メモリブロックをＦＮ消去するステップ、適応処理を用いて、後のソフトプログラムでの初期電圧を決定するステップ、メモリブロック内の消去されたビットの分布を圧縮するために決定した初期電圧を用いてメモリブロックをソフトプログラムするステップを含む。メモリブロックを消去する間に、メモリブロック内のビットが過消去される可能性がある。消去されたビットの閾値電圧が許容最低閾値電圧より低い時、ビットは過消去されたと見なされ得る。従って、メモリブロックのソフトプログラムの間に、コラムリークの低下を補助する許容レベルまで閾値電圧を上昇させるように、過消去されたビットにプログラムパルスを反復的に適用する。一つの実施形態では、適応処理の間に決定した初期電圧は、ソフトプログラムの間にプログラムパルスとして初期的に適用されるゲート電圧である。この実施形態では、適応処理は、もっと控えめなゲート電圧で始める現在の方法と比較して少ない反復を後のソフトプログラムにもたらす初期ゲート電圧を決定するために、メモリブロック内のビット群のうちのサブセット（部分集合）を用いる。或いは、ソフトプログラムの間に使用される初期ゲート電圧（例えば、ドレイン電圧）の代わりにまたはそれに加えて、他の初期電圧または条件を決定するために適応処理を用いても良い。従って、時間を取って、ソフトプログラムのための改善した初期電圧を決定するために適応処理を実行すると、反復の数（従って、時間も）を後のソフトプログラムにおいて低減することができる。

図１は、一つの実施形態に従った集積回路１０のブロック図を示す。図示された実施形態では、集積回路（ＩＣ）１０は、一つまたはそれ以上のプロセッサ１２、一つまたはそれ以上のフラッシュメモリ１４、一つまたはそれ以上のメモリ１６、一つまたはそれ以上のモジュール１８、外部バスインタフェース２０を含む。これらはバス２２によって双方的に接続され得る。代替実施形態はプロセッサ１２、メモリ１６、他のモジュール１８、または外部バスインタフェース２０を含まなくても良い。図示された実施形態では、外部バスインタフェース２０は、ＩＣ１０へまたはＩＣ１０から情報を通信するために使用され得る外部バス２４に接続される。一つの実施例では、モジュール１２、１４、１６、１８のうちの一つまたはそれ以上は、ＩＣ１０に対して外部の一つまたはそれ以上の集積回路端子（図示せず）を含んでも良い。いくつかの実施形態では、ＩＣ１０は一つまたはそれ以上のフラッシュメモリ１４を含むことを理解されたい。

図２は、一つの実施形態に従ったフラッシュメモリの部分の部分的概略、部分的ブロック図を示す。フラッシュメモリ１４は、メモリセル（すなわち、ビットセル）のメモリアレイ１０３を含む。図示された実施形態では、メモリアレイ１０３は四つのビットセル１０５、１０７、１０９、１１１を含む。一つの実施形態では、セルは浮遊ゲートフラッシュメモリセルであるが、フラッシュメモリセルの他のタイプ（例えば、ナノ結晶、スプリットゲートフラッシュ、窒化物ベースのメモリ）を実装しても良い。ビットセルの他のタイプ（例えば、ＥＥＰＲＯＭセル）をアレイ１０３内に実装しても良い。アレイ１０３はメモリ１４の一つのメモリブロックを表す、ここで、メモリ１４はいかなる数のメモリブロックを含んでも良い。メモリブロックの消去において、メモリブロックの各ビットセルはまとめて消去されることを理解されたい。例えば、アレイ１０３の消去において、各ビットセル１０５、１０７、１０９、１１１がまとめて消去される。図示した実施形態では、アレイ１０３は例示の目的で四つのメモリセル（二つのロー（列）及び二つのコラムを含む）を含んでいるが、他の実施形態はより多くのローまたはコラムを含んでも良い。例えば、アレイ１０３の各列は約４０９６ビットを含んでも良く、ここで、各列をページにさらに分割しても良い。一つの実施形態では、一つのページは２５６ビットを含有し、頁の各ビットは特定数のビットだけ離隔される。例えば、各ローが１６頁に分割される場合、ローの各第１６ビットが同一の頁に属する。

メモリ１４は、メモリ動作の間にワード・ライン電圧制御回路１１７からのゲート電圧Ｖｗをワード・ラインＷＬ０、ＷＬ１へ選択的に供給するためのロー（列）デコーダ１１５を含む。このワード・ラインはアレイ１０３のメモリセルのゲートに接続する。メモリ１４はまた、コラムデコーダ・センス増幅器回路１２１を含む。コラムデコーダ・センス増幅器回路１２１は、アレイ１０３のセルを読み取るためにビットラインＢＬ０、ＢＬ１に接続するセンス増幅器、及びメモリ動作の間にドレイン電圧制御回路１２５からのＶｄｒａｉｎ電圧をビットラインＢＬ０、ＢＬ１に適用する回路機構を含む。メモリ１４はまた、ビットセルのソースに共通のソース電圧を適用するソースコントローラ１２７を含む。回路１２１はセルから読み取ったデータをデータライン上に出力する。メモリ１４はまた、セルの電圧読取りのために回路１２１の基準センス増幅器に基準電流Ｉｒｅｆを供給する電流基準回路１２３を含む。

メモリ１４は、メモリ１４の動作の間にメモリ１４の動作を制御するためのメモリコントローラ１１３を含む。コントローラ１１３は、ワード・ライン電圧コントロール１１７、基準回路１２３、ドレイン電圧コントロール１２５、及びソースコントロール１２７を制御して、メモリ動作の間にこれらの回路から供給される電圧及び電流の値を制御する。メモリコントローラ１１３はまた、メモリ動作の間にローデコード回路１１５及び回路１２１の動作を制御するために制御情報を供給する。コントローラ１１３は、メモリ動作を実行するために外部ソース（例えば、プロセッサ１２）からアドレス、データ、制御情報を受信するアドレスライン、データライン、制御ラインを含む。コントローラ１１３はまた、一つまたはそれ以上のカウンタ１３８、記憶回路機構１３０を含む。記憶回路１３０は、例えば、目標電圧（ＴＶ）、ドレイン電圧またはゲート電圧（すなわち、以下に説明すると、ソフトプログラムの間に使用される）の値を蓄積する。例えば、記憶回路１３０は、ＴＶを格納するレジスタ１３２、ドレイン電圧を格納するレジスタ１３４、またはゲート電圧を格納するレジスタ１３６を含んでも良い。以下に説明するように、ＴＶはアレイ１０３のソフトプログラムにおいて使用するドレイン電圧及び／又は初期ゲート電圧を決定するために使用され得る。他の実施形態において、他のメモリ回路は他の構成を含有しても良いことを理解されたい。消去動作のような動作に対してメモリ１４の動作は図３〜５を参考して、より詳細に説明する。ローデコーダ１１５、コラムデコーダ・センス増幅器１２１は技術的に既に知られているように動作できることを理解されたい。

図３は、一つの実施形態に従った、プログラムされたビットセル及び消去されたビットセルのビットセル閾値電圧分布のグラフを示す。縦軸は対数スケールを用いることを理解されたい。図示されたグラフにおいて、曲線２０２は、ソフトプログラムの前に消去動作の間にフラッシュメモリ１４のメモリブロックのビットセルが消去された時に特定の閾値電圧（横軸によって表される）を有するビットセルの数（縦軸によって表される）を示す。図示されたグラフにおいて、曲線２０４は、フラッシュメモリ１４のメモリブロックのビットセルが消去動作にて消去され且つソフトプログラムの後に特定の閾値電圧（横軸によって表される）を有するビットセルの数（縦軸によって表される）を示す。最も消去された側の分布（最も左側にある分布部分）が、矢印２００で示されるように、ソフトプログラム検証電圧（ＳＰＶ）によって表される許容最低閾値電圧まで上昇するように、ソフトプログラムは消去されたビットの分布を圧縮する。（ＳＰＶは消去されたメモリセルの最低所望閾値電圧とも呼ばれることを理解されたい。）例えば、ＳＰＶまたはそれ未満の閾値電圧を有する消去されたビットは過消去されたと考えられる。従って、ソフトプログラムの間に、全ての過消去されたビットが少なくともＳＰＶである閾値電圧を有するように分布を圧縮するように、過消去されたビットのみがソフトプログラムされる。このように、曲線２０２の分布に比較すると、低下したコラムリークが達成される。図示されたグラフでは、全ての消去されたビットは高くとも消去検証電圧（ＥＶ）までの閾値電圧を有する。（なお、ＥＶは消去されたメモリセルの最大所望閾値電圧とも呼ばれ得る。）一つの実施形態では、矢印２００に示すようにソフトプログラムの間に分布の最も消去された側のみがシフトされながら、分配の最も消去されていない側（最も右側の分布部分）はシフトされず、ＥＶまたはその未満に維持される。

図示されたグラフにおいて、曲線２０６は、フラッシュメモリ１４のメモリブロックのビットセルがプログラムされた時、特定の電圧（横軸によって示す）を有するビットセルの数（縦軸によって示す）を示す。図示されたグラフでは、全てのプログラムされたビットはプログラム検証電圧（ＰＶ）以上の閾値電圧を有する。図３の読取り電圧とＥＶとの間の横ギャップはビットセルのリード１（ワン）マージンの量を示し、同時に、図３の読取り電圧とＰＶとの間の横ギャップはビットセルのリード０（ゼロ）マージンの量を示す。

一つの実施形態では、目的電圧（ＴＶ）はＳＰＶとＥＶの間に選択され、以下で説明するようにソフトプログラムのための初期ゲート電圧を決定するために用いられる。一つの実施形態では、ＴＶはＳＰＶとＥＶの間の中間である。また、一つの実施形態では、低電圧（ＬＶ）が最も消去されたビット（ＭＥＢ）の閾値電圧とＳＰＶとの間に選択され、以下で説明するようにソフトプログラムのための初期ゲート電圧を決定するために用いられる。

図４は、本発明の実施形態に従った、消去動作２５０のフロー図を示す。消去動作２５０はメモリ１４の一つのブロックベースで実行する。例えば、消去動作２５０はアレイ１０３の全体で実行する。消去動作２５０は、メモリ１４のブロックをプリプログラムするステップ２５２で始まる。一つの実施形態では、プリプログラムの間に、各ビットセルはＰＶの使用によって検証され、ビットセルの閾値電圧がＰＶ未満の場合、プログラムパルスが適用される。その後に、各ビットセルはＰＶの使用によって再検証され、ビットセルの閾値電圧がまだＰＶ未満の場合、後続のプログラムパルスが適用される。ブロックをプリプログラムした後、プログラムされたビット分布は図３の曲線２０６で示すように、ＰＶ以上にあるべきである。

フローはステップ２５４に進み、ステップ２５４で、プリプログラムされたメモリ１４のブロックはＦＮ消去される。一つの実施形態では、ＦＮ消去の間に、各ビットセルはＥＶの使用によって検証され、ビットセルの閾値電圧がＥＶより高い場合、ＦＮ消去パルスが適用される。その後に、各ビットセルはＥＶの使用によって再検証され、ビットセルの閾値電圧がまだＥＶより高い場合、後続のパルスが適用される。ＦＮ消去パルスの適用の反復ごとに、より強いＦＮ消去パルスが適用されてもよい。ブロックをＦＮ消去した後、ＥＶは消去されることにおける最大所望閾値電圧であるので、消去されたビット分布は図３の曲線２０２で示すようにＥＶまたはＥＶ未満にあるべきである。

フローはステップ２５６に進み、ステップ２５６で、ブロックの後のソフトプログラムで使用される初期ゲート電圧を決定するために適応処理を実行する。この初期ゲート電圧を決定するための工程は、以下に図５を参考し、より詳細に説明する。

フローはステップ２５８、２６０に進み、ステップ２５８、２６０で、ブロックがソフトプログラムされる。例えば、ステップ２５６後、フローがステップ２５８に進み、ステップ２５６の適応処理によって決定された初期ゲート電圧がブロックのソフトプログラムの間に適用される。例えば、ブロックのＳＰＶで検証されない各ビットセル（まだＳＰＶ以上でない）に対して、初期ソフトプログラムパルスが、ステップ２５６で決定された初期ゲート電圧で適用される。フローはステップ２６０に進み、ステップ２６０で、ＳＰＶは消去されることにおける最低所望閾値電圧であるので、ブロックの全てのビットがＳＰＶ以上になるまでゲート電圧を反復的に上昇させる。例えば、ＳＰＶで検証されなかった過消去されたビットセルに初期ソフトプログラムパルスを適用した後、ＳＰＶで依然として検証されないビットセル（すなわち、依然として過消去されている）を決定するための再検証が実行される。このビットセルにおいて、上昇されたゲート電圧が適用される。ブロックの全てのビットセルがＳＰＶ以上になるまで、この検証及び上昇されたゲート電圧の適用を交互に繰り返す。この時点で、消去動作が完了する。一つの実施形態において、消去操作２５０はユーザモード組み込み消去動作として呼ばれる。

図５は、一つの実施形態に従った、図４のステップ２５６の適応処理をより詳細に示すフロー図を示す。フローは図４のステップ２５４から図５のステップ２７０に進み、ステップ２７０で、ソフトプログラムのために適用される現在ゲート電圧として控えめな初期ゲート電圧が選択され、ブロックの現在テストページとして消去操作を実行される初期テストページが選択される。控えめなゲート電圧は、例えば、過消去されたビットが過ソフトプログラムされないこと（すなわち、ＥＶより高いレベルにプログラムしない）を確保するように選択される。フローはステップ２７２に進み、ステップ２７２で、所定量だけ過消去された現在テスト頁内のビットを決定するために一つまたはそれ以上読取りが実行される。（ステップ２７２を通る第１回について、テストページはステップ２７０で選択された初期テストページを意味することを理解されたい）例えば、一つの実施形態では、何れのビットがＳＰＶまたはＳＰＶ未満であるかを決定するために、現在テストページの第１検証読取りがＳＰＶで実行され、何れのビットがＬＶ以上であるかを決定するために、現在テストページの第２検証読取りがＳＰＶで実行され得る。この情報を用いて、ＬＶとＳＰＶとの間に入る閾値電圧を有するビットを決定できる。従って、この例において、所定量だけ過消去されたビットは、ＳＰＶまたはＳＰＶ未満の閾値電圧を有するが、該閾値電圧はＳＰＶ以上であるビットである。別の実施形態では、所定量が異なり、例えば、ＬＶのようなより低い閾値電圧を使用せずに、いかなる過消去されたビット（すなわち、ＳＰＶまたはＳＰＶ未満の閾値電圧を有するいかなるビット）を含むことが可能である。一つの実施形態では、現在テストページにおける所定量だけ過消去されたビットの数が計数され、例えば、コントローラ１１３に記憶できる。コラムデコーダ・センス増幅器１２１からのデータライン出力を用いて、カウンタ１３８は過消去されたビットの数を決定できる。

フローはステップ２７４に進み、ステップ２７４で、ステップ２７２で決定されたビットをソフトプログラムするためにパルスする間に現在ゲート電圧が適用される。例えば、現在ゲート電圧を用いるソフトプログラムパルスを、現在テストページにおける所定量だけ過消去されたと決定されたビットに適用する。ステップ２７４を通る第１回について、現在ゲート電圧は控えめな初期ゲート電圧であり、現在テストページは初期テストページである。

フローは決定ブロック２７６に進み、決定ブロック２７６で、ソフトプログラムされた決定されたビット（すなわち、ステップ２７４でソフトプログラムされたビット）の少なくとも所定パーセントが所定目的電圧（ＴＶ）で検証されるかを決定する。一つの実施形態では、所定パーセントは５０パーセントである。従って、この例において、ステップ２７４でソフトプログラムパルスを受信したビットのうちの少なくとも５０パーセントがＴＶ（一つの実施形態では、コントローラ１１３に記憶されている）以上の閾値電圧を有するかが決定される。そうでないなら、フローはステップ２７８に進み、ステップ２７８で、現在ゲート電圧が漸増的に上昇され、新テストページを現在テストページとして選択する。この新ページは以前使用されたテストページと異なる。一つの実施形態では、ブロック２７８で選択された各新テストページは現在消去動作のためのテストページとして選択されたいかなる以前のページとも異なる。また、一つの実施形態では、ゲート電圧の増分（インクリメント）は調整可能である。決定ブロック２７６で、ステップ２７４でソフトプログラムパルスを受信したビットのうちの少なくとも５０％がＴＶ以上の閾値電圧を有することを決定した場合、フローはステップ２８０に進み、ステップ２８０で、ステップ２５８、２６０で実行する後のソフトプログラムのための初期ゲート電圧としての使用のために現在ゲート電圧が記憶される（例えば、レジスタ１３６など、コントローラ１１３内に）。すなわち、ソフトプログラムされたと決定されたビットのうちの少なくとも所定パーセントの閾値電圧を少なくともＴＶまで上昇させる結果になった記憶された現在ゲート電圧が、後のソフトプログラムのための初期ゲート電圧として用いられる。フローは図４のステップ２５８に続く。

従って、図５の適応処理は、メモリブロックの選択されたサブセットを使用して、メモリブロックの全体のソフトプログラムを始める最良の初期ゲート電圧を学習して決定することを可能にする。このようにして、より控えめなゲート電圧で始めることと比較して、後のソフトプログラムはより少ない反復を使用できる。図５の初期ゲート電圧を決定する工程は時間を要するが、消去動作の総合消去時間を支配するブロックの全体をソフトプログラムする間に必要な反復の数を減少することによって総合時間が節約される。代替実施形態では、ページ以外に、メモリブロックの他のサブセットを、後のソフトプログラムのための初期ゲート電圧を決定するために使用できることを理解されたい。また、代替実施形態では、図５と類似する工程を、メモリブロックのソフトプログラムを始める最良ドレイン電圧を反復的に決定することに使用できる。すなわち、初期ゲート電圧を決定するのではなく、その代わりに初期ドレイン電圧がソフトプログラムの出発点として決定されて使用され、ステップ２６０でソフトプログラムする間にドレイン電圧が反復的に上昇される。また別の代替実施形態では、図５の工程は、後のソフトプログラムのための初期ドレイン電圧及び初期ゲート電圧の両方を決定するために使用できる。代替的実施形態は、他のパラメターまたは初期ソフトプログラム条件を決定するため、または、後のソフトプログラムの間に使用できる他の結果を測定するために、メモリブロックの選択されたサブセットを使用できる。すなわち、後のソフトプログラムの間に使用されるゲート電圧及び／又はドレイン電圧は、メモリの選択されたサブセットの応答または結果に基づいて選択あるいは決定される初期ソフトプログラム条件の単なる例である。

本発明を実装する装置は、ほとんど当業者には既知の電子部品や回路から構成されるため、回路の詳細については、本発明の根底にある概念の理解や認識のために、また、本発明の教示内容が不明瞭になったり注意が逸れたりしないように、上述した如く必要と思われる以上の説明はしない。

本発明は特定の導電タイプ又は電位の極性に対して説明し、当業者は導電タイプ及び電位の極性を逆にできることを理解されたい。

さらに、本明細書中の「下方の」または「下端」、および「上方の」または「上端」などの用語は、説明目的で使用されるものであり、必ずしも恒久的な相対位置を記述するものではない。当然のことながら、相対表現は、図に描かれた配向に加えて、素子のさまざまな配向を包含する目的である。例えば、図中の素子をひっくり返すと、他の要素の「下」側にあるものとして記述された要素が、他の要素の「上側」に配向されることになる。従って、この例示した表現「下方の」は、図面の具体的な配向に応じて、「下方」および「上方」のいずれの方向も包含することができる。同様に、図面の１つにある素子をひっくり返すと、他の要素の「下に」あるものとして記述された要素は、他の素子の「上に」配向されることになる。従って、この例示した表現「下に」は、「上」および「下」のいずれの配向も包含することができる。

更に、当業者は、上述した動作の機能間の境界は、単なる例示であることを認識されるであろう。複数動作の機能は、単一動作に集約してもよく、及び／又は単一動作の機能は、追加の動作に分散してもよい。更に、他の実施形態には、特定の動作の複数のインスタンスを含んでもよく、動作順序は、様々な他の実施形態では、変更してもよい。

上記の明細書により、本発明は特定の実施形態に基づいて記載してきた。しかし、当業者は様々な変更や変形は添付した本発明の特許請求の範囲に反することなく行われる。従って、明細書と図は説明上のもので制約的なものでない、またこれら全ての変更は本発明の範囲に内包されるものである。

本明細書に用いた用語「結合された」は、直接結合又は機械的結合に限定するものではない。

特に明記しない限り、「第１」及び「第２」等の用語は、そのような用語が述べる要素間を任意に区別するために用いる。従って、これらの用語は、必ずしもそのような要素の時間的な又は他の優先順位付けを示そうとするものではない。

以下は本発明の様々の実施形態である。

項目１は、メモリブロック内のビットを消去するステップ、過消去されたビットを識別するステップ、第１サブセットの過消去されたビットをソフトプログラムするステップ、ソフトプログラムされた第１サブセットの結果を測定するステップ、ソフトプログラムされた第１サブセットの結果に基づいて複数の可能電圧条件から初期電圧条件を選択するステップ、第２サブセットの過消去されたビットをソフトプログラムしながら第２サブセットの過消去されたビットに初期電圧条件を適用するステップを含む方法を含む。ここで、第２サブセットは、選択するステップの時に依然として過消去されているビットを含む。項目２は項目１の方法を含み、第２サブセットのビット内に、さらにソフトプログラムが必要な第３サブセットが存在するかを決定するステップ、第３サブセットが存在する場合、第３サブセットをソフトプログラムするために、初期電圧条件より高い電圧を含んだ、第３サブセットに適用する電圧条件を用いるステップをさらに含む。項目３は項目１の方法を含む。ここで、ビットはゲートを有し、第１サブセットのビットをソフトプログラムするステップは、第１サブセットのビット内にある第１ページの過消去されたビットのゲートに適用する初期の控えめなゲート電圧を用いるステップを含む。項目４は項目３を含む。ここで、測定するステップが第１ページの過消去されたビットが十分にソフトプログラムされていないことを決定した場合、第１サブセットのビットをソフトプログラムするステップは、第１サブセットのビット内にある第２ページのの過消去されたビットのゲートに適用される第１の増加された電圧を用いるステップをさらに含む。項目５は項目４の方法を含む。ここで、測定するステップが第２頁の過消去されたビットが十分にソフトプログラムされていないことを決定した場合、第１サブセットのビットをソフトプログラムするステップは、第１サブセットのビット内にある第３頁の過消去されたビットのゲートに適用される、第１の増加された電圧より高い第２の増加された電圧を用いるステップをさらに含む。項目６は項目５の方法を含む。ここで、選択するステップは、消去されることにおける最低所望閾値電圧以上に、少なくとも消去されることにおける最大所望閾値電圧より低い第１閾値電圧まで少なくとも所定パーセントのビットを増加させる結果になるソフトプログラムステップの間のゲート電圧を、初期電圧条件として選択するステップを含む。項目７は項目１の方法を含む。ここで、前記過消去されたビットを識別するステップは、所定量より小さい量だけ過消去されたビットを識別することをさらに特徴とする。項目８は項目７の方法を含む。ここで、前記第１サブセットのビットをソフトプログラムするステップは、前記第１サブセットのビットは所定量より小さい量だけ過消去されたビットのみを含むことをさらに特徴とする。項目９は項目１の方法を含む。項目９は、第２サブセットのソフトプログラムが、全てのビットが第１閾値電圧と第１閾値電圧より高い第２閾値電圧との間にある閾値電圧を有する結果をもたらすかどうかを決定するステップをさらに含む。ここで、ビットが前記第１閾値電圧より低い閾値電圧を有する場合、過消去された条件がそのビット内に存在する。項目１０は項目９の方法を含む。項目１０は、全てのビットが前記第１閾値電圧と前記第２閾値電圧との間にある閾値電圧を有するまで、次第に増加される電圧条件を用いて、ソフトプログラムを続けるステップをさらに含む。

項目１１は、第１の複数のメモリセルが第１閾値電圧と第１閾値電圧より低い第２閾値電圧との間である閾値電圧を有するように消去され、第２の複数のメモリセルが前記第２閾値電圧と前記第２閾値より低い第３閾値電圧との間である閾値電圧を有するように消去され、第３複数のメモリセルが前記第３閾値電圧より低い閾値電圧を有するように消去される、メモリセルのブロックを消去するステップ、ソフトプログラムに対する前記第２複数のメモリセルの部分の応答を決定するステップ、前記ソフトプログラムに対する前記第２複数のメモリセルの部分の応答に基づいてソフトプログラム条件を選択するステップ、前記第２閾値と前記第３閾値との間の閾値電圧を依然として有する第２サブセットのメモリセル及び第３の複数のメモリセルに、選択するステップで選択されたソフトプログラム条件を適用するステップ、を含む方法を有する。項目１２は項目１１の方法を含む。ここで、前記選択されたソフトプログラム条件は前記初期ゲート電圧である。項目１３は項目１１の方法を含む。項目１３は、全てのメモリセルが第１閾値電圧と第２閾値電圧との間にあるまでソフトプログラムを実行するステップをさらに含む。項目１４は項目１１を含む。ここで、前記応答を決定するステップにおいて、前記第２の複数のメモリセルのサンプルが、前記サンプルのメモリセルの少なくとも所定の割合が前記第１閾値電圧と第４閾値電圧との間にある閾値電圧を有する結果で応答するまでソフトプログラムを実行するステップを含む。ここで、前記第４閾値電圧は前記第１閾値電圧より低く、前記第２閾値電圧より高い。項目１５は項目１４の方法を含む。ここで、前記ソフトプログラム条件を選択するステップにおいて、前記サンプルの少なくとも半分が第４閾値電圧と第１閾値電圧との間にある閾値電圧を有する結果になったソフトプログラムの間に用いた、前記サンプルのメモリセルのゲートに適用したゲート電圧を選択するステップを含む。項目１６は項目１５の方法を含む。ここで、前記第４閾値電圧は前記第１閾値電圧と前記第２閾値電圧の間の中間にある。項目１７は項目１６を含む。ここで、前記所定の割合は１／２である。

項目１８は、メモリブロックの全てのビットを消去するステップ、前記消去するステップによって過消去されたメモリブロック内のビットを識別するステップ、所望ゲート電圧でのソフトプログラムによってテストされたビットの少なくとも所定パーセントの閾値電圧を、最大所望閾値電圧と最低所望閾値電圧との間にある少なくとも中間閾値電圧まで増加させる結果になるソフトプログラムの間に適用する所望ゲート電圧を決定するために、前記消去するステップによって過消去されたメモリブロック内のビットの一部をテストするステップ、全ての残りの過消去されたビットをソフトプログラムするために前記ビットのゲートに適用される前記所望ゲート電圧を用いるステップ、を含む方法を含む。項目１９は項目１８の方法を含む。ここで、前記テストするステップにおいて、ビットのサンプルが前記所望ゲート電圧に届くまでビットのサンプルをソフトプログラムするために、次第に増加されるゲート電圧を適用するステップを含む。項目２０は項目１９の方法を含む。ここで、前記ソフトプログラムは少なくとも最低閾値電圧を有する過消去されたビットのサンプルに適用することを特徴とする。

Claims (20)

1. メモリブロック内のビットを消去するステップと、
   過消去されたビットを識別するステップと、
   過消去された第１サブセットのビットをソフトプログラムするステップと、
   前記第１サブセットのビットをソフトプログラムするステップの結果を測定するステップと、
   前記第１サブセットのビットをソフトプログラムするステップの結果に基づいて、複数の可能電圧条件から初期電圧条件を選択するステップと、
   前記初期電圧条件を過消去された第２サブセットのビットに適用しながら、前記第２サブセットのビットをソフトプログラムするステップであって、前記第２サブセットは前記選択するステップの時に依然として過消去されているビットを含む、ステップと、
   を含む方法。
2. 前記第２サブセットのビット内にさらにソフトプログラムが必要な第３サブセットのビットが存在するかどうかを決定するステップと、
   前記第３サブセットのビットが存在する場合、前記初期電圧条件より高い電圧を含む電圧条件を用いて、前記第３サブセットのビットをソフトプログラムするステップと、
   をさらに含む請求項１に記載の方法。
3. 前記ビットはゲートを有し、
   前記第１サブセットのビットをソフトプログラムするステップは、控えめな初期ゲート電圧を用いて、第１ページの過消去されたビットのゲートに適用するステップを含み、前記第１ページの過消去されたビットは前記第１サブセットのビット内である、
   請求項１に記載の方法。
4. 前記測定するステップが前記第１ページの過消去されたビットが十分にソフトプログラムされていないことを決定した場合、前記第１サブセットのビットをソフトプログラムするステップは、第１の増加された電圧を用いて、前記第１サブセットのビット内にある第２ページの過消去ビットのゲートに適用するステップをさらに含む、請求項３に記載の方法。
5. 前記測定するステップが前記第２ページの過消去されたビットが十分にソフトプログラムされていないことを決定した場合、前記第１サブセットのビットをソフトプログラムするステップは、前記第１の増加された電圧より高い第２の増加された電圧を用いて、前記第１サブセットのビット内にある第３ページの過消去ビットのゲートに適用するステップをさらに含む、請求項４に記載方法。
6. 前記選択するステップにおいて、
   少なくとも所定パーセントのビットを消去されることにおける最低所望閾値電圧以上に、少なくとも消去されることにおける最大所望閾値電圧より低い第１閾値電圧まで増加させる結果になるソフトプログラムステップの間に使用されたゲート電圧を、前記初期電圧条件として選択するステップを含む、
   請求項５に記載の方法。
7. 前記過消去されたビットを識別するステップは、所定量より小さい量だけ過消去されたビットを識別することをさらに特徴とする、請求項１に記載の方法。
8. 前記第１サブセットのビットをソフトプログラムするステップは、
   前記第１サブセットのビットが前記所定量より小さい量だけ過消去されたビットのみを含むことをさらに特徴とする、
   請求項７に記載の方法。
9. 前記第２サブセットのビットをソフトプログラムするステップが、全てのビットが第１閾値電圧と第１閾値電圧より高い第２閾値電圧との間にある閾値電圧を有する結果をもたらしたかどうかを決定するステップをさらに含み、
   ビットが前記第１閾値電圧より低い閾値電圧を有する場合、過消去された条件がそのビットに存在する、
   請求項１に記載の方法。
10. 全てのビットが前記第１閾値電圧と前記第２閾値電圧との間にある閾値電圧を有するまで、次第に増加される電圧条件を用いて、ソフトプログラムを続けるステップをさらに含む、請求項９に記載の方法。
11. 第１の複数のメモリセルが第１閾値電圧と前記第１閾値電圧より低い第２閾値電圧との間である閾値電圧を有するように消去され、第２の複数のメモリセルが前記第２閾値電圧と前記第２閾値より低い第３閾値電圧との間である閾値電圧を有するように消去され、第３の複数のメモリセルが前記第３閾値電圧より低い閾値電圧を有するように消去される、メモリセルのブロックを消去するステップと、
    ソフトプログラムに対する前記第２の複数のメモリセルの部分の応答を決定するステップと、
    前記ソフトプログラムに対する前記第２の複数のメモリセルの部分の応答に基づいてソフトプログラム条件を選択するステップと、
    前記第２閾値電圧と前記第３閾値電圧との間の閾値電圧を有する第２サブセットのメモリセル及び前記第３の複数のメモリセルに、前記選択するステップで選択されたソフトプログラム条件を適用するステップと、
    を含む方法。
12. 前記選択されたソフトプログラム条件は初期ゲート電圧である、請求項１１に記載の方法。
13. 全てのメモリセルが前記第１閾値電圧と前記第２閾値電圧との間になるまでソフトプログラムを実行するステップ、
    をさらに含む請求項１１に記載の方法。
14. 前記応答を決定するステップにおいて、
    前記第２の複数のメモリセルのサンプルが、前記サンプルのメモリセルの少なくとも所定の割合が前記第１閾値電圧と第４閾値電圧との間にある閾値電圧を有する結果で応答するまで、ソフトプログラムを実行するステップを含み、
    前記第４閾値電圧は前記第１閾値電圧より低く、前記第２閾値電圧より高い、
    請求項１１に記載の方法。
15. 前記ソフトプログラム条件を選択するステップにおいて、
    前記サンプルの少なくとも半分が前記第４閾値電圧と前記第１閾値電圧との間にある閾値電圧を有する結果になったソフトプログラムの間に用いた、前記サンプルのメモリセルのゲートに適用したゲート電圧を選択するステップを含む、
    請求項１４に記載の方法。
16. 前記第４閾値電圧は前記第１閾値電圧と前記第２閾値電圧の間の中間にある、請求項１５に記載の方法。
17. 前記所定の割合は１／２である、請求項１６に記載の方法。
18. メモリブロックの全てのビットを消去するステップと、
    前記消去するステップによって過消去された前記メモリブロック内のビットを識別するステップと、
    前記消去するステップによって過消去された前記メモリブロック内のビットの一部をテストして、ソフトプログラムの間に適用する所望ゲート電圧を決定するステップであり、前記所望ゲート電圧は、当該所望ゲート電圧でのソフトプログラムによってテストされたビットのうちの少なくとも所定のパーセントの閾値電圧を、最大所望閾値電圧と最低所望閾値電圧との間にある少なくとも中間閾値電圧まで増加させる結果になるゲート電圧である、ステップと、
    全ての残りの過消去されたビットをソフトプログラムするために、前記所望ゲート電圧を用いて前記ビットのゲートに適用するステップと、
    を含む方法。
19. 前記テストするステップにおいて、
    ビットのサンプルが前記所望ゲート電圧に届くまでビットのサンプルをソフトプログラムするために、次第に増加されるゲート電圧を適用するステップを含む、
    請求項１８に記載の方法。
20. 前記ソフトプログラムは少なくとも最低閾値電圧を有する過消去されたビットのサンプルに適用することを特徴とする請求項１９に記載の方法。

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