JP2012022767A5 - - Google Patents

Claims (5)

1. メモリブロック内のビットを消去するステップと、
   過消去されたビットを識別するステップと、
   過消去された第１サブセットのビットをソフトプログラムするステップと、
   前記第１サブセットのビットをソフトプログラムするステップの結果を測定するステップと、
   前記第１サブセットのビットをソフトプログラムするステップの結果に基づいて、複数の可能電圧条件から初期電圧条件を選択するステップと、
   前記初期電圧条件を過消去された第２サブセットのビットに適用しながら、前記第２サブセットのビットをソフトプログラムするステップであって、前記第２サブセットは前記選択するステップの時に依然として過消去されているビットを含む、ステップと、
   を含む方法。
2. 前記第２サブセットのビット内にさらにソフトプログラムが必要な第３サブセットのビットが存在するかどうかを決定するステップと、
   前記第３サブセットのビットが存在する場合、前記初期電圧条件より高い電圧を含む電圧条件を用いて、前記第３サブセットのビットをソフトプログラムするステップと、
   をさらに含む請求項１に記載の方法。
3. 前記ビットはゲートを有し、
   前記第１サブセットのビットをソフトプログラムするステップは、控えめな初期ゲート電圧を用いて、第１ページの過消去されたビットのゲートに適用するステップを含み、前記第１ページの過消去されたビットは前記第１サブセットのビット内である、
   請求項１に記載の方法。
4. 第１の複数のメモリセルが第１閾値電圧と前記第１閾値電圧より低い第２閾値電圧との間である閾値電圧を有するように消去され、第２の複数のメモリセルが前記第２閾値電圧と前記第２閾値より低い第３閾値電圧との間である閾値電圧を有するように消去され、第３の複数のメモリセルが前記第３閾値電圧より低い閾値電圧を有するように消去される、メモリセルのブロックを消去するステップと、
   ソフトプログラムに対する前記第２の複数のメモリセルの部分の応答を決定するステップと、
   前記ソフトプログラムに対する前記第２の複数のメモリセルの部分の応答に基づいてソフトプログラム条件を選択するステップと、
   前記第２閾値電圧と前記第３閾値電圧との間の閾値電圧を有する第２サブセットのメモリセル及び前記第３の複数のメモリセルに、前記選択するステップで選択されたソフトプログラム条件を適用するステップと、
   を含む方法。
5. メモリブロックの全てのビットを消去するステップと、
   前記消去するステップによって過消去された前記メモリブロック内のビットを識別するステップと、
   前記消去するステップによって過消去された前記メモリブロック内のビットの一部をテストして、ソフトプログラムの間に適用する所望ゲート電圧を決定するステップであり、前記所望ゲート電圧は、当該所望ゲート電圧でのソフトプログラムによってテストされたビットのうちの少なくとも所定のパーセントの閾値電圧を、最大所望閾値電圧と最低所望閾値電圧との間にある少なくとも中間閾値電圧まで増加させる結果になるゲート電圧である、ステップと、
   全ての残りの過消去されたビットをソフトプログラムするために、前記所望ゲート電圧を用いて前記ビットのゲートに適用するステップと、
   を含む方法。