JP2013235646A5 - - Google Patents

Claims (10)

1. 複数の抵抗性メモリセルのビットラインを電流駆動器に接続し、前記抵抗性メモリセルのソースラインをＶＣＰパッド又は外部ピンに接続する段階と、
   前記電流駆動器が前記ビットラインに接地電圧レベルを提供し、前記ＶＣＰパッド又は外部ピンをテスト書き込みパルス幅と関連された時間の間テスト書き込み電圧レベルに維持する段階と、
   前記メモリセルに第１データを書き込むために、前記メモリセルに第１方向に第１書き込みテスト電流を並列的に提供して駆動する段階と、
   前記電流駆動器が前記ビットラインに前記テスト書き込み電圧レベルを提供し、前記ＶＣＰパッド又は外部ピンを前記テストパルス幅と関連された時間の間前記接地電圧レベルに維持する段階と、
   前記メモリセルに前記第１データと相反する第２データを書き込むために、前記メモリセルに前記第１方向と相反する第２方向に第２書き込みテスト電流を並列的に提供して駆動する段階と、を含むことを特徴とする抵抗性メモリの並列的なテスト方法。
2. 前記メモリセルは少なくとも１０２４個のメモリセルを含むメモリ装置又はメモリブロックのメモリセルであることを特徴とする請求項１に記載の抵抗性メモリの並列的なテスト方法。
3. 少なくとも一つの内部アナログ電圧発生器をディスエイブルする段階をさらに含むことを特徴とする請求項１又は２に記載の抵抗性メモリの並列的なテスト方法。
4. 前記第１及び第２書き込みテスト電流は一般的な書き込み電流のＸ％に該当し、Ｘは１００より小さく、
   前記第１及び第２書き込みテストパルス幅又は時間は一般的な書き込みパルス幅及び時間に比べて短く、
   テスト環境温度を一般動作温度の範囲以下に低くする段階をさらに含むことを特徴とする請求項１〜３のいずれか１項に記載の抵抗性メモリの並列的なテスト方法。
5. 前記第１データを前記メモリセルに並列的に記入した後に、前記メモリセルから前記第１データに対する読み取り動作を行なう段階と、
   前記第１データの正確性に対する検証動作を行なう段階と、
   前記第２データを前記メモリセルに並列的に記入した後に、前記メモリセルから前記第２データに対する読み取り動作を行なう段階と、
   前記第２データの正確性に対する検証動作を行なう段階と、をさらに含むことを特徴とする請求項１〜４のいずれか１項に記載の抵抗性メモリの並列的なテスト方法。
6. 前記メモリセルを前記第１データ又は前記第２データに初期化する段階をさらに含むことを特徴とする請求項１〜５のいずれか１項に記載の抵抗性メモリの並列的なテスト方法。
7. 前記メモリセルを初期化する段階は、前記メモリセルに初期化電流を並列的に提供して駆動する段階を含むことを特徴とする請求項６に記載の抵抗性メモリの並列的なテスト方法。
8. 読み取りディスターブテスト電流を前記メモリセルに並列的に提供して駆動することによって、前記メモリセルの読み取りエラーをスクリーンする段階をさらに含むことを特徴とする請求項７に記載の抵抗性メモリの並列的なテスト方法。
9. 前記読み取りエラーをスクリーンする段階は、
   前記読み取りディスターブテスト電流を前記第１又は前記第２方向に前記メモリセルに並列的に提供して駆動する段階と、
   前記読み取りディスターブテスト電流を前記メモリセルに並列的に提供して駆動した後に、一般的な読み取り電流を利用して前記メモリセルから前記第１又は第２データに対する読み取り動作を行なう段階と、
   読み取り圧縮モードから前記第１又は第２データの正確性を検証する段階と、を含むことを特徴とする請求項８に記載の抵抗性メモリの並列的なテスト方法。
10. 前記読み取りディスターブテスト電流は前記一般的な電流のＸ％であり、Ｘは１００より大きく、
    テスト環境の温度を一般動作温度の範囲より高く増加させる段階をさらに含むことを特徴とする請求項８又は９に記載の抵抗性メモリの並列的なテスト方法。