JP2013235646A - 抵抗性メモリのテスト方法、システム及びアーキテクチャー - Google Patents

Abstract

【課題】抵抗性メモリのテストのための多量の並列スクリーニング方法と、リテンションテスト、機能テスト、速度テストの初期化の方法を提供する。
【解決手段】複数の抵抗性メモリセルのビットラインを電流駆動器にする段階、前記電流駆動器が前記ビットラインに接地電圧レベルを提供し、前記ＶＣＰパッド又は外部ピンをテスト書き込みパルス幅と関連された時間の間テスト書き込み電圧レベルに維持する段階、書き込む前記メモリセルに第１方向に第１書き込みテスト電流を並列的に提供して駆動する段階、前記電流駆動器が前記ビットラインに前記テスト書き込み電圧レベルを提供し、前記ＶＣＰパッド又は外部ピンを前記テストパルス幅と関連された時間の間前記接地電圧レベルに維持する段階、及び書き込む前記メモリセルに前記第１方向と相反する第２方向に第２書き込みテスト電流を並列的に提供して駆動する段階を含む。
【選択図】図３Ａ

Description

本発明は、抵抗性メモリ回路（Ｒｅｓｉｓｔｉｖｅ ｔｙｐｅ ｍｅｍｏｒｙ ｃｉｒｃｕｉｔ）のテストにあり、さらに詳しくは、メモリ回路の信頼性の向上のためのストレステスト（ｓｔｒｅｓｓ ｔｅｓｔｉｎｇ）、リテンションテスト（ｒｅｔｅｎｔｉｏｎ ｔｅｓｔｉｎｇ）、機能テスト（ｆｕｎｃｔｉｏｎａｌ ｔｅｓｔｉｎｇ）、及び速度テストの初期化（ｆａｓｔ ｔｅｓｔ ｉｎｉｔｉａｌｉｚａｔｉｏｎ）に関する。

抵抗性メモリは次世代の不揮発性メモリとして最終的にはフラッシュメモリ、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などのような従来の不揮発性メモリを代替するものと期待されている。また抵抗性メモリは最終的に揮発性メモリが使用される技術分野からもＤＲＡＭ、ＳＲＡＭのような従来の揮発性メモリを代替するものと期待されている。

従来の不揮発性メモリの技術はその性能に関する問題及び長期間の信頼性に対する問題があり、従来の揮発性メモリの技術は永久的にデータを貯蔵することができない問題があった。逆に、抵抗性メモリはフラッシュメモリ及びＤＲＡＭの短所は有しないとともに数多くの長所を有する特徴がある。抵抗性メモリは、例えば、ＳＴＴ−ＭＲＡＭ（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ Ｍａｇｎｅｔｒｏ Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ−Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｒｏ Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ−Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ ＲＡＭ）、メモリスタＲＡＭ（ｍｅｍｒｉｓｔｏｒ ＲＡＭ）、ＲｅＲＡＭ、ＣＢＲＡＭなどを含む。不揮発性メモリの永久的な貯蔵特性とＤＲＡＭのような揮発性メモリの高い性能及び信頼特性を連係することによって、抵抗性メモリは市場で重要な位置を占めている。

実際に、メモリ回路は使用される前に必ずテストされなければならない。メモリセルの初期不良率は高い方である。このようなメモリセルの不良はコンピュータ装置、エンベデッド装置（ｅｍｂｅｄｄｅｄ ｄｅｖｉｃｅ）、ソフトウェアアルゴリズムなどに悪い影響を与える。また、メモリ回路の集積度が増えることによって、効率的なテスト方法に対する要求が高くなっている。

抵抗性メモリセルなどは一般的に可変抵抗とトランジスタを含む。一般的に、抵抗が低い状態は論理‘０’又は論理ロー状態（ｌｏｗ ｌｏｇｉｃ ｓｔａｔｅ）で定義され、抵抗が高い状態は論理‘１’又は論理ハイ状態（ｈｉｇｈ ｌｏｇｉｃ ｓｔａｔｅ）で定義される。但し、これは例示的なものであり、抵抗が低い状態が論理‘１’で、抵抗が高い状態が論理‘０’としても定義できる。

抵抗性メモリセルはスイッチング電圧（ｓｗｉｔｃｈｉｎｇ ｖｏｌｔａｇｅ）又はスイッチング電流（ｓｗｉｔｃｈｉｎｇ ｃｕｒｒｅｎｔ）を有するように設計される。例えば、スイッチング電流のレベルを満足させる十分な電流がセルを通じる場合に、該当セルは典型的に一つの論理値から異なる論理値にスイッチングされる。論理ハイ状態から論理ロー状態にスイッチングされたり、論理ロー状態から論理ハイ状態にセルがスイッチングされたりすることは蓋然性がある。言い換えると、スイッチング電圧又はスイッチング電流はメモリセルを‘１’から‘０’に又はその反対に変化させる。ある場合に、メモリセルに対する読み取り動作又は書き込み動作が行なわれるときエラーが発生する。例えば、メモリセルに対する読み取り動作が行なわれるとき、該当セルはスイッチングされてはならないが、たまにスイッチングされることがある。読み取り動作の間に意図しなかったメモリセルのデータが変更されるときメモリセルの読み取りディスターブが発生する。読み取りディスターブはメモリセルの読み取りエラー率（ｒｅａｄ ｅｒｒｏｒ ｒａｔｅ）が非常に高いとき発生する傾向がある。メモリセルに対する書き込み動作を行なうとき、たまにメモリセルのスイッチングが行なわれるべきであるが、スイッチングされない場合がある。書き込みエラーはメモリセルの書き込みエラー率が非常に高いとき発生する。

幾つかのメモリセルは他のものに比べて高いエラー率を発現する。仮に、メモリ装置の総エラー率があまり高いと、該当メモリ装置などは量産できなくなる。従来のテスト方法は一般的にＤＲＡＭ、フラッシュの伝統的なメモリに効果があるだけでＳＴＴ−ＭＲＡＭのような抵抗性メモリの特有の物理的な特性は顧慮しなかった。なお且つ、抵抗性メモリの大きさ及び集積度が引き続き増えることによって、抵抗性メモリをテストするための時間及びその難しさが増え続けている。従って、テスト時間及び費用を減らすための多量の並列スクリーニング（ｍａｓｓｉｖｅ ｐａｒａｌｌｅｌ ｓｃｒｅｅｎｉｎｇ）の適用が要求されている。また、メモリ回路の信頼性の向上のためのリテンションテスト（ｒｅｔｅｎｔｉｏｎ ｔｅｓｔｉｎｇ）、機能テスト（ｆｕｎｃｔｉｏｎａｌ ｔｅｓｔｉｎｇ）、及び速度テストの初期化（ｆａｓｔ ｔｅｓｔ ｉｎｉｔｉａｌｉｚａｔｉｏｎ）などの技術の開発が要求されている。

抵抗性メモリのテスト時間及び費用などを減らすための多量の並列スクリーニング方法と、メモリ回路の信頼性の向上のためのリテンションテスト、機能テスト、及び速度テストの初期化などの技術を開発する。

本発明の一態様によると、抵抗性メモリの多量並列テスト方法は複数の抵抗性メモリセルのビットラインを電流駆動器に接続し、前記抵抗性メモリセルのソースラインをＶＣＰパッド又は外部ピンに接続する段階、前記電流駆動器が前記ビットラインに接地電圧レベルを提供し、前記ＶＣＰパッド又は外部ピンをテスト書き込みパルス幅と関連された時間の間テスト書き込み電圧レベルに維持する段階、前記メモリセルに第１データを書き込むために、前記メモリセルに第１方向に第１書き込みテスト電流を並列的に提供して駆動する段階、前記電流駆動器が前記ビットラインに前記テスト書き込み電圧レベルを提供し、前記ＶＣＰパッド又は外部ピンを前記テストパルス幅と関連された時間の間前記接地電圧レベルに維持する段階、及び前記メモリセルに前記第１データと相反する第２データを書き込むために、前記メモリセルに前記第１方向と相反する第２方向に第２書き込みテスト電流を並列的に提供して駆動する段階を含む。

本発明の他の態様によると、メモリ装置は複数の抵抗性メモリセル、内部アナログ電圧発生器、ＶＣＰパッド又は外部ピン、第１テストコントロール信号に応じて前記内部アナログ電圧発生器、前記ＶＣＰパッド又は外部ピンの中で何れか一つを選択して前記メモリセルのソースラインに接続させるスイッチ、電流駆動器、及び複数のビットラインと関連され、各トランジスタは第２テストコントロール信号に応じてビットラインを前記電流駆動器に接続する複数のトランジスタを含む。

本発明の他の態様によると、複数の抵抗性メモリセルを含むアレイ、及びＤＦＴ回路を含み、前記ＤＦＴ回路は前記メモリセルを含むアレイのビットラインを第１方向の第１テスト書き込み電流及び第２方向の第２テスト書き込み電流で駆動する電流駆動器及び複数のテストコントロール信号を前記電流駆動器に提供する書き込みパルス幅コントロール回路を含む。

本発明によると、多量の並列スクリーニング方法を適用して抵抗性メモリのテスト時間及び費用などを減らし、抵抗性メモリのリテンションテスト、機能テスト、速度テストの初期化などの改善された技術によってメモリ回路の信頼性を向上させる。

メモリ装置及び自動テスト装置を含むメモリテストシステムの例示的なブロックダイアグラムである。 図１のメモリ装置のメモリセルアレイに含まれる例示的なＳＴＴ−ＭＲＡＭメモリセルの構成図である。 図１のメモリ装置のメモリセルアレイに含まれる例示的なＳＴＴ−ＭＲＡＭメモリセルの構成図である。 本発明の一実施形態による速度エラーストレステスト回路を含む図１のメモリ装置のＤＦＴ回路の例示的なブロック図である。 本発明の一実施形態による速度エラーストレステスト回路を含む図１のメモリ装置のＤＦＴ回路の例示的なブロック図である。 サブアレイブロックを含む６４Ｍｂメモリブロックを例示的に示すブロックダイアグラムである。 本発明の他の実施形態による図１のメモリ装置のＤＦＴ回路の一例を示すブロックダイアグラムである。 本発明の他の実施形態による書き込みパルス幅コントロール回路を例示的に示すブロック図である。 本発明のメモリセルの並列的なテスト方法を示す順序図である。 本発明のメモリセルの並列的なテスト方法を示す順序図である。 本発明の実施形態によるメモリ装置、メモリアレイのメモリセルをテストするためのＤＦＴ回路を有するＡＴＥを含むメモリテストシステムを示すブロック図である。 本発明の実施形態によるＤＦＴ回路を有する抵抗性メモリ装置を含むコンピューティングシステムを示すブロック図である。

本発明の長所及び特徴、そしてこれを達成する方法は添付される図面とともに、後述する実施形態などによって詳しく説明する。しかし、本発明はここに説明される実施形態などによって限定されず、他の形態に具体化できる。但し、本発明の実施形態などは本発明が属する技術分野から通常の知識を有する者が本発明の技術的な思想を容易に実施できる程度に説明するために提供される。

図面に於いて、本発明の実施形態などは図示された特定の形態に制限されず、明確性のために誇張されている。また、明細書の全体にわたって同じ参照符号で表示する部分は同じ構成要素を示す。

本発明の明細書から‘及び／又は’の表現は前後に配置される構成要素などの中で少なくとも一つを含む意味で使用される。また、‘連結される／結合される’の表現は異なる構成要素と直接に連結されるか、異なる構成要素を介して間接的に連結される意味で使用される。本発明の明細書から単数形は文句に特別に言及がない限り複数形も含む。また、明細書から使用される‘含む’は言及した構成要素、段階、動作及び素子は一つ以上の他の構成要素、段階、動作、素子及び装置の存在又は追加を意味する。

図１はメモリ装置１０５及び自動テスト装置１２０を含むメモリテストシステム１００の例示的なブロックダイアグラムである。図１を参照すると、メモリ装置１０５はメモリセルアレイ１１０、データ入出力回路１７０、アドレスデコーダ１８０及びコントロールロジック１９０を含む。コントロールロジック１９０は、本発明の技術的な思想の例示である一実施形態によってメモリセルアレイ１１０のメモリセルをテストするためのＤＦＴ回路（ｄｅｓｉｇｎ ｆｏｒ ｔｅｓｔ ｃｉｒｃｕｉｔｒｙ）１１５を含む。

図１を参照すると、メモリセルアレイ１１０は各々一つ以上のビットを貯蔵する複数のメモリセル３０、ＭＣを含む。メモリセルＭＣは複数のワードラインＷＬｓ、複数のソースラインＳＬｓ及び複数のビットラインＢＬｓに連結される。

アドレスデコーダ１８０はワードラインＷＬｓとソースラインＳＬｓを通じてメモリセルアレイ１１０と連結される。アドレスデコーダ１８０はコントロールロジック１９０の制御によって動作する。アドレスデコーダ１８０はワードラインＷＬｓとソースラインＳＬｓを選択するために入力アドレスをデコーディングする。アドレスデコーダ１８０はコントロールロジック１９０からパワー（例えば、電圧又は電力）を供給されて、これを選択し又は選択されないワードラインに供給できる。

データ入出力回路１７０はビットラインＢＬｓを通じてメモリセルアレイ１１０に連結される。データ入出力回路１７０はコントロールロジック１９０の制御によって動作する。データ入出力回路１７０はアドレスデコーダ１８０からのビットライン選択信号（図示せず）によってビットラインを選択できる。データ入出力回路１７０はコントロールロジック１９０からパワー（例えば、電圧又は電力）を供給されて、これを選択されるビットラインに供給する。

コントロールロジック１９０はメモリ装置１０５の全般の動作を制御するように構成できる。コントロールロジック１９０は外部パワー及び／又は制御信号を受信する。コントロールロジック１９０は外部パワーを利用して内部動作に必要なパワーを生成する。コントロールロジック１９０は制御信号によって読み取り、書き込み及び／又は消去動作を制御する。コントロールロジック１９０は、本発明の技術的な思想の例示である一実施形態によってメモリセルアレイ１１０のメモリセルをテストするためのＤＦＴ回路１１５を含む。

図２Ａ及び図２Ｂは図１のメモリ装置１０５のメモリセルアレイ１１０に含まれた例示的なＳＴＴ−ＭＲＡＭメモリセルの構成図である。図３Ａ及び図３Ｂは本発明の技術的な思想の例示である一実施形態による速度エラーストレステスト回路を含む、図１のメモリ装置１０５のＤＦＴ回路１１５の例示的なブロック図である。以下に、図１から図３Ｂについて説明する。

ここに開示される本発明の技術的な思想の例示である実施形態では高いエラー率と低いリテンションを遮断するのに使用される。図１に示したように、メモリ装置１０５は例えば、メモリセルアレイ１１０ＤＦＴ回路１１５を含む。ＤＦＴ回路１１５はメモリコアでデザインできる。選択的に、自動テスト装置１２０はメモリ装置１０５のテストのためにメモリ装置１０５に連結される。上述したように、一部の実施形態からＤＦＴ回路１１５又はＤＦＴ回路１１５の一部は自動テスト装置１２０にビルトイン（ｂｕｉｌｔ−ｉｎ）される。他の実施形態から、ＤＦＴ回路１１５又はＤＦＴ回路１１５の一部は自動テスト装置１２０又は他のホストシステムに位置する。書き込みテスト電流は同時に複数のメモリセルによって駆動された後検証でき、以後に書き込みテスト電流は複数のメモリセルによって同時に反対の方向に駆動され検証できる。複数のメモリセルに多量に書き込みする機能は容易かつ効率的なテストの初期化を提供する。即ち、以下に開示するように、同じデータがメモリ集積度によって一つ又は複数の選択されたブロック又は全てのメモリブロック（例えば、全体のメモリ装置の複数のメモリセル）に多量の方式で並列的に記入される。また、読み取りディスターブテスト電流は複数のメモリセルによって何れか一つの方向に同時に駆動された後検証される。また、セル間移動影響（ｃｅｌｌ−ｔｏ−ｃｅｌｌ影響）及びリテンションエラーも防止できる。

一部の実施形態では、メモリセルアレイ１１０は複数のＳＴＴ−ＭＲＡＭメモリセルを含む。しかし、ここに示した技術的な思想は抵抗性メモリの異なる形態、例えば、ＳＴＴ型以外のＭＲＡＭ、ＰＲＡＭ、メモリスタＲＡＭ、ＲｅＲＡＭ、ＣＢＲＡＭなどに適用できる。

図２ＡはＳＴＴ−ＭＲＡＭ型のメモリセルで可変抵抗を形成するマグネチックトンネル接合（ＭＪＴ）１０とこれとともにＳＴＴ−ＭＲＡＭセル３０を構成する関連選択トランジスタ２０を開示する。ＭＪＴ１０は固定層１２、自由層１６及びこれらの間に位置したトンネリング層１４を含む。本質的に高い電流駆動、低い電圧及びＰＭＯＳトランジスタに比べて相対的に狭い面積のために、トランジスタ２０としてＮＭＯＳトランジスタがよく使用されている。ＭＲＡＭ３０に“１”を書き込むときに使用される電流は“０”を書き込むときに使用される電流とは違う。この二つの記入過程の間の電流方向の非対称性はトランジスタ２０のゲート対ソース電圧の非対称によって発生する。

続いて、ＭＪＴの自由層及び固定層が平衡（Ｐａｒａｌｌｅｒ）Ｐの状態であるとき、即ちＭＪＴが低い抵抗性を示すときＭＲＡＭセルは“０”ロジック状態で定義される。これと逆に、ＭＪＴの自由層及び固定層が反平衡（Ａｎｔｉ−Ｐａｒａｌｌｅｒ）ＡＰの状態であるとき、即ちＭＪＴが高い抵抗性を示すとき、ＭＲＡＭセルは“０”ロジック状態で定義される。他の実施形態から、ＭＲＡＭセルはＡＰ状態から“１”ロジック状態で定義でき、Ｐ状態から“０”ロジック状態で定義できる。さらに、図２Ａに示したように、ＭＪＴ１０の固定層がそれと関連された選択トランジスタに向かうものと仮定できる。

上述したように、矢印３５の方向、即ち、上向きの方に流れる電流は、（ｉ）“１”を書き込むためにＰ状態からＡＰ状態にスイッチングさせたり、（ｉｉ）以前に形成されたＭＪＴのＡＰ状態を安定させる。このように、矢印４０の方向、即ち、下向きの方に流れる電流は、（ｉ）“０”を書き込むためにＡＰ状態からＰ状態にスイッチングさせたり、（ｉｉ）以前に形成されたＭＪＴのＰ状態を安定させる。しかし、他の実施形態では、この方向が逆になってＭＪＴの自由層がそれと関連された選択レジスタに向かう。図示されていない他の実施形態では、矢印３５の方向に流れる電流は、（ｉ）ＡＰ状態からＰ状態にスイッチングさせたり、（ｉｉ）以前に形成されたＭＪＴのＰ状態を安定させる。このような実施形態で、矢印４０の方向に流れる電流は、（ｉ）Ｐ状態からＡＰ状態にスイッチングさせたり、（ｉｉ）以前に形成されたＡＰ状態を安定させる。

図２Ｂは図２ＡのＭＲＡＭ３０の構成図であり、ＭＪＴ１０は貯蔵されたデータによって可変抵抗を有する貯蔵素子を示す。ＭＪＴ１０の電流は、（ｉ）矢印方向３５に電流が流れるときＰ状態からＡＰ状態に変化させ、及び／又は（ｉｉ）矢印方向４０に電流が流れるときＡＰ状態からＰ状態に変化させる。

ＭＪＴ１０をＡＰ状態からＰ状態に、又はこれと逆にスイッチングするとき要求される電圧はスイッチング電圧Ｖｃ０を超える。これに対応する電流はスイッチング電流Ｉｃ０である。特定のスイッチ電圧Ｖｃ０及び関連された特定のスイッチング電流Ｉｃ０は様々な方式で定義でき、このような値などは特定の時間内にメモリセルの５０％のスイッチング可能性に基づいて選択される。即ち、スイッチング電流Ｉｃ０はＭＪＴ１０の設計に基づいて選択又は決定され、あるいは、特定のスイッチ電圧Ｖｃ０及び／又はスイッチング電流Ｉｃ０からのスイッチング可能性の測定に基づいて選択又は決定される。臨界スイッチ電圧カレントＩｃ０が満足されると、貯蔵されたメモリビットが状態をスイッチ（例えば、“０”から“１”に、“１”から“０”に）する確率が５０％になる。標準安定性の期待値を満足させるために受容可能なエラー率でスイッチングが行なわれることを保障するために過駆動電流（ｏｖｅｒ ｄｒｉｖｅ ｃｕｒｒｅｎｔ）が適用される。この過駆動電流ＩｓｗはＩｃ０値の１．３倍、１．５倍、２倍又は２倍以上である。例えば、ＭＪＴ装置に対する電流Ｉｃｏの値の書き込みパルス幅が２０ｎｓから７ｕＡだとすれば、ＭＴＪの状態を安定的にスイッチするために使用されるＩｓｗは１１ｕＡ以上である。

一部の場合、“安全”書き込み電流（例えば、書き込みエラー率が約１０ｅ−９より小さい場合）は、特定の期間、例えば１０ｎｓ間にスイッチング電流Ｉｃ０の１．５倍から２倍である。メモリセルからビット値を読取りするために相対的に“安全”読み取り電流が印加される（例えば、読み取りエラー率が１０ｅ−９より小さい場合）。例えば、“安全”読み取り電流はスイッチング電流Ｉｃ０の０．２倍（即ち、２０％）である。他の例として、スイッチング電流Ｉｃ０が６ｕＡであれば、正常動作モードからの書き込み電流は１２ｕＡ以上、又は概ね１２ｕＡであり、正常動作モードからの読み取り電流は１．２ｕＡより小さいか概ね１．２ｕＡである。このような方式で、正常書き込み動作モードからメモリセルが適切にスイッチングできる確率が一部の場合はほぼ１００％になるほど高い。類似に、正常読み取りモードから偶然にメモリセルの値がスイッチングされる確率は一部の場合０％に近いほど低い。

ＡＰ状態から、印加された電圧を除去することはＭＪＴ１０の状態に影響を与えない。このように、正常動作モードでＡＰ状態からＰ状態に遷移するために、少なくともＶｃｏの負電圧が印加されてメモリセルから反対の方向に少なくともスイッチング電流Ｉｃ０の電流が流れる。Ｐ状態から印加された電圧を除去することはＭＪＴ１０の状態に影響を与えない。

即ち、ＭＪＴ１０は反平衡状態（即ち、高い抵抗状態又は“１”ロジック状態）から“０”を貯蔵するために平衡状態（即ち、低い抵抗状態又は“１”ロジック状態）にスイッチングできる。ＭＪＴ１０が正常動作モードで初期に“１”ロジック状態又はＡＰ状態だと仮定すれば、スイッチング電流Ｉｃ０より大きい又は同じ電流が矢印４０の方向へトランジスタ２０に向かって流れる。このためにトランジスタ２０のソースノードＳＬは抵抗経路を通じて接地電位に接続され、陽電圧はトランジスタ２０のゲートノードＷＬに供給され、陽電圧はトランジスタ２０のドレインノードＢＬに供給される。

上述したように、ＭＴＪ１０は平衡状態から反平衡状態にスイッチされることによって“１”を貯蔵できる。ＭＴＪ１０が初期に論理“０”又はＰ状態だと仮定すれば、一般動作モード（ｎｏｒｍａｌ ｏｐｅｒａｔｉｏｎ ｍｏｄｅ）で“１”を貯蔵するために電流Ｉｃ０より大きい又は同じ電流が矢印３５の方向へトランジスタ２０を通じて流れる。この動作のために、ノードＳＬには抵抗性経路（Ｒｅｓｉｓｔｉｖｅ ｐａｔｈ、図示せず）を通じて陽電圧が印加され、ノードＷＬには陽電圧が印加され、ノードＢＬは抵抗性経路を通じて接地電位に接続される。

図３Ａは図１のメモリアレイ１１０の一部又はブロック１０２を示すブロック図である。ブロック１０２は例えば、ＳＴＴ−ＭＲＡＭセル３０のようなメモリセルを含む。図２Ａ及び図２Ｂを参照して説明したように、各ＳＴＴ−ＭＲＡＭセルの自由層１６はビットラインＢL０、１１２及びビットラインＢL１、１１４に連結される。各ＳＴＴ−ＭＲＡＭセル３０の固定層１２はそれと関連がある選択トランジスタ２０のドレインに連結される。各選択トランジスタ２０のソースはソースライン（例えば、１１６、１１８）に連結される。ソースライン１１６、１１８は一般動作モードから内部共通電圧プレーン発生器１２０（ｉｎｔｅｒｎａｌ ｃｏｍｍｏｎ ｖｏｌｔａｇｅ ｐｌａｎｅ ｇｅｎｅｒａｔｏｒ、以下、内部ＶＣＰ発生器と言う）のような内部アナログ電圧発生器に接続されるか、又はテストモードからＶＣＰパッド又は外部ＶＣＰピン１２５に接続される。選択トランジスタのゲートはワードライン（例えば、ＷＬ０、ＷＬ１、ＷＬｎ−１〜ＷＬｎ）によって制御できる。

ＤＦＴ回路１１５（図１参照）は、例えば、一つ以上の定電流駆動器１３５、速度エラーストレステスト回路１４０、一つ以上のＶＣＰ選択スイッチ１３０、ＶＣＰパット又は外部ＶＣＰピン１２５、及び選択的に一つ以上の書き込みパルス幅コントロール回路１４５を含む。

ＶＣＰ選択スイッチ１３０は内部ＶＣＰ発生器１２０又はＶＣＰパッド又は外部ピン１２５の中で何れか一つを選択できる。即ち、ソースライン（例えば、１１６、１１８）はテストコントロール信号ＤＶＣＰ及び／又はテストコントロール信号／ＤＶＣＰに応じて内部ＶＣＰ発生器１２０又はＶＣＰパッド又は外部ピン１２５の中で何れか一つに連結される。例えば、ＤＶＣＰ信号がアサート（ａｓｓｅｒｔ）されるとき、内部ＶＣＰ発生器１２０はディスエイブル（ｄｉｓａｂｌｅ）されたり、又はメモリセルアレイ１１０のソースラインなどから接続が切られて、ＶＣＰパッド又は外部ピン１２５はイネーブル（ｅｎａｂｌｅ）されたり、又はメモリセルアレイ１１０のソースラインに接続される。逆に、ＤＶＣＰ信号がアサートしないとき、内部ＶＣＰ発生器１２０はイネーブルされたり、又はメモリセルアレイ１１０のソースラインに接続でき、ＶＣＰパッド又は外部ピン１２５はディスエイブルされたり、又はメモリセルアレイ１１０のソースラインから接続が切れる。ＶＣＰ選択スイッチ１３０はマルチプレクサ（ｍｕｌｔｉ ｐｌｅｘｅｒ）又は適当なスイッチからなる。

定電流駆動器１３５は、例えば、陽電圧提供器１３２に接続されたｐ−チャンネル型トランジスタ１３７と負電圧又は接地電圧提供器１３４に接続されたｎ−チャンネル型トランジスタ１３９を含む。トランジスタ１３７はＰＭＯＳ電流ミラー回路（ｃｕｒｒｅｎｔ ｍｉｒｒｏｒ ｃｉｒｃｕｉｔ、図示せず）に連結される。これと類似に、トランジスタ１３９はＮＭＯＳ電流ミラー回路（ｃｕｒｒｅｎｔ ｍｉｒｒｏｒ ｃｉｒｃｕｉｔ、図示せず）に連結される。トランジスタはテストコントロール信号など／ＥＰ、ＥＮによってコントロールされる。テストコントロール信号など／ＥＰ、ＥＮは一つ以上の書き込みパルス幅コントロール回路１４５を利用してメモリ装置の内部から生成できる。他の例として、テストコントロール信号など／ＥＰ、ＥＮはメモリ装置１０５の外部から生成されて定電流駆動器１３５に提供できる。一般動作モードで、定電流駆動器１３５はテストされる状態ではないときメモリ装置１０５の他の部分に対する影響を除去するために３状態（ｔｒｉ−ｓｔａｔｅ）にある。

ＦＥＳＴ回路１４０はビットライン１１２、１１４と各々関連されたＦＥＳＴトランジスタ１４２、１４４を含む。これは各ビットラインが接続されたＦＥＳＴトランジスタと関連がある。各ＦＥＳＴトランジスタはＦＥＳＴテストコントロール信号に応じてビットラインＢL０、ＢL１の各々に接続されて定電流駆動器１３５と連結される。カラム選択信号（ＣＳ０、ＣＳ１又はこれと関連された信号）はメモリセルアレイ１１０のカラムを選択することをコントロールする。ＦＥＳＴトランジスタ１４２、１４４はＦＥＳＴテスト信号に応じてテストモードの間に感知増幅器及び書き込み駆動器１５０をバイパスする。

ＤＶＣＰ、／ＤＶＣＰ及び／又はＦＥＳＴテストコントロール信号は速度エラーストレステストモード（ｆａｓｔ ｅｒｒｏｒ ｓｔｒｅｓｓ ｔｅｓｔ ｍｏｄｅ）に進入するのに使用される。ＦＥＳＴテストコントロール信号はビットラインを定電流駆動器１３５に連結する。ＤＶＣＰ及び／又は／ＤＶＣＰ信号はソースラインをＶＣＰパッド又は外部ピン１２５に連結する。

Ｉ 書き込みエラー率（Ｗｒｉｔｅ Ｅｒｒｏｒ Ｒａｔｅ、ＷＥＲ）スクリーニング。

テストモードから書き込みエラーをスクリーニングするとき、ＶＣＰパッド又は外部ピン１２５は定電流駆動器１３５がビットラインに接地電圧レベルを提供する間に第１書き込みパルス幅又は時間に該当する時間だけ陽のテスト書き込み電圧レベル（ｐｏｓｉｔｉｖｅ ｔｅｓｔ ｗｒｉｔｅ ｖｏｌｔａｇｅ ｌｅｖｅｌ）に維持される。定電流駆動器１３５のｎ−チャンネルトランジスタ１３９はＥＮ信号によってイネーブルされ、ｐ−チャンネルトランジスタ１３７は／ＥＰ信号によってディスエイブルされる。

テスト段階で、ＶＣＰパッド又は外部ピン１２５と定電流駆動器１３５は第１テスト電流が第１方向（例えば、ソースラインから選択トランジスタ２０を通過した後にＭＴＪ１０を通過する矢印３５の方向）にメモリセルへ流れるように駆動する。従って、第１データ（例えば、全て“１”又は全て“０”）がメモリセルに記入される。このようなストレステスト動作は多量の並列規模（ｍａｓｓｉｖｅ ｐａｒａｌｌｅｌ ｓｃａｌｅ）で行なわれる。一例として、メモリ装置１０５（図１参照）の全てのメモリセル又は実質的な全てのメモリセルは並列的に同時にテストできる。一例として、少なくとも１Ｋ（例えば、１０２４）のメモリセルを含むメモリブロックの全てのメモリセル又は実質的な全てのメモリセルは並列的に同時にテストでき、その結果、総電流は管理できるレベル内にある。例えば、所定のカラム内の少なくとも１０２４個のメモリセルと関連された少なくとも１０２４個のワードラインは同時にターンオンできる。他の方法の例として、一つのワードラインがターンオンでき、複数のカラム（例えば、１０２４個のカラム）がターンオンでき、これによって少なくとも１０２４個のメモリセルを並列的にテストできる。

同時に、並列的に第１データを多量の規模（ｍａｓｓｉｖｅ ｓｃａｌｅ）でメモリセルに記入した後、データは検証動作を行なうために再び読取りされる。即ち、多量の並列書き込み動作（ｍａｓｓｉｖｅ ｐａｒａｌｌｅｌ ｗｒｉｔｅ ｏｐｅｒａｔｉｏｎ）の後の検証はフリップ（ｆｌｉｐ）されないメモリセルがあるかどうかチェックすることを含む。例えば、感知増幅器１５０とその他の読み取り回路を利用する一般的な読み取り動作は第１データが各メモリセルに正しく記入されたかどうかを検証することで行なわれる。他の例として、検証回路（図示せず）は第１データが各メモリセルに成功的に記入されたかを検証するのに利用される。尚且つ、アドレスとデータ圧縮回路（ｄａｔａ ｃｏｍｐｒｅｓｓｉｏｎ ｃｉｒｃｕｉｔ）がメモリセルに貯蔵された同じデータの読み取りの時間を減らすために使用される。同じデータがメモリセルに書き込まれているので、読み取り圧縮モード（ｒｅａｄ ｃｏｍｐｒｅｓｓｉｏｎ ｍｏｄｅ）からデータを検証することは有用かつ効率的である。従って、速い検証を可能にする。また、アドレスとデータ圧縮を利用しないとき、故障ビット（ｆａｉｌｅｄ ｂｉｔｓ）又はメモリセルは記録でき、又は一つ以上の冗長メモリセル（ｒｅｄｕｎｄａｎｔ ｍｅｍｏｒｙ ｃｅｌｌｓ）によって代替できる。

第１データをメモリセルに記入し検証を行なった後に、反対のデータが多量の規模でメモリセルに書き込まれる。定電流駆動器１３５がビットラインにテスト書き込み電圧レベルを提供する間に、ＶＣＰパッド又は外部ピン１２５は第２パルス幅又は時間の間に接地電圧レベルに維持される。定電流駆動器１３５のｎ−チャンネルトランジスタ１３９はＥＮ信号によってディスエイブルされ、ｐ−チャンネルトランジスタ１３７は／ＥＰ信号によってイネーブルされる。

テスト段階で、ＶＣＰパッド又は外部ピン１２５と定電流駆動器１３５は第２テスト電流が第１方向と反対である第２方向（例えば、ビットラインからＭＪＴ１０を通過した後選択トランジスタ２０を通過する矢印４０の方向）にメモリセルへ流れるように駆動される。従って、第２データ（例えば、全て“０”又は全て“１”）がメモリセルに記入される。このようなストレステスト動作は多量の並列規模（ｍａｓｓｉｖｅ ｐａｒａｌｌｅｌ ｓｃａｌｅ）で行なわれる。一例として、メモリ装置１０５（図１参照）の全てのメモリセル又は実質的な全てのメモリセルは並列的に同時にテストできる。一例として、少なくとも１Ｋ（例えば、１０２４）のメモリセルを含むメモリブロックの全てのメモリセル又は実質的な全てのメモリセルは並列的に同時にテストできる。第２書き込みテスト電流は第１テスト電流と実質的に同じ又は異なる。

より大きい振幅（ａｍｐｌｉｔｕｄｅ）、長い周期（例えば、パルス幅）を有する書き込み電流及び／又は高い温度環境の下でテストはスイッチング確率（ｓｗｉｔｃｈｉｎｇ ｐｒｏｂａｂｉｌｉｔｙ）を増加させる。逆に、小さい振幅、短い周期を有する書き込み電流及び／又は低い温度環境の下でテストはスイッチング確率を減少でき、従って、データが成功的に記入され難い。従って、書き込みエラー率をチェックするためには、書き込み電流の振幅、パルス幅及び／又はテスト温度は減り、スイッチング確率が減少される。これによって、書き込みエラー率を意図的に増加させることができる。

第２データをメモリセルに多量の規模で同時に記入した後に、データは検証のために再び読取りされる。例えば、感知増幅器と他の読み取り回路を利用する一般的な読み取り動作は第２データが各メモリセルに正しく記入されたかどうかを検証することで行なわれる。このように、検証回路は第１データが各メモリセルに成功的に記入されたかを検証するのに利用される。なお、アドレスとデータ圧縮回路（ｄａｔａ ｃｏｍｐｒｅｓｓｉｏｎ ｃｉｒｃｕｉｔ）がメモリセルに貯蔵された同じデータの読み取りの時間を減らすために使用される。同じデータがメモリセルに書き込まれているので、読み取り圧縮モード（ｒｅａｄ ｃｏｍｐｒｅｓｓｉｏｎ ｍｏｄｅ）でデータを検証することは有用かつ効率的である。従って、速い検証を可能にする。

ＩＩ 読み取りエラー率（ｒｅａｄ ｅｒｒｏｒ ｒａｔｅ、ＲＥＲ）スクリーニング、速度テスト初期化、リテンションテスト。

メモリセルに対する書き込みストレステストに加えたりこれを代替して、上述したように、メモリセルは読み取りエラーのためにスクリーンされる。例えば、ＲＥＲスクリーニング（ｓｃｒｅｅｎｉｎｇ）は多量の規模（ｍａｓｓｉｖｅ ｓｃａｌｅ）で読み取りディスターブ（ｒｅａｄｄｉｓｔｕｒｂ）をテストすることを含む。さらに、速度テストの初期化（ｆａｓｔ ｔｅｓｔ ｉｎｉｔｉａｌｉｚａｔｉｏｎ）及びリテンションテスト（ｒｅｔｅｎｔｉｏｎ−ｔｅｓｔｉｎｇ）が類似な多量の規模で行なわれる。

読み取りディスターブ又はリテンションテストの前に、多量の並列書き込みの技術（ｍａｓｓｉｖｅ ｐａｒａｌｌｅｌ ｗｒｉｔｉｎｇ ｔｅｃｈｎｉｑｕｅｓ）が全体のメモリアレイ又はメモリアレイの一つ以上のメモリブロックを所定のデータ値に速く効率的に初期化するのに使用される。即ち、ＶＣＰパッド又は外部ピンそして定電流駆動器は第１データ（例えば、“１”）又は第２データ（例えば、“０”）の中で何れか一つがメモリセルに書き込まれるように初期化電流（ｉｎｉｔｉａｌｉｚａｔｉｏｎ ｃｕｒｒｅｎｔ）をメモリセルに並列的に駆動できる。他の例として、外部の磁場（ｍａｇｎｅｔｉｃ ｆｉｅｌｄ、図示せず）がメモリセル内に電流を誘導してデータがメモリセルに書き込まれるように使用され、これによって、読み取りディスターブ又はリテンション型テスト（ｒｅｔｅｎｔｉｏｎ ｔｙｐｅ ｔｅｓｔ）の準備をすることができる。一例として、より長いテストセットアップ時間（ｓｅｔｕｐ ｔｉｍｅ）を招いたとしても、メモリセルは一般的なメモリ書き込みの過程を経て初期化できる。

一つ以上のメモリブロックが知られているデータ値に初期化された後に、読み取りディスターブテスト電流がメモリセルに多量の規模で並列的に印加される。読み取りディスターブ電流は並列的にメモリセルへ第１又は第２方向に印加されて駆動される。例えば、読み取りディスターブ電流はＶＣＰパッド又は外部ピンからメモリセルを通過して定電流駆動器に向かう方向に駆動される。他の例として、読み取りディスターブ電流は定電流駆動器からメモリセルを通過してＶＣＰパッド又は外部ピンに向かう方向に駆動される。読み取りディスターブ電流は後に説明されるように一般の読み取り電流より高い。これは一つ以上のメモリセルのデータビット値がテストする間にフリップされる確率を増加させる。

さらに詳しくは、ＲＥＲスクリーニングは定電流駆動器がビットラインに接地電圧レベルを提供する間にＶＣＰパッド又は外部ピンをテスト読み取りパルス幅と関連された時間の間にテスト読み取り電圧レベルに維持することによって読み取りディスターブ電流をメモリセルに印加することを含む。一般に、ＲＥＲスクリーニングは定電流駆動器がビットラインにテスト読み取り電圧レベルを提供する間にＶＣＰパッド又は外部ピンをテスト読み取りパルス幅又は時間の間に接地電圧レベルに維持することによって読み取りディスターブ電流をメモリセルに印加する。テスト読み取りパルス幅又は時間は一般の読み取りパルス幅又は時間より長い。これは意図的にテストの間にビット値がフリップされる可能性を増加させる。

読み取りディスターブ電流をメモリセルに多量の規模で駆動した後に、メモリセルに貯蔵されたデータは検証のために再び読取りされる。例えば、初期化されたデータ値がフリップされたかどうかを検証するために、一般的な読み取り動作が一般的な読み取り電流、感知増幅器１５０、及び他のメモリ読み取り回路を利用して行なわれる。他の例として、データは圧縮回路（ｃｏｍｐｒｅｓｓｉｏｎ ｃｉｒｃｕｉｔｙ）を使用する読み取り圧縮モード（ｒｅａｄ ｃｏｍｐｒｅｓｓｉｏｎ ｍｏｄｅ）で読取りされて検証される。さらに、アドレスとデータ圧縮を利用しないとき、故障ビット（ｆａｉｌｅｄ ｂｉｔｓ）又はメモリセルは記録でき、又は一つ以上の冗長メモリセルによって代替できる。

たとえ読み取り電流が書き込み電流より小さいため読み取りディスターブ電流を駆動するときより多いメモリセルが同時にテストされても、読み取りディスターブ電流は書き込みと類似な多量の規模で適用される。さらに、ストレス電圧又は電流でデータをメモリセルに並列的に記入し（例えば、初期化）、メモリセルを並列的に読取りし、正確なビット値のリテンションをテストすることによってリテンション失敗（ｒｅｔｅｎｔｉｏｎ ｆａｉｌｕｒｅｓ）がスクリーンされる。

ＩＩＩ ＷＥＲスクリーニングとＲＥＲスクリーニングの様々な例。

一般的に、より高い電流、より長い周期（例えば、パルス幅）、より高い温度はスイッチング確率を増加させる。書き込みエラー率をチェックするためには、スイッチング確率を減らすために書き込み電流、周期及び／又はテスト環境温度を低くする。これによって、意図的に書き込みエラー率を増加させることができる。読み取りエラー率をチェックするためには、スイッチング確率を増加させるために電流、周期及び／又はテスト環境温度を高くする。これによって、意図的に読み取りエラー率を増加させることができる。

例えば、何れか一方向に多量の並列書き込みに関連されたテストを行なう間に、一般的な書き込み電流又は安全書き込み電流より低い振幅を有する書き込み電流はメモリセル値がスイッチされる可能性を低くするために使用され、弱いビットがテストモードの間にスクリーンされ、一つ以上の冗長メモリセルによって代替される。低い電流を利用してＭＴＪ１０を平衡状態から反平衡状態に又は反平衡状態から平衡状態にスイッチすることはより難しいので、スイッチングの可能性は低くなる。例えば、第１及び／又は第２書き込みテスト電流は一般的な書き込み電流のＸ％であり、Ｘは１００より小さい。即ち、書き込み電流の振幅はテストモードの間に減る。従って、テスト書き込み電流は一般的な書き込み電流のＸ％になる。Ｘはシミュレーション（ｓｉｍｕｌａｔｉｏｎ）、モデリング（ｍｏｄｅｌｉｎｇ）又は他の実験方法によって決定される。例えば、Ｘは９５、９０、８５、８０、７５、７０、６５、６０、５５、５０であり、希望するストレスレベルによって異なる。

書き込み電流の振幅の調整だけではなく、書き込みパルス幅又は時間もテストモードの間に調整できる。一般的な書き込みパルス幅より短い書き込みパルス幅は書き込みエラー率を増加させる。書き込みテスト電流及び／又は書き込みパルス幅は意図的に書き込みエラー率を増加させるために一般的な値より低くなり、弱いビットがスクリーンされたり代替される。例えば、仮に一般的な書き込みパルス幅が２０ｎｓだとすれば、テストモードからの書き込みパルス幅は１０ｎｓ又はそれと類似な範囲になる。振幅の減少及びパルス幅の減少を組み合わせて利用できる。さらに、テスト環境の温度が一般動作温度の範囲（ｎｏｒｍａｌ ｏｐｅｒａｔｉｎｇ ｔｅｍｐｅｒａｔｕｒｅ ｒａｎｇｅ）に比べて低くなる。これはＭＴＪ１０がスイッチングされることをさらに難しくする。例えば、テスト環境温度は零下２０℃以下又はそれと類似な温度、零下４０℃以下又はそれと類似な温度のように一般動作温度の範囲より低い。バーンインオーブン（ｂｕｒｎ−ｉｎ ｏｖｅｎ）又は他の温度サイクリング機構（ｔｅｍｐｅｒａｔｕｒｅ ｃｙｃｌｉｎｇ ａｐｐｌｉａｎｃｅ）又はＡＴＥがテスト環境温度を調整するために使用される。低い書き込み電圧と書き込み電流、短い書き込みパルス幅、及び／又は低い温度の組み合わせが多量の並列書き込みが行なわれる間にテスト時間を減らすために利用される。

多量の並列読み取りと関連されたテストを行なう間に、一般的な又は安全読み取り電流より大きい振幅を有する読み取り電流が読み取りディスターブ（ｒｅａｄ ｄｉｓｔｕｒｂ）の可能性を増加させるために利用される。従って、弱いビットがテストモードの間にスクリーンされ、一つ以上の冗長メモリセルによって代替できる。ＭＴＪ１０は高い電流で平衡状態から反平衡状態に、又は反平衡状態から平衡状態により容易にスイッチングされるので、読み取りディスターブの可能性は増加される。例えば、第１及び／又は第２読み取りテスト電流は一般的な読み取り電流のＸ％であり、Ｘは１００より大きい。即ち、読み取り電流の振幅はテストモードの間に増加される。従って、テスト読み取り電流は一般的な読み取り電流のＸ％（Ｘは１００以上）になる。Ｘはシミュレーション（ｓｉｍｕｌａｔｉｏｎ）、モデリング（ｍｏｄｅｌｉｎｇ）又は他の実験方法によって決定される。例えば、Ｘは１０５、１１０、１１５、１２０、１２５、１３０、１３５、１４０、１４５、１５０であり、希望するストレスレベルによって異なる。

読み取り電流の振幅の調整だけではなく、読み取りパルス幅もテストモードの間に調整できる。一般的な読み取りパルス幅より長い読み取りパルス幅（ｒｅａｄ ｐｕｌｓｅ ｗｉｄｔｈ）は読み取りエラー率を増加させる。読み取りテスト電流及び／又は読み取りパルス幅は意図的に読み取りエラー率を増加させるために一般的な値より増加され、弱いビットがスクリーンされたり代替される。例えば、仮に一般的な読み取りパルス幅が１０ｎｓだとすれば、テストモードからの読み取りパルス幅は２０ｎｓ又はそれと類似な範囲になる。振幅の増加及びパルス幅の増加が組み合わせられて利用される。さらに、テスト環境の温度が一般動作温度の範囲（ｎｏｒｍａｌ ｏｐｅｒａｔｉｎｇ ｔｅｍｐｅｒａｔｕｒｅ ｒａｎｇｅ）に比べて高くなる。これはＭＴＪ１０がスイッチングされることをもっと容易にする。例えば、テスト環境温度は１２０℃程度又はそれと類似な温度、１５０℃程度又はそれと類似な温度のように一般動作温度の範囲より高い。バーンインオーブン（ｂｕｒｎ−ｉｎ ｏｖｅｎ）又は他の温度サイクリング機構（ｔｅｍｐｅｒａｔｕｒｅ ｃｙｃｌｉｎｇ ａｐｐｌｉａｎｃｅ）又はＡＴＥがテスト環境温度を、例えば、２６０℃以上まで調整するために使用される。高い読み取り電圧と読み取り電流、長い読み取りパルス幅、及び／又は高い温度の組み合わせが多量の並列書き込みが行なわれる間にテスト時間を減らすために利用される。

上述した多量の並列書き込みの技術などは速く効率的に全体のメモリアレイ又はメモリアレイの一つ以上のメモリブロックを所定のデータ値に初期化することに使用される。即ち、本発明の技術的な思想は速度テストセットアップ（ｆａｓｔ ｔｅｓｔ ｓｅｔｕｐ）を提供し、その後正確性のためにデータのリテンションテスト及び読み取り又は検証が行なわれる。他の例として、外部磁場（ｅｘｔｅｒｎａｌ ｍａｇｎｅｔｉｃ ｆｉｅｌｄ、図示せず）がメモリセル内に電流を誘導してデータがメモリセルに記入されるようにする。

ＩＶ 機能テスト及びセル間移動影響のスクリーニング。

本発明の技術的な思想の実施形態は抵抗性メモリセルの機能テスト（ｆｕｎｃｔｉｏｎａｌ ｔｅｓｔ）を行なうときにも利用される。さらに、セル間移動影響が機能テストの一部としてチェックされる。例えば、アドレス及びチェッカーボードパターン（ｃｈｅｃｋｅｒ ｂｏａｒｄ ｐａｔｔｅｒｎ）、ムービングインバージョンパターン（ｍｏｖｉｎｇｉｎ ｖｅｒｓｉｏｎ ｐａｔｔｅｒｎ）、列ストライプパターン（ｒｏｗ ｓｔｒｉｐｅ ｐａｔｔｅｒｎ）及び／又はカラムストライプパターン（ｃｏｌｕｍｎ ｓｔｒｉｐｅ ｐａｔｔｅｒｎ）のようなデータパターンが生成され、他の機能テストモードからテストされる。他の例として、全てのカラムがイネーブルされ、一つの列（ｒｏｗ）又はワードラインがイネーブルされる。これによって、該当列の全てのセルを機能的にテストできる。他の例として、全ての列又はワードラインがイネーブルされ、一つのカラムがイネーブルされ、これによって、該当カラムの全てのメモリセルを機能的にテストできる。

他の例として、第１データ（例えば、“１”）は偶数番目の列に書き込まれ、第２データ（例えば、“０”）は奇数番目の列に書き込まれる。他の例として、第１データ（例えば、“１”）は偶数番目のカラムに書き込まれ、第２データ（例えば、“０”）は奇数番目のカラムに書き込まれる。他の例として、シングル（ｓｉｎｇｌｅ）、ダブル（ｄｏｕｂｌｅ）、マルチプル（ｍｕｌｔｉｐｌｅ）カラムストライプパターン（ｃｏｌｕｍｎ ｓｔｒｉｐｅ ｐａｔｔｅｒｎ）が一つ以上のメモリブロックのメモリセルに記入される。チェッカーボードパターン（ｃｈｅｃｋｅｒ ｂｏａｒｄ ｐａｔｔｅｒｎ）が一つ以上のメモリブロックのメモリセルに記入される。チェッカーボードパターンは列を一つ置きに一つずつ選択し、カラムを一つ置きに一つずつ選択した後に第１データ（例えば、“１”）を記入し、残りの一つ置きに一つの列を選択し、残りの一つ置きに一つのカラムを選択した後に第２データ（例えば、“０”）を書き込むことによって形成される。モードレジスタセット（ＭＲＳ、Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）の命令は一つ以上の機能テストモードを選択したり上述した他のテストモードを選択するのに使用される。

セル間移動の影響は機能テストが発生した以後に検証の目的でデータを再び読み取りすることによってチェックされたり測定される。即ち、一つ以上の機能テストを行なった後に、データが正しく記入されたかどうか又は正しい値を維持しているかどうかを検証するためにデータは一般的な読み取り動作を利用して再び読取りされる。メモリ装置の外部から出たり隣のメモリセルによって発生する電磁気妨害（ｅｌｅｃｔｒｏ ｍａｇｎｅｔｉｃ ｉｎｔｅｒｆｅｒｅｎｃｅ）はデータの品質の持続性及びデータリテンションに影響を与える。本発明から説明された機能テストを行なうことによって、弱いビット又はメモリセルがセル間移動の影響又は他のディスターブによる故障（ｆａｉｌｕｒｅ）を意図的に増加させることによってスクリーンできる。

図３Ｂは図１のメモリアレイ１１０の一部又はブロック１０２を示すブロック図である。図３Ｂは図３Ａと類似であり、異なる部分はＦＥＳＴトランジスタ１４４のソースが第１定電流駆動器１３５と他の定電流駆動器である第２定電流駆動器１９５に接続されることである。これは定電流駆動器１９５が定電流駆動器１３５に追加されることを意味する。定電流駆動器１９５の構成要素は定電流駆動器１３５の構成要素と類似又は同じである。この例としては、偶数又は奇数番目のカラムに対して単独に電流駆動器が対応することを可能にする。即ち、奇数及び偶数番目のビットラインは１３５又は１９５によってイネーブルされる相反する電流によってストレスを受け、ＶＣＰからフローティング（ｆｌｏａｔｉｎｇ）されたり接続が切れる。仮に定電流駆動器１３５のＰＭＯＳトランジスタがオン（ｏｎ）であり、定電流駆動器１９５のＮＭＯＳトランジスタがオンであれば、電流は１３５から１９５の方向に流れ、相反する電流がメモリセルの奇数及び偶数番目のカラムを通過しながらストレスを減らす。

言い換えると、電流は第１方向に奇数番目のビットラインと関連されたメモリセルに流れ、第１方向と反対の第２方向に偶数番目のビットラインとメモリセルに流れる。仮にＶＣＰからフローティングされていたり接続が切れている間に定電流駆動器１９５のＰＭＯＳトランジスタがオンであり、定電流駆動器１３５のＮＭＯＳトランジスタがオンであれば、相反する電流が流れる（例えば、メモリセルの他のカラムと関連して第１方向と第２方向が変わる。さらに、定電流駆動器１３５、１９５の出力ラインは外部テスト器又はＡＴＥを通じて直接にコントロールするためにボンディングパッド（ｂｏｎｄｉｎｇ ｐａｄ）に直接に連結される。

即ち、偶数番目のカラム又はビットラインは第１定電流駆動器１３５に連結され、奇数番目のカラム又はビットラインは第２定電流駆動器１９５に連結される。従って、他のカラムは同時に他の方向にストレスを受けたりテストされる。セル間移動ストレスは例えば、異なるカラムのセルの間のトンネリング（ｔｕｎｎｅｌｉｎｇ）又は他の干渉（ｉｎｔｅｒｆｅｒｅｎｃｅ）をスクリーンすることによって測定又は観察できる。

図４はサブアレイブロック２１０のようなサブアレイブロック（ｓｕｂ−ａｒｒａｙ ｂｌｏｃｋｓ）を含む６４Ｍｂメモリブロック２０５を例示的に示すブロックダイアグラムである。各サブアレイブロック２１０は複数のメモリアレイタイル（ＭＡＴｓ、ｍｅｍｏｒｙ ａｒｒａｙ ｔｉｌｅｓ）を含む。各メモリアレイタイル２１５はアレイ又はメモリセルのブロックを含む。例えば、各メモリアレイタイル２１５はメモリブロック２２０のようにＭ個のワードラインＷＬとＮ個のビットラインＢＬを有するメモリブロックを含む。ワードラインの個数Ｍは１から１０２４の個数の中で一つであり、他の例として、１０２４以上にしても良い。これと類似に、ビットラインの個数Ｎは１から１０２４の個数の中で一つである。各メモリアレイタイル２１５は第１定電流駆動器１３５及び／又は第２定電流駆動器２３５と関連される。これは二つのメモリアレイタイル２１５の間に配置されたローカルカラム選択セクション２２５、LＣＳに含まれる。定電流駆動器１３５、２３５はここで説明される様々なテストモードの間にメモリセルに十分な駆動電流を供給するように分配される。一例として、定電流駆動器１３５、２３５の中で何れか一つ又は二つの駆動器全てがパッド又は外部ピンに連結され、パッド又は外部ピンを通じて一つ又は複数のテストコントロール信号（例えば、／ＥＰ ａｎｄ ＥＰ）を受信できる。一例として、二つの定電流駆動器１３５、２３５が全て同じパッド又は外部ピンに連結される。ローカルカラム選択セクション２２５はＦＥＳＴ回路１４０を含む。一例として、ローカルカラム選択セクション２２５は６４Ｍｂメモリブロック２０５の全体から様々なメモリアレイタイル２１５の間に複製される。多い６４Ｍｂメモリブロック２０５が結合されてより大きいメモリセルアレイ及び／又は適切な大きさの装置を形成できる。増幅器及び書き込み駆動器１５０はローカル（ｌｏｃａｌ）感知増幅器及び書き込み駆動器からなり、この場合に様々なメモリアレイタイル２１５の間に配置できる。他の例として、一つ又は複数のグローバル（ｇｌｏｂａｌ）センス感知増幅器及び書き込み駆動器がメモリアレイタイル２１５と分離されて構成でき、ローカルカラム選択セクション２２５に含まれない。

図５は本発明の技術的な思想の他の実施形態による図１のメモリ装置のＤＦＴ回路の一例を示すブロックダイアグラムである。図５は速度エラーストレステスト回路を含む。図５の多い構成要素などは図３と同じ又は類似である。従って、同じ構成要素などに対する詳しい説明は省略する。

ビットライン（例えば、１１２、１１４）を定電流駆動器１３５に接続させるためにＦＥＳＴトランジスタを使用する代わりに、ビットラインプリチャージトランジスタ（ｂｉｔ ｌｉｎｅ ｐｒｅｃｈａｒｇｅ ｔｒａｎｓｉｓｔｏｒｓ、ＢＬＰＲ）３２０、３２５が使用される。メモリ装置に使われるビットライントランジスタは一般的なものであるので、本発明の技術的な思想を実現するためにはあまり影響がない部分であるが狭いダイ空間（ｄｉｅ ｓｐａｃｅ）が要求されている。

更に、ビットラインプリチャージトランジスタ３１０を使用でき、これはブロック１１２の一側の末に配置できる。

なお、ビットラインプリチャージトランジスタは大きい物理的な特性を有するように設計されたり、十分な駆動電源を提供するようにブーストされる。スイッチ回路３１５はＦＥＳＴスイッチ回路３３０とＤＶＣＰスイッチ回路３３５を含む。ＤＶＣＰスイッチ３３５は、ＦＥＳＴスイッチ３３０とともに動作するが、ＶＣＰ選択スイッチ１３０と類似な方式で動作する。例えば、ＤＶＣＰ信号とＦＥＳＴ信号がアサートされるとき内部ＶＣＰ発生器１２０はディスエイブルされたり、ＢＬＲＰトランジスタ（例えば、３２０、３２５）から分離でき、定電流駆動器１３５はＢＬＲＰトランジスタがターンオンされるときＢＬＲＰトランジスタのソースに接続され、ビットライン（例えば、１１２、１１４）に接続される。逆に、ＤＶＣＰ信号がアサートされないとき内部ＶＣＰ発生器１２０はイネーブルされたり、ＢＬＰＲトランジスタのソースに接続できる。従って、ＢＬＰＲトランジスタがターンオンされるときビットライン（例えば、１１２、１１４）に接続される。

ＢＬＰＲトランジスタ（例えば、３０５及び／又は３１０）はスイッチ３１５と類似なスイッチを使用して定電流駆動器１３５又は他の定電流駆動器に接続される。従って、メモリ装置の各カラムのためのＦＥＳＴトランジスタを設計しなくても、全体のメモリアレイのメモリセル又はメモリセルのブロックは同時にテストされる。

図６は本発明の他の実施形態による書き込みパルス幅コントロール回路４０５を例示的に示すブロック図である。書き込みパルス幅コントロール回路４０５は図１のＤＦＴ回路１１５に含まれる。一例として、テストコントロール信号（例えば、ＥＰ、／ＥＰ、ＥＮ、及び／又はＥＮ）は外部自動テスト装置（ＡＴＥ）によって図１のＤＦＴ回路１１５に提供される。従って、パルス幅コントロール回路４０５は選択的である。しかし、書き込みパルス幅コントロール回路４０５をＤＦＴ回路１１５に含むことによって、メモリ装置１０５は最小限の外部回路又はテスト装置だけでテストできる長所がある。

上述したように、メモリ装置１０５（図１）はメモリセルアレイ１１０とＤＦＴ回路１１５を含む。ＤＦＴ回路１１５は一つ以上の定電流駆動器（例えば、図３の１３５）を含み、夫々の定電流駆動器はメモリセルアレイのビットラインを互いに異なる方向又は極性を有する書き込みテスト電流で駆動する。ＤＦＴ回路１１５は書き込みパルス幅コントロール回路４０５を含み、これはテストコントロール信号（例えば、ＥＰ、／ＥＰ、／ＥＮ及び／又はＥＮ）を一つ以上の定電流駆動器に提供する。

書き込みパルス幅コントロール回路４０５はクロック信号ＣＬＫを受信する第１入力バッファ４１０とＤＱｘピンのような用途入出力ＤＱピン（ｒｅｐｕｒｐｏｓｅｄ ｉｎｐｕｔ／ｏｕｔｐｕｔ ＤＱｐｉｎ）から信号を受信する第２入力バッファ４１５のような様々な構成要素を含む。一例として、ＤＱｘピンは他のＤＱピンが使われたとしてもＤＱ０ピンに対応する。書き込みパルス幅コントロール回路４０５のアドレスバッファ４２５はＡ＜０：ｉ＞アドレス信号を受信できる。テスト書き込みコントロール回路４２０は第１入力バッファ４１０、第２入力バッファ４１５、及びアドレスバッファ４２５に連結され、クロック信号ＣＬＫ、用途ＤＱｘピンからの信号、及びＡ＜０：ｉ＞アドレス信号の中で少なくとも一つに基づいて複数のテストコントロール信号（例えば、ＥＰ、／ＥＰ、ＥＮ、及び／又は／ＥＮ）を発生する。一例として、ＤＱ０ピンは読み取り及び／又は書き込み電流の極性を定義するために使用され、ＣＬＫハイ周期（ＣＬＫ ｈｉｇｈ ｐｅｒｉｏｄ）は読み取り及び／又は書き込みパルス幅を定義するために使用される。入力テスト信号ＴＥＳＴがアサートされないとき（例えば、ｉｎａｃｔｉｖｅ又はＬＯＷ）、テストコントロール信号ＥＰはハイに強制され、テストコントロール信号ＥＮはローに強制されるが、これは電流駆動器を３状態（ｔｒｉ−ｓｔａｔｅｓ）になるようにする。入力テスト信号ＴＥＳＴがアサート（例えば、ａｃｔｉｖｅ又はＨＩＧＨ）になるとき、電流駆動器コントロール回路１４５はイネーブルされ、ＤＱ０の状態によってＥＰがアクティブＬＯＷに強制されたり、又はＥＰがアクティブＨＩＧＨに強制される。同期化動作（ｓｙｎｃｈｒｏｎｏｕｓ ｏｐｅｒａｔｉｏｎ）で、ｎ−ビットカウンタ（ｎは２又はその以上）はパルス幅遅延（ｐｕｌｓｅ ｗｉｄｔｈ ｄｅｌａｙ）を生成する。

テスト書き込みコントロール回路４２０はｎ−ビットカウンタ４３０をさらに含む。書き込みパルス幅コントロール回路４０５はアドレスバッファ４２５とテストコントロール回路４２０に連結されたレジスタ４３５をさらに含む。レジスタ４３５はパルスのタイミングをコントロールする。レジスタ４３５はまたＡ＜０：ｉ＞信号に基づいてＤＬＹ＜０：ｎ＞信号を生成する。ＤＬＹ＜０：ｎ＞信号はｎ−ビットカウンタの出力を選択するのに使用される。例えば、ＤＬＹ＜１＞はカウンタの最下位ビット（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）の出力を選択するのに使用される。これによって、カウンタから出る一番短いパルス幅を生成する。ＤＬＹ＜２＞は二番目の最下位ビット（ｓｅｃｏｎｄ ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）を選択するのに使用される。ＤＬＹ＜０＞はカウンタをバイパスして一番短いパルス幅をＣＬＫ周期に選択する。ｎ−ビットカウンタ４３０の出力とクロック信号の周期はテストコントロール信号のアクティブ時間を決定するのに使用される。

第１論理ＡＮＤゲート４４０は第１入力バッファ４１０とテスト書き込みコントロール回路４２０に連結され、クロック信号ＣＬＫと入力テスト信号ＴＥＳＴを入力として受信し、入力テスト信号ＴＥＳＴがアサートされるときクロック信号ＣＬＫを再生成する。第２論理ＡＮＤゲート４４５は第２入力バッファ４１５とテスト書き込みコントロール回路４２０に連結され、用途ＤＱｘピンからの信号と入力テスト信号ＴＥＳＴを入力として受信し、入力テスト信号ＴＥＳＴがアサートされるとき用途ＤＱｘピンからの信号を再生成する。テスト書き込みコントロール信号４２０はクロック信号ＣＬＫ、用途ＤＱｘピンからの信号、及び入力テスト信号ＴＥＳＴを受信でき、クロック信号ＣＬＫ、用途ＤＱｘピンからの信号、及び入力テスト信号ＴＥＳＴの中で少なくとも一つに基づいて複数のテストコントロール信号（例えば、ＥＰ、／ＥＰ、ＥＮ、及び／又は／ＥＮ）を生成する。定電流駆動器（例えば、図３の１３５）は書き込みパルス幅コントロール回路４０５のテスト書き込み電流回路４２０から複数のテストコントロール信号を受信できる。

一例として、書き込みテスト電流の方向又は極性は少なくとも一つの用途ＤＱピンからの信号に基づく。なお、書き込みテスト電流のパルス幅は少なくとも一つのクロック信号のハイ周期に基づく。

定電流駆動器（例えば、図３の１３５）は入力テスト信号ＴＥＳＴがアサートされないときテストコントロール信号（例えば、ＥＰ、／ＥＰ、ＥＮ及び／又は／ＥＮ）によって３状態になる。例えば、入力テスト信号ＴＥＳＴがアサートされないとき（例えば、ｉｎａｃｔｉｖｅ又はＬＯＷ）、ＥＰテストコントロール信号がアサートされ（例えば、ＨＩＧＨ論理状態に強制）、ＥＮテストコントロール信号はアサートされない（例えば、ＬＯＷ論理状態に強制）。これによって、電流駆動器が３状態になる。逆に、入力テスト信号ＴＥＳＴがアサートされるとき（例えば、ａｃｔｉｖｅ又はＨＩＧＨ）、ＥＰテストコントロール信号及び／又はＥＮテストコントロール信号はテストモードの状態によってアサートされる。

入力テスト信号ＴＥＳＴは一般的なモードレジスタセット（ｍｏｄｅ ｒｅｇｉｓｔｅｒ ｓｅｔ、ＭＲＳ）の技術によってアサートできる。これと類似に、ＭＲＳ技術は用途ＤＱｘピンをイネーブル又は再割り当てしたり、ＣＬＫ信号をイネーブルするのに使用される。なお、テスト書き込みコントロール回路４２０は外部ＡＴＥ装置及び／又は内部スマートメモリコントローラによってコントロールされる。

図７Ａは本発明の技術的な思想によるメモリセルの並列的なテスト方法を示す順序図である。段階５０５から始まり、動作モードがテストモードであるか否かを判断する。

仮にテストモードではなければ、読み取り及び／又は書き込み動作が一般動作モードから進行される段階５１０に進行される。

逆に、テストモードであれば、速度エラーストレステストモード（ｆａｓｔ ｅｒｒｏｒ ｔｅｓｔ ｍｏｄｅ）がイネーブルされ、一つ以上の内部ＶＣＰ電圧発生器のような内部アナログ電圧発生器をディスエイブルすることを含む段階５１５に進行する。続いて、抵抗性メモリセルを定電流駆動器に連結することを含む段階５２０に進行される。段階５２５から、メモリセルのソースラインがＶＣＰパッド又は外部ピンに接続される。段階５３０及び５３５は定電流駆動器がビットラインに接地電圧レベルを提供する間に、第１書き込みパルス幅と関連された時間の間にＶＣＰパッド又は外部ピンをテスト書き込み電圧レベルに維持する段階を含む。段階５４０で、第１テスト電流は第１方向にメモリセルに提供される。段階５４５が進行され、第１データがメモリセルに記入され、その後どのメモリセルのビットがフリップされなかったかを検証するために読み取り動作が再び行なわれる。即ち、メモリビットはフリップされるものと予想され、仮に、フリップされない場合該当メモリセルの条件は記録され、冗長メモリセルが該当位置に割り当てられる。

段階５５０及び５５５は定電流駆動器がビットラインにテスト書き込み電圧レベルを提供する間に、第２書き込みパルス幅又は時間の間にＶＣＰパッド又は外部ピンを接地電圧レベルに維持する段階を含む。

段階５６０から、第２テスト電流は第１方向と相反する第２方向にメモリセルに提供され、それによって、段階５６５から第１データと相反する第２データがメモリセルに記入される。その後どのメモリセルのビットがフリップされなかったかを検証するために読み取り動作が再び行なわれる。即ち、メモリビットはフリップされるものと予想され、仮にフリップされない場合該当メモリセルの条件は記録され、冗長メモリセルが該当位置に割り当てられる。

図７Ｂは本発明の実施形態によるメモリセルを並列的にテストするための技術を示す順序図である。段階５０６から始まり、動作モードがテストモードであるか否かを判断する。仮に動作モードがテストモードではなければ、読み取り及び／又は書き込み動作が一般動作モードから進行される段階５１１に進行される。

逆に、テストモードであれば、速度エラーストレステストモードがイネーブルされ、一つ以上の内部ＶＣＰ電圧発生器のような内部アナログ電圧発生器をディスエイブルすることを含む段階５１６に進行される。続いて、抵抗性メモリセルのビットラインを定電流駆動器に連結することを含む段階５２１に進行される。段階５２６から、メモリセルのソースラインがＶＣＰパッド又は外部ピンに連結される。段階５３１及び５３６は定電流駆動器がビットラインに接地電圧レベルを提供する間に、第１読み取りパルス幅と関連された時間の間にＶＣＰパッド又は外部ピンをテスト読み取り電圧レベルに維持する段階を含む。

段階５４１から、読み取りディスターブテスト電流は第１方向にメモリセルに提供される。段階５４６が進行され、どのメモリセルのビットがフリップされたかを検証するために読み取り動作が再び行なわれる。即ち、メモリビットはフリップされないものと予想され、仮にフリップされると該当メモリセルの条件が記録され、冗長メモリセルが該当位置に割り当てられる。

段階５５１及び５５６は定電流駆動器がビットラインにテスト読み取り電圧レベルを提供する間に、第２読み取りパルス幅と関連された時間の間にＶＣＰパッド又は外部ピンを接地電圧レベルに維持する段階を含む。段階５６１から、読み取りディスターブテスト電流は第１方向と相反する第２方向にメモリセルに提供される。段階５６６が進行され、どのメモリセルのビットがフリップされたかを検証するために読み取り動作が再び行なわれる。即ち、メモリビットはフリップされないものと予想され、仮にフリップされると該当メモリセルの条件が記録され、冗長メモリセルが該当位置に割り当てられる。

図８は本発明の実施形態によるメモリ装置１０５、メモリアレイのメモリセルをテストするためのＤＦＴ回路１１５を有するＡＴＥ１２０を含むメモリテストシステムを示すブロック図である。メモリテストシステム８００は図１のメモリテストシステム１００と類似である。従って、詳しい説明は省略する。図８を参照すると、ＤＦＴ回路１１５はＡＴＥ１２０と関連されたり、ＡＴＥ１２０内に位置できる。これによって、上述した本発明のテスト概念よりホスト面でのコントロールが強調されることを分る。ＤＦＴ回路１１５の一部又は全ての構成要素はメモリ装置１０５と関連されたり、メモリ装置１０５内に位置できる。上述した並列的なテスト方法の特徴と概念はＤＦＴ回路１１５の実際の位置とは関係なく適用されてコントロールされる。

図９は本発明の技術的な思想の実施形態によるＤＦＴ回路１１５を有する抵抗性メモリ装置１０５を含むコンピューティングシステム９００を示すブロック図である。図９を参照すると、コンピューティングシステム９００は中央処理装置９１０、ラム９１５、ユーザーインタフェース９２０、ベースバンドチップセット（ｂａｓｅ ｂａｎｄ ｃｈｉｐ ｓｅｔ）のようなモデム９２５及び／又はＡＴＥ１２０を含み、システムバス９０５に電気的に接続される。ＤＦＴ回路１１５を含む抵抗性メモリ装置１０５はシステムバス９０５に電気的に接続される。抵抗性メモリ装置１０５はバーンインオーブン９３０によって囲まれ、又はテスト環境の温度を調整する適当な温度サイクル機構によって囲まれる。

上述した本発明の技術的な思想は例示的なものであり、本発明の技術的な思想はこれに限定されない。本発明の技術的な思想はＭＲＡＭセルに限定されない。本発明の技術的な思想は並列読み取り及び書き込みの大きさに限定されない。本発明の技術的な思想はマグネチックトンネル接合装置を含み、ＰＭＯＳ、ＮＭＯＳのようなトランジスタの種類に限定されない。本発明の実施形態は論理ゲートに限定されなく、ＮＯＲ又はＮＡＮＤが論理カラム選択（ｌｏｇｉｃａｌ ｃｏｌｕｍｎ ｓｅｌｅｃｔｉｏｎ）のために適用される。本発明の技術的な思想は回路の集積型に限定されず、どのプロセス技術（例えば、ＣＭＯＳ、Ｂｉｐｏｌａｒ、又はＢＩＣＭＯＳ）もメモリを形成するために使用される。本発明の技術的な思想はメモリテスト回路に適用されるがこれに限定されない。本発明の実施形態などはメモリセルの信頼性を向上させることに有用であるものと判断される分野であれば全て適用できる。

１２・・・固定層
１４・・・トンネリング層
１６・・・自由層
ＷＬ・・・ワードライン
ＳＬ・・・ソースライン
１０５・・・メモリ装置
１１０・・・メモリセルアレイ
１１５・・・ＤＦＴ回路
１２０・・・自動テスト装置
１２５・・・ＶＣＰパッド又は外部ＶＣＰピン
１３２・・・陽電圧提供器
１３４・・・負電圧又は接地電圧提供器
１３５、２３５・・・定電流駆動器
１４５・・・書き込みパルス幅コントロール回路
１５０・・・感知増幅器／書き込み駆動器
１７０・・・データ入出力回路、
１８０・・・アドレスデコーダ
１９０・・・コントロールロジック
２０５・・・６４Ｍｂメモリブロック
４０５・・・書き込みパルス幅コントロール回路
４２０・・・テスト書き込みコントロール
４２５・・・アドレスバッファ
４３０・・・ｎ−ビットカウンタ
４３５・・・レジスタ
９２０・・・ユーザーインタフェース
９２５・・・モデム

Claims (39)

1. 複数の抵抗性メモリセルのビットラインを電流駆動器に接続し、前記抵抗性メモリセルのソースラインをＶＣＰパッド又は外部ピンに接続する段階と、
   前記電流駆動器が前記ビットラインに接地電圧レベルを提供し、前記ＶＣＰパッド又は外部ピンをテスト書き込みパルス幅と関連された時間の間テスト書き込み電圧レベルに維持する段階と、
   前記メモリセルに第１データを書き込むために、前記メモリセルに第１方向に第１書き込みテスト電流を並列的に提供して駆動する段階と、
   前記電流駆動器が前記ビットラインに前記テスト書き込み電圧レベルを提供し、前記ＶＣＰパッド又は外部ピンを前記テストパルス幅と関連された時間の間前記接地電圧レベルに維持する段階と、
   前記メモリセルに前記第１データと相反する第２データを書き込むために、前記メモリセルに前記第１方向と相反する第２方向に第２書き込みテスト電流を並列的に提供して駆動する段階と、を含むことを特徴とする抵抗性メモリの並列的なテスト方法。
2. 前記メモリセルは少なくとも１０２４個のメモリセルを含むメモリ装置又はメモリブロックのメモリセルであることを特徴とする請求項１に記載の抵抗性メモリの並列的なテスト方法。
3. 少なくとも一つの内部アナログ電圧発生器をディスエイブルする段階をさらに含むことを特徴とする請求項１又は２に記載の抵抗性メモリの並列的なテスト方法。
4. 前記第１及び第２書き込みテスト電流は一般的な書き込み電流のＸ％に該当し、Ｘは１００より小さく、
   前記第１及び第２書き込みテストパルス幅又は時間は一般的な書き込みパルス幅及び時間に比べて短く、
   テスト環境温度を一般動作温度の範囲以下に低くする段階をさらに含むことを特徴とする請求項１〜３のいずれか１項に記載の抵抗性メモリの並列的なテスト方法。
5. 前記第１データを前記メモリセルに並列的に記入した後に、前記メモリセルから前記第１データに対する読み取り動作を行なう段階と、
   前記第１データの正確性に対する検証動作を行なう段階と、
   前記第２データを前記メモリセルに並列的に記入した後に、前記メモリセルから前記第２データに対する読み取り動作を行なう段階と、
   前記第２データの正確性に対する検証動作を行なう段階と、をさらに含むことを特徴とする請求項１〜４のいずれか１項に記載の抵抗性メモリの並列的なテスト方法。
6. 前記メモリセルを前記第１データ又は前記第２データに初期化する段階をさらに含むことを特徴とする請求項１〜５のいずれか１項に記載の抵抗性メモリの並列的なテスト方法。
7. 前記メモリセルを初期化する段階は、前記メモリセルに初期化電流を並列的に提供して駆動する段階を含むことを特徴とする請求項６に記載の抵抗性メモリの並列的なテスト方法。
8. 読み取りディスターブテスト電流を前記メモリセルに並列的に提供して駆動することによって、前記メモリセルの読み取りエラーをスクリーンする段階をさらに含むことを特徴とする請求項７に記載の抵抗性メモリの並列的なテスト方法。
9. 前記読み取りエラーをスクリーンする段階は、
   前記読み取りディスターブテスト電流を前記第１又は前記第２方向に前記メモリセルに並列的に提供して駆動する段階と、
   前記読み取りディスターブテスト電流を前記メモリセルに並列的に提供して駆動した後に、一般的な読み取り電流を利用して前記メモリセルから前記第１又は第２データに対する読み取り動作を行なう段階と、
   読み取り圧縮モードから前記第１又は第２データの正確性を検証する段階と、を含むことを特徴とする請求項８に記載の抵抗性メモリの並列的なテスト方法。
10. 前記読み取りディスターブテスト電流は前記一般的な電流のＸ％であり、Ｘは１００より大きく、
    テスト環境の温度を一般動作温度の範囲より高く増加させる段階をさらに含むことを特徴とする請求項８又は９に記載の抵抗性メモリの並列的なテスト方法。
11. 前記読み取りディスターブテスト電流を駆動する段階は、
    前記電流駆動器が前記ビットラインに前記接地電圧レベルを提供し、テスト読み取り電流パルス幅と関連された時間の間に前記ＶＣＰパッド又は外部ピンをテスト読み取り電圧レベルに維持する段階をさらに含み、前記テスト読み取りパルス幅又は時間は一般的な読み取りパルス幅又は時間より長いことを特徴とする請求項９又は１０に記載の抵抗性メモリの並列的なテスト方法。
12. 前記読み取りディスターブテスト電流を駆動する段階は、
    前記電流駆動器が前記ビットラインに前記テスト読み取り電圧レベルを提供し、テスト読み取りパルス幅又は時間の間前記ＶＣＰパッド又は外部ピンを前記接地電圧レベルに維持する段階をさらに含み、前記テスト読み取りパルス幅又は時間は一般的な読み取りパルス幅又は時間より長いことを特徴とする請求項９又は１０に記載の抵抗性メモリの並列的なテスト方法。
13. 前記メモリセルのビットラインが前記電流駆動器に接続されるように速度ストレステスト信号をアサートする段階をさらに含むことを特徴とする請求項１〜１２のいずれか１項に記載の抵抗性メモリの並列的なテスト方法。
14. 前記抵抗性メモリセルは少なくとも一つのＳＴＴ−ＭＲＡＭセル、ＭＲＡＭセル、ＰＲＡＭセル、メモリスタＲＡＭセル、ＲｅＲＡＭセル、ＣＢＲＡＭセルの中で一つを含むことを特徴とする請求項１〜１３のいずれか１項に記載の抵抗性メモリの並列的なテスト方法。
15. 複数の抵抗性メモリセルと、
    内部アナログ電圧発生器と、
    ＶＣＰパッド又は外部ピンと、
    第１テストコントロール信号に応じて前記内部アナログ電圧発生器又は前記ＶＣＰパッド又は外部ピンの中で何れか一つを選択して前記メモリセルのソースラインに接続させるスイッチと、
    電流駆動器と、
    複数のビットラインと関連され、各トランジスタは第２テストコントロール信号に応じて対応するビットラインを前記電流駆動器に接続する複数のトランジスタと、を含むことを特徴とするメモリ装置。
16. 前記第１及び第２テストコントロール信号は速度エラーストレステストモードを提供することを特徴とする請求項１５に記載のメモリ装置。
17. 前記電流駆動器が前記ビットラインに接地電圧レベルを提供する間に、前記ＶＣＰパッド又は外部ピンは第１書き込みパルス幅と関連された時間の間にテスト書き込み電圧レベルに維持され、
    前記ＶＣＰパッド又は外部ピンと前記電流駆動器は第１書き込みテスト電流を第１方向に前記メモリセルに提供して駆動し、
    前記ＶＣＰパッド又は外部ピンと前記電流駆動器は第１データを前記メモリセルに並列的に書き込むことを特徴とする請求項１５又は１６に記載のメモリ装置。
18. 前記電流駆動器が前記ビットラインに前記テスト書き込み電圧レベルを提供する間に、前記ＶＣＰパッド又は外部ピンは第２書き込みパルス幅又は時間の間に前記接地電圧レベルに維持し、
    前記ＶＣＰパッド又は外部ピンと前記電流駆動器は第２書き込みテスト電流を前記第１方向と相反する第２方向に前記メモリセルに提供して駆動し、
    前記ＶＣＰパッド又は外部ピンと前記電流駆動器は前記第１データと相反する第２データを前記メモリセルに並列的に書き込むことを特徴とする請求項１７に記載のメモリ装置。
19. 前記第１及び第２書き込みテスト電流は一般的な書き込み電流のＸ％であり、前記Ｘは１００より小さく、
    前記第１及び第２書き込みパルス幅又は時間は一般的な書き込みパルス幅又は時間より短いことを特徴とする請求項１８に記載のメモリ装置。
20. 前記ＶＣＰパッド又は外部ピンと前記電流駆動器は前記メモリセルに初期化電流を並列的に提供して駆動することによって前記メモリセルを第１データ又は第２データに初期化することを特徴とする請求項１５〜１９のいずれか１項に記載のメモリ装置。
21. 前記ＶＣＰパッド又は外部ピンと前記電流駆動器は読み取りディスターブテスト電流を前記メモリセルに並列的に提供して駆動することによって前記メモリセルの読み取りエラーをスクリーンすることを特徴とする請求項２０に記載のメモリ装置。
22. 前記ＶＣＰパッド又は外部ピンと前記電流駆動器は前記メモリセルに前記第１又は第２方向に前記読み取りディスターブテスト電流を並列的に提供して駆動し、
    一般的な読み取り電流を利用して前記メモリセルから前記第１又は第２データを読取りし、読み取り圧縮モードから前記第１又は第２データの正確性に対する検証動作を行なう回路をさらに含むことを特徴とする請求項２１に記載のメモリ装置。
23. 前記読み取りディスターブ電流は一般的な読み取り電流のＸ％であり、前記Ｘは１００より大きいことを特徴とする請求項２１又は２２に記載のメモリ装置。
24. 前記電流駆動器が前記ビットラインに前記接地電圧レベルを提供する間に、前記ＶＣＰパッド又は外部ピンと前記電流駆動器はテスト読み取りパルス幅と関連された時間の間に前記ＶＣＰパッド又は外部ピンをテスト読み取り電圧レベルに維持し、
    前記テスト読み取りパルス幅又は時間は一般的な読み取りパルス幅又は時間より長いことを特徴とする請求項２２又は２３に記載のメモリ装置。
25. 前記電流駆動器が前記ビットラインに前記テスト電圧レベルを提供する間に、前記ＶＣＰパッド又は外部ピンと前記電流駆動器はテスト読み取り幅又は時間の間ＶＣＰパッド又は外部ピンを前記接地電圧レベルに維持し、
    前記テスト読み取りパルス幅又は時間は一般的なパルス幅又は時間より長いことを特徴とする請求項２２〜２４のいずれか１項に記載のメモリ装置。
26. 前記複数のメモリセルは前記メモリ装置の全てのメモリセルを含むことを特徴とする請求項１５〜２５のいずれか１項に記載のメモリ装置。
27. 前記複数のメモリセルは少なくとも１０２４個のメモリセルを含むメモリブロックの全てのメモリセルを含むことを特徴とする請求項１５〜２６のいずれか１項に記載のメモリ装置。
28. 前記抵抗性メモリセルはＳＴＴ−ＭＲＡＭセル、ＭＲＡＭセル、ＰＲＡＭセル、メモリスタＲＡＭセル、ＲｅＲＡＭセル、ＣＢＲＡＭセルの中で少なくとも一つを含むことを特徴とする請求項１５〜２７のいずれか１項に記載のメモリ装置。
29. 前記電流駆動器は定電流駆動器であることを特徴とする請求項１５〜２８のいずれか１項に記載のメモリ装置。
30. 前記電流駆動器は第１電流駆動器であり、
    前記メモリ装置は、
    第２電流駆動器をさらに含み、
    前記第１電流駆動器は偶数番目のビットラインに連結され、前記第２電流駆動器は奇数番目のビットラインに連結され、
    前記第１及び第２電流駆動器は前記偶数番目のビットラインと関連されたメモリセルに第１方向に前記奇数番目のビットラインと関連されたメモリセルに前記第１方向と相反する第２方向に同時に電流を提供することを特徴とする請求項１５〜２９のいずれか１項に記載のメモリ装置。
31. 前記ＶＣＰパッド又は外部ピンは第１ＶＣＰパッド又は外部ピンを含み、前記電流駆動器は第２ＶＣＰパッド又は外部ピンに連結されることを特徴とする請求項１５〜３０のいずれか１項に記載のメモリ装置。
32. 複数の抵抗性メモリセルを含むアレイと、
    ＤＦＴ回路と、を含み、
    前記ＤＦＴ回路は、
    前記メモリセルを含むアレイのビットラインを第１方向の第１テスト書き込み電流及び第２方向の第２テスト書き込み電流で駆動する電流駆動器と、
    複数のテストコントロール信号を前記電流駆動器に提供する書き込みパルス幅コントロール回路と、を含むことを特徴とするメモリ装置。
33. 前記パルス幅書き込みコントロール回路は、
    クロック信号を受信する第１入力バッファと、
    用途入出力ＤＱｘピンから信号を受信する第２入力バッファと、
    Ａ＜０：ｉ＞アドレス信号を受信するアドレスバッファと、
    前記第１入力バッファ、前記第２入力バッファ、前記アドレスバッファに連結され、前記クロック信号、前記用途ＤＱｘピンからの信号、前記Ａ＜０：ｉ＞アドレス信号の中で少なくとも一つに基づいて複数のテストコントロール信号を生成するテスト書き込みコントロール回路と、を含むことを特徴とする請求項３２に記載のメモリ装置。
34. 前記テスト書き込みコントロール回路は、ｎ−ビットカウンタをさらに含み、
    前記書き込みパルス幅コントロール回路は前記アドレスバッファ及び前記テスト書き込みコントロール回路に連結されたレジスタをさらに含み、
    前記レジスタは前記Ａ＜０：ｉ＞アドレス信号に基づいてＤＬＹ＜０：ｉ＞信号を生成し、
    前記ｎ−ビットカウンタの出力は前記ＤＬＹ＜０：ｎ＞信号に基づいて生成され、
    前記ｎ−ビットカウンタの前記出力と前記クロック信号の周期は前記テストコントロール信号のアクティブ時間を決定するものに使用されることを特徴とする請求項３３に記載のメモリ装置。
35. 前記第１入力バッファ及び前記テスト書き込みコントロール回路に連結されて前記クロック信号及び入力テスト信号を受信し、前記入力テスト信号がアサートされるとき前記クロック信号を再生成する第１論理ゲートと、
    前記第２入力バッファ、前記テスト書き込みコントロール回路に連結されて前記用途ＤＱｘピンからの前記信号及び前記入力テスト信号を受信し、前記入力テスト信号がアサートされるとき前記用途ＤＱｘピンからの前記信号を再生成することを特徴とする請求項３３に記載のメモリ装置。
36. 前記テスト書き込みコントロール回路は、前記クロック信号、前記用途ＤＱｘピンからの前記信号、前記入力テスト信号を受信し、前記クロック信号、前記用途ＤＱｘピンからの前記信号、前記入力テスト信号の中で少なくとも一つに基づいて複数のテストコントロール信号を生成し、
    前記電流駆動器は前記テスト書き込みコントロール回路から前記複数のテストコントロール信号を受信することを特徴とする請求項３５に記載のメモリ装置。
37. テスト書き込み電流の極性は前記用途ＤＱｘピンからの前記信号に基づき、
    書き込みパルス幅又は時間は前記クロック信号のハイ周期に基づくことを特徴とする請求項３６に記載のメモリ装置。
38. 前記電流駆動器は前記入力テスト信号がアサートされないとき前記複数のテストコントロール信号によって３状態になることを特徴とする請求項３６又は３７に記載のメモリ装置。
39. 前記抵抗性メモリセルはＳＴＴ−ＭＲＡＭセル、ＭＲＡＭセル、ＰＲＡＭセル、メモリスタＲＡＭセル、ＲｅＲＡＭセル、ＣＢＲＡＭセルの中で少なくとも一つを含むことを特徴とする請求項３２〜３８のいずれか１項に記載のメモリ装置。

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