KR20120037887A

KR20120037887A - 반도체 메모리 및 시스템

Info

Publication number: KR20120037887A
Application number: KR1020110103397A
Authority: KR
Inventors: 마사끼 아오끼
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2010-10-12
Filing date: 2011-10-11
Publication date: 2012-04-20
Also published as: KR101295429B1; JP5664105B2; JP2012084202A; US20120087172A1; US8587987B2

Abstract

리얼 메모리 셀에 유지되어 있는 데이터의 논리에 따라서, 증폭 트랜지스터를 확실하게 온 또는 오프하고, 데이터를 확실하게 판독한다. 리얼 메모리 셀의 선택 트랜지스터 및 저항 변화 소자는, 제1 전압선과 제2 전압선과의 사이에 접속 노드를 통하여 직렬로 접속되어 있다. 리얼 메모리 셀의 리얼 증폭 트랜지스터는, 게이트, 소스 및 드레인이, 접속 노드, 기준 전압선 및 리얼 판독선에 각각 접속되어 있다. 판독 동작시에, 선택 트랜지스터의 게이트는, 판독 제어 전압을 받고, 선택 트랜지스터와 저항 변화 소자와의 저항 분할에 의해, 접속 노드에 원하는 전압이 생성된다. 센스 앰프는, 접속 노드의 전압에 의해 변화하는 리얼 판독선의 전압에 따라서 리얼 메모리 셀에 유지되어 있는 논리를 판정한다.

Description

반도체 메모리 및 시스템{SEMICONDUCTOR MEMORY AND SYSTEM}

본 발명은, 저항값에 따라서 논리를 기억하는 메모리 셀을 갖는 반도체 메모리에 관한 것이다.

저항값에 따라서 논리를 기억하는 메모리 셀을 갖는 반도체 메모리로서, 스핀 주입형 MRAM(Magnetic Random Access Memory), 상변화 메모리(PRAM;Phase change Random Access Memory), 저항 변화 메모리(ReRAM;Resistive Random Access Memory) 혹은 배선 전류 자장형 MRAM이 알려져 있다. 이러한 종류의 반도체 메모리에서는, 판독 동작시에 메모리 셀에 흐르는 전류는, 저항값에 따라서 다르다. 이 때문에, 메모리 셀에 유지되어 있는 논리는, 전류값 또는 전압을 검출함으로써 판독 가능하다.

이러한 종류의 반도체 메모리의 메모리 셀로서, 예를 들면, 서로 역의 논리가 기입되는 한 쌍의 TMR(Tunnel Magneto Resistive) 소자와, 게이트가 TMR 소자의 접속 노드에 접속되고, 소스가 데이터선에 접속되는 트랜지스터를 갖는 메모리 셀이 제안되어 있다(예를 들면, 특허 문헌 1 참조). 그리고, 판독 동작에서는, TMR 소자의 저항값에 따라서 접속 노드에 나타나는 전압에 의해, 트랜지스터가 온 또는 오프함으로써, 메모리 셀에 유지되어 있는 논리가 판정된다.

[특허 문헌 1] 일본 특허 공표 제2006-526907호 공보

판독 동작에 있어서, 메모리 셀에 유지되어 있는 데이터의 논리를 확실하게 판독하기 위해서는, 접속 노드의 전압을 메모리 셀에 유지되어 있는 논리에 따라서 높은 정밀도로 생성하여, 트랜지스터를 확실하게 온 또는 오프시킬 필요가 있다.

본 발명의 일 형태에서는, 반도체 메모리는, 제1 전압선과 제2 전압선과의 사이에 접속 노드를 통하여 직렬로 접속되는 선택 트랜지스터 및 저항 변화 소자와, 게이트가 접속 노드에 접속되고, 소스가 기준 전압선에 접속되고, 드레인이 리얼 판독선에 접속되는 리얼 증폭 트랜지스터를 포함하는 리얼 메모리 셀과,

판독 동작시에, 게이트에서 판독 제어 전압을 받는 선택 트랜지스터의 소스ㆍ드레인간 저항과 저항 변화 소자와의 저항 분할에 의해 접속 노드에 생성되는 전압에 따라서 변화하는 리얼 판독선의 전압을 받고, 리얼 메모리 셀에 유지되어 있는 논리를 판정하는 센스 앰프를 갖고 있다.

판독 동작시에, 선택 트랜지스터의 게이트에 판독 제어 전압을 공급함으로써, 선택 트랜지스터의 소스ㆍ드레인간 저항을 원하는 값으로 설정할 수 있어, 접속 노드의 전압을 높은 정밀도로 생성할 수 있다. 이 결과, 리얼 메모리 셀에 유지되어 있는 데이터의 논리에 따라서, 리얼 증폭 트랜지스터를 확실하게 온 또는 오프할 수 있어, 데이터를 확실하게 판독할 수 있다.

도 1은 일 실시 형태에 있어서의 반도체 메모리의 예를 나타내는 도면.
도 2는 다른 실시 형태에 있어서의 반도체 메모리의 예를 나타내는 도면.
도 3은 도 2에 도시한 리얼 메모리 셀의 예를 나타내는 도면.
도 4는 도 2에 도시한 레퍼런스 메모리 셀 및 센스 앰프의 예를 나타내는 도면.
도 5는 도 2에 도시한 반도체 메모리의 기입 동작시의 리얼 메모리 셀의 상태를 나타내는 도면.
도 6은 도 2에 도시한 반도체 메모리의 메모리 블록(BLK0)의 기입 동작의 예를 나타내는 도면.
도 7은 도 2에 도시한 반도체 메모리의 판독 동작시의 리얼 메모리 셀 및 레퍼런스 메모리 셀의 상태를 나타내는 도면.
도 8은 도 2에 도시한 반도체 메모리의 판독 동작의 예를 나타내는 도면.
도 9는 도 2에 도시한 반도체 메모리의 특성의 예를 나타내는 도면.
도 10은 상변화 메모리에 형성되는 저항 변화 소자를 갖는 반도체 메모리의 기입 동작의 예를 나타내는 도면.
도 11은 다른 실시 형태에 있어서의 센스 앰프의 예를 나타내는 도면.
도 12는 다른 실시 형태에 있어서의 반도체 메모리의 예를 나타내는 도면.
도 13은 도 12에 도시한 리얼 메모리 셀 및 레퍼런스 메모리 셀의 예를 나타내는 도면.
도 14는 다른 실시 형태에 있어서의 반도체 메모리의 예를 나타내는 도면.
도 15는 상술한 반도체 메모리가 탑재되는 시스템의 예를 나타내는 도면.

이하, 실시 형태를 도면을 이용하여 설명한다. 이하의 설명에서는, 신호 또는 전압이 전달되는 신호선에는, 신호명과 동일한 부호를 사용한다. 게이트측으로부터 소스를 향하는 화살표를 갖는 트랜지스터는, nMOS 트랜지스터를 나타낸다. 소스로부터 게이트측을 향하는 화살표를 갖는 트랜지스터는, pMOS 트랜지스터를 나타낸다.

도 1은, 일 실시 형태에 있어서의 반도체 메모리(MEM)의 예를 나타내고 있다. 예를 들면, 반도체 메모리(MEM)는, 불휘발성 반도체 메모리의 일종인 자기 랜덤 액세스 메모리(MRAM)이다. 반도체 메모리(MEM)는, 데이터를 유지하는 리얼 메모리 셀(MC) 및 센스 앰프(SA)를 갖고 있다. 리얼 메모리 셀(MC)은, 제1 전압선(SL)과 제2 전압선(BL)과의 사이에, 접속 노드(CN)를 통하여 직렬로 접속되는 선택 트랜지스터(ST) 및 저항 변화 소자(RVE:Resistance Variable Element)와, 리얼 증폭 트랜지스터(AT)를 갖고 있다.

저항 변화 소자(RVE)는, 기입 동작에 의해 저저항 상태 또는 고저항 상태로 설정된다. 특별히 한정되지 않지만, 저저항 상태는, 메모리 셀(MC)에 논리 0이 유지되어 있는 것을 나타내고, 고저항 상태는, 메모리 셀(MC)에 논리 1이 유지되어 있는 것을 나타낸다. 저항 변화 소자(RVE)의 저항값은, 기입 동작이 다시 실행될 때까지는 불변이며, 반도체 메모리(MEM)에의 전원의 공급이 정지되어도 유지된다. 이와 같이, 메모리 셀(MC)은, 1 비트의 데이터를 유지 가능하다.

선택 트랜지스터(ST)의 게이트는, 리얼 워드선(WL)에 접속되어 있다. 리얼 증폭 트랜지스터(AT)는, 게이트가 접속 노드(CN)에 접속되고, 소스가 기준 전압선(VSS)에 접속되고, 드레인이 리얼 판독선(RSL)에 접속되어 있다. 예를 들면, 선택 트랜지스터(ST) 및 리얼 증폭 트랜지스터(AT)는, nMOS 트랜지스터이다. 또한, 이 예에서는, 기준 전압선(VSS)은 접지선이지만, 다른 로우 레벨 전압이 공급되는 전압선이어도 된다.

센스 앰프(SA)는, 판독 동작시에, 리얼 판독선(RSL)의 전압에 따라서 리얼 메모리 셀(MC)에 유지되어 있는 논리를 판정하고, 판정한 논리를 데이터 신호(DO)로서 출력한다. 혹은, 센스 앰프(SA)는, 판독 동작시에, 리얼 판독선(RSL)에 흐르는 전류에 따라서 리얼 메모리 셀(MC)에 유지되어 있는 논리를 판정하고, 판정한 논리를 데이터 신호(DO)로서 출력한다.

도 1에 도시한 반도체 메모리(MEM)의 판독 동작에서는, 우선, 제1 전압선(SL)은 제1 하이 레벨 전압으로 설정되고, 제2 전압선(BL)은 로우 레벨 전압으로 설정된다. 이 후, 워드선(WL)은, 판독 제어 전압으로 설정된다. 판독 제어 전압에 의해, 선택 트랜지스터(ST)의 소스ㆍ드레인간 저항은 내려간다. 즉, 접속 노드(CN)는, 저항 소자로서 기능하는 선택 트랜지스터(ST)와 저항 변화 소자(RVE)와의 저항 분할에 의해, 제1 전압(SL)과 제2 전압(BL)을 분압하는 전압으로 설정된다.

이와 같이, 선택 트랜지스터(ST)의 게이트에 판독 제어 전압을 공급함으로써, 선택 트랜지스터의 소스ㆍ드레인간 저항을 원하는 값으로 설정할 수 있다. 이에 의해, 제1 전압선(SL)과 제2 전압선(BL)과의 사이에 2개의 저항 변화 소자(RVE)를 직렬로 접속할 때에 비해, 접속 노드(CN)의 전압을 높은 정밀도로 생성할 수 있다. 또한, 판독 제어 전압에 의해 선택 트랜지스터(ST)의 소스ㆍ드레인간 저항을 폭넓게 설정할 수 있기 때문에, 리얼 증폭 트랜지스터(AT) 등의 설계의 자유도를 높게 할 수 있다. 이 결과, 리얼 메모리 셀(MC)에 유지되어 있는 데이터의 논리에 따라서, 리얼 증폭 트랜지스터(AT)를 확실하게 온 또는 오프할 수 있어, 데이터를 확실하게 판독할 수 있다.

저항 변화 소자(RVE)가 저저항 상태(논리 0)일 때, 접속 노드(CN)의 전압은 상대적으로 낮아지고, 리얼 증폭 트랜지스터(AT)의 소스ㆍ드레인간 저항은 상대적으로 높아진다. 저항 변화 소자(RVE)가 고저항 상태(논리 1)일 때, 접속 노드(CN)의 전압은 상대적으로 높아지고, 리얼 증폭 트랜지스터(AT)의 소스ㆍ드레인간 저항은 상대적으로 낮아진다.

예를 들면, 판독 동작에 있어서, 저항 변화 소자(RVE)가 저저항 상태(논리 0)일 때, 접속 노드(CN)의 전압은 리얼 증폭 트랜지스터(AT)의 임계값 전압보다 낮아지도록 설계된다. 저항 변화 소자(RVE)가 고저항 상태(논리 1)일 때, 접속 노드(CN)의 전압은 리얼 증폭 트랜지스터(AT)의 임계값 전압보다 높아지도록 설계된다. 구체적으로는, 접속 노드(CN)의 전압이 원하는 값으로 설정되도록, 회로 시뮬레이션 등에 의해, 제1 전압선(SL)의 제1 하이 레벨 전압 및 워드선(WL)의 제2 하이 레벨 전압 중 적어도 한쪽이 요구된다. 바꿔 말하면, 제1 전압선(SL)의 제1 하이 레벨 전압 및 워드선(WL)의 제2 하이 레벨 전압 중 적어도 한쪽을 조정함으로써, 리얼 증폭 트랜지스터(AT)가 저항 변화 소자(RVE)의 저항 상태에 따라서 온 또는 오프하도록 설정할 수 있다.

저항 변화 소자(RVE)가 저저항 상태(논리 0)일 때, 리얼 증폭 트랜지스터(AT)는 오프하고, 리얼 판독선(RSL)은, 예를 들면 플로팅 상태로 설정된다. 저항 변화 소자(RVE)가 고저항 상태(논리 1)일 때, 리얼 증폭 트랜지스터(AT)는 온하고, 리얼 판독선(RSL)은, 접지 전압(VSS)으로 된다.

센스 앰프(SA)는, 리얼 판독선(RSL)이 플로팅 상태일 때에, 메모리 셀(MC)에 논리 0이 유지되어 있다고 판정하고, 로우 레벨의 데이터 신호(DO)를 출력한다. 리얼 판독선(RSL)의 플로팅 상태는, 리얼 판독선(RSL)을 풀업 저항에 의해 하이 레벨 전압으로 설정함으로써 판정할 수 있거나, 혹은 리얼 판독선(RSL)을 판독 동작 전에 프리차지 회로에 의해 하이 레벨 전압으로 설정함으로써 판정할 수 있다. 센스 앰프(SA)는, 리얼 판독선(RSL)의 전압이 접지 전압(VSS)일 때에, 메모리 셀(MC)에 논리 1이 유지되어 있다고 판정하고, 하이 레벨의 데이터 신호(DO)를 출력한다.

이와 같이, 저항 변화 소자(RVE)의 저항값에 따라서 생성되는 접속 노드(CN)의 전압은, 리얼 증폭 트랜지스터(AT)의 증폭 작용에 의해, 하이 레벨 전압 또는 접지 전압(VSS) 중 어느 하나로 된다. 이에 의해, 센스 앰프(SA)는, 메모리 셀(MC)에 유지되어 있는 논리를 용이하게 또한 확실하게 판정할 수 있다. 환언하면, 저저항 상태의 저항 변화 소자(RVE)의 저항값과 고저항 상태의 저항 변화 소자(RVE)의 저항값의 차가 작을 때에도, 메모리 셀(MC)에 유지되어 있는 논리를 확실하게 판정할 수 있다.

또한, 센스 앰프(SA)는, 리얼 판독선(RSL)의 전압과 레퍼런스 전압을 비교함으로써, 메모리 셀(MC)에 기억되어 있는 논리를 판정하고, 데이터 신호(DO)로서 출력해도 된다. 예를 들면, 센스 앰프(SA)는, 리얼 판독선(RSL)의 전압이 레퍼런스 전압보다 높을 때에, 메모리 셀(MC)에 논리 0이 유지되어 있다고 판정한다. 또한, 센스 앰프(SA)는, 리얼 판독선(RSL)의 전압이 레퍼런스 전압보다 낮을 때에, 메모리 셀(MC)에 논리 1이 유지되어 있다고 판정한다.

이상, 이 실시 형태에서는, 판독 동작시에, 선택 트랜지스터(ST)의 게이트에 판독 제어 전압을 공급함으로써, 선택 트랜지스터(ST)의 소스ㆍ드레인간 저항을 원하는 값으로 설정할 수 있어, 접속 노드(CN)의 전압을 높은 정밀도로 생성할 수 있다. 이 결과, 리얼 메모리 셀(MC)에 유지되어 있는 데이터의 논리에 따라서, 리얼 증폭 트랜지스터(AT)를 확실하게 온 또는 오프할 수 있어, 데이터를 확실하게 판독할 수 있다.

도 2는, 다른 실시 형태에 있어서의 반도체 메모리(MEM)의 예를 나타내고 있다. 상술한 실시 형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이들에 대해서는, 상세한 설명은 생략한다. 예를 들면, 반도체 메모리(MEM)는, 자기 터널 접합(MTJ;Magnetic Tunnel Junction) 소자를 갖는 스핀 주입형의 자기 랜덤 액세스 메모리(MRAM)이다.

반도체 메모리(MEM)는, 메모리 블록(BLK0, BLK1), 센스 앰프열(SAR), 어드레스 디코더(ADEC), 워드선 드라이버(WLDRV), 전압 생성부(VGEN), 읽기쓰기 제어부(RWCNT) 및 데이터 레지스터(DREG)를 갖고 있다. 예를 들면, 메모리 블록(BLK0, BLK1)은, 도 2의 상하 방향에 경면 대칭으로 형성되어 있다. 각 메모리 블록(BLK0, BLK1)은, 매트릭스 형상으로 배치되는 리얼 메모리 셀(MC), 도 2의 횡방향으로 배열되는 레퍼런스 메모리 셀(RMC) 및 프리차지 회로(PRE)를 갖고 있다.

메모리 블록(BLK0)에 있어서, 도 2의 횡방향으로 배열되는 리얼 메모리 셀(MC)은, n+1개의 리얼 워드선(WLU)(WLU0, …, WLUn) 중 어느 하나에 접속되어 있다. 예를 들면, "n"은, "255"이다. 메모리 블록(BLK0)에 있어서, 레퍼런스 메모리 셀(RMC)은, 레퍼런스 워드선(RWLU0, RWLU1)에 접속되어 있다. 메모리 블록(BLK1)에 있어서, 도 2의 횡방향으로 배열되는 리얼 메모리 셀(MC)은, n+1개의 리얼 워드선(WLD)(WLD0, …, WLDn) 중 어느 하나에 접속되어 있다. 메모리 블록(BLK1)에 있어서, 레퍼런스 메모리 셀(RMC)은, 레퍼런스 메모리 셀(RWLD0, RWLD1)에 접속되어 있다.

도 2의 종방향으로 배열되는 리얼 메모리 셀(MC) 및 레퍼런스 메모리 셀(RMC)은, m+1개의 소스선(SL)(SL0, SL1, …, SLm) 중 어느 하나와, m개의 비트선(BL)(BL0, BL1, …, BLm) 중 어느 하나에 접속되어 있다. 예를 들면, "m"은, "16"이다.

메모리 블록(BLK0)에 있어서, 도 2의 종방향으로 배열되는 리얼 메모리 셀(MC) 및 레퍼런스 메모리 셀(RMC)은, 리얼 판독선(RSLU)(RSLU0, RSLU1, …, RSLUm) 중 어느 하나에 접속되어 있다. 메모리 블록(BLK1)에 있어서, 도 2의 종방향으로 배열되는 리얼 메모리 셀(MC) 및 레퍼런스 메모리 셀(RMC)은, 레퍼런스 판독선(RSLD)(RSLD0, RSLD1, …, RSLDm) 중 어느 하나에 접속되어 있다.

프리차지 회로(PRE)는, 각 리얼 판독선(RSLU) 및 각 레퍼런스 판독선(RSLD)에 접속되어 있고, 판독 동작의 개시시에, 대응하는 리얼 판독선(RSLU) 및 레퍼런스 판독선(RSLD)을 일시적으로 프리차지 전압선에 접속한다. 또한, 프리차지 회로(PRE)는, 기입 동작시에, 대응하는 리얼 판독선(RSLU) 및 레퍼런스 판독선(RSLD)을 접지선 등의 로우 레벨 전압선에 접속한다.

센스 앰프열(SAR)은, 대응하는 리얼 판독선(RSLU) 및 레퍼런스 판독선(RSLD)에 접속되는 m+1개의 센스 앰프(SA)(SA0, SA1, …, SAm)을 갖고 있다. 각 센스 앰프(SA)는, 판독 동작시에 동작하고, 대응하는 리얼 판독선(RSLU) 및 레퍼런스 판독선(RSLD)의 전압차에 따라서 데이터 신호(DO)(DO0, DO1, …, DOm)를 출력한다.

어드레스 디코더(ADEC)는, 반도체 메모리(MEM)의 외부로부터 공급되는 어드레스 신호(AD)를 디코드하여 디코드 신호를 생성하고, 워드선 드라이버(WLDRV)에 출력한다. 워드선 드라이버(WLDRV)는, 기입 동작시에, 어드레스 디코더(ADEC)로부터의 디코드 신호에 따라서, 리얼 워드선(WLU, WLD) 중 어느 하나를 하이 레벨 전압으로 설정한다. 워드선 드라이버(WLDRV)는, 판독 동작시에, 어드레스 디코더(ADEC)로부터의 디코드 신호에 따라서, 리얼 워드선(WLU, WLD) 중 어느 하나와, 레퍼런스 워드선쌍(RWLU0-1, RWLD0-1) 중 어느 하나를 하이 레벨 전압인 판독 제어 전압(VCNT)(도 8)으로 설정한다.

전압 생성부(VGEN)는, 판독 제어 전압(VCNT)을 생성한다. 또한, 반도체 메모리(MEM)가, 복수의 도 2에 도시하는 회로 블록을 가질 때, 전압 생성부(VGEN)는, 회로 블록마다 형성된다. 이에 의해, 회로 블록의 레이아웃에 의존하지 않고, 원하는 판독 제어 전압(VCNT)을, 높은 정밀도로 리얼 워드선(WLU, WLD) 및 레퍼런스 워드선(RWLU0-1, RWLD0-1)에 공급할 수 있다. 또한, 각 전압 생성부(VGEN)에 판독 제어 전압(VCNT)을 미세 조정하는 트리밍 회로를 부가해도 된다.

읽기쓰기 제어부(RWCNT)는, 기입 동작시에, 기입 데이터에 따라서 소스선(SL) 및 비트선(BL)을 소정의 전압으로 설정한다. 읽기쓰기 제어부(RWCNT)는, 판독 동작시에, 소스선(SL)을 판독 전압(VRD)(도 8)으로 설정하고, 비트선(BL)을 로우 레벨(예를 들면, 접지 전압)로 설정한다.

데이터 레지스터(DREG)는, 기입 동작시에, 반도체 메모리(MEM)의 외부로부터 공급되는 m+1 비트의 기입 데이터(WD)를 읽기쓰기 제어부(RWCNT)에 출력한다. 데이터 레지스터(DREG)는, 판독 동작시에, 읽기쓰기 제어부(RWCNT)를 통하여 받는 m+1 비트의 데이터 신호(DO)를 판독 데이터(RD)로서 반도체 메모리(MEM)의 외부에 출력한다.

도 3은, 도 2에 도시한 리얼 메모리 셀(MC)의 예를 나타내고 있다. 리얼 메모리 셀(MC)은, 서로 동일한 구조를 위해, 여기서는, 리얼 워드선(WLU0), 소스선(SL0) 및 비트선(BL0)에 접속되는 리얼 메모리 셀(MCU00)에 대해서 설명한다. 리얼 메모리 셀(MCU00)은, 도 1에 도시한 저항 변화 소자(RVE)로서, 자기 저항 효과 소자의 1개인 자기 터널 접합(MTJ) 소자를 갖고 있다. 리얼 메모리 셀(MCU00)의 그 밖의 구성은, 도 1에 도시한 리얼 메모리 셀(MC)과 동일하다. 또한, 저항 변화 소자(RVE)는, 상변화 메모리(PRAM)에 형성되는 저항 변화 소자 또는 저항 변화 메모리(ReRAM)에 형성되는 저항 변화 소자이어도 된다.

MTJ 소자는, 터널 절연막(TL)을 개재하여 적층된 2개의 강자성층(고정층(PL)과 자유층(FL))을 갖고 있다. MTJ 소자의 전기 저항은, 2개의 강자성층의 자화 방향이 평행일 때에 낮고(패럴렐 상태(P), 저항값(RL)), 2개의 강자성층의 자화 방향이 반평행일 때 높다(역패럴렐 상태(AP), 저항값(RH)). 예를 들면, P 상태는 논리 0으로 정의되고, AP 상태는 논리 1로 정의된다. 이에 의해, MTJ 소자는, 2치의 기억 소자로서 기능한다.

도 4는, 도 2에 도시한 레퍼런스 메모리 셀(RMC) 및 센스 앰프(SA)의 예를 나타내고 있다. 도 4에서는, 리얼 메모리 셀(MCU00)에 대응하는 레퍼런스 메모리 셀(RMCD0)과 센스 앰프(SA0)를 나타내고 있다. 다른 레퍼런스 메모리 셀(RMCD, RMCU) 및 다른 센스 앰프(SA)도, 도 4와 동일한 회로 구성을 갖고 있다.

레퍼런스 메모리 셀(RMCD0)은, 리얼 메모리 셀(MCU00)의 거의 2개분의 소자를 갖고 있다. 즉, 레퍼런스 메모리 셀(RMCD0)은, 2개의 선택 트랜지스터(RST0, RST1), 2개의 MTJ 소자 및 2개의 레퍼런스 증폭 트랜지스터(RAT0, RAT1)를 갖고 있다.

선택 트랜지스터(RST0)는, 드레인을 소스선(SL0)에 접속하고, 게이트를 레퍼런스 워드선(RWLD0)에 접속하고, 소스를 접속 노드(CN0)에 접속하고 있다. MTJ 소자의 한쪽은, 접속 노드(CN0)와 비트선(BL0)의 사이에 배치되어 있다. 레퍼런스 증폭 트랜지스터(RAT0)는, 드레인을 레퍼런스 판독선(RSLD0)에 접속하고, 게이트를 접속 노드(CN0)에 접속하고, 소스를 접지선(VSS)에 접속하고 있다. 마찬가지로, 선택 트랜지스터(RST1)는, 드레인을 소스선(SL0)에 접속하고, 게이트를 레퍼런스 워드선(RWLD1)에 접속하고, 소스를 접속 노드(CN1)에 접속하고 있다. MTJ 소자의 다른 쪽은, 접속 노드(CN1)와 비트선(BL0)의 사이에 배치되어 있다. 레퍼런스 증폭 트랜지스터(RAT1)는, 드레인을 레퍼런스 판독선(RSLD0)에 접속하고, 게이트를 접속 노드(CN1)에 접속하고, 소스를 접지선(VSS)에 접속하고 있다.

또한, 레퍼런스 메모리 셀(RMCD0)에 있어서, MTJ 소자의 한쪽은 고저항 상태로 미리 설정되고, MTJ 소자의 다른 쪽은 저저항 상태로 미리 설정되어 있다. 또한, 각 레퍼런스 증폭 트랜지스터(RAT0, RAT1)의 게이트 폭은, 리얼 메모리 셀(MC)의 리얼 증폭 트랜지스터(AT)의 게이트 폭의 절반으로 설정되어 있다. 이에 의해, 도 8에 도시하는 바와 같이, 판독 동작에 있어서, 레퍼런스 판독선(RSLD0)의 전압 변화의 곡선을, 논리 1을 판독할 때의 리얼 판독선(RSLU0)의 전압 변화의 곡선과, 논리 0을 판독할 때의 리얼 판독선(RSLU0)의 전압 변화의 곡선과의 거의 중앙에 위치시킬 수 있다. 구체적으로는, 반도체 메모리(MEM)의 제조 조건이 변동될 때에, MTJ 소자의 특성은 동일한 방향으로 시프트하거나, 혹은 선택 트랜지스터(ST, RST0, RST1) 및 증폭 트랜지스터(AT, RAT0, RAT1)의 특성은 동일한 방향으로 시프트한다. 이에 의해, 반도체 메모리(MEM)의 제조 조건이 변동될 때에도, 레퍼런스 판독선(RSLD0)의 전압을, 논리 1을 판독할 때의 리얼 판독선(RSLU0)의 전압과, 논리 0을 판독할 때의 리얼 판독선(RSLU0)의 전압의 사이에 항상 설정할 수 있다. 따라서, 반도체 메모리(MEM)의 판독 마진을, 종래에 비해 대폭 향상시킬 수 있다.

센스 앰프(SA0)는, 차동 입력쌍을 갖는 크로스 커플형이며, 한쪽의 입력이 다른 쪽의 출력에 접속되는 한 쌍의 CMOS 인버터(IV1, IV2)를 갖고 있다. CMOS 인버터(IV1, IV2)의 pMOS 트랜지스터의 소스는, 스위치 트랜지스터(P1)를 통하여 전원선(VDD)에 접속되어 있다. 스위치 트랜지스터(P1)는, 판독 동작시에 로우 레벨로 활성화되는 판독 인에이블 신호/REN을 받아서 온한다.

CMOS 인버터(IV1)의 출력은, 게이트가 레퍼런스 판독선(RSLD0)에 접속되는 nMOS 트랜지스터(N1)를 통하여 접지선(VSS)에 접속되어 있다. CMOS 인버터(IV2)의 출력은, 게이트가 리얼 판독선(RSLU0)에 접속되는 nMOS 트랜지스터(N2)를 통하여 접지선(VSS)에 접속되어 있다. 그리고, 센스 앰프(SA0)는, 판독 인에이블 신호/REN의 활성화 중에, 리얼 판독선(RSLU0) 및 레퍼런스 판독선(RSLD0)의 전압차에 따라서, CMOS 인버터(IV2)의 출력으로부터 데이터 신호(DO0)를 출력한다. 구체적으로는, 리얼 판독선(RSLU0)의 전압이 레퍼런스 판독선(RSLD0)의 전압보다 높을 때, 즉, 리얼 메모리 셀(MCU00)의 MTJ 소자가 저저항 상태(논리 0을 기억)일 때, 논리 0의 데이터 신호(DO0)가 출력된다. 리얼 판독선(RSLU0)의 전압이 레퍼런스 판독선(RSLD0)의 전압보다 낮을 때, 즉, 리얼 메모리 셀(MCU00)의 MTJ 소자가 고저항 상태(논리 1을 기억)일 때, 논리 1의 데이터 신호(DO0)가 출력된다.

이 실시 형태에서는, 메모리 블록(BLK0)의 리얼 메모리 셀(MC)의 판독 동작을 실행할 때에, 메모리 블록(BLK1)의 레퍼런스 메모리 셀(RMC)이 사용된다. 메모리 블록(BLK1)의 리얼 메모리 셀(MC)의 판독 동작을 실행할 때에, 메모리 블록(BLK0)의 레퍼런스 메모리 셀(RMC)이 사용된다. 이에 의해, 센스 앰프(SA)에 접속되는 리얼 판독선(RSLU) 및 레퍼런스 판독선(RSLD)의 길이를 동등하게 할 수 있다. 또한, 리얼 판독선(RSLU)에 접속되는 리얼 메모리 셀(MC) 및 레퍼런스 메모리 셀(RMC)의 수와, 레퍼런스 판독선(RSLD)에 접속되는 리얼 메모리 셀(MC) 및 레퍼런스 메모리 셀(RMC)의 수를 동등하게 할 수 있다. 이에 의해, 리얼 판독선(RSLU) 및 레퍼런스 판독선(RSLD)의 부하 용량을 동등하게 할 수 있어, 센스 앰프(SA)에의 차동 전압의 입력 타이밍이 어긋나는 것을 방지할 수 있다. 이 결과, 반도체 메모리(MEM)의 판독 마진을 더 향상시킬 수 있다.

도 5는, 도 2에 도시한 반도체 메모리(MEM)의 기입 동작시의 리얼 메모리 셀(MC)의 상태를 나타내고 있다. 이 예에서는, 메모리 블록(BLK0)의 리얼 워드선(WLU0)에 접속되는 리얼 메모리 셀(MCU00)의 기입 동작과, 메모리 블록(BLK1)의 리얼 워드선(WLD0)에 접속되는 리얼 메모리 셀(MCD00)의 기입 동작을 설명한다.

메모리 블록(BLK0)의 기입 동작에서는, 선택 트랜지스터(ST)를 온하기 위해, 리얼 워드선(WLU0)은 하이 레벨(H)로 설정된다. 리얼 메모리 셀(MCU00)에 논리 1이 기입될 때, 소스선(SL0)은 하이 레벨(H)로 설정되고, 비트선(BL0)은 로우 레벨(L)로 설정된다. 이에 의해, MTJ 소자의 고정층(PL)으로부터 자유층(FL)을 향하여 기입 전류가 흐르고, MTJ 소자는, 고저항 상태(저항값(RH))로 설정된다. 한편, 리얼 메모리 셀(MCU00)에 논리 0이 기입될 때, 소스선(SL0)은 로우 레벨(L)로 설정되고, 비트선(BL0)은 하이 레벨(H)로 설정된다. 이에 의해, MTJ 소자의 자유층(FL)으로부터 고정층(PL)을 향하여 기입 전류가 흐르고, MTJ 소자는, 저저항 상태(저항값(RL))로 설정된다.

이에 대하여, 메모리 블록(BLK1)의 기입 동작에서는, 리얼 메모리 셀(MCD00)에 기입하는 데이터의 논리와 MTJ 소자의 저항 상태와의 관계는, 메모리 블록(BLK0)의 리얼 메모리 셀(MCU00)에 기입하는 데이터의 논리와 MTJ 소자의 저항 상태와의 관계와 반대로 된다. 이것은, 메모리 블록(BLK1)의 판독 동작에서는, 리얼 판독선(RSLU)은 레퍼런스 메모리 셀(RMC)의 레퍼런스 증폭 트랜지스터(RAT1, RAT2)에 의해 구동되고, 레퍼런스 판독선(RSLD)은 리얼 메모리 셀(MC)의 리얼 증폭 트랜지스터(AT)에 의해 구동되기 때문이다. 즉, 메모리 블록(BLK0)의 판독 동작과 메모리 블록(BLK1)의 판독 동작에서, 리얼 판독선과 레퍼런스 판독선의 관계를 반대로 하기 때문에, 메모리 블록(BLK1)에는, 역의 논리의 데이터가 기입된다.

구체적으로는, 메모리 블록(BLK1)의 기입 동작에서는, 리얼 메모리 셀(MCD00)에 논리 1이 기입될 때, 소스선(SL0)은 로우 레벨(L)로 설정되고, 비트선(BL0)은 하이 레벨(H)로 설정된다. 이에 의해, MTJ 소자의 자유층(FL)으로부터 고정층(PL)을 향하여 기입 전류가 흐르고, MTJ 소자는, 저저항 상태(저항값(RL))로 설정된다. 한편, 리얼 메모리 셀(MCD00)에 논리 0이 기입될 때, 소스선(SL0)은 하이 레벨(H)로 설정되고, 비트선(BL0)은 로우 레벨(L)로 설정된다. 이에 의해, MTJ 소자의 고정층(PL)으로부터 자유층(FL)을 향하여 기입 전류가 흐르고, MTJ 소자는, 고저항 상태(저항값(RH))로 설정된다.

또한, 기입 동작 중, 리얼 판독선(RSLU0) 및 레퍼런스 판독선(RSLD0)은 접지 전압(VSS)(로우 레벨)으로 설정되고, 리얼 증폭 트랜지스터(AT)의 소스 전압 및 드레인 전압은 모두 접지 전압(VSS)으로 된다. 이에 의해, 리얼 증폭 트랜지스터(AT)의 소스ㆍ드레인간에 전류가 흐르는 것을 방지할 수 있다. 또한, 리얼 판독선(RSLU0) 및 레퍼런스 판독선(RSLD0)의 전압이 게이트 절연막을 개재하여 게이트 전압에 영향을 주는 것을 방지할 수 있다. 따라서, 리얼 증폭 트랜지스터(AT)는, 기입 동작에 영향을 주지 않는다.

도 6은, 도 2에 도시한 반도체 메모리(MEM)의 메모리 블록(BLK0)의 기입 동작의 예를 나타내고 있다. 이 예에서는, 메모리 블록(BLK0)의 리얼 워드선(WLU0)에 접속되는 리얼 메모리 셀(MC)에 데이터가 기입된다. 우선, 반도체 메모리(MEM)의 외부 단자에 기입 커맨드(WR), 어드레스 신호(AD) 및 기입 데이터(WD)가 공급된다(도 6의 (a)).

도 2에 도시한 읽기쓰기 제어부(RWCNT)는, 기입 데이터(WD)에 따라서, 소스선(SL)(SLO-SLm) 및 비트선(BL)(BL0-BLm)을 하이 레벨(H) 또는 로우 레벨(L)로 설정한다(도 6의 (b, c)). 도 5에 도시한 바와 같이, 논리 1이 기입될 때, 소스선(SL)은 하이 레벨(H)로 설정되고, 비트선(BL)은 로우 레벨(L)로 설정된다. 논리 0이 기입될 때, 소스선(SL)은 로우 레벨(L)로 설정되고, 비트선(BL)은 하이 레벨(H)로 설정된다.

다음으로, 도 2에 도시한 워드선 드라이버(WLDRV)는, 어드레스 신호(AD)에 따라서 리얼 워드선(WLU0)을 하이 레벨로 활성화한다(도 6의 (d)). 워드선 드라이버(WLDRV)는, 기입 동작에 관계되지 않는 리얼 워드선(WLU1-WLUn, WLD0-WLD) 및 레퍼런스 워드선(RWLU0-1, RWLD0-1)을 로우 레벨(L)로 설정한다(도 6의 (e)). 도 2에 도시한 각 프리차지 회로(PRE)는, 리얼 판독선(RSLU0-m) 및 레퍼런스 판독선(RSLD0-m)을 로우 레벨(L)로 설정한다(도 6의 (f)). 이에 의해, 도 5에 도시한 메모리 블록(BLK0)의 기입 동작이 실행된다. 리얼 메모리 셀(MC)에 데이터가 기입된 후, 워드선 드라이버(WLDRV)는, 리얼 워드선(WLU0)을 로우 레벨로 비활성화한다(도 6의 (g)). 이 후, 읽기쓰기 제어부(RWCNT)는, 소스선(SL)(SL0-SLm) 및 비트 선(BL)(BL0-BLm)을 로우 레벨(L)로 리셋하고(도 6의 (h, i)), 기입 동작이 완료된다.

도 7은, 도 2에 도시한 반도체 메모리(MEM)의 판독 동작시의 리얼 메모리 셀(MC) 및 레퍼런스 메모리 셀(RMC)의 상태를 나타내고 있다. 이 예에서는, 리얼 워드선(WLU0)에 접속된 리얼 메모리 셀(MCU00)로부터 데이터가 판독된다.

우선, 프리차지 회로(PRE)는, 판독 동작의 개시시에, 리얼 판독선(RSLU0) 및 레퍼런스 판독선(RSLD0)을 프리차지 전압(VPR)으로 설정한다. 또한, 프리차지 회로(PRE)는, 리얼 워드선(WLU0) 및 레퍼런스 워드선(RWLD0-1)이 활성화되기 전에, 리얼 판독선(RSLU0) 및 레퍼런스 판독선(RSLD0)을 프리차지 전압선(VPR)으로부터 분리하고, 플로팅 상태(FLT)로 설정한다.

메모리 블록(BLK0)의 판독 동작에서는, 도 2에 도시한 워드선 드라이버(WLDRV)는, 메모리 블록(BLK0)의 리얼 워드선(WLU0) 및 메모리 블록(BLK1)의 레퍼런스 워드선(RWLD0-1)을 판독 제어 전압(VCNT)으로 설정한다. 예를 들면, 판독 제어 전압(VCNT)은, 전원 전압(VDD)보다 높고, 기입 동작시의 리얼 워드선(WL)의 활성화 전압보다 낮다.

특별히 한정되지 않지만, 전원 전압(VDD)이 1.2V일 때, 기입 동작시의 리얼 워드선(WL)의 활성화 전압은 2.0V로 설정되고, 판독 제어 전압(VCNT)은 1.7V로 설정된다. 이 때문에, 기입 동작시에는, 선택 트랜지스터(ST)의 온 저항을 충분히 낮춰서 기입 전류를 MTJ 소자에 충분히 흘릴 수 있다. 판독 동작시에는, 선택 트랜지스터(ST)의 온 저항을 기입 동작시에 비해 높게 할 수 있어, 리얼 증폭 트랜지스터(AT)의 게이트 전압(CN)을 최적의 값으로 설정할 수 있다.

도 2에 도시한 읽기쓰기 제어부(RWCNT)는, 소스선(SL)을 판독 전압(VRD)으로 설정하고, 비트선(BL0)을 로우 레벨(L)(예를 들면, 접지 전압(VSS))로 설정한다. 특별히 한정되지 않지만, 판독 전압(VRD)은, 전원 전압(VDD)(1.2V)이다. 이에 의해, 선택 트랜지스터(ST, RST1, RST2)의 소스ㆍ드레인간 저항은 내려가고, 선택 트랜지스터(ST, RST1, RST2)는 저항 소자로서 기능한다.

이에 의해, 리얼 메모리 셀(MCU00)의 접속 노드(CN)에, 선택 트랜지스터(ST)의 온 저항값 및 MTJ 소자의 저항값에 따른 전압이 발생한다. 특별히 한정되지 않지만, 선택 트랜지스터(ST, RST1, RST2)의 온 저항은 2.2kΩ이다. 접속 노드(CN)의 전압은, MTJ 소자에 논리 1이 기입되어 있을 때에 상대적으로 높아지고, MTJ 소자에 논리 0이 기입되어 있을 때에 상대적으로 낮아진다.

예를 들면, 접속 노드(CN)의 전압은, MTJ 소자가 고저항 상태일 때에 리얼 증폭 트랜지스터(AT)의 임계값 전압보다 높아지고, MTJ 소자가 저저항 상태일 때에 리얼 증폭 트랜지스터(AT)의 임계값 전압보다 낮아진다. 이 때문에, MTJ 소자가 고저항 상태일 때에 리얼 증폭 트랜지스터(AT)의 소스ㆍ드레인간 저항은 낮아지고, MTJ 소자가 저저항 상태일 때에 리얼 증폭 트랜지스터(AT)의 소스ㆍ드레인간 저항은 높아진다. 리얼 판독선(RSLU0)의 전압은, 리얼 증폭 트랜지스터(AT)의 소스ㆍ드레인간 저항의 값에 따라서 프리차지 전압(VPR)으로부터 서서히 저하한다.

특별히 한정되지 않지만, 고저항 상태의 MTJ 소자의 저항값은 1.8kΩ이며, 저저항 상태의 MTJ 소자의 저항값은 1.1kΩ이다. 선택 트랜지스터(ST)의 온 저항이 2.2kΩ일 때, MTJ 소자가 고저항 상태일 때의 접속 노드(CN)의 전압은 540mV로 되고, MTJ 소자가 저저항 상태일 때의 접속 노드(CN)의 전압은 400mV로 된다. 예를 들면, 리얼 증폭 트랜지스터(AT)의 임계값 전압은, 470mV이다.

마찬가지로, 레퍼런스 메모리 셀(RMCD0)의 접속 노드(CN1)에, 선택 트랜지스터(ST1) 및 MTJ 소자의 저항값에 따른 전압이 발생하고, 레퍼런스 메모리 셀(RMCD0)의 접속 노드(CN2)에, 선택 트랜지스터(ST2) 및 MTJ 소자의 저항값에 따른 전압이 발생한다. 예를 들면, 접속 노드(CN1)에 접속되어 있는 MTJ 소자는, 고저항 상태로 설정되고, 접속 노드(CN2)에 접속되어 있는 MTJ 소자는, 저저항 상태로 설정되어 있다. 이때, 접속 노드(CN1)의 전압은, 고저항 상태로 설정된 리얼 메모리 셀(MC)의 접속 노드(CN)의 전압과 동등하게 된다. 접속 노드(CN2)의 전압은, 저저항 상태로 설정된 리얼 메모리 셀(MC)의 접속 노드(CN)의 전압과 동등하게 된다.

레퍼런스 증폭 트랜지스터(RAT1, RAT2)의 소스ㆍ드레인간 저항은, 접속 노드(CN1, CN2)의 전압에 따라서 저하한다. 이에 의해, 레퍼런스 증폭 트랜지스터(RAT1, RAT2)를 통하여 레퍼런스 판독선(RSLD0)으로부터 접지선(VSS)에 소스ㆍ드레인간 전류가 흐르고, 레퍼런스 판독선(RSLD0)의 전압은, 프리차지 전압(VPR)으로부터 서서히 저하한다. 여기서, 레퍼런스 증폭 트랜지스터(RAT1, RAT2)의 임계값 전압은, 리얼 증폭 트랜지스터(AT)의 임계값 전압과 동일하게 설계되어 있다. 레퍼런스 증폭 트랜지스터(RAT1, RAT2)의 게이트 폭은, 리얼 증폭 트랜지스터(AT)의 게이트 폭의 절반으로 설계되어 있다.

이 때문에, 레퍼런스 증폭 트랜지스터(RAT1)에 흐르는 전류는, 논리 1을 유지하는 리얼 메모리 셀(MC)의 리얼 증폭 트랜지스터(AT)에 흐르는 전류의 절반이다. 레퍼런스 증폭 트랜지스터(RAT2)에 흐르는 전류는, 논리 0을 유지하는 리얼 메모리 셀(MC)의 리얼 증폭 트랜지스터(AT)에 흐르는 전류의 절반이다. 따라서, 레퍼런스 증폭 트랜지스터(RAT1, RAT2)에 흐르는 전류는, 논리 1을 유지하는 리얼 메모리 셀(MC)의 리얼 증폭 트랜지스터(AT)에 흐르는 전류와, 논리 0을 유지하는 리얼 메모리 셀(MC)의 리얼 증폭 트랜지스터(AT)에 흐르는 전류와의 평균으로 된다. 이 결과, 레퍼런스 판독선(RSLD0)의 전압은, 리얼 메모리 셀(MC)로부터 논리 1을 판독할 때의 리얼 판독선(RSLU0)의 전압과, 리얼 메모리 셀(MC)로부터 논리 0을 판독할 때의 리얼 판독선(RSLU0)의 전압과의 거의 중앙의 값으로 된다.

도 8은, 도 2에 도시한 반도체 메모리(MEM)의 판독 동작의 예를 나타내고 있다. 이 예에서는, 리얼 워드선(WLU0)에 접속된 리얼 메모리 셀(MC)로부터 데이터가 판독된다. 도 8에서는, 도 7에 도시한 리얼 메모리 셀(MCU00)에 착안하여 설명한다.

우선, 반도체 메모리(MEM)의 외부 단자에 판독 커맨드(RD) 및 어드레스 신호(AD)가 공급된다(도 8의 (a)). 도 2에 도시한 읽기쓰기 제어부(RWCNT)는, 소스선(SL)(SL0-SLm)을 판독 전압(VRD)으로 설정하고, 비트선(BL)(BL0-BLm)을 로우 레벨(L)(예를 들면 접지 전압(VSS))로 설정한다(도 8의 (b, c)). 프리차지 회로(PRE)는, 리얼 워드선(WLU0)이 활성화되기 전에, 리얼 판독선(RSLU0) 및 레퍼런스 판독선(RSLD0)을 프리차지 전압선(VPR)에 일시적으로 접속한다(도 8의 (d)). 이에 의해, 리얼 판독선(RSLU0) 및 레퍼런스 판독선(RSLD0)은, 일시적으로 프리차지 전압(VPR)으로 설정된다. 특별히 한정되지 않지만, 프리차지 전압선(VPR)은, 전원 전압(VDD)과 동일한 1.2V이다. 또한, 다른 리얼 판독선(RSLU1-RSLUm) 및 레퍼런스 판독선(RSLD1-RSLDm)도 일시적으로 프리차지 전압(VPR)으로 설정된다. 리얼 판독선(RSLU0-RSLUm) 및 레퍼런스 판독선(RSLD0-RSLDm)은, 프리차지 전압(VPR)으로 설정된 후, 플로팅 상태로 설정된다.

다음으로, 도 2에 도시한 워드선 드라이버(WLDRV)는, 어드레스 신호(AD)에 따라서 리얼 워드선(WLU0) 및 레퍼런스 워드선(RWLD0-1)을 판독 제어 전압(VCNT)으로 활성화한다(도 8의 (e, f)). 워드선 드라이버(WLDRV)는, 판독 동작에 관계되지 않는 리얼 워드선(WLU1-WLUn, WLD0-WLDn) 및 레퍼런스 워드선(RWLU0-1)을 로우 레벨(L)로 설정한다(도 8의 (g, h)).

리얼 워드선(WLU0)의 활성화에 의해, 도 7에 도시한 선택 트랜지스터(ST)가 온하고, 접속 노드(CN)의 전압에 따라서 리얼 증폭 트랜지스터(AT)에 전류가 흐른다. 마찬가지로, 레퍼런스 워드선(RWLD0-1)의 활성화에 의해, 도 7에 도시한 선택 트랜지스터(RST1, RST2)가 온하고, 접속 노드(CN1, CN2)의 전압에 따라서 레퍼런스 증폭 트랜지스터(RAT1, RAT2)에 각각 전류가 흐른다. 이에 의해, 리얼 판독선(RSLU0) 및 레퍼런스 판독선(RSLD0)의 전압은 서서히 저하한다(도 8의 (i)). 다른 리얼 판독선(RSLU1-m) 및 레퍼런스 판독선(RSLD1-m)의 전압도 저하한다. 이 때, 레퍼런스 판독선(RSLD0)의 전압은, 도 8에 파선으로 나타낸 바와 같이, 논리 0에 대응하는 리얼 판독선(RSLU0)의 전압과 논리 1에 대응하는 리얼 판독선(RSLU0)의 전압의 사이의 값으로 된다.

다음으로, 판독 인에이블 신호/REN이 로우 레벨로 활성화되고, 센스 앰프(SA)가 동작을 개시한다(도 8의 (j)). 센스 앰프(SA)는, 리얼 판독선(RSLU0) 및 레퍼런스 판독선(RSLD0)의 전압차에 기초하여, 리얼 메모리 셀(MCU00)에 유지되어 있는 데이터의 논리를 판정하고, 데이터 신호(DO)로서 출력한다(도 8의 (k)). 증폭 트랜지스터(AT, RAT1, RAT2)의 증폭 작용을 이용함으로써, 센스 앰프(SA)의 입력 전압인 리얼 판독선(RSLU0) 및 레퍼런스 판독선(RSLD0)의 전압차는 신속하게 벌어져 간다. 이에 의해, 센스 앰프(SA)의 동작 개시 타이밍을 종래에 비해 빠르게 할 수 있어, 판독 액세스 시간을 단축할 수 있다. 또한, 리얼 판독선(RSLU0) 및 레퍼런스 판독선(RSLD0)의 전압차를 종래에 비해 크게 할 수 있으므로, 판독 마진을 크게 할 수 있다. 이 결과, 반도체 메모리(MEM)의 수율을 향상시킬 수 있다.

리얼 메모리 셀(MCU00)의 MTJ 소자가 고저항 상태일 때, 논리 1의 데이터 신호(DO)가 출력된다. 리얼 메모리 셀(MCU00)의 MTJ 소자가 저저항 상태일 때, 논리 0의 데이터 신호(DO)가 출력된다. 이 후, 판독 인에이블 신호/REN이 하이 레벨로 비활성화되고(도 8의 (l)), 리얼 워드선(WLU0), 레퍼런스 워드선(RWLD0-1) 및 소스선(SL0-m)이 로우 레벨로 설정되고, 판독 동작이 완료된다(도 8의 (m, n, o)).

도 9는, 도 2에 도시한 반도체 메모리(MEM)의 특성의 예를 나타내고 있다. 도 9에 있어서, 동그라미 표시(실선)는, 도 2에 도시한 반도체 메모리(MEM)의 특성을 나타내고, 네모 표시(파선)는, 리얼 증폭 트랜지스터(AT)를 갖지 않는 메모리 셀을 갖는 일반적인 스핀 주입형의 MRAM의 특성을 나타내고 있다.

도 2에 도시한 반도체 메모리(MEM)는, 증폭 트랜지스터(AT, RAT1, RAT2)의 증폭 작용을 이용하여 데이터를 판독하기 위해, 센스 앰프(SA)의 입력 전압인 리얼 판독선(RSLU0) 및 레퍼런스 판독선(RSLD0)의 전압차는 신속하게 벌어져 간다. 이에 의해, 센스 앰프(SA)의 동작 개시 타이밍을 종래에 비해 빠르게 할 수 있어, 판독 액세스 시간을 대폭 단축할 수 있다(도 9의 (a)).

또한, 증폭 트랜지스터(AT, RAT1, RAT2)에 의해, 리얼 판독선(RSLU0) 및 레퍼런스 판독선(RSLD0)의 전압차를 크게 할 수 있기 때문에, 판독 마진을 크게 할 수 있다. 이 결과, 판독 마진의 부족에 의한 불량율을 삭감할 수 있어, 수율을 종래에 비해 대폭 향상시킬 수 있다(도 9의 (b)). 또한, 도 2에 도시한 반도체 메모리(MEM)의 수율의 최대값은 95％ 정도이다. 이것은, 제조 공정에서의 이물이나 회로 패턴의 형상의 이상에 의한 불량율이 5％ 정도이기 때문이다. 종래의 일반적인 스핀 주입형의 MRAM에 있어서도 이물 등의 불량율이 5％ 정도이다. 이 때문에, 종래의 판독 마진의 부족에 의한 불량율은 25％ 정도이다.

또한, 이 실시 형태는, 저항 변화 소자로서 MTJ 소자를 갖는 반도체 메모리(MEM)에 적용하는 예에 대해서 설명하였다. 그러나, 이 실시 형태는, 상변화 메모리(PRAM)에 형성되는 저항 변화 소자를 갖는 반도체 메모리(MEM)에 적용되어도 된다. 혹은, 이 실시 형태는, 저항 변화 메모리(ReRAM)에 형성되는 저항 변화 소자를 갖는 반도체 메모리(MEM)에 적용되어도 된다.

도 10은, 상변화 메모리에 형성되는 저항 변화 소자를 갖는 반도체 메모리(MEM)의 기입 동작의 예를 나타내고 있다. 판독 동작은, 도 8과 동일하다. 상변화 메모리의 저항 변화 소자는, 비정질화되어 있을 때에 고저항 상태(논리 1)로 되고, 결정화되어 있을 때에 저저항 상태(논리 0)로 된다.

논리 0의 기입 동작에서는, 폭이 넓은 세트 펄스(전압(VSET))가 소스선(SL0)에 공급되고, 비트선(BL0)은 로우 레벨(접지 전압(VSS))로 설정된다(도 10의 (a)). 이때, 저항 변화 소자의 양단에 세트 전압(VSET)이 인가된다. 세트 전압(VSET)은, 저항 변화 소자가 결정화 온도(Tc) 이상, 융점(Tm) 이하로 되도록 결정된다. 저항 변화 소자는, 결정화 온도(Tc) 이상으로 융점(Tm) 이하의 온도(Temp)로 결정화 시간(Tin) 이상 유지되면 결정화된다(도 10의 (b)).

논리 1의 기입 동작에서는, 폭이 좁은 리셋 펄스(전압(VRST))가 소스선(SL0)에 공급되고, 비트선(BL0)은 로우 레벨(접지 전압(VSS))로 설정된다(도 10의 (c)). 이때, 저항 변화 소자의 양단에 리셋 전압(VRST)이 인가된다. 리셋 전압(VRST)은, 저항 변화 소자가 융점(Tm) 이상으로 되도록 결정된다. 저항 변화 소자는, 폭이 좁은 리셋 펄스에 의해 융점(Tm) 이상으로 된 후, 갑자기 냉각됨으로써 비정질(아몰퍼스)화 된다(도 10의 (d)).

이상, 이 실시 형태에 있어서도, 상술한 실시 형태와 마찬가지의 효과를 얻을 수 있다. 또한, 레퍼런스 메모리 셀(RMC)을 이용함으로써, 레퍼런스 판독선(RSLD0)의 전압을, 논리 1에 대응하는 리얼 판독선(RSLU0)의 전압과, 논리 0에 대응하는 리얼 판독선(RSLU0)의 전압과의 거의 중앙의 값으로 설정할 수 있다. 이에 의해, 반도체 메모리(MEM)의 판독 액세스 시간을 단축할 수 있어, 판독 마진을 향상시킬 수 있다.

또한, 반도체 메모리(MEM)의 제조 조건의 변동에 수반하여 리얼 메모리 셀의 MTJ 소자의 저항값이 기대값으로부터 벗어날 때, 레퍼런스 메모리 셀의 MTJ 소자의 저항값도 추종하여 벗어난다. 이 때문에, 리얼 메모리 셀(MC)의 접속 노드(CN)의 전압과 레퍼런스 메모리 셀(RMC)의 접속 노드(CN1, CN2)의 전압과의 변동을 적게 할 수 있어, 판독 마진을 더 향상시킬 수 있다.

또한, 리얼 판독선(RSLU0) 및 레퍼런스 판독선(RSLD0)에 각각 접속되는 메모리 셀(MC, RMC)의 수를 동일하게 할 수 있기 때문에, 리얼 판독선(RSLU0) 및 레퍼런스 판독선(RSLD0)의 부하 용량을 동일하게 할 수 있다. 이 결과, 리얼 판독선(RSLU) 및 레퍼런스 판독선(RSLD)의 부하 용량을 동등하게 할 수 있어, 센스 앰프(SA)에의 차동 전압의 입력 타이밍이 어긋나는 것을 방지할 수 있다. 이 결과, 판독 마진을 더 향상시킬 수 있다.

도 11은, 다른 실시 형태에 있어서의 센스 앰프(SA20)의 예를 나타내고 있다. 상술한 실시 형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이들에 대해서는, 상세한 설명은 생략한다. 이 실시 형태의 반도체 메모리(MEM)는, 도 2에 도시한 센스 앰프(SA)(SA0, SA1, …, SAm) 대신에 센스 앰프(SA20)를 갖고 있다. 센스 앰프(SA20)를 제외하는 구성은, 도 2와 동일하다. 즉, 반도체 메모리(MEM)는, MTJ 소자를 갖는 MRAM, 상변화 메모리(PRAM) 또는 저항 변화 메모리(ReRAM)이다.

센스 앰프(SA20)는, 도 4에 도시한 센스 앰프(SA)의 pMOS 트랜지스터(P1) 대신에, 전류쌍을 받는 커런트 미러 회로(CM1, CM2)를 갖고 있다. 커런트 미러 회로(CM1)는, 차동 입력쌍의 한쪽인 공통 게이트 노드가 레퍼런스 판독선(RSLD0)에 접속되고, 전류 출력 노드가 CMOS 인버터(IV1)의 pMOS 트랜지스터의 소스에 접속되어 있다. 커런트 미러 회로(CM2)는, 차동 입력쌍의 다른 쪽인 공통 게이트 노드가 리얼 판독선(RSLUO)에 접속되고, 전류 출력 노드가 CMOS 인버터(IV2)의 pMOS 트랜지스터의 소스에 접속되어 있다.

또한, nMOS 트랜지스터(N1, N2)의 게이트는, 판독 인에이블 신호(REN)를 받고 있다. 판독 인에이블 신호(REN)는, 판독 동작에 있어서, 센스 앰프(SA20)를 동작할 때에 하이 레벨로 활성화된다. 또한, 다른 리얼 판독선(RSLU1-m) 및 레퍼런스 판독선(RSLD1-m)에 접속되는 센스 앰프도 도 11과 마찬가지이다.

이 실시 형태에서는, 커런트 미러 회로(CM1)는, 레퍼런스 증폭 트랜지스터(RAT1, RAT2)를 통하여 레퍼런스 판독선(RSLD0)으로부터 접지선(VSS)에 흐르는 전류와 동일한 전류를 CMOS 인버터(IV1)에 공급한다. 커런트 미러 회로(CM2)는, 리얼 증폭 트랜지스터(AT)를 통하여 리얼 판독선(RSLU0)으로부터 접지선(VSS)에 흐르는 전류와 동일한 전류를 CMOS 인버터(IV2)에 공급한다. 예를 들면, 리얼 메모리 셀(MCU00)이 논리 1(고저항 상태)을 유지하고 있고, 리얼 증폭 트랜지스터(AT)의 소스ㆍ드레인간 저항이 낮을 때, 커런트 미러 회로(CM2)의 전류값은, 커런트 미러 회로(CM1)의 전류값보다 커진다. 이 때문에, 센스 앰프(SA20)는, 하이 레벨의 데이터 신호(DO0)를 출력한다.

한편, 리얼 메모리 셀(MCU00)이 논리 0(저저항 상태)을 유지하고 있고, 리얼 증폭 트랜지스터(AT)의 온 저항이 높을 때, 커런트 미러 회로(CM2)의 전류값은, 커런트 미러 회로(CM1)의 전류값보다 작아진다. 이 때문에, 센스 앰프(SA20)는, 로우 레벨의 데이터 신호(DO0)를 출력한다. 이상, 이 실시 형태에서는, 전류 입력형의 센스 앰프(SA20)를 갖는 반도체 메모리(MEM)에 있어서도, 상술한 실시 형태와 마찬가지의 효과를 얻을 수 있다.

도 12는, 다른 실시 형태에 있어서의 반도체 메모리의 예를 나타내고 있다. 상술한 실시 형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이들에 대해서는, 상세한 설명은 생략한다. 이 실시 형태의 반도체 메모리(MEM)는, 배선 전류 자계형의 MRAM이다. 이 때문에, 도 2에 도시한 반도체 메모리(MEM)에 리얼 기입 워드선(WWL)(WWLU0, …, WWLUn, WWLD0, …, WWLDn) 및 레퍼런스 기입 워드선(RWWL)(RWWLU0, RWWLU1, RWWLD0, RWWLD1)을 추가하고 있다.

리얼 기입 워드선(WWL) 및 레퍼런스 기입 워드선(RWWL)은, 워드선 드라이버(WLDRV)에 의해 구동된다. 각 리얼 기입 워드선(WWL)은, 도 12의 횡방향으로 배열되는 리얼 메모리 셀(MC)에 접속되어 있다. 각 레퍼런스 기입 워드선(RWWL)은, 도 12의 횡방향으로 배열되는 레퍼런스 메모리 셀(RMC)에 접속되어 있다. 반도체 메모리(MEM)의 그 밖의 구성은, 도 2와 마찬가지이다.

도 13은, 도 12에 도시한 리얼 메모리 셀(MC) 및 레퍼런스 메모리 셀(RMC)의 예를 나타내고 있다. 이 예에서는, 리얼 워드선(WLU0)에 접속되는 리얼 메모리 셀(MCU00)과, 레퍼런스 워드선(RWLD0-1)에 접속되는 레퍼런스 메모리 셀(RMCD0)을 나타내고 있다. 다른 리얼 메모리 셀(MC) 및 레퍼런스 메모리 셀(RMC)도 도 13과 동일한 회로 구성이다.

리얼 기입 워드선(WWLU0)은, 비트선(BL0)의 교차 방향으로 배선되고, 리얼 메모리 셀(MCU00)의 MTJ 소자 위 또는 아래를 통한다. 레퍼런스 기입 워드선(RWWLD0, RWWLD1)도, 비트선(BL0)의 교차 방향으로 배선되고, 레퍼런스 메모리 셀(RMCD0)의 MTJ 소자 위 또는 아래를 각각 통한다. 실제의 소자 구조에서는, MTJ 소자는, 기입 워드선(WWL)(또는 RWWL)과 비트선(BL0)과의 교차 부분에, 기입 워드선(WWL)(또는 RWWL)과 비트선(BL0) 사이에 끼워져 배치되어 있다.

배선 전류 자계형의 MRAM의 기입 동작에서는, 기입 워드선(WWLU0)과 비트선(BL0)에 각각 기입 전류를 흘림으로써 자계를 발생시켜, 메모리 셀(MCU00)의 MTJ 소자의 저항값을 변화시킨다. 메모리 셀(MCU00)의 판독 동작은, 기입 워드선(WWLU0, RWWLD0, RWWLD1)을 로우 레벨로 설정하는 것을 제외하고, 도 7 및 도 8과 마찬가지이다. 이상, 이 실시 형태에서는, 배선 전류 자계형의 MRAM에 있어서도, 상술한 실시 형태와 마찬가지의 효과를 얻을 수 있다.

도 14는, 다른 실시 형태에 있어서의 반도체 메모리의 예를 나타내고 있다. 상술한 실시 형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이들에 대해서는, 상세한 설명은 생략한다. 이 실시 형태의 반도체 메모리(MEM)는, 1개의 메모리 블록(BLK0)을 갖고 있고, 도 2에 도시한 메모리 블록(BLK1)은 형성되어 있지 않다.

메모리 블록(BLK0)은, 도 2에 도시한 메모리 블록(BLK0)에, 레퍼런스 판독선(RSLD)(RSLD0, RSLD1, …, RSLDm)과, 레퍼런스 판독선(RSLD)용의 프리차지 회로(PRE)를 추가하고 있다. 또한, 메모리 블록(BLK0)의 레퍼런스 메모리 셀(RMC)은, 레퍼런스 워드선(RWLU0-RWLU1) 대신에 레퍼런스 워드선(RWLD0-RWLD1)에 접속되어 있다. 메모리 블록(BLK0)의 그 밖의 구성은, 도 2에 도시한 메모리 블록(BLK0)과 마찬가지이다.

어드레스 디코더(ADEC)는, 블록(BLK0)에 액세스하기 위한 어드레스 신호(AD)를 디코드하여 디코드 신호를 생성하고, 워드선 드라이버(WLDRV)에 출력한다. 워드선 드라이버(WLDRV)는, 기입 동작시에, 디코드 신호에 따라서 리얼 워드선(WLU) 중 어느 하나를 하이 레벨로 활성화한다. 워드선 드라이버(WLDRV)는, 판독 동작시에, 디코드 신호에 따라서 리얼 워드선(WLU) 중 어느 하나와, 레퍼런스 워드선쌍(RWLD0-1)을 하이 레벨로 활성화한다.

전압 생성부(VGEN), 읽기쓰기 제어부(RWCNT) 및 데이터 레지스터(DREG)는, 도 2에 도시한 전압 생성부(VGEN), 읽기쓰기 제어부(RWCNT) 및 데이터 레지스터(DREG)와 동일하다. 이 실시 형태의 반도체 메모리(MEM)의 기입 동작 및 판독 동작은, 리얼 워드선(WLD0-WLDn), 레퍼런스 워드선(RWLU0-RWLU1)이 없는 것을 제외하고, 도 5 내지 도 8에 도시한 동작과 동일하다. 이상, 이 실시 형태에 있어서도, 상술한 실시 형태와 마찬가지의 효과를 얻을 수 있다.

도 15는, 상술한 반도체 메모리(MEM)가 탑재되는 시스템(SYS)의 예를 나타내고 있다. 시스템(SYS)(유저 시스템)은, 예를 들면, 휴대 기기 등의 마이크로컴퓨터 시스템의 적어도 일부를 포함하고 있다. 시스템(SYS)의 형태는, 실리콘 기판 상에 복수의 매크로가 집적된 시스템 온 칩(SoC), 혹은 패키지 기판 상에 복수의 칩이 탑재된 시스템 인 패키지(SiP) 중 어느 하나라도 된다.

예를 들면, 시스템(SYS)은, CPU, ROM 및 주변 회로(PERI)와, 상술한 반도체 메모리(MEM) 중 어느 하나를 갖고 있다. CPU, ROM, 주변 회로(PERI) 및 반도체 메모리(MEM)는, 시스템 버스(SBUS)에 의해 서로 접속되어 있다. ROM은, CPU에 의해 실행되는 프로그램을 저장하고 있다. CPU는, ROM에 액세스함과 함께, 반도체 메모리(MEM)에 액세스하고, 시스템 전체의 동작을 제어한다. 또한, CPPU에 의해 실행되는 프로그램이 반도체 메모리(MEM)에 저장될 때, ROM은 불필요하다. 주변 회로(PERI)는, 시스템(SYS)에 접속되는 입력 장치 및 출력 장치 중 적어도 어느 하나를 제어한다. 반도체 메모리(MEM)는, CPU로부터의 액세스 요구에 따라서, 기입 동작 및 판독 동작을 실행한다.

이상의 상세한 설명에 의해, 실시 형태의 특징점 및 이점은 명백하게 될 것이다. 이것은, 특허 청구 범위가 그 정신 및 권리 범위를 일탈하지 않는 범위에서 상술한 바와 같은 실시 형태의 특징점 및 이점에까지 미치는 것을 의도하는 것이다. 또한, 상기 기술 분야에 있어서 통상적인 지식을 갖는 자이면, 모든 개량 및 변경에 용이하게 상도할 수 있을 것이고, 발명성을 갖는 실시 형태의 범위를 전술한 것에 한정하는 의도는 없으며, 실시 형태에 개시된 범위에 포함되는 적당한 개량물 및 균등물에 근거하는 것도 가능하다.

AD : 어드레스 신호
ADEC : 어드레스 디코더
AT : 리얼 증폭 트랜지스터
BL : 비트선
BLK0, BLK1 : 메모리 블록
CN, CN0, CN1 : 접속 노드
DO : 데이터 신호
DREG : 데이터 레지스터
FL : 자유층
MC : 리얼 메모리 셀
MEM : 반도체 메모리
PERI : 주변 회로
PL : 고정층
PRE : 프리차지 회로
RAT1, RAT2 : 증폭 트랜지스터
REN, REN : 판독 인에이블 신호
RMC : 레퍼런스 메모리 셀
RSL, RSLD, RSLU : 리얼 판독선
RST1, RST2 : 선택 트랜지스터
RVE : 저항 변화 소자
RWCNT : 읽기쓰기 제어부
RWLD, RWLU : 레퍼런스 워드선
RWWL : 레퍼런스 기입 워드선
SA : 센스 앰프
SAR : 센스 앰프열
SL : 소스선
ST : 선택 트랜지스터
TL : 터널 절연막
VCNT : 판독 제어 전압
VGEN : 전압 생성부
VPR : 프리차지 전압
VRD : 판독 전압
WD : 기입 데이터
WLDRV : 워드선 드라이버
WL, WLD, WLU : 리얼 워드선
WWL : 리얼 기입 워드선

Claims

제1 전압선과 제2 전압선과의 사이에 접속 노드를 통하여 직렬로 접속되는 선택 트랜지스터 및 저항 변화 소자와, 게이트가 상기 접속 노드에 접속되고, 소스가 기준 전압선에 접속되고, 드레인이 리얼 판독선에 접속되는 리얼 증폭 트랜지스터를 포함하는 리얼 메모리 셀과,
판독 동작시에, 게이트에서 판독 제어 전압을 받는 상기 선택 트랜지스터의 소스ㆍ드레인간 저항과 상기 저항 변화 소자와의 저항 분할에 의해 상기 접속 노드에 생성되는 전압에 따라서 변화하는 상기 리얼 판독선의 전압을 받고, 상기 리얼 메모리 셀에 유지되어 있는 논리를 판정하는 센스 앰프
를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서,
판독 동작시에, 상기 선택 트랜지스터의 게이트에 접속되는 리얼 워드선을 상기 판독 제어 전압으로 설정하고, 상기 제1 전압선을 하이 레벨 전압으로 설정하고, 상기 제2 전압선을 로우 레벨 전압으로 설정하는 제어 회로와,
상기 판독 동작에 있어서, 상기 리얼 워드선이 상기 판독 제어 전압으로 설정되기 전에, 상기 리얼 판독선에 일시적으로 프리차지 전압을 공급하는 프리차지 회로
를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
제2항에 있어서,
상기 제어 회로는, 판독 동작시의 상기 리얼 워드선의 전압을, 기입 동작시의 상기 리얼 워드선의 전압보다 낮게 설정하는 것
을 특징으로 하는 반도체 메모리.
제2항 또는 제3항에 있어서,
상기 프리차지 회로는, 기입 동작시에, 상기 리얼 판독선을 상기 기준 전압선과 동일한 전압으로 설정하는 것
을 특징으로 하는 반도체 메모리.
제1항에 있어서,
상기 제1 전압선 및 상기 제2 전압선에 접속된 레퍼런스 메모리 셀을 구비하고,
상기 레퍼런스 메모리 셀은,
상기 제1 전압선과 상기 제2 전압선과의 사이에 제1 접속 노드를 통하여 직렬로 접속되는 제1 선택 트랜지스터 및 저항값이 저저항 상태로 설정되어 있는 제1 저항 변화 소자와,
게이트가 상기 제1 접속 노드에 접속되고, 소스가 상기 기준 전압선에 접속되고, 드레인이 레퍼런스 판독선에 접속되고, 게이트 폭이 상기 리얼 증폭 트랜지스터의 게이트 폭의 절반으로 형성되는 제1 증폭 트랜지스터와,
상기 제1 전압선과 상기 제2 전압선과의 사이에 제2 접속 노드를 통하여 직렬로 접속되는 제2 선택 트랜지스터 및 저항값이 고저항 상태로 설정되어 있는 제2 저항 변화 소자와,
게이트가 상기 제2 접속 노드에 접속되고, 소스가 상기 기준 전압선에 접속되고, 드레인이 상기 레퍼런스 판독선에 접속되고, 게이트 폭이 상기 리얼 증폭 트랜지스터의 게이트 폭의 절반으로 형성되는 제2 증폭 트랜지스터
를 포함하고,
상기 센스 앰프는, 상기 리얼 판독선 및 상기 레퍼런스 판독선에 접속되는 차동 입력쌍을 포함하고, 판독 동작시에 변화하는 상기 리얼 판독선 및 상기 레퍼런스 판독선의 전압에 따라서 상기 리얼 메모리 셀에 유지되어 있는 논리를 판정하는 것
을 특징으로 하는 반도체 메모리.
제5항에 있어서,
판독 동작시에, 상기 선택 트랜지스터의 게이트에 접속되는 리얼 워드선, 상기 제1 선택 트랜지스터의 게이트에 접속되는 제1 레퍼런스 워드선 및 상기 제2 선택 트랜지스터의 게이트에 접속되는 제2 레퍼런스 워드선을 상기 판독 제어 전압으로 설정하고, 상기 제1 전압선을 하이 레벨 전압으로 설정하고, 상기 제2 전압선을 로우 레벨 전압으로 설정하는 제어 회로와,
상기 판독 동작에 있어서, 상기 리얼 워드선 및 상기 제1 및 제2 레퍼런스 워드선이 상기 판독 제어 전압으로 설정되기 전에, 상기 리얼 판독선 및 상기 레퍼런스 판독선에 일시적으로 프리차지 전압을 공급하는 프리차지 회로
를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
제5항 또는 제6항에 있어서,
상기 리얼 메모리 셀 및 상기 레퍼런스 메모리 셀을 각각 포함하는 제1 메모리 블록 및 제2 메모리 블록을 구비하고,
상기 제1 메모리 블록에 있어서, 상기 리얼 메모리 셀에 접속되는 상기 리얼 판독선과 상기 레퍼런스 메모리 셀에 접속되는 상기 레퍼런스 판독선은, 제1 판독선에 접속되고,
상기 제2 메모리 블록에 있어서, 상기 리얼 메모리 셀에 접속되는 상기 리얼 판독선과 상기 레퍼런스 메모리 셀에 접속되는 상기 레퍼런스 판독선은, 제2 판독선에 접속되고,
상기 센스 앰프의 상기 차동 입력쌍은, 상기 제1 판독선 및 상기 제2 판독선에 접속되는 것
을 특징으로 하는 반도체 메모리.
제2항, 제3항, 제5항 또는 제6항 중 어느 한 항에 있어서,
상기 리얼 메모리 셀, 상기 센스 앰프, 상기 제어 회로 및 상기 프리차지 회로를 각각 포함하는 복수의 메모리 블록과,
상기 각 메모리 블록에 대응하여 설치되고, 상기 판독 제어 전압을 생성하는 전압 생성부
를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
제1항 내지 제3항, 제5항 또는 제6항 중 어느 한 항에 기재된 반도체 메모리와,
상기 반도체 메모리의 액세스를 제어하는 컨트롤러
를 구비하고 있는 것을 특징으로 하는 시스템.