JP2012084202A - 半導体メモリおよびシステム - Google Patents

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Abstract

【課題】 リアルメモリセルに保持されているデータの論理に応じて、増幅トランジスタを確実にオンまたはオフし、データを確実に読み出す。
【解決手段】 リアルメモリセルの選択トランジスタおよび抵抗変化素子は、第１電圧線と第２電圧線との間に接続ノードを介して直列に接続されている。リアルメモリセルのリアル増幅トランジスタは、ゲート、ソースおよびドレインが、接続ノード、基準電圧線およびリアル読み出し線にそれぞれ接続されている。読み出し動作時に、選択トランジスタのゲートは、読み出し制御電圧を受け、選択トランジスタと抵抗変化素子との抵抗分割により、接続ノードに所望の電圧が生成される。センスアンプは、接続ノードの電圧により変化するリアル読み出し線の電圧に応じてリアルメモリセルに保持されている論理を判定する。
【選択図】 図１

Description

本発明は、抵抗値に応じて論理を記憶するメモリセルを有する半導体メモリに関する。
抵抗値に応じて論理を記憶するメモリセルを有する半導体メモリとして、スピン注入型ＭＲＡＭ（Magnetic Random Access Memory）、相変化メモリ（ＰＲＡＭ；Phase change Random Access Memory）、抵抗変化メモリ（ＲｅＲＡＭ；Resistive Random Access Memory）あるいは配線電流磁場型ＭＲＡＭが知られている。この種の半導体メモリでは、読み出し動作時にメモリセルに流れる電流は、抵抗値に応じて異なる。このため、メモリセルに保持されている論理は、電流値または電圧を検出することで読み出し可能である。
この種の半導体メモリのメモリセルとして、例えば、互いに逆の論理が書き込まれる一対のＴＭＲ（Tunnel Magneto Resistive）素子と、ゲートがＴＭＲ素子の接続ノードに接続され、ソースがデータ線に接続されるトランジスタとを有するメモリセルが提案されている(例えば、特許文献１参照。）。そして、読み出し動作では、ＴＭＲ素子の抵抗値に応じて接続ノードに現れる電圧により、トランジスタがオンまたはオフすることで、メモリセルに保持されている論理が判定される。
特表２００６−５２６９０７号公報
読み出し動作において、メモリセルに保持されているデータの論理を確実に読み出すためには、接続ノードの電圧をメモリセルに保持されている論理に応じて高い精度で生成し、トランジスタを確実にオンまたはオフさせる必要がある。
本発明の一形態では、半導体メモリは、第１電圧線と第２電圧線との間に接続ノードを介して直列に接続される選択トランジスタおよび抵抗変化素子と、ゲートが接続ノードに接続され、ソースが基準電圧線に接続され、ドレインがリアル読み出し線に接続されるリアル増幅トランジスタとを含むリアルメモリセルと、
読み出し動作時に、ゲートで読み出し制御電圧を受ける選択トランジスタのソース・ドレイン間抵抗と抵抗変化素子との抵抗分割によって接続ノードに生成される電圧に応じて変化するリアル読み出し線の電圧を受け、リアルメモリセルに保持されている論理を判定するセンスアンプとを有している。
読み出し動作時に、選択トランジスタのゲートに読み出し制御電圧を供給することで、選択トランジスタのソース・ドレイン間抵抗を所望の値に設定でき、接続ノードの電圧を高い精度で生成できる。この結果、リアルメモリセルに保持されているデータの論理に応じて、リアル増幅トランジスタを確実にオンまたはオフでき、データを確実に読み出すことができる。
一実施形態における半導体メモリの例を示している。 別の実施形態における半導体メモリの例を示している。 図２に示したリアルメモリセルの例を示している。 図２に示したリファレンスメモリセルおよびセンスアンプの例を示している。 図２に示した半導体メモリの書き込み動作時のリアルメモリセルの状態を示している。 図２に示した半導体メモリのメモリブロックＢＬＫ０の書き込み動作の例を示している。 図２に示した半導体メモリの読み出し動作時のリアルメモリセルおよびリファレンスメモリセルの状態を示している。 図２に示した半導体メモリの読み出し動作の例を示している。 図２に示した半導体メモリの特性の例を示している。 相変化メモリに形成される抵抗変化素子を有する半導体メモリの書き込み動作の例を示している。 別の実施形態におけるセンスアンプの例を示している。 別の実施形態における半導体メモリの例を示している。 図１２に示したリアルメモリセルおよびリファレンスメモリセルの例を示している。 別の実施形態における半導体メモリの例を示している。 上述した半導体メモリが搭載されるシステムの例を示している。
以下、実施形態を図面を用いて説明する。以下の説明では、信号または電圧が伝達される信号線には、信号名と同じ符号を使用する。ゲート側からソースに向く矢印を有するトランジスタは、ｎＭＯＳトランジスタを示す。ソースからゲート側に向く矢印を有するトランジスタは、ｐＭＯＳトランジスタを示す。
図１は、一実施形態における半導体メモリＭＥＭの例を示している。例えば、半導体メモリＭＥＭは、不揮発性半導体メモリの一種である磁気ランダムアクセスメモリ（ＭＲＡＭ）である。半導体メモリＭＥＭは、データを保持するリアルメモリセルＭＣおよびセンスアンプＳＡを有している。リアルメモリセルＭＣは、第１電圧線ＳＬと第２電圧線ＢＬとの間に、接続ノードＣＮを介して直列に接続される選択トランジスタＳＴおよび抵抗変化素子ＲＶＥ（Resistance Variable Element）と、リアル増幅トランジスタＡＴとを有している。
抵抗変化素子ＲＶＥは、書き込み動作により低抵抗状態または高抵抗状態に設定される。特に限定されないが、低抵抗状態は、メモリセルＭＣに論理０が保持されていることを示し、高抵抗状態は、メモリセルＭＣに論理１が保持されていることを示す。抵抗変化素子ＲＶＥの抵抗値は、書き込み動作が再び実行されるまでは不変であり、半導体メモリＭＥＭへの電源の供給が停止しても維持される。このように、メモリセルＭＣは、１ビットのデータを保持可能である。
選択トランジスタＳＴのゲートは、リアルワード線ＷＬに接続されている。リアル増幅トランジスタＡＴは、ゲートが接続ノードＣＮに接続され、ソースが基準電圧線ＶＳＳに接続され、ドレインがリアル読み出し線ＲＳＬに接続されている。例えば、選択トランジスタＳＴおよびリアル増幅トランジスタＡＴは、ｎＭＯＳトランジスタである。なお、この例では、基準電圧線ＶＳＳは接地線であるが、他のロウレベル電圧が供給される電圧線でもよい。
センスアンプＳＡは、読み出し動作時に、リアル読み出し線ＲＳＬの電圧に応じてリアルメモリセルＭＣに保持されている論理を判定し、判定した論理をデータ信号ＤＯとして出力する。あるいは、センスアンプＳＡは、読み出し動作時に、リアル読み出し線ＲＳＬに流れる電流に応じてリアルメモリセルＭＣに保持されている論理を判定し、判定した論理をデータ信号ＤＯとして出力する。
図１に示した半導体メモリＭＥＭの読み出し動作では、まず、第１電圧線ＳＬは第１ハイレベル電圧に設定され、第２電圧線ＢＬはロウレベル電圧に設定される。この後、ワード線ＷＬは、読み出し制御電圧に設定される。読み出し制御電圧により、選択トランジスタＳＴのソース・ドレイン間抵抗は下がる。すなわち、接続ノードＣＮは、抵抗素子として機能する選択トランジスタＳＴと抵抗変化素子ＲＶＥとの抵抗分割によって、第１電圧ＳＬと第２電圧ＢＬとを分圧する電圧に設定される。
このように、選択トランジスタＳＴのゲートに読み出し制御電圧を供給することで、選択トランジスタのソース・ドレイン間抵抗を所望の値に設定できる。これにより、第１電圧線ＳＬと第２電圧線ＢＬとの間に２つの抵抗変化素子ＲＶＥを直列に接続するときに比べ、接続ノードＣＮの電圧を高い精度で生成できる。さらに、読み出し制御電圧により選択トランジスタＳＴのソース・ドレイン間抵抗を幅広く設定できるため、リアル増幅トランジスタＡＴ等の設計の自由度を高くできる。この結果、リアルメモリセルＭＣに保持されているデータの論理に応じて、リアル増幅トランジスタＡＴを確実にオンまたはオフでき、データを確実に読み出すことができる。
抵抗変化素子ＲＶＥが低抵抗状態（論理０）のとき、接続ノードＣＮの電圧は相対的に低くなり、リアル増幅トランジスタＡＴのソース・ドレイン間抵抗は相対的に高くなる。抵抗変化素子ＲＶＥが高抵抗状態（論理１）のとき、接続ノードＣＮの電圧は相対的に高くなり、リアル増幅トランジスタＡＴのソース・ドレイン間抵抗は相対的に低くなる。
例えば、読み出し動作において、抵抗変化素子ＲＶＥが低抵抗状態（論理０）のとき、接続ノードＣＮの電圧はリアル増幅トランジスタＡＴの閾値電圧より低くなるように設計される。抵抗変化素子ＲＶＥが高抵抗状態（論理１）のとき、接続ノードＣＮの電圧はリアル増幅トランジスタＡＴの閾値電圧より高くなるように設計される。具体的には、接続ノードＣＮの電圧が所望の値に設定されるように、回路シミュレーション等により、第１電圧線ＳＬの第１ハイレベル電圧およびワード線ＷＬの第２ハイレベル電圧の少なくとも一方が求められる。換言すれば、第１電圧線ＳＬの第１ハイレベル電圧およびワード線ＷＬの第２ハイレベル電圧の少なくとも一方を調整することにより、リアル増幅トランジスタＡＴが抵抗変化素子ＲＶＥの抵抗状態に応じてオンまたはオフするように設定できる。
抵抗変化素子ＲＶＥが低抵抗状態（論理０）のとき、リアル増幅トランジスタＡＴはオフし、リアル読み出し線ＲＳＬは、例えばフローティング状態に設定される。抵抗変化素子ＲＶＥが高抵抗状態（論理１）のとき、リアル増幅トランジスタＡＴはオンし、リアル読み出し線ＲＳＬは、接地電圧ＶＳＳになる。
センスアンプＳＡは、リアル読み出し線ＲＳＬがフローティング状態のときに、メモリセルＭＣに論理０が保持されていると判定し、ロウレベルのデータ信号ＤＯを出力する。リアル読み出し線ＲＳＬのフローティング状態は、リアル読み出し線ＲＳＬをプルアップ抵抗によりハイレベル電圧に設定することで判定でき、あるいはリアル読み出し線ＲＳＬを読み出し動作前にプリチャージ回路によりハイレベル電圧に設定することで判定できる。センスアンプＳＡは、リアル読み出し線ＲＳＬの電圧が接地電圧ＶＳＳのときに、メモリセルＭＣに論理１が保持されていると判定し、ハイレベルのデータ信号ＤＯを出力する。
このように、抵抗変化素子ＲＶＥの抵抗値に応じて生成される接続ノードＣＮの電圧は、リアル増幅トランジスタＡＴの増幅作用により、ハイレベル電圧または接地電圧ＶＳＳのいずれかになる。これにより、センスアンプＳＡは、メモリセルＭＣに保持されている論理を容易かつ確実に判定できる。換言すれば、低抵抗状態の抵抗変化素子ＲＶＥの抵抗値と高抵抗状態の抵抗変化素子ＲＶＥの抵抗値の差が小さいときにも、メモリセルＭＣに保持されている論理を確実に判定できる。
なお、センスアンプＳＡは、リアル読み出し線ＲＳＬの電圧とリファレンス電圧とを比較することで、メモリセルＭＣに記憶されている論理を判定し、データ信号ＤＯとして出力してもよい。例えば、センスアンプＳＡは、リアル読み出し線ＲＳＬの電圧がリファレンス電圧より高いときに、メモリセルＭＣに論理０が保持されていると判定する。また、センスアンプＳＡは、リアル読み出し線ＲＳＬの電圧がリファレンス電圧より低いときに、メモリセルＭＣに論理１が保持されていると判定する。
以上、この実施形態では、読み出し動作時に、選択トランジスタＳＴのゲートに読み出し制御電圧を供給することで、選択トランジスタＳＴのソース・ドレイン間抵抗を所望の値に設定でき、接続ノードＣＮの電圧を高い精度で生成できる。この結果、リアルメモリセルＭＣに保持されているデータの論理に応じて、リアル増幅トランジスタＡＴを確実にオンまたはオフでき、データを確実に読み出すことができる。
図２は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。例えば、半導体メモリＭＥＭは、磁気トンネル接合（ＭＴＪ；Magnetic Tunnel Junction）素子を有するスピン注入型の磁気ランダムアクセスメモリ（ＭＲＡＭ）である。
半導体メモリＭＥＭは、メモリブロックＢＬＫ０、ＢＬＫ１、センスアンプ列ＳＡＲ、アドレスデコーダＡＤＥＣ、ワード線ドライバＷＬＤＲＶ、電圧生成部ＶＧＥＮ、読み書き制御部ＲＷＣＮＴおよびデータレジスタＤＲＥＧを有している。例えば、メモリブロックＢＬＫ０、ＢＬＫ１は、図２の上下方向に鏡面対称に形成されている。各メモリブロックＢＬＫ０、ＢＬＫ１は、マトリックス状に配置されるリアルメモリセルＭＣ、図２の横方向に配列されるリファレンスメモリセルＲＭＣおよびプリチャージ回路ＰＲＥを有している。
メモリブロックＢＬＫ０において、図２の横方向に配列されるリアルメモリセルＭＣは、ｎ＋１本のリアルワード線ＷＬＵ（ＷＬＵ０、...、ＷＬＵｎ）のいずれかに接続されている。例えば、”ｎ”は、”２５５”である。メモリブロックＢＬＫ０において、リファレンスメモリセルＲＭＣは、リファレンスワード線ＲＷＬＵ０、ＲＷＬＵ１に接続されている。メモリブロックＢＬＫ１において、図２の横方向に配列されるリアルメモリセルＭＣは、ｎ＋１本のリアルワード線ＷＬＤ（ＷＬＤ０、...、ＷＬＤｎ）のいずれかに接続されている。メモリブロックＢＬＫ１において、リファレンスメモリセルＲＭＣは、リファレンスワード線ＲＷＬＤ０、ＲＷＬＤ１に接続されている。
図２の縦方向に配列されるリアルメモリセルＭＣおよびリファレンスメモリセルＲＭＣは、ｍ＋１本のソース線ＳＬ（ＳＬ０、ＳＬ１、...、ＳＬｍ）のいずれかと、ｍ本のビット線ＢＬ（ＢＬ０、ＢＬ１、...、ＢＬｍ）のいずれかに接続されている。例えば、”ｍ”は、”１６”である。
メモリブロックＢＬＫ０において、図２の縦方向に配列されるリアルメモリセルＭＣおよびリファレンスメモリセルＲＭＣは、リアル読み出し線ＲＳＬＵ（ＲＳＬＵ０、ＲＳＬＵ１、...、ＲＳＬＵｍ）のいずれかに接続されている。メモリブロックＢＬＫ１において、図２の縦方向に配列されるリアルメモリセルＭＣおよびリファレンスメモリセルＲＭＣは、リファレンス読み出し線ＲＳＬＤ（ＲＳＬＤ０、ＲＳＬＤ１、...、ＲＳＬＤｍ）のいずれかに接続されている。
プリチャージ回路ＰＲＥは、各リアル読み出し線ＲＳＬＵおよび各リファレンス読み出し線ＲＳＬＤに接続されており、読み出し動作の開始時に、対応するリアル読み出し線ＲＳＬＵおよびリファレンス読み出し線ＲＳＬＤを一時的にプリチャージ電圧線に接続する。また、プリチャージ回路ＰＲＥは、書き込み動作時に、対応するリアル読み出し線ＲＳＬＵおよびリファレンス読み出し線ＲＳＬＤを接地線等のロウレベル電圧線に接続する。
センスアンプ列ＳＡＲは、対応するリアル読み出し線ＲＳＬＵおよびリファレンス読み出し線ＲＳＬＤに接続されるｍ＋１個のセンスアンプＳＡ（ＳＡ０、ＳＡ１、...、ＳＡｍ）を有している。各センスアンプＳＡは、読み出し動作時に動作し、対応するリアル読み出し線ＲＳＬＵおよびリファレンス読み出し線ＲＳＬＤの電圧差に応じてデータ信号ＤＯ（ＤＯ０、Ｄ０１、...、ＤＯｍ）を出力する。
アドレスデコーダＡＤＥＣは、半導体メモリＭＥＭの外部から供給されるアドレス信号ＡＤをデコードしてデコード信号を生成し、ワード線ドライバＷＬＤＲＶに出力する。ワード線ドライバＷＬＤＲＶは、書き込み動作時に、アドレスデコーダＡＤＥＣからのデコード信号に応じて、リアルワード線ＷＬＵ、ＷＬＤのいずれかをハイレベル電圧に設定する。ワード線ドライバＷＬＤＲＶは、読み出し動作時に、アドレスデコーダＡＤＥＣからのデコード信号に応じて、リアルワード線ＷＬＵ、ＷＬＤのいずれかと、リファレンスワード線対ＲＷＬＵ０−１、ＲＷＬＤ０−１のいずれかをハイレベル電圧である読み出し制御電圧ＶＣＮＴ（図８）に設定する。
電圧生成部ＶＧＥＮは、読み出し制御電圧ＶＣＮＴを生成する。なお、半導体メモリＭＥＭが、複数の図２に示す回路ブロックを有するとき、電圧生成部ＶＧＥＮは、回路ブロック毎に形成される。これにより、回路ブロックのレイアウトに依存することなく、所望の読み出し制御電圧ＶＣＮＴを、高い精度でリアルワード線ＷＬＵ、ＷＬＤおよびリファレンスワード線ＲＷＬＵ０−１、ＲＷＬＤ０−１に供給できる。さらに、各電圧生成部ＶＧＥＮに読み出し制御電圧ＶＣＮＴを微調整するトリミング回路を付加してもよい。
読み書き制御部ＲＷＣＮＴは、書き込み動作時に、書き込みデータに応じてソース線ＳＬおよびビット線ＢＬを所定の電圧に設定する。読み書き制御部ＲＷＣＮＴは、読み出し動作時に、ソース線ＳＬを読み出し電圧ＶＲＤ（図８）に設定し、ビット線ＢＬをロウレベル（例えば、接地電圧）に設定する。
データレジスタＤＲＥＧは、書き込み動作時に、半導体メモリＭＥＭの外部から供給されるｍ＋１ビットの書き込みデータＷＤを読み書き制御部ＲＷＣＮＴに出力する。データレジスタＤＲＥＧは、読み出し動作時に、読み書き制御部ＲＷＣＮＴを介して受けるｍ＋１ビットのデータ信号ＤＯを読み出しデータＲＤとして半導体メモリＭＥＭの外部に出力する。
図３は、図２に示したリアルメモリセルＭＣの例を示している。リアルメモリセルＭＣは、互いに同じ構造のため、ここでは、リアルワード線ＷＬＵ０、ソース線ＳＬ０およびビット線ＢＬ０に接続されるリアルメモリセルＭＣＵ００について説明する。リアルメモリセルＭＣＵ００は、図１に示した抵抗変化素子ＲＶＥとして、磁気抵抗効果素子の１つである磁気トンネル接合（ＭＴＪ）素子を有している。リアルメモリセルＭＣＵ００のその他の構成は、図１に示したリアルメモリセルＭＣと同じである。なお、抵抗変化素子ＲＶＥは、相変化メモリ（ＰＲＡＭ）に形成される抵抗変化素子または抵抗変化メモリ（ＲｅＲＡＭ）に形成される抵抗変化素子でもよい。
ＭＴＪ素子は、トンネル絶縁膜ＴＬを介して積層された２つの強磁性層（固定層ＰＬと自由層ＦＬ）を有している。ＭＴＪ素子の電気抵抗は、２つの強磁性層の磁化方向が平行のときに低く（パラレル状態Ｐ、抵抗値ＲＬ）、２つの強磁性層の磁化方向が反平行のとき高い（アンチパラレル状態ＡＰ、抵抗値ＲＨ）。例えば、Ｐ状態は論理０と定義され、ＡＰ状態は論理１と定義される。これにより、ＭＴＪ素子は、２値の記憶素子として機能する。
図４は、図２に示したリファレンスメモリセルＲＭＣおよびセンスアンプＳＡの例を示している。図４では、リアルメモリセルＭＣＵ００に対応するリファレンスメモリセルＲＭＣＤ０とセンスアンプＳＡ０を示している。他のリファレンスメモリセルＲＭＣＤ、ＲＭＣＵおよび他のセンスアンプＳＡも、図４と同じ回路構成を有している。
リファレンスメモリセルＲＭＣＤ０は、リアルメモリセルＭＣＵ００のほぼ２つ分の素子を有している。すなわち、リファレンスメモリセルＲＭＣＤ０は、２つの選択トランジスタＲＳＴ０、ＲＳＴ１、２つのＭＴＪ素子および２つのリファレンス増幅トランジスタＲＡＴ０、ＲＡＴ１を有している。
選択トランジスタＲＳＴ０は、ドレインをソース線ＳＬ０に接続し、ゲートをリファレンスワード線ＲＷＬＤ０に接続し、ソースを接続ノードＣＮ０に接続している。ＭＴＪ素子の一方は、接続ノードＣＮ０とビット線ＢＬ０の間に配置されている。リファレンス増幅トランジスタＲＡＴ０は、ドレインをリファレンス読み出し線ＲＳＬＤ０に接続し、ゲートを接続ノードＣＮ０に接続し、ソースを接地線ＶＳＳに接続している。同様に、選択トランジスタＲＳＴ１は、ドレインをソース線ＳＬ０に接続し、ゲートをリファレンスワード線ＲＷＬＤ１に接続し、ソースを接続ノードＣＮ１に接続している。ＭＴＪ素子の他方は、接続ノードＣＮ１とビット線ＢＬ０の間に配置されている。リファレンス増幅トランジスタＲＡＴ１は、ドレインをリファレンス読み出し線ＲＳＬＤ０に接続し、ゲートを接続ノードＣＮ１に接続し、ソースを接地線ＶＳＳに接続している。
なお、リファレンスメモリセルＲＭＣＤ０において、ＭＴＪ素子の一方は高抵抗状態に予め設定され、ＭＴＪ素子の他方は低抵抗状態に予め設定されている。また、各リファレンス増幅トランジスタＲＡＴ０、ＲＡＴ１のゲート幅は、リアルメモリセルＭＣのリアル増幅トランジスタＡＴのゲート幅の半分に設定されている。これにより、図８に示すように、読み出し動作において、リファレンス読み出し線ＲＳＬＤ０の電圧変化の曲線を、論理１を読み出すときのリアル読み出し線ＲＳＬＵ０の電圧変化の曲線と、論理０を読み出すときのリアル読み出し線ＲＳＬＵ０の電圧変化の曲線とのほぼ中央に位置させることができる。具体的には、半導体メモリＭＥＭの製造条件が変動するときに、ＭＴＪ素子の特性は同じ方向にシフトし、あるいは選択トランジスタＳＴ、ＲＳＴ０、ＲＳＴ１および増幅トランジスタＡＴ、ＲＡＴ０、ＲＡＴ１の特性は同じ方向にシフトする。これにより、半導体メモリＭＥＭの製造条件が変動するときにも、リファレンス読み出し線ＲＳＬＤ０の電圧を、論理１を読み出すときのリアル読み出し線ＲＳＬＵ０の電圧と、論理０を読み出すときのリアル読み出し線ＲＳＬＵ０の電圧の間に常に設定できる。したがって、半導体メモリＭＥＭの読み出しマージンを、従来に比べて大幅に向上できる。
センスアンプＳＡ０は、差動入力対を有するクロスカップル型であり、一方の入力が他方の出力に接続される一対のＣＭＯＳインバータＩＶ１、ＩＶ２を有している。ＣＭＯＳインバータＩＶ１、ＩＶ２のｐＭＯＳトランジスタのソースは、スイッチトランジスタＰ１を介して電源線ＶＤＤに接続されている。スイッチトランジスタＰ１は、読み出し動作時にロウレベルに活性化される読み出しイネーブル信号／ＲＥＮを受けてオンする。
ＣＭＯＳインバータＩＶ１の出力は、ゲートがリファレンス読み出し線ＲＳＬＤ０に接続されるｎＭＯＳトランジスタＮ１を介して接地線ＶＳＳに接続されている。ＣＭＯＳインバータＩＶ２の出力は、ゲートがリアル読み出し線ＲＳＬＵ０に接続されるｎＭＯＳトランジスタＮ２を介して接地線ＶＳＳに接続されている。そして、センスアンプＳＡ０は、読み出しイネーブル信号／ＲＥＮの活性化中に、リアル読み出し線ＲＳＬＵ０およびリファレンス読み出し線ＲＳＬＤ０の電圧差に応じて、ＣＭＯＳインバータＩＶ２の出力からデータ信号ＤＯ０を出力する。具体的には、リアル読み出し線ＲＳＬＵ０の電圧がリファレンス読み出し線ＲＳＬＤ０の電圧より高いとき、すなわち、リアルメモリセルＭＣＵ００のＭＴＪ素子が低抵抗状態（論理０を記憶）のとき、論理０のデータ信号ＤＯ０が出力される。リアル読み出し線ＲＳＬＵ０の電圧がリファレンス読み出し線ＲＳＬＤ０の電圧より低いとき、すなわち、リアルメモリセルＭＣＵ００のＭＴＪ素子が高抵抗状態（論理１を記憶）のとき、論理１のデータ信号ＤＯ０が出力される。
この実施形態では、メモリブロックＢＬＫ０のリアルメモリセルＭＣの読み出し動作を実行するときに、メモリブロックＢＬＫ１のリファレンスメモリセルＲＭＣが使用される。メモリブロックＢＬＫ１のリアルメモリセルＭＣの読み出し動作を実行するときに、メモリブロックＢＬＫ０のリファレンスメモリセルＲＭＣが使用される。これにより、センスアンプＳＡに接続されるリアル読み出し線ＲＳＬＵおよびリファレンス読み出し線ＲＳＬＤの長さを等しくできる。また、リアル読み出し線ＲＳＬＵに接続されるリアルメモリセルＭＣおよびリファレンスメモリセルＲＭＣの数と、リファレンス読み出し線ＲＳＬＤに接続されるリアルメモリセルＭＣおよびリファレンスメモリセルＲＭＣの数を等しくできる。これにより、リアル読み出し線ＲＳＬＵおよびリファレンス読み出し線ＲＳＬＤの負荷容量を等しくでき、センスアンプＳＡへの差動電圧の入力タイミングがずれることを防止できる。この結果、半導体メモリＭＥＭの読み出しマージンをさらに向上できる。
図５は、図２に示した半導体メモリＭＥＭの書き込み動作時のリアルメモリセルＭＣの状態を示している。この例では、メモリブロックＢＬＫ０のリアルワード線ＷＬＵ０に接続されるリアルメモリセルＭＣＵ００の書き込み動作と、メモリブロックＢＬＫ１のリアルワード線ＷＬＤ０に接続されるリアルメモリセルＭＣＤ００の書き込み動作を説明する。
メモリブロックＢＬＫ０の書き込み動作では、選択トランジスタＳＴをオンするために、リアルワード線ＷＬＵ０はハイレベルＨに設定される。リアルメモリセルＭＣＵ００に論理１が書き込まれるとき、ソース線ＳＬ０はハイレベルＨに設定され、ビット線ＢＬ０はロウレベルＬに設定される。これにより、ＭＴＪ素子の固定層ＰＬから自由層ＦＬに向けて書き込み電流が流れ、ＭＴＪ素子は、高抵抗状態（抵抗値ＲＨ）に設定される。一方、リアルメモリセルＭＣＵ００に論理０が書き込まれるとき、ソース線ＳＬ０はロウレベルＬに設定され、ビット線ＢＬ０はハイレベルＨに設定される。これにより、ＭＴＪ素子の自由層ＦＬから固定層ＰＬに向けて書き込み電流が流れ、ＭＴＪ素子は、低抵抗状態（抵抗値ＲＬ）に設定される。
これに対して、メモリブロックＢＬＫ１の書き込み動作では、リアルメモリセルＭＣＤ００に書き込むデータの論理とＭＴＪ素子の抵抗状態との関係は、メモリブロックＢＬＫ０のリアルメモリセルＭＣＵ００に書き込むデータの論理とＭＴＪ素子の抵抗状態との関係と逆になる。これは、メモリブロックＢＬＫ１の読み出し動作では、リアル読み出し線ＲＳＬＵはリファレンスメモリセルＲＭＣのリファレンス増幅トランジスタＲＡＴ１、ＲＡＴ２により駆動され、リファレンス読み出し線ＲＳＬＤはリアルメモリセルＭＣのリアル増幅トランジスタＡＴにより駆動されるためである。すなわち、メモリブロックＢＬＫ０の読み出し動作とメモリブロックＢＬＫ１の読み出し動作とで、リアル読み出し線とリファレンス読み出し線の関係を逆にするために、メモリブロックＢＬＫ１には、逆の論理のデータが書き込まれる。
具体的には、メモリブロックＢＬＫ１の書き込み動作では、リアルメモリセルＭＣＤ００に論理１が書き込まれるとき、ソース線ＳＬ０はロウレベルＬに設定され、ビット線ＢＬ０はハイレベルＨに設定される。これにより、ＭＴＪ素子の自由層ＦＬから固定層ＰＬに向けて書き込み電流が流れ、ＭＴＪ素子は、低抵抗状態（抵抗値ＲＬ）に設定される。一方、リアルメモリセルＭＣＤ００に論理０が書き込まれるとき、ソース線ＳＬ０はハイレベルＨに設定され、ビット線ＢＬ０はロウレベルＬに設定される。これにより、ＭＴＪ素子の固定層ＰＬから自由層ＦＬに向けて書き込み電流が流れ、ＭＴＪ素子は、高抵抗状態（抵抗値ＲＨ）に設定される。
なお、書き込み動作中、リアル読み出し線ＲＳＬＵ０およびリファレンス読み出し線ＲＳＬＤ０は接地電圧ＶＳＳ（ロウレベル）に設定され、リアル増幅トランジスタＡＴのソース電圧およびドレイン電圧はともに接地電圧ＶＳＳになる。これにより、リアル増幅トランジスタＡＴのソース・ドレイン間に電流が流れることを防止できる。また、リアル読み出し線ＲＳＬＵ０およびリファレンス読み出し線ＲＳＬＤ０の電圧がゲート絶縁膜を介してゲート電圧に影響することを防止できる。したがって、リアル増幅トランジスタＡＴは、書き込み動作に影響を与えない。
図６は、図２に示した半導体メモリＭＥＭのメモリブロックＢＬＫ０の書き込み動作の例を示している。この例では、メモリブロックＢＬＫ０のリアルワード線ＷＬＵ０に接続されるリアルメモリセルＭＣにデータが書き込まれる。まず、半導体メモリＭＥＭの外部端子に書き込みコマンドＷＲ、アドレス信号ＡＤおよび書き込みデータＷＤが供給される（図６（ａ））。
図２に示した読み書き制御部ＲＷＣＮＴは、書き込みデータＷＤに応じて、ソース線ＳＬ（ＳＬ０−ＳＬｍ）およびビット線ＢＬ（ＢＬ０−ＢＬｍ）をハイレベルＨまたはロウレベルＬに設定する（図６（ｂ、ｃ））。図５に示したように、論理１が書き込まれるとき、ソース線ＳＬはハイレベルＨに設定され、ビット線ＢＬはロウレベルＬに設定される。論理０が書き込まれるとき、ソース線ＳＬはロウレベルＬに設定され、ビット線ＢＬはハイレベルＨに設定される。
次に、図２に示したワード線ドライバＷＬＤＲＶは、アドレス信号ＡＤに応じてリアルワード線ＷＬＵ０をハイレベルに活性化する（図６（ｄ））。ワード線ドライバＷＬＤＲＶは、書き込み動作に関係しないリアルワード線ＷＬＵ１−ＷＬＵｎ、ＷＬＤ０−ＷＬＤおよびリファレンスワード線ＲＷＬＵ０−１、ＲＷＬＤ０−１をロウレベルＬに設定する（図６（ｅ））。図２に示した各プリチャージ回路ＰＲＥは、リアル読み出し線ＲＳＬＵ０−ｍおよびリファレンス読み出し線ＲＳＬＤ０−ｍをロウレベルＬに設定する（図６（ｆ））。これにより、図５に示したメモリブロックＢＬＫ０の書き込み動作が実行される。リアルメモリセルＭＣにデータが書き込まれた後、ワード線ドライバＷＬＤＲＶは、リアルワード線ＷＬＵ０をロウレベルに非活性化する（図６（ｇ））。この後、読み書き制御部ＲＷＣＮＴは、ソース線ＳＬ（ＳＬ０−ＳＬｍ）およびビット線ＢＬ（ＢＬ０−ＢＬｍ）をロウレベルＬにリセットし（図６（ｈ、ｉ））、書き込み動作が完了する。
図７は、図２に示した半導体メモリＭＥＭの読み出し動作時のリアルメモリセルＭＣおよびリファレンスメモリセルＲＭＣの状態を示している。この例では、リアルワード線ＷＬＵ０に接続されたリアルメモリセルＭＣＵ００からデータが読み出される。
まず、プリチャージ回路ＰＲＥは、読み出し動作の開始時に、リアル読み出し線ＲＳＬＵ０およびリファレンス読み出し線ＲＳＬＤ０をプリチャージ電圧ＶＰＲに設定する。さらに、プリチャージ回路ＰＲＥは、リアルワード線ＷＬＵ０およびリファレンスワード線ＲＷＬＤ０−１が活性化される前に、リアル読み出し線ＲＳＬＵ０およびリファレンス読み出し線ＲＳＬＤ０をプリチャージ電圧線ＶＰＲから切り離し、フローティング状態ＦＬＴに設定する。
メモリブロックＢＬＫ０の読み出し動作では、図２に示したワード線ドライバＷＬＤＲＶは、メモリブロックＢＬＫ０のリアルワード線ＷＬＵ０およびメモリブロックＢＬＫ１のリファレンスワード線ＲＷＬＤ０−１を読み出し制御電圧ＶＣＮＴに設定する。例えば、読み出し制御電圧ＶＣＮＴは、電源電圧ＶＤＤより高く、書き込み動作時のリアルワード線ＷＬの活性化電圧より低い。
特に限定されないが、電源電圧ＶＤＤが１．２Ｖのとき、書き込み動作時のリアルワード線ＷＬの活性化電圧は２．０Ｖに設定され、読み出し制御電圧ＶＣＮＴは１．７Ｖに設定される。このため、書き込み動作時には、選択トランジスタＳＴのオン抵抗を十分に下げて書き込み電流をＭＴＪ素子に十分に流すことができる。読み出し動作時には、選択トランジスタＳＴのオン抵抗を書き込み動作時に比べて高くでき、リアル増幅トランジスタＡＴのゲート電圧ＣＮを最適な値に設定できる。
図２に示した読み書き制御部ＲＷＣＮＴは、ソース線ＳＬを読み出し電圧ＶＲＤに設定し、ビット線ＢＬ０をロウレベルＬ（例えば、接地電圧ＶＳＳ）に設定する。特に限定されないが、読み出し電圧ＶＲＤは、電源電圧ＶＤＤ（１．２Ｖ）である。これにより、選択トランジスタＳＴ、ＲＳＴ１、ＲＳＴ２のソース・ドレイン間抵抗は下がり、選択トランジスタＳＴ、ＲＳＴ１、ＲＳＴ２は抵抗素子として機能する。
これにより、リアルメモリセルＭＣＵ００の接続ノードＣＮに、選択トランジスタＳＴのオン抵抗値およびＭＴＪ素子の抵抗値に応じた電圧が発生する。特に限定されないが、選択トランジスタＳＴ、ＲＳＴ１、ＲＳＴ２のオン抵抗は２．２ｋオームである。接続ノードＣＮの電圧は、ＭＴＪ素子に論理１が書き込まれているときに相対的に高くなり、ＭＴＪ素子に論理０が書き込まれているときに相対的に低くなる。
例えば、接続ノードＣＮの電圧は、ＭＴＪ素子が高抵抗状態のときにリアル増幅トランジスタＡＴの閾値電圧より高くなり、ＭＴＪ素子が低抵抗状態のときにリアル増幅トランジスタＡＴの閾値電圧より低くなる。このため、ＭＴＪ素子が高抵抗状態のときにリアル増幅トランジスタＡＴのソース・ドレイン間抵抗は低くなり、ＭＴＪ素子が低抵抗状態のときにリアル増幅トランジスタＡＴのソース・ドレイン間抵抗は高くなる。リアル読み出し線ＲＳＬＵ０の電圧は、リアル増幅トランジスタＡＴのソース・ドレイン間抵抗の値に応じてプリチャージ電圧ＶＰＲから徐々に低下する。
特に限定されないが、高抵抗状態のＭＴＪ素子の抵抗値は１．８ｋオームであり、低抵抗状態のＭＴＪ素子の抵抗値は１．１ｋオームである。選択トランジスタＳＴのオン抵抗が２．２ｋオームのとき、ＭＴＪ素子が高抵抗状態のときの接続ノードＣＮの電圧は５４０ｍＶになり、ＭＴＪ素子が低抵抗状態のときの接続ノードＣＮの電圧は４００ｍＶになる。例えば、リアル増幅トランジスタＡＴの閾値電圧は、４７０ｍＶである。
同様に、リファレンスメモリセルＲＭＣＤ０の接続ノードＣＮ１に、選択トランジスタＳＴ１およびＭＴＪ素子の抵抗値に応じた電圧が発生し、リファレンスメモリセルＲＭＣＤ０の接続ノードＣＮ２に、選択トランジスタＳＴ２およびＭＴＪ素子の抵抗値に応じた電圧が発生する。例えば、接続ノードＣＮ１に接続されているＭＴＪ素子は、高抵抗状態に設定され、接続ノードＣＮ２に接続されているＭＴＪ素子は、低抵抗状態に設定されている。このとき、接続ノードＣＮ１の電圧は、高抵抗状態に設定されたリアルメモリセルＭＣの接続ノードＣＮの電圧と等しくなる。接続ノードＣＮ２の電圧は、低抵抗状態に設定されたリアルメモリセルＭＣの接続ノードＣＮの電圧と等しくなる。
リファレンス増幅トランジスタＲＡＴ１、ＲＡＴ２のソース・ドレイン間抵抗は、接続ノードＣＮ１、ＣＮ２の電圧に応じて低下する。これにより、リファレンス増幅トランジスタＲＡＴ１、ＲＡＴ２を介してリファレンス読み出し線ＲＳＬＤ０から接地線ＶＳＳにソース・ドレイン間電流が流れ、リファレンス読み出し線ＲＳＬＤ０の電圧は、プリチャージ電圧ＶＰＲから徐々に低下する。ここで、リファレンス増幅トランジスタＲＡＴ１、ＲＡＴ２の閾値電圧は、リアル増幅トランジスタＡＴの閾値電圧と同じに設計されている。リファレンス増幅トランジスタＲＡＴ１、ＲＡＴ２のゲート幅は、リアル増幅トランジスタＡＴのゲート幅の半分に設計されている。
このため、リファレンス増幅トランジスタＲＡＴ１に流れる電流は、論理１を保持するリアルメモリセルＭＣのリアル増幅トランジスタＡＴに流れる電流の半分である。リファレンス増幅トランジスタＲＡＴ２に流れる電流は、論理０を保持するリアルメモリセルＭＣのリアル増幅トランジスタＡＴに流れる電流の半分である。したがって、リファレンス増幅トランジスタＲＡＴ１、ＲＡＴ２に流れる電流は、論理１を保持するリアルメモリセルＭＣのリアル増幅トランジスタＡＴに流れる電流と、論理０を保持するリアルメモリセルＭＣのリアル増幅トランジスタＡＴに流れる電流との平均になる。この結果、リファレンス読み出し線ＲＳＬＤ０の電圧は、リアルメモリセルＭＣから論理１を読み出すときのリアル読み出し線ＲＳＬＵ０の電圧と、リアルメモリセルＭＣから論理０を読み出すときのリアル読み出し線ＲＳＬＵ０の電圧とのほぼ中央の値になる。
図８は、図２に示した半導体メモリＭＥＭの読み出し動作の例を示している。この例では、リアルワード線ＷＬＵ０に接続されたリアルメモリセルＭＣからデータが読み出される。図８では、図７に示したリアルメモリセルＭＣＵ００に着目して説明する。
まず、半導体メモリＭＥＭの外部端子に読み出しコマンドＲＤおよびアドレス信号ＡＤが供給される（図８（ａ））。図２に示した読み書き制御部ＲＷＣＮＴは、ソース線ＳＬ（ＳＬ０−ＳＬｍ）を読み出し電圧ＶＲＤに設定し、ビット線ＢＬ（ＢＬ０−ＢＬｍ）をロウレベルＬ（例えば接地電圧ＶＳＳ）に設定する（図８（ｂ、ｃ））。プリチャージ回路ＰＲＥは、リアルワード線ＷＬＵ０が活性化される前に、リアル読み出し線ＲＳＬＵ０およびリファレンス読み出し線ＲＳＬＤ０をプリチャージ電圧線ＶＰＲに一時的に接続する（図８（ｄ））。これにより、リアル読み出し線ＲＳＬＵ０およびリファレンス読み出し線ＲＳＬＤ０は、一時的にプリチャージ電圧ＶＰＲに設定される。特に限定されないが、プリチャージ電圧線ＶＰＲは、電源電圧ＶＤＤと同じ１．２Ｖである。なお、他のリアル読み出し線ＲＳＬＵ１−ＲＳＬＵｍおよびリファレンス読み出し線ＲＳＬＤ１−ＲＳＬＤｍも一時的にプリチャージ電圧ＶＰＲに設定される。リアル読み出し線ＲＳＬＵ０−ＲＳＬＵｍおよびリファレンス読み出し線ＲＳＬＤ０−ＲＳＬＤｍは、プリチャージ電圧ＶＰＲに設定された後、フローティング状態に設定される。
次に、図２に示したワード線ドライバＷＬＤＲＶは、アドレス信号ＡＤに応じてリアルワード線ＷＬＵ０およびリファレンスワード線ＲＷＬＤ０−１を読み出し制御電圧ＶＣＮＴに活性化する（図８（ｅ、ｆ））。ワード線ドライバＷＬＤＲＶは、読み出し動作に関係しないリアルワード線ＷＬＵ１−ＷＬＵｎ、ＷＬＤ０−ＷＬＤｎおよびリファレンスワード線ＲＷＬＵ０−１をロウレベルＬに設定する（図８（ｇ、ｈ））。
リアルワード線ＷＬＵ０の活性化により、図７に示した選択トランジスタＳＴがオンし、接続ノードＣＮの電圧に応じてリアル増幅トランジスタＡＴに電流が流れる。同様に、リファレンスワード線ＲＷＬＤ０−１の活性化により、図７に示した選択トランジスタＲＳＴ１、ＲＳＴ２がオンし、接続ノードＣＮ１、ＣＮ２の電圧に応じてリファレンス増幅トランジスタＲＡＴ１、ＲＡＴ２にそれぞれ電流が流れる。これにより、リアル読み出し線ＲＳＬＵ０およびリファレンス読み出し線ＲＳＬＤ０の電圧は徐々に低下する（図８（ｉ））。他のリアル読み出し線ＲＳＬＵ１−ｍおよびリファレンス読み出し線ＲＳＬＤ１−ｍの電圧も低下する。この際、リファレンス読み出し線ＲＳＬＤ０の電圧は、図８に破線で示したように、論理０に対応するリアル読み出し線ＲＳＬＵ０の電圧と論理１に対応するリアル読み出し線ＲＳＬＵ０の電圧の間の値になる。
次に、読み出しイネーブル信号／ＲＥＮがロウレベルに活性化され、センスアンプＳＡが動作を開始する（図８（ｊ））。センスアンプＳＡは、リアル読み出し線ＲＳＬＵ０およびリファレンス読み出し線ＲＳＬＤ０の電圧差に基づいて、リアルメモリセルＭＣＵ００に保持されているデータの論理を判定し、データ信号Ｄ０として出力する（図８（ｋ））。増幅トランジスタＡＴ、ＲＡＴ１、ＲＡＴ２の増幅作用を利用することで、センスアンプＳＡの入力電圧であるリアル読み出し線ＲＳＬＵ０およびリファレンス読み出し線ＲＳＬＤ０の電圧差は迅速に開いていく。これにより、センスアンプＳＡの動作開始タイミングを従来に比べて早くでき、読み出しアクセス時間を短縮できる。さらに、リアル読み出し線ＲＳＬＵ０およびリファレンス読み出し線ＲＳＬＤ０の電圧差を従来に比べて大きくできるため、読み出しマージンを大きくできる。この結果、半導体メモリＭＥＭの歩留を向上できる。
リアルメモリセルＭＣＵ００のＭＴＪ素子が高抵抗状態のとき、論理１のデータ信号Ｄ０が出力される。リアルメモリセルＭＣＵ００のＭＴＪ素子が低抵抗状態のとき、論理０のデータ信号Ｄ０が出力される。この後、読み出しイネーブル信号／ＲＥＮがハイレベルに非活性化され図８（ｌ））、リアルワード線ＷＬＵ０、リファレンスワード線ＲＷＬＤ０−１およびソース線ＳＬ０−ｍがロウレベルに設定され、読み出し動作が完了する（図８（ｍ、ｎ、ｏ））。
図９は、図２に示した半導体メモリＭＥＭの特性の例を示している。図９において、丸印（実線）は、図２に示した半導体メモリＭＥＭの特性を示し、四角印（破線）は、リアル増幅トランジスタＡＴを持たないメモリセルを有する一般的なスピン注入型のＭＲＡＭの特性を示している。
図２に示した半導体メモリＭＥＭは、増幅トランジスタＡＴ、ＲＡＴ１、ＲＡＴ２の増幅作用を利用してデータを読み出すため、センスアンプＳＡの入力電圧であるリアル読み出し線ＲＳＬＵ０およびリファレンス読み出し線ＲＳＬＤ０の電圧差は迅速に開いていく。これにより、センスアンプＳＡの動作開始タイミングを従来に比べて早くでき、読み出しアクセス時間を大幅に短縮できる（図９（ａ））。
さらに、増幅トランジスタＡＴ、ＲＡＴ１、ＲＡＴ２により、リアル読み出し線ＲＳＬＵ０およびリファレンス読み出し線ＲＳＬＤ０の電圧差を大きくできるため、読み出しマージンを大きくできる。この結果、読み出しマージンの不足による不良率を削減でき、歩留を従来に比べて大幅に向上できる（図９（ｂ））。なお、図２に示した半導体メモリＭＥＭの歩留の最大値は９５％程度である。これは、製造工程での異物や回路パターンの形状の異常による不良率が５％程度あるためである。従来の一般的なスピン注入型のＭＲＡＭにおいても異物等の不良率が５％程度ある。このため、従来の読み出しマージンの不足による不良率は２５％程度ある。
なお、この実施形態は、抵抗変化素子としてＭＴＪ素子を有する半導体メモリＭＥＭに適用する例について述べた。しかし、この実施形態は、相変化メモリ（ＰＲＡＭ）に形成される抵抗変化素子を有する半導体メモリＭＥＭに適用されてもよい。あるいは、この実施形態は、抵抗変化メモリ（ＲｅＲＡＭ）に形成される抵抗変化素子を有する半導体メモリＭＥＭに適用されてもよい。
図１０は、相変化メモリに形成される抵抗変化素子を有する半導体メモリＭＥＭの書き込み動作の例を示している。読み出し動作は、図８と同じである。相変化メモリの抵抗変化素子は、非晶質化されているときに高抵抗状態（論理１）になり、結晶化されているときに低抵抗状態（論理０）になる。
論理０の書き込み動作では、幅の広いセットパルス（電圧ＶＳＥＴ）がソース線ＳＬ０に供給され、ビット線ＢＬ０はロウレベル（接地電圧ＶＳＳ）に設定される（図１０（ａ））。このとき、抵抗変化素子の両端にセット電圧ＶＳＥＴが印加される。セット電圧ＶＳＥＴは、抵抗変化素子が結晶化温度Ｔｃ以上、融点Ｔｍ以下になるように決められる。抵抗変化素子は、結晶化温度Ｔｃ以上で融点Ｔｍ以下の温度Ｔｅｍｐで結晶化時間Ｔｉｎ以上保持されると結晶化される（図１０（ｂ））。
論理１の書き込み動作では、幅の狭いリセットパルス（電圧ＶＲＳＴ）がソース線ＳＬ０に供給され、ビット線ＢＬ０はロウレベル（接地電圧ＶＳＳ）に設定される（図１０（ｃ））。このとき、抵抗変化素子の両端にリセット電圧ＶＲＳＴが印加される。リセット電圧ＶＲＳＴは、抵抗変化素子が融点Ｔｍ以上になるように決められる。抵抗変化素子は、幅の狭いリセットパルスにより融点Ｔｍ以上になった後、急に冷されることで非晶質（アモルファス）化される（図１０（ｄ））。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、リファレンスメモリセルＲＭＣを用いることで、リファレンス読み出し線ＲＳＬＤ０の電圧を、論理１に対応するリアル読み出し線ＲＳＬＵ０の電圧と、論理０に対応するリアル読み出し線ＲＳＬＵ０の電圧とのほぼ中央の値に設定できる。これにより、半導体メモリＭＥＭの読み出しアクセス時間を短縮でき、読み出しマージンを向上できる。
また、半導体メモリＭＥＭの製造条件の変動に伴いリアルメモリセルのＭＴＪ素子の抵抗値が期待値からずれるとき、リファレンスメモリセルのＭＴＪ素子の抵抗値も追従してずれる。このため、リアルメモリセルＭＣの接続ノードＣＮの電圧とリファレンスメモリセルＲＭＣの接続ノードＣＮ１、ＣＮ２の電圧とのばらつきを少なくでき、読み出しマージンをさらに向上できる。
さらに、リアル読み出し線ＲＳＬＵ０およびリファレンス読み出し線ＲＳＬＤ０にそれぞれ接続されるメモリセルＭＣ、ＲＭＣの数を同じにできるため、リアル読み出し線ＲＳＬＵ０およびリファレンス読み出し線ＲＳＬＤ０の負荷容量を同じにできる。この結果、リアル読み出し線ＲＳＬＵおよびリファレンス読み出し線ＲＳＬＤの負荷容量を等しくでき、センスアンプＳＡへの差動電圧の入力タイミングがずれることを防止できる。この結果、読み出しマージンをさらに向上できる。
図１１は、別の実施形態におけるセンスアンプＳＡ２０の例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。この実施形態の半導体メモリＭＥＭは、図２に示したセンスアンプＳＡ（ＳＡ０、ＳＡ１、...、ＳＡｍ）の代わりにセンスアンプＳＡ２０を有している。センスアンプＳＡ２０を除く構成は、図２と同じである。すなわち、半導体メモリＭＥＭは、ＭＴＪ素子を有するＭＲＡＭ、相変化メモリ（ＰＲＡＭ）または抵抗変化メモリ（ＲｅＲＡＭ）である。
センスアンプＳＡ２０は、図４に示したセンスアンプＳＡのｐＭＯＳトランジスタＰ１の代わりに、電流対を受けるカレントミラー回路ＣＭ１、ＣＭ２を有している。カレントミラー回路ＣＭ１は、差動入力対の一方である共通ゲートノードがリファレンス読み出し線ＲＳＬＤ０に接続され、電流出力ノードがＣＭＯＳインバータＩＶ１のｐＭＯＳトランジスタのソースに接続されている。カレントミラー回路ＣＭ２は、差動入力対の他方である共通ゲートノードがリアル読み出し線ＲＳＬＵ０に接続され、電流出力ノードがＣＭＯＳインバータＩＶ２のｐＭＯＳトランジスタのソースに接続されている。
また、ｎＭＯＳトランジスタＮ１、Ｎ２のゲートは、読み出しイネーブル信号ＲＥＮを受けている。読み出しイネーブル信号ＲＥＮは、読み出し動作において、センスアンプＳＡ２０を動作するときにハイレベルに活性化される。なお、他のリアル読み出し線ＲＳＬＵ１−ｍおよびリファレンス読み出し線ＲＳＬＤ１−ｍに接続されるセンスアンプも図１１と同様である。
この実施形態では、カレントミラー回路ＣＭ１は、リファレンス増幅トランジスタＲＡＴ１、ＲＡＴ２を介してリファレンス読み出し線ＲＳＬＤ０から接地線ＶＳＳに流れる電流と等しい電流をＣＭＯＳインバータＩＶ１に供給する。カレントミラー回路ＣＭ２は、リアル増幅トランジスタＡＴを介してリアル読み出し線ＲＳＬＵ０から接地線ＶＳＳに流れる電流と等しい電流をＣＭＯＳインバータＩＶ２に供給する。例えば、リアルメモリセルＭＣＵ００が論理１（高抵抗状態）を保持しており、リアル増幅トランジスタＡＴのソース・ドレイン間抵抗が低いとき、カレントミラー回路ＣＭ２の電流値は、カレントミラー回路ＣＭ１の電流値より大きくなる。このため、センスアンプＳＡ２０は、ハイレベルのデータ信号ＤＯ０を出力する。
一方、リアルメモリセルＭＣＵ００が論理０（低抵抗状態）を保持しており、リアル増幅トランジスタＡＴのオン抵抗が高いとき、カレントミラー回路ＣＭ２の電流値は、カレントミラー回路ＣＭ１の電流値より小さくなる。このため、センスアンプＳＡ２０は、ロウレベルのデータ信号ＤＯ０を出力する。以上、この実施形態では、電流入力型のセンスアンプＳＡ２０を有する半導体メモリＭＥＭにおいても、上述した実施形態と同様の効果を得ることができる。
図１２は、別の実施形態における半導体メモリの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。この実施形態の半導体メモリＭＥＭは、配線電流磁界型のＭＲＡＭである。このため、図２に示した半導体メモリＭＥＭにリアル書き込みワード線ＷＷＬ（ＷＷＬＵ０、...、ＷＷＬＵｎ、ＷＷＬＤ０、...、ＷＷＬＤｎ）およびリファレンス書き込みワード線ＲＷＷＬ（ＲＷＷＬＵ０、ＲＷＷＬＵ１、ＲＷＷＬＤ０、ＲＷＷＬＤ１）を追加している。
リアル書き込みワード線ＷＷＬおよびリファレンス書き込みワード線ＲＷＷＬは、ワード線ドライバＷＬＤＲＶにより駆動される。各リアル書き込みワード線ＷＷＬは、図１２の横方向に配列されるリアルメモリセルＭＣに接続されている。各ファレンス書き込みワード線ＲＷＷＬは、図１２の横方向に配列されるリファレンスメモリセルＲＭＣに接続されている。半導体メモリＭＥＭのその他の構成は、図２と同様である。
図１３は、図１２に示したリアルメモリセルＭＣおよびリファレンスメモリセルＲＭＣの例を示している。この例では、リアルワード線ＷＬＵ０に接続されるリアルメモリセルＭＣＵ００と、リファレンスワード線ＲＷＬＤ０−１に接続されるリファレンスメモリセルＲＭＣＤ０とを示している。他のリアルメモリセルＭＣおよびリファレンスメモリセルＲＭＣも図１３と同じ回路構成である。
リアル書き込みワード線ＷＷＬＵ０は、ビット線ＢＬ０の交差方向に配線され、リアルメモリセルＭＣＵ００のＭＴＪ素子の上または下を通る。リファレンス書き込みワード線ＲＷＷＬＤ０、ＲＷＷＬＤ１も、ビット線ＢＬ０の交差方向に配線され、リファレンスメモリセルＲＭＣＤ０のＭＴＪ素子の上または下をそれぞれ通る。実際の素子構造では、ＭＴＪ素子は、書き込みワード線ＷＷＬ（またはＲＷＷＬ）とビット線ＢＬ０との交差部分に、書き込みワード線ＷＷＬ（またはＲＷＷＬ）とビット線ＢＬ０とに挟まれて配置されている。
配線電流磁界型のＭＲＡＭの書き込み動作では、書き込みワード線ＷＷＬＵ０とビット線ＢＬ０とにそれぞれ書き込み電流を流すことで磁界を発生させ、メモリセルＭＣＵ００のＭＴＪ素子の抵抗値を変化させる。メモリセルＭＣＵ００の読み出し動作は、書き込みワード線ＷＷＬＵ０、ＲＷＷＬＤ０、ＲＷＷＬＤ１をロウレベルに設定することを除き、図７および図８と同様である。以上、この実施形態では、配線電流磁界型のＭＲＡＭにおいても、上述した実施形態と同様の効果を得ることができる。
図１４は、別の実施形態における半導体メモリの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。この実施形態の半導体メモリＭＥＭは、１つのメモリブロックＢＬＫ０を有しており、図２に示したメモリブロックＢＬＫ１は形成されていない。
メモリブロックＢＬＫ０は、図２に示したメモリブロックＢＬＫ０に、リファレンス読み出し線ＲＳＬＤ（ＲＳＬＤ０、ＲＳＬＤ１、...、ＲＳＬＤｍ）と、リファレンス読み出し線ＲＳＬＤ用のプリチャージ回路ＰＲＥを追加している。また、メモリブロックＢＬＫ０のリファレンスメモリセルＲＭＣは、リファレンスワード線ＲＷＬＵ０−ＲＷＬＵ１の代わりにリファレンスワード線ＲＷＬＤ０−ＲＷＬＤ１に接続されている。メモリブロックＢＬＫ０のその他の構成は、図２に示したメモリブロックＢＬＫ０と同様である。
アドレスデコーダＡＤＥＣは、ブロックＢＬＫ０にアクセスするためのアドレス信号ＡＤをデコードしてデコード信号を生成し、ワード線ドライバＷＬＤＲＶに出力する。ワード線ドライバＷＬＤＲＶは、書き込み動作時に、デコード信号に応じてリアルワード線ＷＬＵのいずれかをハイレベルに活性化する。ワード線ドライバＷＬＤＲＶは、読み出し動作時に、デコード信号に応じてリアルワード線ＷＬＵのいずれかと、リファレンスワード線対ＲＷＬＤ０−１とをハイレベルに活性化する。
電圧生成部ＶＧＥＮ、読み書き制御部ＲＷＣＮＴおよびデータレジスタＤＲＥＧは、図２に示した電圧生成部ＶＧＥＮ、読み書き制御部ＲＷＣＮＴおよびデータレジスタＤＲＥＧと同じである。この実施形態の半導体メモリＭＥＭの書き込み動作および読み出し動作は、リアルワード線ＷＬＤ０−ＷＬＤｎ、リファレンスワード線ＲＷＬＵ０−ＲＷＬＵ１がないことを除き、図５から図８に示した動作と同じである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
図１５は、上述した半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を含んでいる。システムＳＹＳの形態は、シリコン基板上に複数のマクロが集積されたシステムオンチップＳｏＣ、あるいはパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰのいずれでもよい。
例えば、システムＳＹＳは、ＣＰＵ、ＲＯＭおよび周辺回路ＰＥＲＩと、上述した半導体メモリＭＥＭのいずれかとを有している。ＣＰＵ、ＲＯＭ、周辺回路ＰＥＲＩおよび半導体メモリＭＥＭは、システムバスＳＢＵＳにより互いに接続されている。ＲＯＭは、ＣＰＵにより実行されるプログラムを格納している。ＣＰＵは、ＲＯＭにアクセスするとともに、半導体メモリＭＥＭにアクセスし、システム全体の動作を制御する。なお、ＣＰＰＵにより実行されるプログラムが半導体メモリＭＥＭに格納されるとき、ＲＯＭは不要である。周辺回路ＰＥＲＩは、システムＳＹＳに接続される入力装置および出力装置の少なくともいずれかを制御する。半導体メモリＭＥＭは、ＣＰＵからのアクセス要求に応じて、書き込み動作および読み出し動作を実行する。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
第１電圧線と第２電圧線との間に接続ノードを介して直列に接続される選択トランジスタおよび抵抗変化素子と、ゲートが前記接続ノードに接続され、ソースが基準電圧線に接続され、ドレインがリアル読み出し線に接続されるリアル増幅トランジスタとを含むリアルメモリセルと、
読み出し動作時に、ゲートで読み出し制御電圧を受ける前記選択トランジスタのソース・ドレイン間抵抗と前記抵抗変化素子との抵抗分割によって前記接続ノードに生成される電圧に応じて変化する前記リアル読み出し線の電圧を受け、前記リアルメモリセルに保持されている論理を判定するセンスアンプと
を備えていることを特徴とする半導体メモリ。
（付記２）
読み出し動作時に、前記選択トランジスタのゲートに接続されるリアルワード線を前記読み出し制御電圧に設定し、前記第１電圧線をハイレベル電圧に設定し、前記第２電圧線をロウレベル電圧に設定する制御回路と、
前記読み出し動作において、前記リアルワード線が前記読み出し制御電圧に設定される前に、前記リアル読み出し線に一時的にプリチャージ電圧を供給するプリチャージ回路と
を備えていることを特徴とする付記１記載の半導体メモリ。
（付記３）
前記制御回路は、読み出し動作時の前記リアルワード線の電圧を、書き込み動作時の前記リアルワード線の電圧より低く設定すること
を特徴とする付記２記載の半導体メモリ。
（付記４）
前記プリチャージ回路は、書き込み動作時に、前記リアル読み出し線を前記基準電圧線と同じ電圧に設定すること
を特徴とする付記２記載の半導体メモリ。
（付記５）
前記第１電圧線および前記第２電圧線に接続されたリファレンスメモリセルを備え、
前記リファレンスメモリセルは、
前記第１電圧線と前記第２電圧線との間に第１接続ノードを介して直列に接続される第１選択トランジスタおよび抵抗値が低抵抗状態に設定されている第１抵抗変化素子と、
ゲートが前記第１接続ノードに接続され、ソースが前記基準電圧線に接続され、ドレインがリファレンス読み出し線に接続され、ゲート幅が前記リアル増幅トランジスタのゲート幅の半分に形成される第１増幅トランジスタと、
前記第１電圧線と前記第２電圧線との間に第２接続ノードを介して直列に接続される第２選択トランジスタおよび抵抗値が高抵抗状態に設定されている第２抵抗変化素子と、
ゲートが前記第２接続ノードに接続され、ソースが前記基準電圧線に接続され、ドレインが前記リファレンス読み出し線に接続され、ゲート幅が前記リアル増幅トランジスタのゲート幅の半分に形成される第２増幅トランジスタと
を含み、
前記センスアンプは、前記リアル読み出し線および前記リファレンス読み出し線に接続される差動入力対を含み、読み出し動作時に変化する前記リアル読み出し線および前記リファレンス読み出し線の電圧に応じて前記リアルメモリセルに保持されている論理を判定すること
を特徴とする付記１記載の半導体メモリ。
（付記６）
読み出し動作時に、前記選択トランジスタのゲートに接続されるリアルワード線、前記第１選択トランジスタのゲートに接続される第１リファレンスワード線および前記第２選択トランジスタのゲートに接続される第２リファレンスワード線を前記読み出し制御電圧に設定し、前記第１電圧線をハイレベル電圧に設定し、前記第２電圧線をロウレベル電圧に設定する制御回路と、
前記読み出し動作において、前記リアルワード線および前記第１および第２リファレンスワード線が前記読み出し制御電圧に設定される前に、前記リアル読み出し線および前記リファレンス読み出し線に一時的にプリチャージ電圧を供給するプリチャージ回路と
を備えていることを特徴とする付記５記載の半導体メモリ。
（付記７）
前記センスアンプは、
前記リアル読み出し線に接続される第１カレントミラー回路と、前記リファレンス読み出し線に接続される第２カレントミラー回路とを含み、
前記第１カレントミラー回路および前記第２カレントミラー回路から出力される電流対を前記差動入力対で受けること
を特徴とする付記５または付記６記載の半導体メモリ。
（付記８）
前記リアルメモリセルおよび前記リファレンスメモリセルを各々含む第１メモリブロックおよび第２メモリブロックを備え、
前記第１メモリブロックにおいて、前記リアルメモリセルに接続される前記リアル読み出し線と前記リファレンスメモリセルに接続される前記リファレンス読み出し線とは、第１読み出し線に接続され、
前記第２メモリブロックにおいて、前記リアルメモリセルに接続される前記リアル読み出し線と前記リファレンスメモリセルに接続される前記リファレンス読み出し線とは、第２読み出し線に接続され、
前記センスアンプの前記差動入力対は、前記第１読み出し線および前記第２読み出し線に接続されること
を特徴とする付記５または付記６記載の半導体メモリ。
（付記９）
前記リアルメモリセル、前記センスアンプ、前記制御回路および前記プリチャージ回路を各々含む複数のメモリブロックと、
前記各メモリブロックに対応して設けられ、前記読み出し制御電圧を生成する電圧生成部と
を備えていることを特徴とする付記２ないし付記８のいずれか１項記載の半導体メモリ。
（付記１０）
前記リアルメモリセルの前記抵抗変化素子は、磁気ランダムアクセスメモリ（ＭＲＡＭ）に形成される磁気トンネル接合素子であること
を特徴とする付記２ないし付記９のいずれか１項記載の半導体メモリ。
（付記１１）
前記磁気トンネル接合素子に隣接して配線され、前記第２電圧線と交差する書き込みワード線を備えていること
を特徴とする付記１０記載の半導体メモリ。
（付記１２）
前記リアルメモリセルの前記抵抗変化素子は、相変化メモリ（ＰＲＡＭ）に形成される抵抗変化素子であること
を特徴とする付記２ないし付記９のいずれか１項記載の半導体メモリ。
（付記１３）
前記リアルメモリセルの前記抵抗変化素子は、抵抗変化メモリ（ＲｅＲＡＭ）に形成される抵抗変化素子であること
を特徴とする付記２ないし付記９のいずれか１項記載の半導体メモリ。
（付記１４）
付記１ないし付記１３のいずれか１項記載の半導体メモリと、
前記半導体メモリのアクセスを制御するコントローラと
を備えていることを特徴とするシステム。
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
ＡＤ‥アドレス信号；ＡＤＥＣ‥アドレスデコーダ；ＡＴ‥リアル増幅トランジスタ；ＢＬ‥ビット線；ＢＬＫ０、ＢＬＫ１‥メモリブロック；ＣＮ、ＣＮ０、ＣＮ１‥接続ノード；ＤＯ‥データ信号；ＤＲＥＧ‥データレジスタ；ＦＬ‥自由層；ＭＣ‥リアルメモリセル；ＭＥＭ‥半導体メモリ；ＰＥＲＩ‥周辺回路；ＰＬ‥固定層；ＰＲＥ‥プリチャージ回路；ＲＡＴ１、ＲＡＴ２‥増幅トランジスタ；／ＲＥＮ、ＲＥＮ‥読み出しイネーブル信号；ＲＭＣ‥リファレンスメモリセル；ＲＳＬ、ＲＳＬＤ、ＲＳＬＵ‥リアル読み出し線；ＲＳＴ１、ＲＳＴ２‥選択トランジスタ；ＲＶＥ‥抵抗変化素子；ＲＷＣＮＴ‥読み書き制御部；ＲＷＬＤ、ＲＷＬＵ‥リファレンスワード線；ＲＷＷＬ‥リファレンス書き込みワード線；ＳＡ‥センスアンプ；ＳＡＲ‥センスアンプ列；ＳＬ‥ソース線；ＳＴ‥選択トランジスタ；ＴＬ‥トンネル絶縁膜；ＶＣＮＴ‥読み出し制御電圧；ＶＧＥＮ‥電圧生成部；ＶＰＲ‥プリチャージ電圧；ＶＲＤ‥読み出し電圧；ＷＤ‥書き込みデータ；ＷＬＤＲＶ‥ワード線ドライバ；ＷＬ、ＷＬＤ、ＷＬＵ‥リアルワード線；ＷＷＬ‥リアル書き込みワード線

Claims (9)

  1. 第１電圧線と第２電圧線との間に接続ノードを介して直列に接続される選択トランジスタおよび抵抗変化素子と、ゲートが前記接続ノードに接続され、ソースが基準電圧線に接続され、ドレインがリアル読み出し線に接続されるリアル増幅トランジスタとを含むリアルメモリセルと、
    読み出し動作時に、ゲートで読み出し制御電圧を受ける前記選択トランジスタのソース・ドレイン間抵抗と前記抵抗変化素子との抵抗分割によって前記接続ノードに生成される電圧に応じて変化する前記リアル読み出し線の電圧を受け、前記リアルメモリセルに保持されている論理を判定するセンスアンプと
    を備えていることを特徴とする半導体メモリ。
  2. 読み出し動作時に、前記選択トランジスタのゲートに接続されるリアルワード線を前記読み出し制御電圧に設定し、前記第１電圧線をハイレベル電圧に設定し、前記第２電圧線をロウレベル電圧に設定する制御回路と、
    前記読み出し動作において、前記リアルワード線が前記読み出し制御電圧に設定される前に、前記リアル読み出し線に一時的にプリチャージ電圧を供給するプリチャージ回路と
    を備えていることを特徴とする請求項１記載の半導体メモリ。
  3. 前記制御回路は、読み出し動作時の前記リアルワード線の電圧を、書き込み動作時の前記リアルワード線の電圧より低く設定すること
    を特徴とする請求項２記載の半導体メモリ。
  4. 前記プリチャージ回路は、書き込み動作時に、前記リアル読み出し線を前記基準電圧線と同じ電圧に設定すること
    を特徴とする請求項２または請求項３記載の半導体メモリ。
  5. 前記第１電圧線および前記第２電圧線に接続されたリファレンスメモリセルを備え、
    前記リファレンスメモリセルは、
    前記第１電圧線と前記第２電圧線との間に第１接続ノードを介して直列に接続される第１選択トランジスタおよび抵抗値が低抵抗状態に設定されている第１抵抗変化素子と、
    ゲートが前記第１接続ノードに接続され、ソースが前記基準電圧線に接続され、ドレインがリファレンス読み出し線に接続され、ゲート幅が前記リアル増幅トランジスタのゲート幅の半分に形成される第１増幅トランジスタと、
    前記第１電圧線と前記第２電圧線との間に第２接続ノードを介して直列に接続される第２選択トランジスタおよび抵抗値が高抵抗状態に設定されている第２抵抗変化素子と、
    ゲートが前記第２接続ノードに接続され、ソースが前記基準電圧線に接続され、ドレインが前記リファレンス読み出し線に接続され、ゲート幅が前記リアル増幅トランジスタのゲート幅の半分に形成される第２増幅トランジスタと
    を含み、
    前記センスアンプは、前記リアル読み出し線および前記リファレンス読み出し線に接続される差動入力対を含み、読み出し動作時に変化する前記リアル読み出し線および前記リファレンス読み出し線の電圧に応じて前記リアルメモリセルに保持されている論理を判定すること
    を特徴とする請求項１記載の半導体メモリ。
  6. 読み出し動作時に、前記選択トランジスタのゲートに接続されるリアルワード線、前記第１選択トランジスタのゲートに接続される第１リファレンスワード線および前記第２選択トランジスタのゲートに接続される第２リファレンスワード線を前記読み出し制御電圧に設定し、前記第１電圧線をハイレベル電圧に設定し、前記第２電圧線をロウレベル電圧に設定する制御回路と、
    前記読み出し動作において、前記リアルワード線および前記第１および第２リファレンスワード線が前記読み出し制御電圧に設定される前に、前記リアル読み出し線および前記リファレンス読み出し線に一時的にプリチャージ電圧を供給するプリチャージ回路と
    を備えていることを特徴とする請求項５記載の半導体メモリ。
  7. 前記リアルメモリセルおよび前記リファレンスメモリセルを各々含む第１メモリブロックおよび第２メモリブロックを備え、
    前記第１メモリブロックにおいて、前記リアルメモリセルに接続される前記リアル読み出し線と前記リファレンスメモリセルに接続される前記リファレンス読み出し線とは、第１読み出し線に接続され、
    前記第２メモリブロックにおいて、前記リアルメモリセルに接続される前記リアル読み出し線と前記リファレンスメモリセルに接続される前記リファレンス読み出し線とは、第２読み出し線に接続され、
    前記センスアンプの前記差動入力対は、前記第１読み出し線および前記第２読み出し線に接続されること
    を特徴とする請求項５または請求項６記載の半導体メモリ。
  8. 前記リアルメモリセル、前記センスアンプ、前記制御回路および前記プリチャージ回路を各々含む複数のメモリブロックと、
    前記各メモリブロックに対応して設けられ、前記読み出し制御電圧を生成する電圧生成部と
    を備えていることを特徴とする請求項２ないし請求項７のいずれか１項記載の半導体メモリ。
  9. 請求項１ないし請求項８のいずれか１項記載の半導体メモリと、
    前記半導体メモリのアクセスを制御するコントローラと
    を備えていることを特徴とするシステム。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015141033A1 (ja) * 2014-03-20 2015-09-24 株式会社 東芝 抵抗変化メモリ
TWI694446B (zh) * 2019-07-26 2020-05-21 卡比科技有限公司 非揮發式記憶體及非揮發式記憶體裝置

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9601692B1 (en) 2010-07-13 2017-03-21 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US8946046B1 (en) 2012-05-02 2015-02-03 Crossbar, Inc. Guided path for forming a conductive filament in RRAM
US9570678B1 (en) 2010-06-08 2017-02-14 Crossbar, Inc. Resistive RAM with preferental filament formation region and methods
US8569172B1 (en) 2012-08-14 2013-10-29 Crossbar, Inc. Noble metal/non-noble metal electrode for RRAM applications
US8884261B2 (en) 2010-08-23 2014-11-11 Crossbar, Inc. Device switching using layered device structure
USRE46335E1 (en) 2010-11-04 2017-03-07 Crossbar, Inc. Switching device having a non-linear element
US9620206B2 (en) 2011-05-31 2017-04-11 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8619459B1 (en) * 2011-06-23 2013-12-31 Crossbar, Inc. High operating speed resistive random access memory
US9564587B1 (en) 2011-06-30 2017-02-07 Crossbar, Inc. Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects
US9166163B2 (en) 2011-06-30 2015-10-20 Crossbar, Inc. Sub-oxide interface layer for two-terminal memory
US8946669B1 (en) 2012-04-05 2015-02-03 Crossbar, Inc. Resistive memory device and fabrication methods
US9627443B2 (en) 2011-06-30 2017-04-18 Crossbar, Inc. Three-dimensional oblique two-terminal memory with enhanced electric field
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US8658476B1 (en) 2012-04-20 2014-02-25 Crossbar, Inc. Low temperature P+ polycrystalline silicon material for non-volatile memory device
US9741765B1 (en) 2012-08-14 2017-08-22 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
US9583701B1 (en) 2012-08-14 2017-02-28 Crossbar, Inc. Methods for fabricating resistive memory device switching material using ion implantation
US9576616B2 (en) 2012-10-10 2017-02-21 Crossbar, Inc. Non-volatile memory with overwrite capability and low write amplification
US9236102B2 (en) 2012-10-12 2016-01-12 Micron Technology, Inc. Apparatuses, circuits, and methods for biasing signal lines
US9042190B2 (en) 2013-02-25 2015-05-26 Micron Technology, Inc. Apparatuses, sense circuits, and methods for compensating for a wordline voltage increase
KR102131812B1 (ko) * 2013-03-13 2020-08-05 삼성전자주식회사 소스라인 플로팅 회로, 이를 포함하는 메모리 장치 및 메모리 장치의 독출 방법
US9230641B2 (en) * 2013-03-15 2016-01-05 Rambus Inc. Fast read speed memory device
US11984163B2 (en) 2013-03-15 2024-05-14 Hefei Reliance Memory Limited Processing unit with fast read speed memory device
US9269422B2 (en) 2013-09-30 2016-02-23 Simon Peter Tsaoussis Two transistor ternary random access memory
US9672875B2 (en) 2014-01-27 2017-06-06 Micron Technology, Inc. Methods and apparatuses for providing a program voltage responsive to a voltage determination
US10290801B2 (en) 2014-02-07 2019-05-14 Crossbar, Inc. Scalable silicon based resistive memory device
KR20160107564A (ko) 2015-03-04 2016-09-19 에스케이하이닉스 주식회사 트리밍 회로 및 이를 포함하는 반도체 시스템
WO2018063308A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Two transistor, one resistor non-volatile gain cell memory and storage element
KR20180112458A (ko) * 2017-04-04 2018-10-12 에스케이하이닉스 주식회사 두 개의 트랜지스터들 및 하나의 가변 저항 소자를 가진 시냅스 및 상기 시냅스를 포함하는 시냅스 어레이
JP2020149746A (ja) * 2019-03-14 2020-09-17 キオクシア株式会社 半導体記憶装置
US11183236B2 (en) * 2019-07-31 2021-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell with built-in amplifying function, memory device and method using the same
EP4044186A4 (en) * 2019-11-01 2022-11-16 Huawei Technologies Co., Ltd. STORAGE AND CALCULATION UNIT AND CHIP
CN110956993A (zh) * 2019-12-12 2020-04-03 中国科学院微电子研究所 基于电阻分压读取的阻变型存储单元
CN111462798B (zh) * 2020-03-31 2022-06-14 复旦大学 一种用于存储器或存内计算的阵列单元结构及其工作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006302495A (ja) * 2005-04-22 2006-11-02 Taiwan Semiconductor Manufacturing Co Ltd Ｍｒａｍメモリセルおよびｍｒａｍメモリデバイス
WO2010059177A1 (en) * 2008-11-20 2010-05-27 Magic Technologies, Inc. Boosted gate voltage programming for spin-torque mram array

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6829160B1 (en) * 2001-04-06 2004-12-07 Western Digital (Fremont), Inc. Magnetic ram cell with amplification circuitry and MRAM memory array formed using the MRAM cells
DE10320701A1 (de) 2003-05-08 2004-12-23 Siemens Ag Bauelement mit einer in ihrer Funktionalität konfigurierbaren Schaltungsanordnung, insbesondere Logikschaltungsanordnung
US6954373B2 (en) 2003-06-27 2005-10-11 Hewlett-Packard Development Company, L.P. Apparatus and method for determining the logic state of a magnetic tunnel junction memory device
JP4783002B2 (ja) * 2004-11-10 2011-09-28 株式会社東芝 半導体メモリ素子
US7286393B2 (en) * 2005-03-31 2007-10-23 Honeywell International Inc. System and method for hardening MRAM bits
TWI267850B (en) * 2005-12-30 2006-12-01 Ind Tech Res Inst Bit cell of organic memory
US7848131B2 (en) 2008-10-19 2010-12-07 Juhan Kim High speed ferroelectric random access memory
EP2270812B1 (en) * 2009-07-02 2017-01-18 CROCUS Technology Ultimate magnetic random access memory-based ternay CAM
JP5032611B2 (ja) * 2010-02-19 2012-09-26 株式会社東芝 半導体集積回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006302495A (ja) * 2005-04-22 2006-11-02 Taiwan Semiconductor Manufacturing Co Ltd Ｍｒａｍメモリセルおよびｍｒａｍメモリデバイス
WO2010059177A1 (en) * 2008-11-20 2010-05-27 Magic Technologies, Inc. Boosted gate voltage programming for spin-torque mram array

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015141033A1 (ja) * 2014-03-20 2015-09-24 株式会社 東芝 抵抗変化メモリ
US9754664B2 (en) 2014-03-20 2017-09-05 Kabushiki Kaisha Toshiba Semiconductor memory
TWI694446B (zh) * 2019-07-26 2020-05-21 卡比科技有限公司 非揮發式記憶體及非揮發式記憶體裝置

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