JP2010262727A - 半導体メモリ装置 - Google Patents

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Abstract

【課題】基準電流を生成するための基準メモリセルに備えられる磁気メモリ素子の総数を減らすことができる半導体メモリ装置を提供すること。
【解決手段】本発明は、複数のワードラインにそれぞれ対応し、データが格納される複数のメモリセルと、前記複数のメモリセルの各々に対応する基準電流を生成するために、下部電極を互いに共有する第１磁気メモリ素子及び第２磁気メモリ素子を備える複数の基準メモリセルと、前記複数のワードラインのうち、活性化されたワードラインに接続されたメモリセルに対応するデータ電流と、前記基準電流とを感知して増幅する感知増幅手段と、を備える半導体メモリ装置を提供する。
【選択図】図４

Description

本発明は、半導体設計技術に関し、特に、磁気トンネル接合素子（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ ｄｅｖｉｃｅ、ＭＴＪ）を用いた半導体メモリ装置において基準電流を生成する基準メモリセルに関するものである。
一般的に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置及びＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置は、揮発性メモリ装置であって、電源が印加されない場合、メモリセルに格納されたデータを失うという欠点がある。したがって、最近では、不揮発性メモリ装置に関する研究が盛んに行われており、なかには、磁気メモリ装置の一種であるＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置がある。特に、ＭＲＡＭ装置は、不揮発性の特性のみならず、高集積化が可能で、かつ、高速動作及び低電力消費特性を有するため、次世代半導体メモリ装置として注目されている。
ＭＲＡＭ装置のメモリセルは、外部から印加されるアドレスに対応してスイッチング動作を行う１つのトランジスタと、情報を格納する磁気トンネル接合素子（ＭＴＪ）とから構成される。磁気メモリ素子の一種である磁気トンネル接合素子（ＭＴＪ）は、２つの強磁性体（電極）の磁化方向によって磁気抵抗比（Ｍａｇｎｅｔ−ｔｏ−Ｒｅｓｉｓｔａｎｃｅ、ＭＲ）が異なるが、ＭＲＡＭ装置の内部では、この磁気抵抗比の変化に応じた電流を感知し、磁気トンネル接合素子に格納されたデータが「１」なのか「０」なのかを判断する。
図１は、従来の半導体メモリ装置のメモリセル構造を説明するための図である。
図１に示すように、メモリセルは、１つのＮＭＯＳトランジスタ１１０と、１つの磁気トンネル接合素子（ＭＴＪ）１３０とから構成される。
ＮＭＯＳトランジスタ１１０は、ソースラインＳＬと磁気トンネル接合素子１３０との間にソース・ドレイン経路が形成され、ワードラインＷＬにゲートが接続され、ワードラインＷＬの活性化の有無によってターンオン／ターンオフされる。このとき、ワードラインＷＬは、ローアドレスによって選択される。
磁気トンネル接合素子１３０は、フリー層（ｆｒｅｅ ｌａｙｅｒ）１３２と、トンネル絶縁層１３４と、ピンド層（ｐｉｎｎｅｄ ｌａｙｅｒ）１３６とから構成される。ここで、フリー層１３２は、強磁性体からなり、外部刺激（例えば、磁気トンネル接合素子１３０に透過する電流）によって磁化方向が変化し、ピンド層１３６は、外部磁極が与えられても磁化方向は変化しない。参考として、ピンド層１３６は、反強磁性体からなるピンニング層（図示せず）によって磁化方向が固定され、トンネル絶縁層１３４は、例えば、酸化マグネシウム膜（ＭｇＯ）で形成され得る。
このような磁気トンネル接合素子１３０は、両端にかかる電圧に応じて透過電流が流れるが、この電流の方向によってフリー層１３２の磁化方向が決定される。仮に、フリー層１３２の磁化方向がピンド層１３６の磁化方向と一致する場合、磁気トンネル接合素子１３０の抵抗値は小さくなり、フリー層１３２の磁化方向がピンド層１３６の磁化方向と一致しない場合、磁気トンネル接合素子１３０の抵抗値は大きくなる。一般的に、フリー層１３２とピンド層１３６の磁化方向が一致する状態は「０」データに相当し、その逆の場合は「１」データに相当する。
つまり、フリー層１３２に一定の大きさ以上の正の電圧を印加して臨界電流以上の正の電流が流れる場合、フリー層１３２とピンド層１３６の磁化方向は一致する。すなわち、「０」データの書込み動作が行われ、磁気トンネル接合素子１３０の抵抗値は小さくなる。これとは逆に、フリー層１３２に一定の大きさ以上の負の電圧を印加して臨界電流以上の負の電流が流れる場合、フリー層１３２とピンド層１３６の磁化方向は互いに逆になる。すなわち、「１」データの書込み動作が行われ、磁気トンネル接合素子１３０の抵抗値は大きくなる。
図２は、図１の磁気トンネル接合素子１３０の温度及び電圧に応じた特性を示す図である。
図２から分かるように、磁気トンネル接合素子１３０は、ヒステリシス（ｈｙｓｔｅｒｅｓｉｓ）を有し、臨界電圧以上の正／負の電流により、２つの安定した状態、すなわち、抵抗値が小さい状態と、抵抗値が大きい状態とを有する。この安定した状態は、電源が印加されなくても維持される。
図３は、従来の半導体メモリ装置の構成を説明するための回路図である。
図３に示すように、半導体メモリ装置は、複数のメモリセル３１０と、複数の基準メモリセル３２０と、データ電流生成部３３０と、基準電流生成部３４０と、感知増幅部３５０と、ソースライン駆動部３６０と、ビットライン駆動部３７０と、第１ライン駆動部３８０及び第２ライン駆動部３９０とを備える。
複数のメモリセル３１０は、データを格納するためのものであり、図１で説明したように、アドレスに対応してスイッチング動作を行うＮＭＯＳトランジスタＮＭと、データを格納する磁気トンネル接合素子ＭＴＪとをそれぞれ備える。複数のメモリセル３１０の各々は、複数のワードラインＷＬ０、ＷＬ１、…ＷＬｎに対応し、ソースラインＳＬとビットラインＢＬとの間に接続される。複数のメモリセル３１０に関するデータの書込み動作は後述する。
複数の基準メモリセル３２０は、基準電流Ｉ＿ＲＥＦを生成するためのものであり、複数のメモリセル３１０と類似の構成を有し、１つのワードラインに対応して、２つの基準メモリセルがグループ化して配置される。説明の便宜上、１つのワードラインに対応する２つの基準メモリセルを「基準メモリセルグループ」と称する。一般的に、半導体メモリ装置を製品化する前に、すべての基準メモリセルグループに備えられる２つの基準メモリセルには「１」データと「０」データが格納されていなければならない。すなわち、１つの基準メモリセルは、大きい抵抗値を有する磁気トンネル接合素子ＲＨになるべきであり、もう１つの基準メモリセルは、小さい抵抗値を有する磁気トンネル接合素子ＲＬになるべきである。すべての基準メモリセルグループに互いに異なる極性の「０」と「１」データを格納しなければならない理由は、磁気トンネル接合素子が図２のような特性を有するからであり、複数の基準メモリセル３２０は、選択されたメモリセルの状態により、これに対応する基準電流Ｉ＿ＲＥＦを生成するための動作を行う。複数の基準メモリセル３２０に関するデータの書込み動作は後述する。
データ電流生成部３３０は、複数のメモリセル３１０のうち、複数のワードラインＷＬ０、ＷＬ１、…ＷＬｎによって選択されたメモリセルに対応するデータ電流Ｉ＿ＤＡＴを生成するためのものであり、カレントミラー（ｃｕｒｒｅｎｔ ｍｉｒｒｏｒ）で構成される。読出し動作時、ビットラインＢＬには、選択されたメモリセルに格納されたデータに対応する電流が流れるようになるが、このとき、データ電流Ｉ＿ＤＡＴの量は、ビットラインＢＬに流れる電流の量と等しくなる。
基準電流生成部３４０は、複数のワードラインＷＬ０、ＷＬ１、…ＷＬｎによって選択された基準メモリセルグループに対応する基準電流Ｉ＿ＲＥＦを生成する。ここで、基準電流Ｉ＿ＲＥＦの量は、選択された基準メモリセルグループに流れる電流量の半分を有する。すなわち、基準電流Ｉ＿ＲＥＦは、大きい抵抗値を有する磁気トンネル接合素子ＲＨに流れる電流量と、小さい抵抗値を有する磁気トンネル接合素子ＲＬに流れる電流量とを合わせた量の半分を有する。
感知増幅部（センス増幅部）３５０は、データ電流Ｉ＿ＤＡＴと基準電流Ｉ＿ＲＥＦとを感知して増幅する。すなわち、感知増幅部３５０は、選択されたワードラインに対応する基準メモリセルグループの固定された基準電流Ｉ＿ＲＥＦと、選択されたワードラインに対応するメモリセルのデータに応じて可変するデータ電流Ｉ＿ＤＡＴとを受信し、これを比較して出力する。これにより、外部からは、メモリセルに格納されたデータを判断することができる。
ソースライン駆動部３６０及びビットライン駆動部３７０は、該当するメモリセルに所望のデータを格納するためのものであり、データに応じてソースラインＳＬ及びビットラインＢＬを駆動する。ここで、ソースライン駆動部３６０は、データに応じてコア電圧ＶＣＯＲＥまたは接地電圧ＶＳＳでソースラインＳＬを駆動し、ビットライン駆動部３７０は、データに応じてコア電圧ＶＣＯＲＥまたは接地電圧ＶＳＳでビットラインＢＬを駆動する。
以下、メモリセルに関するデータの書込み動作を簡単に説明する。
説明の便宜上、複数のワードラインＷＬ０、ＷＬ１、…ＷＬｎのうち、書込み動作が行われるメモリセルに対応するいずれか１つのワードラインが活性化されたと仮定する。書込み動作時にビットライン選択信号ＢＳは活性化され、ビットラインＢＬは、ビットライン駆動部３７０によって駆動され得る。
まず、「１」データの書込み動作時、ソースライン駆動部３６０は、ソースラインＳＬをコア電圧ＶＣＯＲＥで駆動し、ビットライン駆動部３７０は、ビットラインＢＬを接地電圧ＶＳＳで駆動する。したがって、電流は、ソースラインＳＬから磁気トンネル接合素子ＭＴＪを経てビットラインＢＬに流れるようになり、図１で説明したように、メモリセルには「１」データが格納される。
次に、「０」データの書込み動作時、ソースライン駆動部３６０は、ソースラインＳＬを接地電圧ＶＳＳで駆動し、ビットライン駆動部３７０は、ビットラインＢＬをコア電圧ＶＣＯＲＥで駆動する。したがって、電流は、ビットラインＢＬから磁気トンネル接合素子ＭＴＪを経てソースラインＳＬに流れるようになり、メモリセルには「０」データが格納される。
一方、第１ライン駆動部３８０及び第２ライン駆動部３９０は、複数の基準メモリセル３２０に該当データを格納するためのものであり、第１ライン駆動部３８０は、格納されるデータに応じてコア電圧ＶＣＯＲＥまたは接地電圧ＶＳＳで基準ソースラインＲＥＦ＿ＳＬを駆動し、第２ライン駆動部３９０も、格納されるデータに応じてコア電圧ＶＣＯＲＥまたは接地電圧ＶＳＳで第１基準ビットラインＲＥＦ＿ＢＬ１及び第２基準ビットラインＲＥＦ＿ＢＬ２を駆動する。
以下、基準メモリセルに関するデータの書込み動作を簡単に説明する。説明の便宜上、複数のワードラインＷＬ０、ＷＬ１、…ＷＬｎのいずれか１つが活性化されたと仮定する。
まず、「１」データの書込み動作時、第１駆動制御信号ＲＥＦ＿Ｈが論理ハイになり、第１ＮＭＯＳトランジスタＮＭ１がターンオンされる。一方、第１ライン駆動部３８０は、基準ソースラインＲＥＦ＿ＳＬをコア電圧ＶＣＯＲＥで駆動し、第２ライン駆動部３９０は、第１基準ビットラインＲＥＦ＿ＢＬ１を接地電圧ＶＳＳで駆動する。したがって、電流は、基準ソースラインＲＥＦ＿ＳＬから磁気トンネル接合素子ＲＨを経て第１基準ビットラインＲＥＦ＿ＢＬ１に流れるようになり、磁気トンネル接合素子ＲＨには「１」データが格納される。すなわち、磁気トンネル接合素子ＲＨは、大きい抵抗値を有する。
次に、「０」データの書込み動作時、第２駆動制御信号ＲＥＦ＿Ｌが論理ハイになり、第２ＮＭＯＳトランジスタＮＭ２がターンオンされる。一方、第１ライン駆動部３８０は、基準ソースラインＲＥＦ＿ＳＬを接地電圧ＶＳＳで駆動し、第２ライン駆動部３９０は、第２基準ビットラインＲＥＦ＿ＢＬ２をコア電圧ＶＣＯＲＥで駆動する。したがって、電流は、第２基準ビットラインＲＥＦ＿ＢＬ２から磁気トンネル接合素子ＲＬを経て基準ソースラインＲＥＦ＿ＳＬに流れるようになり、磁気トンネル接合素子ＲＬには「０」データが格納される。すなわち、磁気トンネル接合素子ＲＬは、小さい抵抗値を有する。
複数の基準メモリセル３２０は、この動作により、大きい抵抗値を有する磁気トンネル接合素子ＲＨと、小さい抵抗値を有する磁気トンネル接合素子ＲＬとを有する。つまり、１つのワードラインに対応する基準メモリセルグループに「１」データと「０」データが格納されるためには、１つのワードラインが活性化され、第１駆動制御信号ＲＥＦ＿Ｈ及び第２駆動制御信号ＲＥＦ＿Ｌによって該当する基準メモリセルが選択された後、第１ライン駆動部３８０及び第２ライン駆動部３９０が動作を行わなければならない。この後、他の基準メモリセルグループに「１」データと「０」データを格納するためには、該当ワードラインに対応して上記の動作を繰り返さなければならない。
一方、上述したように、半導体メモリ装置を製品化する前に、複数の基準メモリセル３２０には、「１」データと「０」データが書込まれていなければならない。このような基準メモリセル３２０の書込み動作は、時間及び電力の消費が必至となる。仮に、基準メモリセル３２０へのデータの格納に要する時間が非常に長く、消費電力も非常に大きい場合、その半導体メモリ装置の競争力はその分低下するという問題がある。
なお、関連する技術としては、例えば、米国特許第７，２０３，０９０号明細書、米国特許第７，２２４，６０１号明細書、米国特許第６，１１１，７８１号明細書、米国特許第７，２８６，３９５号明細書、または、米国特許第７，３７９，３２７号明細書に記載されている。
米国特許第７，２０３，０９０号明細書 米国特許第７，２２４，６０１号明細書 米国特許第６，１１１，７８１号明細書 米国特許第７，２８６，３９５号明細書 米国特許第７，３７９，３２７号明細書
本発明は、上記の問題を解決するためになされたものであって、その目的は、基準電流を生成するための基準メモリセルに備えられる磁気メモリ素子の総数を減らすことができる半導体メモリ装置を提供することにある。
上記の目的を達成するための本発明の一形態に係る半導体メモリ装置は、複数のワードラインにそれぞれ対応し、データが格納される複数のメモリセルと、前記複数のメモリセルの各々に対応する基準電流を生成するために、下部電極を互いに共有する第１磁気メモリ素子及び第２磁気メモリ素子を備える複数の基準メモリセルと、前記複数のワードラインのうち、活性化されたワードラインに接続されたメモリセルに対応するデータ電流と前記基準電流とを感知して増幅する感知増幅手段と、を備える。また、半導体メモリ装置は、書込み制御信号に応答して、前記第１磁気メモリ素子及び前記第２磁気メモリ素子の上部電極をそれぞれ所定の電源（電力、入力電圧）で駆動する駆動手段をさらに備えてもよい。
上記の目的を達成するための本発明の他の形態に係る半導体メモリ装置は、第１ワードライン及び第２ワードラインにそれぞれ対応し、データが格納される第１メモリセル及び第２メモリセルと、前記第１ワードラインに対応し、基準電流を生成するためのデータが格納される第１磁気メモリ素子を備える第１基準メモリセルと、前記第２ワードラインに対応し、前記基準電流を生成するためのデータが格納される第２磁気メモリ素子（前記第１磁気メモリ素子の下部電極を互いに共有する）を備える第２基準メモリセルと、前記第１ワードライン及び前記第２ワードラインのうち、活性化されたワードラインに接続されたメモリセルに対応するデータ電流と、前記第１基準メモリセル及び前記第２基準メモリセルに対応する前記基準電流とを感知して増幅する感知増幅手段と、を備える。
上記の目的を達成するための本発明のさらに他の形態に係る半導体メモリ装置は、１つのワードラインに対応し、データが格納されるメモリセルと、前記ワードラインに対応し、基準電流を生成するためのデータがそれぞれ格納される第１磁気メモリ素子及び第２磁気メモリ素子（第１磁気メモリ素子及び第２磁気メモリ素子は、互いに下部電極を共有する）を備える基準メモリセルと、前記ワードラインの活性化により、前記メモリセルに対応するデータ電流と、前記基準メモリセルに対応する前記基準電流とを感知して増幅する感知増幅手段と、を備える。
上記の目的を達成するための本発明のさらに他の形態に係る半導体メモリ装置は、第１ワードライン及び第２ワードラインに対応し、データが格納されるメモリセルと、前記第１ワードライン及び前記第２ワードラインに対応し、基準電流を生成するためのデータが格納される第１磁気メモリ素子（隣接する第２基準メモリセルに備えられる第２磁気メモリ素子と互いに下部電極を共有する）を備える第１基準メモリセルと、前記第１ワードライン及び前記第２ワードラインの活性化により、前記メモリセルに対応するデータ電流と、前記第１基準メモリセル及び前記第２基準メモリセルに対応する前記基準電流とを感知して増幅する感知増幅手段と、を備える。
本発明は、従来に比べて、複数の基準メモリセルに備えられる磁気メモリ素子の総数を減らすことができる。したがって、半導体メモリ装置のチップサイズを縮小することができ、基準メモリセルに対する書込み動作時に要する時間及び電力を低減することが可能になる。
本発明は、半導体メモリ装置のチップサイズを縮小することができ、基準メモリセルに対する書込み動作時に要する時間及び電力を低減することにより、半導体メモリ装置の競争力を高めることができるという効果が得られる。
従来の半導体メモリ装置のメモリセル構造を説明するための図である。 図１の磁気トンネル接合素子１３０の温度及び電圧に応じた特性を示す図である。 従来の半導体メモリ装置の構成を説明するための回路図である。 本発明の第１実施形態に係る半導体メモリ装置の構成を説明するための回路図である。 本発明の第２実施形態に係る半導体メモリ装置の構成を説明するための回路図である。 本発明の第３実施形態に係る半導体メモリ装置の構成を説明するための回路図である。
以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術思想を容易に実施できる程度に詳細に説明するため、本発明の好ましい実施形態を添付図面を参照して説明する。
図４は、本発明の第１実施形態に係る半導体メモリ装置の構成を説明するための回路図である。
図４に示すように、半導体メモリ装置は、複数のメモリセル４１０と、複数の基準メモリセル４２０と、データ電流生成部４３０と、基準電流生成部４４０と、感知増幅部４５０と、メモリセル書込み駆動部４６０と、基準セル書込み駆動部４７０とを備える。
複数のメモリセル４１０は、データを格納するためのものであり、各々のメモリセルは、アドレスに対応してスイッチング動作を行うＮＭＯＳトランジスタＮＭと、データを格納する磁気トンネル接合素子ＭＴＪとをそれぞれ備える。複数のメモリセル４１０の各々は、複数のワードラインＷＬ０、ＷＬ１、…ＷＬｎに対応し、ソースラインＳＬとビットラインＢＬとの間に接続される。複数のメモリセル４１０に関するデータの書込み動作及び読出し動作は後述する。
複数の基準メモリセル４２０は、基準電流Ｉ＿ＲＥＦを生成するためのものであり、「１」データが格納された磁気トンネル接合素子ＲＨ及び「０」データが格納された磁気トンネル接合素子ＲＬの下部電極が互いに共有される構造を有する。つまり、第０ワードラインＷＬ０に対応する第１基準メモリセル４２２は、第０ワードラインＷＬ０の活性化によってターンオンされる第１ＮＭＯＳトランジスタＮＭ１と、「０」データが格納される、すなわち、小さい抵抗値を有する磁気トンネル接合素子ＲＬとを備える。続いて、第１ワードラインＷＬ１に対応する第２基準メモリセル４２４は、第１ワードラインＷＬ１の活性化によってターンオンされる第２ＮＭＯＳトランジスタＮＭ２と、「１」データが格納される、すなわち、大きい抵抗値を有する磁気トンネル接合素子ＲＨとを備える。このとき、大きい抵抗値を有する磁気トンネル接合素子ＲＨの上部電極は、第１基準ビットラインＲＥＦ＿ＢＬ１に接続され、小さい抵抗値を有する磁気トンネル接合素子ＲＬの上部電極は、第２基準ビットラインＲＥＦ＿ＢＬ２に接続され、大きい抵抗値を有する磁気トンネル接合素子ＲＨ及び小さい抵抗値を有する磁気トンネル接合素子ＲＬの下部電極は互いに共有される。複数の基準メモリセル４２０に関するデータの書込み動作は後述する。
データ電流生成部４３０は、複数のメモリセル４１０のうち、複数のワードラインＷＬ０、ＷＬ１、…ＷＬｎによって選択されたメモリセルに対応するデータ電流Ｉ＿ＤＡＴを生成するためのものであり、カレントミラーで構成される。読出し動作時、ビットラインＢＬには、選択されたメモリセルに格納されたデータに対応する電流が流れるようになり、この構成により、データ電流Ｉ＿ＤＡＴの量は、ビットラインＢＬに流れる電流の量と等しくなる。
基準電流生成部４４０は、複数のワードラインＷＬ０、ＷＬ１、…ＷＬｎによって選択された基準メモリセルに対応する基準電流Ｉ＿ＲＥＦを生成する。ここで、基準電流Ｉ＿ＲＥＦの量は、該当ワードラインに対応する基準メモリセルに流れる電流量の半分を有する。すなわち、基準電流Ｉ＿ＲＥＦは、大きい抵抗値を有する磁気トンネル接合素子ＲＨに流れる電流量と、小さい抵抗値を有する磁気トンネル接合素子ＲＬに流れる電流量とを合わせた量の半分を有する。
感知増幅部４５０は、データ電流Ｉ＿ＤＡＴと基準電流Ｉ＿ＲＥＦとを感知して増幅する。すなわち、感知増幅部４５０は、選択されたワードラインに対応する抵抗値の大きい磁気トンネル接合素子ＲＨ及び抵抗値の小さい磁気トンネル接合素子ＲＬによって固定された基準電流Ｉ＿ＲＥＦと、選択されたワードラインに対応するメモリセルのデータに応じて可変するデータ電流Ｉ＿ＤＡＴとを受信し、これを比較して出力する。これにより、外部からは、メモリセルに格納されたデータを判断することができる。
メモリセル書込み駆動部４６０は、データに応じてソースラインＳＬ及びビットラインＢＬを駆動するためのものであり、ソースライン駆動部４６２及びビットライン駆動部４６４を備える。ソースライン駆動部４６２は、データに応じてソースラインＳＬをコア電圧ＶＣＯＲＥまたは接地電圧ＶＳＳで駆動し、ビットライン駆動部４６４は、データに応じてビットラインＢＬをコア電圧ＶＣＯＲＥまたは接地電圧ＶＳＳで駆動する。
以下、メモリセルに関するデータの書込み動作を簡単に説明する。説明の便宜上、複数のワードラインＷＬ０、ＷＬ１、…ＷＬｎのうち、書込み動作が行われるメモリセルに対応するいずれか１つのワードラインが活性化されたと仮定する。書込み動作時にビットライン選択信号ＢＳは活性化され、ビットラインＢＬは、ビットライン駆動部４６４によって駆動され得る。
まず、「１」データの書込み動作時、ソースライン駆動部４６２は、ソースラインＳＬをコア電圧ＶＣＯＲＥで駆動し、ビットライン駆動部４６４は、ビットラインＢＬを接地電圧ＶＳＳで駆動する。したがって、電流は、ソースラインＳＬから磁気トンネル接合素子ＭＴＪを経てビットラインＢＬに流れるようになり、メモリセルには「１」データが格納される。
次に、「０」データの書込み動作時、ソースライン駆動部４６２は、ソースラインＳＬを接地電圧ＶＳＳで駆動し、ビットライン駆動部４６４は、ビットラインＢＬをコア電圧ＶＣＯＲＥで駆動する。したがって、電流は、ビットラインＢＬから磁気トンネル接合素子ＭＴＪを経てソースラインＳＬに流れるようになり、メモリセルには「０」データが格納される。
以下、メモリセルに関するデータの読出し動作を簡単に説明する。説明の便宜上、第１ワードラインＷＬ１が活性化されたと仮定する。
まず、第１ワードラインＷＬ１が活性化されると、該当するメモリセルの第３ＮＭＯＳトランジスタＮＭ３がターンオンされ、該当するメモリセルの磁気トンネル接合素子に格納されたデータに応じてデータ電流Ｉ＿ＤＡＴが流れる。仮に、磁気トンネル接合素子に格納されたデータが「１」であれば、磁気トンネル接合素子の抵抗値が大きいことを意味し、データ電流Ｉ＿ＤＡＴは小さくなる。磁気トンネル接合素子に格納されたデータが「０」であれば、磁気トンネル接合素子の抵抗値が小さいことを意味し、データ電流Ｉ＿ＤＡＴは大きくなる。参考として、電流制御信号ＣＭＰ及び電流活性化信号ＣＳＥは、読出し動作時に活性化される。また、セル選択信号ＹＩは、カラムアドレスに対応して活性化され、基準セル活性化信号ＹＲＥＦは、読出し動作時に基準電流Ｉ＿ＲＥＦを感知増幅部４５０に伝達するために活性化される。
一方、第１ワードラインＷＬ１が活性化されると、第２基準メモリセル４２４の第２ＮＭＯＳトランジスタＮＭ２がターンオンされ、大きい抵抗値を有する磁気トンネル接合素子ＲＨを経て基準ソースラインＲＥＦ＿ＳＬに電流が流れる。このとき、大きい抵抗値を有する磁気トンネル接合素子ＲＨの下部電極は、小さい抵抗値を有する磁気トンネル接合素子ＲＬの下部電極に接続されているため、小さい抵抗値を有する磁気トンネル接合素子ＲＬを経て基準ソースラインＲＥＦ＿ＳＬに電流が流れる。結局、電流は、第１ワードラインＷＬ１に対応して配置された抵抗値の大きい磁気トンネル接合素子ＲＨと、第０ワードラインＷＬ０に対応して配置された抵抗値の小さい磁気トンネル接合素子ＲＬとを介して流れるようになる。基準電流生成部４４０は、大きい抵抗値を有する磁気トンネル接合素子ＲＨに流れる電流量と、小さい抵抗値を有する磁気トンネル接合素子ＲＬに流れる電流量とを合わせた量の半分を有する基準電流Ｉ＿ＲＥＦを生成する。
感知増幅部４５０は、第１ワードラインＷＬ１に対応して選択されたメモリセルのデータ電流Ｉ＿ＤＡＴと、第１ワードラインＷＬ１に対応して選択された抵抗値の大きい磁気トンネル接合素子ＲＨ及び抵抗値の小さい磁気トンネル接合素子ＲＬの基準電流Ｉ＿ＲＥＦとを感知して増幅する。半導体メモリ装置は、この過程によって読出し動作を行う。
従来の図３のような構成には、基準電流Ｉ＿ＲＥＦを生成するために、１つのワードラインに対応して、２つのＮＭＯＳトランジスタと、２つの磁気トンネル接合素子ＲＨ、ＲＬとを備えていなければならなかった。しかし、本発明は、図４から明らかなように、１つのワードラインに対応して、１つのＮＭＯＳトランジスタと、１つの磁気トンネル接合素子とを備え、隣接するワードラインに対応するもう１つの磁気トンネル接合素子を備える。すなわち、本発明に係る半導体メモリ装置は、従来と同様の基準電流Ｉ＿ＲＥＦを生成しつつ、従来に比べて、複数の基準メモリセル４２０の占める面積を縮小することが可能となる。参考として、第０ワードラインＷＬ０が活性化された場合も、第１基準メモリセル４２２及び第２基準メモリセル４２４における抵抗値の大きい磁気トンネル接合素子ＲＨ及び抵抗値の小さい磁気トンネル接合素子ＲＬに電流が流れ、該当する基準電流Ｉ＿ＲＥＦを生成することが可能である。
一方、基準セル書込み駆動部４７０は、複数の基準メモリセル４２０の該当データを格納するためのものであり、第１ライン駆動部４７２及び第２ライン駆動部４７４を備える。
ここで、第１ライン駆動部４７２は、基準セル書込み制御信号ＲＥＦ＿ＷＥに応答して第１基準ビットラインＲＥＦ＿ＢＬ１を接地電圧ＶＳＳで駆動し、第２ライン駆動部４７４は、基準セル書込み制御信号ＲＥＦ＿ＷＥに応答して第２基準ビットラインＲＥＦ＿ＢＬ２をコア電圧ＶＳＳで駆動する。ここで、基準セル書込み制御信号ＲＥＦ＿ＷＥは、複数の基準メモリセル４２０に該当データを格納する期間に活性化される信号である。
以下、基準メモリセルに関するデータの書込み動作を簡単に説明する。参考として、複数の基準メモリセル４２０にデータを格納する期間には電流制御信号ＣＭＰ及び電流活性化信号ＣＳＥが非活性化され、本発明に係る複数の基準メモリセル４２０の構成では、従来とは異なり、ワードラインの制御が必要なく、これに伴い、複数の基準メモリセル４２０にデータを格納する動作を非常に単純化することができる。
まず、基準セル書込み制御信号ＲＥＦ＿ＷＥに応答して、第１基準ビットラインＲＥＦ＿ＢＬ１及び第２基準ビットラインＲＥＦ＿ＢＬ２に対応するＮＭＯＳトランジスタがターンオンされる。この後、第２基準ビットラインＲＥＦ＿ＢＬ２はコア電圧ＶＣＯＲＥで駆動され、第１基準ビットラインＲＥＦ＿ＢＬ１は接地電圧ＶＳＳで駆動される。このとき、複数の基準メモリセル４２０のすべての磁気トンネル接合素子には電流が流れる。
これに関し、第１基準メモリセル４２２及び第２基準メモリセル４２４を例として説明する。まず、第２基準ビットラインＲＥＦ＿ＢＬ２はコア電圧ＶＣＯＲＥで駆動され、第１基準ビットラインＲＥＦ＿ＢＬ１は接地電圧ＶＳＳで駆動される。すなわち、第１基準メモリセル４２２の磁気トンネル接合素子ＲＬは、第２基準ビットラインＲＥＦ＿ＢＬ２から共通の下部電極に流れる電流が形成され、第２基準メモリセル４２４の磁気トンネル接合素子ＲＨは、共通の下部電極から第１基準ビットラインＲＥＦ＿ＢＬ１に流れる電流経路が形成される。したがって、第１基準メモリセル４２２には「０」データが格納され、第２基準メモリセル４２４には「１」データが格納される。すなわち、第１基準メモリセル４２２の磁気トンネル接合素子ＲＬは、小さい抵抗値を有し、第２基準メモリセル４２４の磁気トンネル接合素子ＲＨは、大きい抵抗値を有する。
従来の半導体メモリ装置は、図３で説明したように、複数の基準メモリセルにデータを格納するために要する時間が非常に長く、消費電力も非常に大きく、各々のデータを該当する磁気トンネル接合素子に格納するための書込み動作、例えば、ワードライン制御動作及び該当データに対応する第１基準ビットライン及び第２基準ビットラインの駆動制御動作が複雑化し、これは、半導体メモリ装置の競争力を低下させる要因につながった。しかし、本発明は、複数の基準メモリセルのすべてに所望のデータを一度に格納することが可能である。したがって、従来に比べて、時間及び電力の消費を低減することができ、複数の基準メモリセル４２０の書込み動作の複雑さを最小化することができる。
図５は、本発明の第２実施形態に係る半導体メモリ装置の構成を説明するための回路図である。第２実施形態は、図４の第１実施形態と比較して、複数の基準メモリセル５１０の構造が変更された。
図５に示すように、複数の基準メモリセル５１０の各々は、１つのワードラインに対応して、１つのＮＭＯＳトランジスタと、２つの磁気トンネル接合素子ＲＨ、ＲＬとから構成される。ここで、大きい抵抗値を有する磁気トンネル接合素子ＲＨの上部電極は、第１基準ビットラインＲＥＦ＿ＢＬ１に接続され、小さい抵抗値を有する磁気トンネル接合素子ＲＬの上部電極は、第２基準ビットラインＲＥＦ＿ＢＬ２に接続され、大きい抵抗値を有する磁気トンネル接合素子ＲＨ及び小さい抵抗値を有する磁気トンネル接合素子ＲＬの下部電極は互いに共有される。
第２実施形態において、基準電流Ｉ＿ＲＥＦは、活性化されたワードラインに対応する抵抗値の大きい磁気トンネル接合素子ＲＨ及び抵抗値の小さい磁気トンネル接合素子ＲＬによって電流の量が決定される。このように生成された基準電流Ｉ＿ＲＥＦは、第１実施形態と同様に、半導体メモリ装置の読出し動作時にデータを判別する基準となる。
続いて、第２実施形態は、第１実施形態と同様に、複数の基準メモリセル５１０に備えられる磁気トンネル接合素子ＲＨ、ＲＬに所望のデータを一度に格納することができる。すなわち、基準セル書込み制御信号ＲＥＦ＿ＷＥに応答して、第２基準ビットラインＲＥＦ＿ＢＬ２がコア電圧ＶＣＯＲＥで駆動され、第１基準ビットラインＲＥＦ＿ＢＬ１が接地電圧ＶＳＳで駆動されると、各々の基準メモリセルには、第２基準ビットラインＲＥＦ＿ＢＬ２から第２基準ビットラインＲＥＦ＿ＢＬ２に上部電極が接続された磁気トンネル接合素子ＲＬを経て共通の下部電極に、続いて、共通の下部電極から第１基準ビットラインＲＥＦ＿ＢＬ１に上部電極が接続された磁気トンネル接合素子ＲＨを経て第１基準ビットラインＲＥＦ＿ＢＬ１に流れる電流経路が形成される。したがって、複数の基準メモリセル５１０には、「０」データと「１」データが該当する磁気トンネル接合素子ＲＨ、ＲＬに格納される。すなわち、大きい抵抗値を有する磁気トンネル接合素子ＲＨと、小さい抵抗値を有する磁気トンネル接合素子ＲＬとが形成される。
図示のように、第２実施形態は、従来の構成に比べて、基準メモリセル１つ当たり１つのＮＭＯＳトランジスタを減らすことができ、複数の基準メモリセルに備えられる複数の磁気トンネル接合素子に所望のデータを一度に格納することが可能である。
図６は、本発明の第３実施形態に係る半導体メモリ装置の構成を説明するための回路図である。第１及び第２実施形態と比較して、第３実施形態は、複数のメモリセル６１０の構造が変更され、これに伴い、複数の基準メモリセル６３０の構造も変更された。
図６に示すように、複数のメモリセル６１０は、２つのワードライン当たり１つのメモリセルが配置され、複数の基準メモリセル６３０も、２つのワードライン当たり１つの基準メモリセルが配置される。このとき、隣接する基準メモリセルに備えられる抵抗値の大きい磁気トンネル接合素子ＲＨ及び抵抗値の小さい磁気トンネル接合素子ＲＬは、互いに下部電極を共有する。
第３実施形態において、基準電流Ｉ＿ＲＥＦは、活性化された２つのワードラインに対応する抵抗値の大きい磁気トンネル接合素子ＲＨ及び抵抗値の小さい磁気トンネル接合素子ＲＬによって電流の量が決定され、第１及び第２実施形態と同様に、複数の基準メモリセル６３０に備えられる磁気トンネル接合素子ＲＨ、ＲＬに所望のデータを一度に格納することができる。すなわち、基準セル書込み制御信号ＲＥＦ＿ＷＥに応答して、第２基準ビットラインＲＥＦ＿ＢＬ２がコア電圧ＶＣＯＲＥで駆動され、第１基準ビットラインＲＥＦ＿ＢＬ１が接地電圧ＶＳＳで駆動されると、各々の基準メモリセルには、第２基準ビットラインＲＥＦ＿ＢＬ２から第２基準ビットラインＲＥＦ＿ＢＬ２に上部電極が接続された磁気トンネル接合素子ＲＬを経て共通の下部電極に、続いて、共通の下部電極から第１基準ビットラインＲＥＦ＿ＢＬ１に上部電極が接続された磁気トンネル接合素子ＲＨを経て第１基準ビットラインＲＥＦ＿ＢＬ１に流れる電流経路が形成される。したがって、複数の基準メモリセル６３０には、「０」データと「１」データが該当する磁気トンネル接合素子ＲＨ、ＲＬに格納される。すなわち、大きい抵抗値を有する磁気トンネル接合素子ＲＨと、小さい抵抗値を有する磁気トンネル接合素子ＲＬとが形成される。
上述したように、本発明に係る半導体メモリ装置は、基準電流Ｉ＿ＲＥＦを生成するための複数の基準メモリセルに備えられる抵抗値の大きい磁気トンネル接合素子ＲＨ及び抵抗値の小さい磁気トンネル接合素子ＲＬの数量を最小化することにより、半導体メモリ装置のチップサイズを縮小することができる。また、第１ないし第３実施形態の構成から分かるように、複数の基準メモリセルは、１回の書込み動作によって所望のデータを該当する磁気トンネル接合素子に格納できることにより、大きい抵抗値を有する磁気トンネル接合素子ＲＨ及び小さい抵抗値を有する磁気トンネル接合素子ＲＬの形成に要する時間及び電力、そして、このために行われる書込み動作の複雑さを最小化することができる。
本発明の技術思想は、上記の好ましい実施形態により具体的に記述されたが、以上で説明した実施形態は、それを説明するためのものであって、それを制限するためのものではないことに留意しなければならない。また、本発明の技術分野における通常の専門家であれば、本発明の技術思想の範囲内で様々な置換、変形及び変更により多様な実施形態が可能であることを理解することができる。
それだけでなく、上述した実施形態で例示した論理ゲート及びトランジスタは、入力される信号の極性によりその位置及び種類が異なるように具現されなければならない。
４１０ 複数のメモリセル
４２０ 複数の基準メモリセル
４３０ データ電流生成部
４４０ 基準電流生成部
４５０ 感知増幅部
４６０ メモリセル書込み駆動部
４７０ 基準セル書込み駆動部

Claims (29)

  1. 複数のワードラインにそれぞれ対応し、データが格納される複数のメモリセルと、
    前記複数のメモリセルの各々に対応する基準電流を生成するために、下部電極を互いに共有する第１磁気メモリ素子及び第２磁気メモリ素子を備える複数の基準メモリセルと、
    前記複数のワードラインのうち、活性化された前記ワードラインに接続された前記メモリセルに対応するデータ電流と、前記基準電流とを感知して増幅する感知増幅手段と、
    を備えることを特徴とする半導体メモリ装置。
  2. 前記複数の基準メモリセルの各々は、
    前記ワードラインに対応し、読出し動作時に前記第１磁気メモリ素子及び前記第２磁気メモリ素子を備える電流経路を形成するためのスイッチング部をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記複数の基準メモリセルに接続され、前記基準電流を生成して前記感知増幅手段に伝達する基準電流生成手段と、
    前記複数のメモリセルに接続され、前記データ電流を生成して前記感知増幅手段に伝達するデータ電流生成手段と、
    をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
  4. 前記第１磁気メモリ素子及び前記第２磁気メモリ素子には、互いに異なる極性のデータが格納されることを特徴とする請求項１に記載の半導体メモリ装置。
  5. 書込み制御信号に応答して、前記第１磁気メモリ素子及び前記第２磁気メモリ素子の上部電極を該当する電源で駆動する駆動手段をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
  6. 前記駆動手段は、
    前記書込み制御信号に応答して、前記第１磁気メモリ素子の上部電極を第１電源で駆動する第１駆動部と、
    前記書込み制御信号に応答して、前記第２磁気メモリ素子の上部電極を第２電源で駆動する第２駆動部と、
    を備えることを特徴とする請求項５に記載の半導体メモリ装置。
  7. 前記第１磁気メモリ素子及び前記第２磁気メモリ素子は、磁気トンネル接合素子であることを特徴とする請求項１に記載の半導体メモリ装置。
  8. 第１ワードライン及び第２ワードラインにそれぞれ対応し、データが格納される第１メモリセル及び第２メモリセルと、
    前記第１ワードラインに対応し、基準電流を生成するためのデータが格納される第１磁気メモリ素子を備える第１基準メモリセルと、
    前記第２ワードラインに対応し、前記基準電流を生成するためのデータが格納され、前記第1磁気メモリ素子と互いに下部電極を共有する第２磁気メモリ素子を備える第２基準メモリセルと、
    前記第１ワードライン及び前記第２ワードラインのうち、活性化されたワードラインに接続されたメモリセルに対応するデータ電流と、前記第１基準メモリセル及び前記第２基準メモリセルに対応する前記基準電流とを感知して増幅する感知増幅手段と、
    を備えることを特徴とする半導体メモリ装置。
  9. 前記第１基準メモリセル及び前記第２基準メモリセルの各々は、
    前記第１ワードライン及び前記第２ワードラインの各々に対応し、読出し動作時に前記第１磁気メモリ素子及び前記第２磁気メモリ素子を備える電流経路を形成するためのスイッチング部をさらに備えることを特徴とする請求項８に記載の半導体メモリ装置。
  10. 前記第１基準メモリセル及び前記第２基準メモリセルに接続され、前記基準電流を生成して前記感知増幅手段に伝達する基準電流生成手段と、
    前記第１メモリセル及び前記第２メモリセルに接続され、前記データ電流を生成して前記感知増幅手段に伝達するデータ電流生成手段と、
    をさらに備えることを特徴とする請求項８に記載の半導体メモリ装置。
  11. 前記第１磁気メモリ素子及び前記第２磁気メモリ素子には、互いに異なる極性のデータが格納されることを特徴とする請求項８に記載の半導体メモリ装置。
  12. 書込み制御信号に応答して、前記第１磁気メモリ素子及び前記第２磁気メモリ素子の上部電極を該当する電源で駆動する駆動手段をさらに備えることを特徴とする請求項８に記載の半導体メモリ装置。
  13. 前記駆動手段は、
    前記書込み制御信号に応答して、前記第１磁気メモリ素子の上部電極を第１電源で駆動する第１駆動部と、
    前記書込み制御信号に応答して、前記第２磁気メモリ素子の上部電極を第２電源で駆動する第２駆動部と、
    を備えることを特徴とする請求項１２に記載の半導体メモリ装置。
  14. 前記第１磁気メモリ素子及び前記第２磁気メモリ素子は、磁気トンネル接合素子であることを特徴とする請求項８に記載の半導体メモリ装置。
  15. １つのワードラインに対応し、データが格納されるメモリセルと、
    前記ワードラインに対応し、基準電流を生成するためのデータがそれぞれ格納され、互いに下部電極を共有する第１磁気メモリ素子及び第２磁気メモリ素子を備える基準メモリセルと、
    前記ワードラインの活性化により、前記メモリセルに対応するデータ電流と、前記基準メモリセルに対応する前記基準電流とを感知して増幅する感知増幅手段と、
    を備えることを特徴とする半導体メモリ装置。
  16. 前記基準メモリセルは、
    前記ワードラインに対応し、読出し動作時に前記第１磁気メモリ素子及び前記第２磁気メモリ素子を備える電流経路を形成するためのスイッチング部をさらに備えることを特徴とする請求項１５に記載の半導体メモリ装置。
  17. 前記基準メモリセルに接続され、前記基準電流を生成して前記感知増幅手段に伝達する基準電流生成手段と、
    前記メモリセルに接続され、前記データ電流を生成して前記感知増幅手段に伝達するデータ電流生成手段と、
    をさらに備えることを特徴とする請求項１５に記載の半導体メモリ装置。
  18. 前記第１磁気メモリ素子及び前記第２磁気メモリ素子には、互いに異なる極性のデータが格納されることを特徴とする請求項１５に記載の半導体メモリ装置。
  19. 書込み制御信号に応答して、前記第１磁気メモリ素子及び前記第２磁気メモリ素子の上部電極を該当する電源で駆動する駆動手段をさらに備えることを特徴とする請求項１５に記載の半導体メモリ装置。
  20. 前記駆動手段は、
    前記書込み制御信号に応答して、前記第１磁気メモリ素子の上部電極を第１電源で駆動する第１駆動部と、
    前記書込み制御信号に応答して、前記第２磁気メモリ素子の上部電極を第２電源で駆動する第２駆動部と、
    を備えることを特徴とする請求項１９に記載の半導体メモリ装置。
  21. 前記第１磁気メモリ素子及び前記第２磁気メモリ素子は、磁気トンネル接合素子であることを特徴とする請求項１５に記載の半導体メモリ装置。
  22. 第１ワードライン及び第２ワードラインに対応し、データが格納されるメモリセルと、
    前記第１ワードライン及び前記第２ワードラインに対応し、基準電流を生成するためのデータが格納され、隣接する第２基準メモリセルに備えられる第２磁気メモリ素子と互いに下部電極を共有する第１磁気メモリ素子を備える第１基準メモリセルと、
    前記第１ワードライン及び前記第２ワードラインの活性化により、前記メモリセルに対応するデータ電流と、前記第１基準メモリセル及び前記第２基準メモリセルに対応する前記基準電流とを感知して増幅する感知増幅手段と、
    を備えることを特徴とする半導体メモリ装置。
  23. 前記第１ワードライン及び前記第２ワードラインは、同一のアドレスに応答して活性化されることを特徴とする請求項２２に記載の半導体メモリ装置。
  24. 前記第１基準メモリセル及び前記第２基準メモリセルの各々は、
    該当ワードラインに対応し、読出し動作時に前記第１磁気メモリ素子及び前記第２磁気メモリ素子を備える電流経路を形成するためのスイッチング部をさらに備えることを特徴とする請求項２２に記載の半導体メモリ装置。
  25. 前記第１基準メモリセル及び前記第２基準メモリセルに接続され、前記基準電流を生成して前記感知増幅手段に伝達する基準電流生成手段と、
    前記メモリセルに接続され、前記データ電流を生成して前記感知増幅手段に伝達するデータ電流生成手段と、
    をさらに備えることを特徴とする請求項２２に記載の半導体メモリ装置。
  26. 前記第１磁気メモリ素子及び前記第２磁気メモリ素子には、互いに異なる極性のデータが格納されることを特徴とする請求項２２に記載の半導体メモリ装置。
  27. 書込み制御信号に応答して、前記第１磁気メモリ素子及び前記第２磁気メモリ素子の上部電極を該当する電源で駆動する駆動手段をさらに備えることを特徴とする請求項２２に記載の半導体メモリ装置。
  28. 前記駆動手段は、
    前記書込み制御信号に応答して、前記第１磁気メモリ素子の上部電極を第１電源で駆動する第１駆動部と、
    前記書込み制御信号に応答して、前記第２磁気メモリ素子の上部電極を第２電源で駆動する第２駆動部と、
    を備えることを特徴とする請求項２７に記載の半導体メモリ装置。
  29. 前記第１磁気メモリ素子及び前記第２磁気メモリ素子は、磁気トンネル接合素子であることを特徴とする請求項２２に記載の半導体メモリ装置。
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