JP2007184024A - 磁気半導体記憶装置の読出し回路 - Google Patents

Abstract

【課題】本発明は、磁気半導体記憶装置の読出し回路に関し、小面積、低消費電力で高速動作可能な磁気半導体記憶装置の読出し回路を提供することを目的とする。
【解決手段】７０％以上のＭＲ比を有するＭＴＪ素子４０を備えたメモリセルに記憶された情報を読み出す読出し回路１であって、ＭＴＪ素子４０を介して接地され、ＭＴＪ素子４０に生じたデータ電圧が印加されるソース端子１０Ｓと、定電圧が印加されるゲート端子１０ｇと、データ電圧を外部の出力回路を駆動可能に増幅した出力電圧を出力するドレイン端子１０ｄとを備えたｎＭＯＳＦＥＴ１０と、ｎＭＯＳＦＥＴ１０のドレイン端子１０ｄに接続されたドレイン端子１２ｄと、定電圧が印加されるゲート端子１２ｇと、電源電圧が印加されるソース端子１２ｓとを備え、ｎＭＯＳＦＥＴ１０に電流を供給するｐＭＯＳＦＥＴ１２とを有するように構成する。
【選択図】図１

Description

本発明は、磁気抵抗素子を備えたメモリセルに記憶された情報を読み出す磁気半導体記憶装置の読出し回路に関する。

近年、半導体記憶装置として磁気ランダムアクセスメモリ（ＭＲＡＭ；Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））の研究開発が活発になっている。ＭＲＡＭは、高速性、無限回書込み・読出し特性、耐放射線特性に優れた不揮発性メモリである。ＭＲＡＭは、相補型金属酸化物半導体（ＣＭＯＳ）トランジスタ上に、書込みワード線、磁気トンネル接合（ＭＴＪ；Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌｉｎｇ Ｊｕｎｃｔｉｏｎ）素子（トンネル磁気抵抗素子）、及びビット線を形成することによって得られる。ＭＴＪ素子は、磁性体層（フリー層）／絶縁層／磁性体層（ピンド層）の積層構造を有している。メモリセルに情報を書き込む際には、書込みワード線とビット線に電流を流して所定の磁場を発生させ、この磁場によりフリー層の磁化の向きを反転させる。ピンド層の磁化の向きは、磁場が発生しても変化しないようになっている。ＭＴＪ素子の抵抗値は、２層の磁性体層の磁化が同じ向きのときに低くなり、逆向きのときに高くなる。この性質を利用することにより、ＭＴＪ素子を有するメモリセルには「０」又は「１」のデータが記憶される。メモリ動作から考えると、ＭＴＪ素子は可変抵抗とみなすことができる。

従来、ＭＴＪ素子の絶縁層はＡｌＯ（アルミナ）を用いて形成されている。ＡｌＯからなる絶縁層を備えたＭＴＪ素子の磁気抵抗比（ＭＲ（ＭａｇｎｅｔｏＲｅｓｉｓｔｉｖｅ）比）は、たかだか５０％程度である。また、ＭＴＪ素子のＭＲ比は電圧が印加されると低下するため、ＭＴＪ素子に数百ｍＶの電圧が印加される読出し動作中には、ＭＲ比が３０％程度になってしまう。製造プロセスに基づくＭＴＪ素子毎の抵抗値のばらつきを考慮すると、読出し動作中には３０％よりさらに低いＭＲ比を有するＭＴＪ素子も存在することになる。このような低いＭＲ比を有するＭＴＪ素子の抵抗値を読み出す読出し回路には、一般に差動型アンプやカレントミラー型アンプなどが用いられる。

図７は、カレントミラー型アンプを用いた従来の読出し回路の概略を示している。図７に示すように、読出し回路は、カレントミラー回路を構成する３つのｐＭＯＳ電界効果型トランジスタ（ｐＭＯＳＦＥＴ）１０２、１０４、１０６を有している。ｐＭＯＳＦＥＴ１０２、１０４、１０６の各ゲート端子はｐＭＯＳＦＥＴ１０４のドレイン端子にそれぞれ接続され、ｐＭＯＳＦＥＴ１０２、１０４、１０６の各ソース端子には電源電圧Ｖｄｄが印加されている。ｐＭＯＳＦＥＴ１０２のドレイン端子は、ｎＭＯＳＦＥＴ１０８のドレイン端子に接続されている。ｎＭＯＳＦＥＴ１０８のゲート端子は、電源回路１１４に接続されている。ｎＭＯＳＦＥＴ１０８のソース端子は、列選択トランジスタ１１８、ＭＴＪ素子１２４及び行選択トランジスタ１２２を介して接地されている。列選択トランジスタ１１８のゲート端子は列デコーダ１１６に接続され、行選択トランジスタ１２２のゲート端子は行デコーダ１２０に接続されている。

ｐＭＯＳＦＥＴ１０４のドレイン端子はｎＭＯＳＦＥＴ１１０のドレイン端子に接続され、ｐＭＯＳＦＥＴ１０６のドレイン端子はｎＭＯＳＦＥＴ１１２のドレイン端子に接続されている。ｎＭＯＳＦＥＴ１１０、１１２の各ゲート端子は、電源回路１１４に接続されている。ｎＭＯＳＦＥＴ１１０のソース端子は、トランジスタ１２６を介してリファレンス抵抗１３０の一端子に接続されている。リファレンス抵抗１３０は、低抵抗（Ｌ）状態のＭＴＪ素子１２４とほぼ同じ抵抗値を有している。リファレンス抵抗１３０の他端子は、トランジスタ１３４を介して接地されている。ｎＭＯＳＦＥＴ１１２のソース端子は、トランジスタ１２８を介してリファレンス抵抗１３２の一端子に接続されている。リファレンス抵抗１３２は、高抵抗（Ｈ）状態のＭＴＪ素子１２４とほぼ同じ抵抗値を有している。リファレンス抵抗１３２の他端子は、トランジスタ１３６を介して接地されている。ｎＭＯＳＦＥＴ１１０、１１２の各ソース端子は、互いに接続されている。

ｎＭＯＳＦＥＴ１０８のドレイン端子は、次段アンプ１３８の入力端子に接続されている。またｎＭＯＳＦＥＴ１１２のドレイン端子は、次段アンプ１３８の入力端子に接続されている。これにより次段アンプ１３８には、ＭＴＪ素子１２４の抵抗値に基づき生成される出力電圧信号と、当該出力電圧信号と比較するためのリファレンス信号とが入力するようになっている。次段アンプ１３８の出力端子は、出力回路１４０の入力端子に接続されている。ｎＭＯＳＦＥＴ１０８のドレイン端子から出力される初段のカレントミラー型アンプの出力電圧信号は、次段アンプ１３８に入力して増幅される。次段アンプ１３８で増幅された出力電圧信号は出力回路１４０に入力し、出力回路１４０から所定のデータ出力信号として出力される。
特開２００３−８５９６６号公報 特開２００４−３１０９０４号公報 J. Nahas et al., ISSCC Dig. of Tech. Papers, Feb. 2004, p.44-45

ＭＲＡＭの読出し動作は、ＭＴＪ素子１２４の抵抗値の高低を読み出すという極めて単純な動作である。ところが、ＭＴＪ素子１２４のＭＲ比は一般に３０〜５０％程度と低いため、複雑で大型の読出し回路が必要になる。また、ＭＲＡＭのセル面積を小さくして高集積化を実現するためには、各メモリセルに２つのトランジスタ及び２つのＭＴＪ素子が含まれる２Ｔ２ＭＴＪ型よりも、各メモリセルに１つのトランジスタ及び１つのＭＴＪ素子が含まれる１Ｔ１ＭＴＪ型の方が一般に有利である。しかしながら、１Ｔ１ＭＴＪ型のＭＲＡＭに記憶された情報を従来の読出し回路で読み出す場合、ＭＴＪ素子に生じた電圧と比較するためのリファレンス信号が必要になる。そのため、回路や制御信号がさらに複雑になり、トランジスタや受動素子の数も多くなる。したがって、読出し回路が大面積で高消費電力になってしまうという問題が生じる。また、余分な負荷や容量などが読出し回路に付加されるため、動作が低速になり読出し性能が低下してしまうという問題が生じる（例えば、非特許文献１参照）。

本発明の目的は、小面積、低消費電力で高速動作可能な磁気半導体記憶装置の読出し回路を提供することにある。

上記目的は、可変の抵抗値を有する磁気抵抗素子を備えたメモリセルに記憶された情報を読み出す磁気半導体記憶装置の読出し回路であって、前記磁気抵抗素子を介して接地され、前記磁気抵抗素子に生じたデータ電圧が印加されるソース端子と、定電圧が印加されるゲート端子と、前記データ電圧を外部の出力回路を駆動可能に増幅した出力電圧を出力するドレイン端子とを備えた第１のトランジスタと、前記第１のトランジスタのドレイン端子に接続され、前記第１のトランジスタに電流を供給する電流源とを有することを特徴とする磁気半導体記憶装置の読出し回路によって達成される。

上記本発明の磁気半導体記憶装置の読出し回路において、前記電流源は、前記第１のトランジスタのドレイン端子に接続されたドレイン端子と、定電圧が印加されるゲート端子と、電源電圧が印加されるソース端子とを備えた第２のトランジスタを有していることを特徴とする。上記本発明の磁気半導体記憶装置の読出し回路において、前記磁気抵抗素子は、７０％以上のＭＲ比を有することを特徴とする。

本発明によれば、小面積、低消費電力で高速動作可能な磁気半導体記憶装置の読出し回路を実現できる。

本発明の一実施の形態による磁気半導体記憶装置の読出し回路について図１乃至図６を用いて説明する。図１は、本実施の形態による磁気半導体記憶装置の読出し回路の概略を示している。図１に示すように、本実施の形態による磁気半導体記憶装置の読出し回路１は、増幅器として機能するｎＭＯＳＦＥＴ１０と、電流源及び負荷として機能するｐＭＯＳＦＥＴ１２とを備えたシングルエンド型アンプを有している。ｎＭＯＳＦＥＴ１０は、ＭＴＪ素子４０の抵抗値に基づいて生じるデータ電圧を増幅し、出力電圧として出力するようになっている。ｎＭＯＳＦＥＴ１０は、ＭＴＪ素子４０を介してＧＮＤ（グランド）に接続され、ＭＴＪ素子４０に生じたデータ電圧が印加されるソース端子１０ｓを有している。またｎＭＯＳＦＥＴ１０は、出力電圧を出力するドレイン端子１０ｄと、定電圧源１４に接続され、ドレイン・ソース間抵抗を所定の値に設定するクランプ電圧が印加されるゲート端子１０ｇとを有している。

ここで磁気半導体記憶装置は、マトリクス状に配置され、可変の抵抗値を有するＭＴＪ素子４０をそれぞれ備えた複数のメモリセルを有している。ＭＴＪ素子４０は、２層の磁性体層（フリー層及びピンド層）と、フリー層及びピンド層の間に配置された絶縁層とを有している。近年、ＡｌＯに代えてＭｇＯ（酸化マグネシウム）を用いて絶縁層が形成されたＭＴＪ素子４０が開発されている。ＭｇＯを用いて絶縁層を形成することによって、例えば２００％を超えるような高いＭＲ比を有するＭＴＪ素子４０が得られる。約７０％以上のＭＲ比を有するＭＴＪ素子４０を用いると、従来のように差動型アンプやカレントミラー型アンプを用いることなく、シングルエンド型アンプを用いて１Ｔ１ＭＴＪ型ＭＲＡＭの読出し動作を行うことができる。すなわち、本実施の形態によるシングルエンド型の読出し回路１は、約７０％以上のＭＲ比を有するＭＴＪ素子４０を備えたメモリセルに記憶された情報を読み出すことができるようになっている。

ｎＭＯＳＦＥＴ１０に電流を供給するｐＭＯＳＦＥＴ１２は、ｎＭＯＳＦＥＴ１０のドレイン端子１０ｄに接続されたドレイン端子１２ｄと、電源電圧Ｖｄｄが印加される電源端子に接続されたソース端子１２ｓと、定電圧源１６に接続され、ｎＭＯＳＦＥＴ１０に供給する電流量を調整する定電圧が印加されるゲート端子１２ｇとを有している。電源端子とＧＮＤ端子との間には、ｐＭＯＳＦＥＴ１２、ｎＭＯＳＦＥＴ１０及びＭＴＪ素子４０が直列に接続されている。

ｎＭＯＳＦＥＴ１０のドレイン端子１０ｄとｐＭＯＳＦＥＴ１２のドレイン端子１２ｄとの間の接続点２０には、出力電圧を外部に出力する出力端子１８が接続されている。出力端子１８には、外部の出力回路（図示せず）が直接接続される。ｎＭＯＳＦＥＴ１０で増幅されて出力端子１８から出力される出力電圧は、外部の出力回路を直接駆動可能なレベルになっている。例えば、ＭＴＪ素子４０が高抵抗（Ｈ）状態の場合に出力される高レベルの出力電圧は出力回路の高レベル入力電圧より高く、ＭＴＪ素子４０が低抵抗（Ｌ）状態の場合に出力される低レベルの出力電圧は出力回路の低レベル入力電圧より低くなっている。

次に、本実施の形態による磁気半導体記憶装置の読出し回路の動作について説明する。ｐＭＯＳＦＥＴ１２は定電流源として機能するため、ｎＭＯＳＦＥＴ１０及びＭＴＪ素子４０にはほぼ一定の電流が流れる。これにより、ｎＭＯＳＦＥＴ１０及びＭＴＪ素子４０には、それぞれの抵抗値に比例した電圧が発生する。

ＭＴＪ素子４０は、書き込まれたデータに応じて抵抗値が異なる可変抵抗として機能する。そのため、ＭＴＪ素子４０の抵抗値が高いほど、ｎＭＯＳＦＥＴ１０のソース端子１０ｓの電位が高くなるので、ｎＭＯＳＦＥＴ１０のソース・ゲート間電圧が低くなる。電流源として機能するｐＭＯＳＦＥＴ１２とｎＭＯＳＦＥＴ１０とのソース・ドレイン電圧が自然と調整され、回路に流れる電流を一定に保とうとするために、ｎＭＯＳＦＥＴ１０のソース・ゲート電圧が低くなると（ＨＩＧＨの場合）、ｎＭＯＳＦＥＴ１０のソース・ドレイン電圧は高くなる。逆にＬＯＷの場合は、ｎＭＯＳＦＥＴ１０のソース・ドレイン電圧は低くなる。このため、ＭＴＪ素子４０がＬ状態かＨ状態かによって、ｎＭＯＳＦＥＴ１０のソース・ドレイン間の抵抗値が大きく変化する。ｎＭＯＳＦＥＴ１０にも理想的には一定電流が流れるため、ＭＴＪ素子４０の抵抗値の僅かな変化によってｎＭＯＳＦＥＴ１０のドレイン端子１０ｄの電位は大きく変化する。すなわち、ｎＭＯＳＦＥＴ１０は、ソース端子１０ｓに印加されたデータ電圧を増幅し、出力電圧としてドレイン端子１０ｄから出力することができる。本実施の形態では、一般的なＭＴＪ素子のＭＲ比より高い７０％以上のＭＲ比を有するＭＴＪ素子４０が用いられているため、ＭＴＪ素子４０の抵抗値はＬ状態とＨ状態との間で比較的大きく変化する。したがって、ドレイン端子１０ｄから出力される出力電圧もさらに大きく変化する。

本実施の形態では、リファレンス信号の不要なシングルエンド型アンプを読出し回路１として用いているため、リファレンス信号を生成するための回路や制御信号が不要である。このため、従来の読出し回路と比較して、トランジスタ数及び受動素子数が削減される。したがって、本実施の形態によれば、読出し回路１の小面積化及び低消費電力化を実現できる。

また、定電圧源１４、１６の電圧やＭＯＳＦＥＴ１０、１２のパラメータを調整することにより、外部の出力回路を直接駆動可能な出力電圧が得られる。このため本実施の形態の読出し回路１では、従来の読出し回路のように次段のアンプを介して出力回路に接続するのではなく、ｎＭＯＳＦＥＴ１０のドレイン端子１０ｄを出力回路に直接接続できる。したがって、本実施の形態によれば、回路構成が簡略化されるため読出し回路１の高速化を実現できる。
以下、本実施の形態による磁気半導体記憶装置の読出し回路について、実施例を用いてより具体的に説明する。

（実施例１）
図２は、本実施の形態の実施例１による磁気半導体記憶装置の読出し回路の概略を示している。図２に示すように、本実施例の読出し回路３１は、ｎＭＯＳＦＥＴ１０とｐＭＯＳＦＥＴ１２とを有している。ｎＭＯＳＦＥＴ１０のソース端子１０ｓは、行方向に延びる配線５４に接続されている。配線５４は、行方向に配列する複数の列選択トランジスタ４６（図２では１つのみ示している）のドレイン端子４６ｄに接続されている。複数の列選択トランジスタ４６のゲート端子４６ｇは、列アドレス信号が入力する列デコーダ４４に接続されている。複数の列選択トランジスタ４６のソース端子４６ｓは、互いに並列して列方向に延びる複数のビット線ＢＬにそれぞれ接続されている。各ビット線ＢＬは、列方向に配列する複数のメモリセルのＭＴＪ素子４０（図２では１つのみ示している）の一端子に接続されている。複数のＭＴＪ素子４０の他端子は、メモリセル毎に設けられた複数の行選択トランジスタ５０のドレイン端子５０ｄにそれぞれ接続されている。行選択トランジスタ５０のゲート端子５０ｇは、行アドレス信号が入力する行デコーダ４８にワード線ＷＬを介して接続され、行選択トランジスタ５０のソース端子５０ｓは接地されている。ＭＴＪ素子４０及び行選択トランジスタ５０は、１Ｔ１ＭＴＪ型ＭＲＡＭのメモリセルを構成する。電源電圧Ｖｄｄが印加される電源端子及びＧＮＤ電位に維持されるＧＮＤ端子の間には、ｐＭＯＳＦＥＴ１２、ｎＭＯＳＦＥＴ１０、列選択トランジスタ４６、ＭＴＪ素子４０及び行選択トランジスタ５０が直列に接続されている。列デコーダ４４によりビット線ＢＬが選択され、行デコーダ４８によりワード線ＷＬが選択されると、選択されたビット線ＢＬ及びワード線ＷＬの交点に位置するメモリセルに記憶された情報が読み出されるようになっている。

ｎＭＯＳＦＥＴ１０のドレイン端子１０ｄとｐＭＯＳＦＥＴ１２のドレイン端子１２ｄとの間の接続点２０には、外部の出力回路４２が直接接続されている。ｎＭＯＳＦＥＴ１０で増幅されて出力される出力電圧は、出力回路４２を駆動可能になっている。例えば、ＭＴＪ素子４０がＨ状態のときの出力電圧は出力回路４２の高レベル入力電圧より高く、ＭＴＪ素子４０がＬ状態のときの出力電圧は出力回路４２の低レベル入力電圧より低くなっている。したがって、読出し回路３１のｎＭＯＳＦＥＴ１０のドレイン端子１０ｄと出力回路４２とは次段のアンプを介さずに直接接続でき、出力回路４２からは所定のデータ出力が得られるようになっている。

増幅器として機能するｎＭＯＳＦＥＴ１０を基準に考えると、読出し回路３１はソース接地回路とみなすことができる。本実施例では、電流源及び負荷として機能するｐＭＯＳＦＥＴ１２のゲート幅を２μｍとし、ｎＭＯＳＦＥＴ１０のゲート幅を１μｍとし、列選択トランジスタ４６及び行選択トランジスタ５０のゲート幅をいずれも０．５μｍとした。ｐＭＯＳＦＥＴ１２、ｎＭＯＳＦＥＴ１０、列選択トランジスタ４６及び行選択トランジスタ５０のゲート長は全て０．１８μｍとした。また電源電圧Ｖｄｄを１．８Ｖとし、ｐＭＯＳＦＥＴ１２のゲート端子１２ｇに接続されている定電圧源（電源回路１７）の電圧を１．２Ｖとし、ｎＭＯＳＦＥＴ１０のゲート端子１０ｇに接続されている定電圧源（電源回路１５）の電圧を０．９Ｖとした。ＭＴＪ素子４０のＨ状態での抵抗値を２０ｋΩとし、Ｌ状態での抵抗値を１０ｋΩとした。

図３は、本実施例による読出し回路３１のｎＭＯＳＦＥＴ１０のドレイン端子１０ｄからの出力電圧のシミュレーション結果を示すグラフである。グラフの横軸は時間（ｎｓ）を表し、縦軸は出力電圧（Ｖ）を表している。曲線ａはＭＴＪ素子４０がＨ状態のときの出力電圧を示し、曲線ｂはＭＴＪ素子４０がＬ状態のときの出力電圧を示している。図３に示すように、ＭＴＪ素子４０がＨ状態のときの出力電圧は約１．５Ｖであり、ＭＴＪ素子４０がＬ状態のときの出力電圧は約０．３５Ｖである。出力回路４２の高レベル入力電圧を１．４Ｖとし、低レベル入力電圧を０．４Ｖとすると、本実施例による読出し回路３１は、次段のアンプを介さず出力回路４２に直接接続しても、出力回路４２を駆動できることが分かる。

（実施例２）
図４は、本実施の形態の実施例２による磁気半導体記憶装置の読出し回路の概略を示している。図４に示すように、本実施例の読出し回路３２は、ｐＭＯＳＦＥＴ１２のゲート端子１２ｇとｎＭＯＳＦＥＴ１０のゲート端子１０ｇとに接続された共通の定電圧源として電源回路１９を有している点で実施例１の読出し回路３１と異なっている。本実施例では、電流源及び負荷として機能するｐＭＯＳＦＥＴ１２のゲート幅を０．６μｍとし、増幅器として機能するｎＭＯＳＦＥＴ１０のゲート幅を１μｍとし、列選択トランジスタ４６及び行選択トランジスタ５０のゲート幅をいずれも０．５μｍとした。ｐＭＯＳＦＥＴ１２、ｎＭＯＳＦＥＴ１０、列選択トランジスタ４６及び行選択トランジスタ５０のゲート長は全て０．１８μｍとした。また電源電圧Ｖｄｄを１．８Ｖとし、ｐＭＯＳＦＥＴ１２及びｎＭＯＳＦＥＴ１０の双方のゲート端子１２ｇ、１０ｇに接続されている電源回路１９の電圧を１Ｖとした。ＭＴＪ素子４０のＨ状態での抵抗値を２０ｋΩとし、Ｌ状態での抵抗値を１０ｋΩとした。

本実施例による読出し回路３２のｎＭＯＳＦＥＴ１０のドレイン端子１０ｄからの出力電圧のシミュレーション結果は、図３に示した実施例１のシミュレーション結果と同様であった。すなわち、ＭＴＪ素子４０がＨ状態のときの出力電圧は約１．５Ｖであり、ＭＴＪ素子４０がＬ状態のときの出力電圧は約０．３５Ｖであった。出力回路４２の高レベル入力電圧を１．４Ｖとし、低レベル入力電圧を０．４Ｖとすると、本実施例による読出し回路３２は、次段のアンプを介さず出力回路４２に直接接続しても、出力回路４２を駆動できることが分かる。

また本実施例のように、ｐＭＯＳＦＥＴ１２及びｎＭＯＳＦＥＴ１０のゲート幅をそれぞれ調整すれば、ｐＭＯＳＦＥＴ１２及びｎＭＯＳＦＥＴ１０のゲート端子に同じ電圧を印加しても動作が可能である。したがって本実施例によれば、ｐＭＯＳＦＥＴ１２及びｎＭＯＳＦＥＴ１０に対しそれぞれ電源回路を設けるのではなく、共通の電源回路１９を設ければよいため、回路構成がさらに簡略化する。

（実施例３）
図５は、本実施の形態の実施例３による磁気半導体記憶装置の読出し回路の概略を示している。図５に示すように、本実施例の読出し回路３３は、ｐＭＯＳＦＥＴ１２のドレイン端子１２ｄが、インバータ５２を介して出力回路４２に接続されている点で実施例１の読出し回路３１と異なっている。本実施例では、電流源及び負荷として機能するｐＭＯＳＦＥＴ１２のゲート幅を２μｍとし、ｎＭＯＳＦＥＴ１０のゲート幅を１μｍとし、列選択トランジスタ４６及び行選択トランジスタ５０のゲート幅をいずれも０．５μｍとした。ｐＭＯＳＦＥＴ１２、ｎＭＯＳＦＥＴ１０、列選択トランジスタ４６及び行選択トランジスタ５０のゲート長は全て０．１８μｍとした。また電源電圧Ｖｄｄを１．８Ｖとし、ｐＭＯＳＦＥＴ１２のゲート端子１２ｇに接続されている定電圧源（電源回路１７）の電圧を１．２Ｖとし、ｎＭＯＳＦＥＴ１０のゲート端子１０ｇに接続されている定電圧源（電源回路１５）の電圧を０．９Ｖとした。ＭＴＪ素子４０のＨ状態での抵抗値を２０ｋΩとし、Ｌ状態での抵抗値を１０ｋΩとした。

本実施例による読出し回路３３のｎＭＯＳＦＥＴ１０のドレイン端子１０ｄからの出力電圧のシミュレーション結果は、図３に示した実施例１のシミュレーション結果と同様であった。すなわち、インバータ５２の入力電圧は、ＭＴＪ素子４０がＨ状態のとき約１．５Ｖであり、ＭＴＪ素子４０がＬ状態のとき約０．３５Ｖであった。インバータ５２の出力電圧は、ＭＴＪ素子４０がＨ状態のとき０Ｖであり、ＭＴＪ素子４０がＬ状態のとき約１．８Ｖであった。出力回路４２の高レベル入力電圧を１．４Ｖとし、低レベル入力電圧を０．４Ｖとすると、本実施例による読出し回路３３は、次段のアンプを介さずインバータ５２を介して出力回路４２に接続しても、出力回路４２を駆動できることが分かる。また本実施例によれば、読出し回路３３と出力回路４２との間にインバータ５２を介在させることによって、出力回路４２に入力する電圧信号の波形の鈍りが抑制され、動作がさらに高速化する。

（実施例４）
図６は、本実施の形態の実施例４による磁気半導体記憶装置の読出し回路の概略を示している。図６に示すように、本実施例の読出し回路３４は、ｐＭＯＳＦＥＴ１２のゲート端子１２ｇとｎＭＯＳＦＥＴ１０のゲート端子１０ｇとに接続された共通の定電圧源として電源回路１９を有している点で実施例３の読出し回路３３と異なっている。本実施例では、電流源及び負荷として機能するｐＭＯＳＦＥＴ１２のゲート幅を０．６μｍとし、増幅器として機能するｎＭＯＳＦＥＴ１０のゲート幅を１μｍとし、列選択トランジスタ４６及び行選択トランジスタ５０のゲート幅をいずれも０．５μｍとした。ｐＭＯＳＦＥＴ１２、ｎＭＯＳＦＥＴ１０、列選択トランジスタ４６及び行選択トランジスタ５０のゲート長は全て０．１８μｍとした。また電源電圧Ｖｄｄを１．８Ｖとし、ｐＭＯＳＦＥＴ１２及びｎＭＯＳＦＥＴ１０の双方のゲート端子１２ｇ、１０ｇに接続されている電源回路１９の電圧を１Ｖとした。ＭＴＪ素子４０のＨ状態での抵抗値を２０ｋΩとし、Ｌ状態での抵抗値を１０ｋΩとした。

本実施例による読出し回路３４のｎＭＯＳＦＥＴ１０のドレイン端子１０ｄからの出力電圧のシミュレーション結果は、図３に示した実施例１のシミュレーション結果と同様であった。すなわち、インバータ５２の入力電圧は、ＭＴＪ素子４０がＨ状態のとき約１．５Ｖであり、ＭＴＪ素子４０がＬ状態のとき約０．３５Ｖであった。インバータ５２の出力電圧は、ＭＴＪ素子４０がＨ状態のとき０Ｖであり、ＭＴＪ素子４０がＬ状態のとき約１．８Ｖであった。出力回路４２の高レベル入力電圧を１．４Ｖとし、低レベル入力電圧を０．４Ｖとすると、本実施例による読出し回路３４は、次段のアンプを介さずインバータ５２を介して出力回路４２に接続しても、出力回路４２を駆動できることが分かる。また本実施例によれば、実施例２と同様に、ｐＭＯＳＦＥＴ１２及びｎＭＯＳＦＥＴ１０に対しそれぞれ電源回路を設けるのではなく、共通の電源回路１９を設ければよいため、回路構成がさらに簡略化する。

本発明は、上記実施の形態に限らず種々の変形が可能である。
例えば、上記実施の形態では、ｎＭＯＳＦＥＴ１０に電流を供給する電流源としてｐＭＯＳＦＥＴ１２を例に挙げたが、本発明はこれに限らず、カレントミラー回路等の他の回路構成を電流源として用いてもよい。

以上説明した実施の形態による磁気半導体記憶装置の読出し回路は、以下のようにまとめられる。
（付記１）
可変の抵抗値を有する磁気抵抗素子を備えたメモリセルに記憶された情報を読み出す磁気半導体記憶装置の読出し回路であって、
前記磁気抵抗素子を介して接地され、前記磁気抵抗素子に生じたデータ電圧が印加されるソース端子と、定電圧が印加されるゲート端子と、前記データ電圧を外部の出力回路を駆動可能に増幅した出力電圧を出力するドレイン端子とを備えた第１のトランジスタと、
前記第１のトランジスタのドレイン端子に接続され、前記第１のトランジスタに電流を供給する電流源と
を有することを特徴とする磁気半導体記憶装置の読出し回路。
（付記２）
付記１記載の磁気半導体記憶装置の読出し回路において、
前記電流源は、前記第１のトランジスタのドレイン端子に接続されたドレイン端子と、定電圧が印加されるゲート端子と、電源電圧が印加されるソース端子とを備えた第２のトランジスタを有していること
を特徴とする磁気半導体記憶装置の読出し回路。
（付記３）
付記２記載の磁気半導体記憶装置の読出し回路において、
前記第１のトランジスタのゲート端子及び前記第２のトランジスタのゲート端子は、共通の定電圧源に接続されていること
を特徴とする磁気半導体記憶装置の読出し回路。
（付記４）
付記１乃至３のいずれか１項に記載の磁気半導体記憶装置の読出し回路において、
前記第１のトランジスタのドレイン端子は、前記出力回路に直接接続されていること
を特徴とする磁気半導体記憶装置の読出し回路。
（付記５）
付記１乃至３のいずれか１項に記載の磁気半導体記憶装置の読出し回路において、
前記第１のトランジスタのドレイン端子は、前記出力回路にインバータを介して接続されていること
を特徴とする磁気半導体記憶装置の読出し回路。
（付記６）
付記１乃至５のいずれか１項に記載の磁気半導体記憶装置の読出し回路において、
前記磁気抵抗素子、前記第１のトランジスタ及び前記電流源に直列に接続された列選択トランジスタ及び行選択トランジスタをさらに有していること
を特徴とする磁気半導体記憶装置の読出し回路。
（付記７）
付記１乃至６のいずれか１項に記載の磁気半導体記憶装置の読出し回路において、
前記磁気抵抗素子は、７０％以上のＭＲ比を有すること
を特徴とする磁気半導体記憶装置の読出し回路。

本発明の一実施の形態による磁気半導体記憶装置の読出し回路の概略を示す図である。 本発明の一実施の形態の実施例１による磁気半導体記憶装置の読出し回路の概略を示す図である。 本発明の一実施の形態の実施例１による磁気半導体記憶装置の読出し回路の出力電圧のシミュレーション結果を示すグラフである。 本発明の一実施の形態の実施例２による磁気半導体記憶装置の読出し回路の概略を示す図である。 本発明の一実施の形態の実施例３による磁気半導体記憶装置の読出し回路の概略を示す図である。 本発明の一実施の形態の実施例４による磁気半導体記憶装置の読出し回路の概略を示す図である。 従来の磁気半導体記憶装置の読出し回路の概略を示す図である。

符号の説明

１、３１、３２、３３、３４ 読出し回路
１０ ｎＭＯＳＦＥＴ
１０ｄ、１２ｄ、４６ｄ、５０ｄ ドレイン端子
１０ｇ、１２ｇ、４６ｇ、５０ｇ ゲート端子
１０ｓ、１２ｓ、４６ｓ、５０ｓ ソース端子
１２ ｐＭＯＳＦＥＴ
１４、１６ 定電圧源
１５、１７、１９ 電源回路
１８ 出力端子
２０ 接続点
４０ ＭＴＪ素子
４２ 出力回路
４４ 列デコーダ
４６ 列選択トランジスタ
４８ 行デコーダ
５０ 行選択トランジスタ
５２ インバータ
５４ 配線

Claims (5)

1. 可変の抵抗値を有する磁気抵抗素子を備えたメモリセルに記憶された情報を読み出す磁気半導体記憶装置の読出し回路であって、
   前記磁気抵抗素子を介して接地され、前記磁気抵抗素子に生じたデータ電圧が印加されるソース端子と、定電圧が印加されるゲート端子と、前記データ電圧を外部の出力回路を駆動可能に増幅した出力電圧を出力するドレイン端子とを備えた第１のトランジスタと、
   前記第１のトランジスタのドレイン端子に接続され、前記第１のトランジスタに電流を供給する電流源と
   を有することを特徴とする磁気半導体記憶装置の読出し回路。
2. 請求項１記載の磁気半導体記憶装置の読出し回路において、
   前記電流源は、前記第１のトランジスタのドレイン端子に接続されたドレイン端子と、定電圧が印加されるゲート端子と、電源電圧が印加されるソース端子とを備えた第２のトランジスタを有していること
   を特徴とする磁気半導体記憶装置の読出し回路。
3. 請求項２記載の磁気半導体記憶装置の読出し回路において、
   前記第１のトランジスタのゲート端子及び前記第２のトランジスタのゲート端子は、共通の定電圧源に接続されていること
   を特徴とする磁気半導体記憶装置の読出し回路。
4. 請求項１乃至３のいずれか１項に記載の磁気半導体記憶装置の読出し回路において、
   前記第１のトランジスタのドレイン端子は、前記出力回路に直接接続されていること
   を特徴とする磁気半導体記憶装置の読出し回路。
5. 請求項１乃至４のいずれか１項に記載の磁気半導体記憶装置の読出し回路において、
   前記磁気抵抗素子は、７０％以上のＭＲ比を有すること
   を特徴とする磁気半導体記憶装置の読出し回路。

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