JP4131923B2 - 磁気ランダムアクセスメモリ - Google Patents
磁気ランダムアクセスメモリ Download PDFInfo
- Publication number
- JP4131923B2 JP4131923B2 JP2002279744A JP2002279744A JP4131923B2 JP 4131923 B2 JP4131923 B2 JP 4131923B2 JP 2002279744 A JP2002279744 A JP 2002279744A JP 2002279744 A JP2002279744 A JP 2002279744A JP 4131923 B2 JP4131923 B2 JP 4131923B2
- Authority
- JP
- Japan
- Prior art keywords
- write
- driver
- mos transistor
- channel mos
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Mram Or Spin Memory Techniques (AREA)
Description
【発明の属する技術分野】
本発明は、磁気抵抗効果素子を記憶素子として用いる磁気ランダムアクセスメモリ (Magnetic Random Access Memory; MRAM) に関する。
【0002】
【従来の技術】
近年、磁気抵抗効果を利用してデータを不揮発に記憶する磁気ランダムアクセスメモリの研究、開発が頻繁に行われている。
【0003】
磁気ランダムアクセスメモリは、磁気抵抗効果素子(TMR素子、GMR素子など)により、“1”,“0”−データを記憶する。磁気抵抗効果素子の基本構造は、2つの磁性層によりトンネルバリアを挟み込んだ構造である。
【0004】
磁気抵抗効果素子に記憶されるデータは、2つの磁性層の磁化の向きが同じ(平行状態)か、又は、逆(反平行状態)かによって判断される。
【0005】
ここで、2つの磁性層のうちの1つ(固定層)には、固定層の磁化の向きを固定するための反磁性層が接触される。その結果、実際には、2つの磁性層のうちの他の1つ(自由層)の磁化の向きによって、磁気抵抗効果素子に記憶されるデータが決定される。
【0006】
磁気抵抗効果素子の磁化が平行状態となった場合、その磁気抵抗効果素子を構成する2つの磁性層の間に挟まれたトンネルバリアのトンネル抵抗は、最も低くなる。この状態が、例えば、“1”−状態である。また、磁気抵抗効果素子の磁化が反平行状態となった場合、その磁気抵抗効果素子を構成する2つの磁性層の間に挟まれたトンネルバリアのトンネル抵抗は、最も高くなる。この状態が、例えば、“0”−状態である。
【0007】
【発明が解決しようとする課題】
磁気ランダムアクセスメモリでは、データをプログラミングするに当たって書き込み電流を使用する。書き込み電流は、磁気抵抗効果素子が位置するポイントで互いに交差する2本の書き込み線に流す。磁気抵抗効果素子の磁化の状態は、この2本の書き込み線に流れる書き込み電流により発生する合成磁界によって制御される。
【0008】
ところで、磁気ランダムアクセスメモリの特徴の一つは、メモリセル(磁気抵抗効果素子)の高集積化である。しかし、素子の微細化、高集積化が顕著となることにより、製造時におけるパターンのずれ、素子形状のばらつきなどに起因する素子特性のばらつきが無視できなくなる。
【0009】
例えば、プロセスばらつきにより、書き込みドライバを構成するトランジスタの閾値電圧にばらつきが生じると、プログラムに必要な磁界の強さを超える磁界を発生させる大きな書き込み電流が書き込み線に流れる可能性がある。
【0010】
この場合、プログラムの対象となる選択されたメモリセル(磁気抵抗効果素子)に隣接する非選択のメモリセル(磁気抵抗効果素子)に、プログラムデータが誤書き込みされることがある。
【0011】
本発明は、このような問題を解決するためになされたもので、その目的は、書き込みドライバに、書き込み電流の値が一定値以下に制限される回路を設け、書き込み電流の流れ過ぎによる誤書き込みを防止することにある。
【0012】
【課題を解決するための手段】
本発明の磁気ランダムアクセスメモリは、磁性層を有する素子をメモリセルとしたメモリセルアレイと、メモリセルにデータを書き込むために使用される第1書き込み線と、第1書き込み線の一端に接続される第1ドライバとを備え、第1ドライバは、第1書き込み線に与える書き込み電流の値を一定値以下に制限する第1制限回路を有する。
【0013】
本発明の磁気ランダムアクセスメモリは、さらに、メモリセルにデータを書き込むために使用され、第1書き込み線に交差する第2書き込み線と、第2書き込み線の一端に接続される第2ドライバとを備えていてもよい。第2ドライバは、第2書き込み線に与える書き込み電流の値を一定値以下に制限する第2制限回路を有していてもよい。
【0014】
本発明の磁気ランダムアクセスメモリは、さらに、第2書き込み線の他端に接続される第3ドライバを備えていてもよい。第3ドライバは、第2書き込み線に与える書き込み電流の値を一定値以下に制限する第3制限回路を有していてもよい。
【0015】
第1書き込み線は、例えば、書き込みワード線、第1ドライバは、例えば、書き込みワード線ドライバであり、第2書き込み線は、例えば、書き込みビット線、第2及び第3ドライバは、例えば、書き込みビット線ドライバである。
【0016】
第1制限回路は、第1書き込み線に書き込み電流を与えているときに、第1書き込み線の一端の電位を一定値に保つ機能を有していてもよい。
【0017】
第2制限回路は、第2書き込み線に書き込み電流を与えているときに、第2書き込み線の一端の電位を一定値に保つ機能を有していてもよい。
【0018】
第3制限回路は、第2書き込み線に書き込み電流を与えているときに、第2書き込み線の他端の電位を一定値に保つ機能を有していてもよい。
【0019】
第1制限回路は、MOSトランジスタと、MOSトランジスタのゲート電位を決定する回路とから構成できる。
【0020】
第1制限回路は、MOSトランジスタと、第1書き込み線の一端の電位及び基準電位に基づいて、MOSトランジスタのゲート電位を決定する差動増幅器とから構成できる。
【0021】
第2制限回路は、MOSトランジスタと、MOSトランジスタのゲート電位を決定する回路とから構成できる。
【0022】
第2制限回路は、MOSトランジスタと、第2書き込み線の一端の電位及び基準電位に基づいて、MOSトランジスタのゲート電位を決定する差動増幅器とから構成できる。
【0023】
第3制限回路は、MOSトランジスタと、MOSトランジスタのゲート電位を決定する回路とから構成できる。
【0024】
第3制限回路は、MOSトランジスタと、第2書き込み線の他端の電位及び基準電位に基づいて、MOSトランジスタのゲート電位を決定する差動増幅器とから構成できる。
【0025】
メモリセルアレイは、クロスポイント型セルアレイ構造を有していてもよい。
【0026】
【発明の実施の形態】
以下、図面を参照しながら、本発明の例に関わる磁気ランダムアクセスメモリについて詳細に説明する。
【0027】
1. 全体構成
図1は、本発明の実施の形態に関わる磁気ランダムアクセスメモリの主要部を示すブロック図である。
【0028】
メモリチップ10内には、メモリセルアレイ、例えば、磁気抵抗効果素子をメモリセルとするMRAMメモリセルアレイ11、書き込みワード線ドライバ・デコーダ12、書き込みビット線ドライバ・デコーダ13A,13B及びパワーオン検知回路14が配置される。
【0029】
書き込みワード線ドライバ・デコーダ12は、メモリセルアレイ11のロウ方向の一端に設けられる。書き込みワード線ドライバ・デコーダ12は、書き込み動作時、ロウアドレス信号RAをデコードし、かつ、ロウアドレス信号RAにより選択された書き込みワード線WWLに、常に一方向に向かう書き込み電流を流す機能を有する。
【0030】
書き込みビット線ドライバ・デコーダ13Aは、メモリセルアレイ11のカラム方向の一端に設けられ、書き込みビット線ドライバ・デコーダ13Bは、メモリセルアレイ11のカラム方向の他端に設けられる。書き込みビット線ドライバ・デコーダ13A,13Bは、書き込み動作時、カラムアドレス信号CAをデコードし、かつ、カラムアドレス信号CAにより選択された書き込みビット線WBLに、プログラムデータDATAの値に応じた向きの書き込み電流を流す機能を有する。
【0031】
パワーオン検知回路14は、電源投入を検知する機能を有する。パワーオン検知回路14は、電源投入後、半導体メモリ内の全ての内部回路の初期化動作が完了したことを確認すると、検知信号CHRDYを“L”から“H”に変える。検知信号CHRDYは、書き込みワード線ドライバ・デコーダ12及び書き込みビット線ドライバ・デコーダ13A,13Bに供給される。
【0032】
2. 書き込みワード線ドライバ・デコーダ
図2は、書き込みワード線ドライバ・デコーダの回路例を示している。
書き込みワード線ドライバ・デコーダ12は、複数の書き込みワード線WWL1,WWL2,・・・WWLnに対応した複数のドライバ・デコーダユニット12−1,12−2,・・・12−nから構成される。
【0033】
各ドライバ・デコーダユニットの回路構成は、同じである。
【0034】
ロウアドレス信号RAが書き込みワード線WWL1を選択する場合、ドライバ・デコーダユニット12−1に入力されるロウアドレス信号RA1についてのみ、全てのビットが“H”になる。
【0035】
一般的には、ロウアドレス信号RAが書き込みワード線WWLnを選択する場合、ドライバ・デコーダユニット12−nに入力されるロウアドレス信号RAnについてのみ、全てのビットが“H”になる。
【0036】
ドライバ・デコーダユニット12−1は、電源端子Vddと接地端子Vssとの間に直列接続されたPチャネルMOSトランジスタP1,P2及びNチャネルMOSトランジスタN1と、NANDゲート回路ND1とから構成される。
【0037】
NANDゲート回路ND1には、書き込み信号WRITE、検知信号CHRDY及びロウアドレス信号RA1が入力される。
【0038】
書き込み信号WRITEは、書き込み動作時に“H”となる信号である。検知信号CHRDYは、上述のように、電源投入後、半導体メモリ内の全ての内部回路の初期化動作が完了した後に“H”となる。また、書き込みワード線WWL1に書き込み電流を流す場合には、ロウアドレス信号RA1の全てのビットが“H”になる。
【0039】
NANDゲート回路ND1の出力ノードは、PチャネルMOSトランジスタP2のゲートに接続される。
【0040】
このため、書き込み信号WRITE、検知信号CHRDY及びロウアドレス信号RA1の全てが“H”になると、NANDゲート回路ND1の出力信号は、“L”となり、PチャネルMOSトランジスタP2がオン状態となる。また、NチャネルMOSトランジスタN1は、検知信号CHRDYが“H”になると、オフ状態となる。
【0041】
従って、この時、電源端子Vddから書き込みワード線WWL1に、書き込み電流が供給される。
【0042】
ここで、本例では、書き込み電流の値は、PチャネルMOSトランジスタP1によって制限される。つまり、PチャネルMOSトランジスタP1のゲート電位VREFRの値を制御することで、書き込み電流の値が一定値を超えないように制限することができる。
【0043】
3. 書き込みビット線ドライバ・デコーダ
図3は、書き込みビット線ドライバ・デコーダの回路例を示している。
書き込みビット線ドライバ・デコーダ13A,13Bは、複数の書き込みビット線WBL1,WBL2,・・・WBLmに対応した複数のドライバ・デコーダユニット13A−1,13A−2,・・・13A−m,13B−1,13B−2,・・・13B−mから構成される。
【0044】
各ドライバ・デコーダユニットの回路構成は、同じである。
【0045】
カラムアドレス信号CAが書き込みビット線WBL1を選択する場合、ドライバ・デコーダユニット13A−1,13B−1に入力されるカラムアドレス信号CA1についてのみ、全てのビットが“H”になる。
【0046】
一般的には、カラムアドレス信号CAが書き込みビット線WBLmを選択する場合、ドライバ・デコーダユニット13A−m,13B−mに入力されるカラムアドレス信号CAmについてのみ、全てのビットが“H”になる。
【0047】
ドライバ・デコーダユニット13A−1は、電源端子Vddと接地端子Vssとの間に直列接続されたPチャネルMOSトランジスタP3,P4及びNチャネルMOSトランジスタN2と、NANDゲート回路ND2とから構成される。ドライバ・デコーダユニット13B−1は、電源端子Vddと接地端子Vssとの間に直列接続されたPチャネルMOSトランジスタP5,P6及びNチャネルMOSトランジスタN3と、NANDゲート回路ND3とから構成される。
【0048】
ドライバ・デコーダユニット13A−1内のNANDゲート回路ND2には、書き込み信号WRITE、検知信号CHRDY、カラムアドレス信号CA1及びプログラムデータDATAが入力される。ドライバ・デコーダユニット13B−1内のNANDゲート回路ND3には、書き込み信号WRITE、検知信号CHRDY、カラムアドレス信号CA1及びプログラムデータとは逆のデータbDATAが入力される。
【0049】
NANDゲート回路ND2の出力ノードは、PチャネルMOSトランジスタP4のゲート及びNチャネルMOSトランジスタN2のゲートに接続され、NANDゲート回路ND3の出力ノードは、PチャネルMOSトランジスタP6のゲート及びNチャネルMOSトランジスタN3のゲートに接続される。
【0050】
このため、書き込み信号WRITE、検知信号CHRDY及びロウアドレス信号RA1の全てが“H”になると、プログラムデータDATAの値に応じた向きを有する書き込み電流が書き込みビット線WBL1に流れる。
【0051】
例えば、プログラムデータDATAが“1”(=“H”)の場合、ドライバ・デコーダユニット13A−1内のNANDゲート回路ND2の出力信号は、“L”となり、PチャネルMOSトランジスタP4がオン状態、NチャネルMOSトランジスタN2は、オフ状態となる。
【0052】
また、ドライバ・デコーダユニット13B−1内のNANDゲート回路ND3の出力信号は、“H”となり、PチャネルMOSトランジスタP6がオフ状態、NチャネルMOSトランジスタN3は、オン状態となる。
【0053】
従って、この時、書き込みビット線WBL1には、ドライバ・デコーダユニット13A−1からドライバ・デコーダユニット13B−1に向かう書き込み電流が流れる。
【0054】
ここで、本例では、書き込み電流の値は、ドライバ・デコーダユニット13A−1内のPチャネルMOSトランジスタP3によって制限される。つまり、PチャネルMOSトランジスタP3のゲート電位VREFCの値を一定値に設定することで、書き込み電流の値が一定値を超えないように制限することができる。
【0055】
一方、プログラムデータDATAが“0”(=“L”)の場合、ドライバ・デコーダユニット13A−1内のNANDゲート回路ND2の出力信号は、“H”となり、PチャネルMOSトランジスタP4がオフ状態、NチャネルMOSトランジスタN2は、オン状態となる。
【0056】
また、ドライバ・デコーダユニット13B−1内のNANDゲート回路ND3の出力信号は、“L”となり、PチャネルMOSトランジスタP6がオン状態、NチャネルMOSトランジスタN3は、オフ状態となる。
【0057】
従って、この時、書き込みビット線WBL1には、ドライバ・デコーダユニット13B−1からドライバ・デコーダユニット13A−1に向かう書き込み電流が流れる。
【0058】
ここで、本例では、書き込み電流の値は、ドライバ・デコーダユニット13B−1内のPチャネルMOSトランジスタP5によって制限される。つまり、PチャネルMOSトランジスタP5のゲート電位VREFCの値を制御することで、書き込み電流の値が一定値を超えないように制限することができる。
【0059】
4. VREFR,VREFC生成回路
図4は、VREFRを生成する回路の例を示している。
【0060】
この回路は、電源端子Vddと接地端子Vssの間に直列接続されるPチャネルMOSトランジスタP7及び抵抗R1と、プラス側入力ノードがPチャネルMOSトランジスタP7と抵抗R1の接続ノードn1に接続され、マイナス側入力ノードにVREFXが入力され、出力ノードがPチャネルMOSトランジスタP7のゲートに接続される差動増幅器DA1とから構成される。
【0061】
VREFXは、書き込みワード線WWLnの両端にかかる電圧の最大値、言い換えれば、書き込みワード線WWLnに流れる書き込み電流の最大値を決定する信号である。VREFXの値は、メモリチップ内の回路の動作特性のテスト結果に基づいて決定され、その値は、メモリチップ内の情報記憶部に記憶され、電源投入後に、その情報記憶部から読み出される。
【0062】
この回路は、PチャネルMOSトランジスタP7と抵抗R1の接続ノードn1の電位が、VREFXに等しくなるように、PチャネルMOSトランジスタP7のゲート電位を制御する。
【0063】
ここで、PチャネルMOSトランジスタP7は、図2のPチャネルMOSトランジスタP1に対応し、抵抗R1は、図2の書き込みワード線WWL1の配線抵抗に対応する。
【0064】
従って、図4のVREFR生成回路により、書き込みワード線WWL1の両端にかかる電圧の最大値は、VREFXに制限される。即ち、図2の書き込みワード線WWL1の配線抵抗をR1とすると、書き込みワード線WWL1に流れる書き込み電流の最大値は、VREFX/R1に制限される。
【0065】
図5は、VREFCを生成する回路の例を示している。
【0066】
この回路は、電源端子Vddと接地端子Vssの間に直列接続されるPチャネルMOSトランジスタP8及び抵抗R2と、プラス側入力ノードがPチャネルMOSトランジスタP8と抵抗R2の接続ノードn2に接続され、マイナス側入力ノードにVREFYが入力され、出力ノードがPチャネルMOSトランジスタP8のゲートに接続される差動増幅器DA2とから構成される。
【0067】
VREFYは、書き込みビット線WBLmの両端にかかる電圧の最大値、言い換えれば、書き込みビット線WBLmに流れる書き込み電流の最大値を決定する信号である。VREFYの値は、メモリチップ内の回路の動作特性のテスト結果に基づいて決定され、その値は、メモリチップ内の情報記憶部に記憶され、電源投入後に、その情報記憶部から読み出される。
【0068】
この回路は、PチャネルMOSトランジスタP8と抵抗R2の接続ノードn2の電位が、VREFYに等しくなるように、PチャネルMOSトランジスタP8のゲート電位を制御する。
【0069】
ここで、PチャネルMOSトランジスタP8は、図3のPチャネルMOSトランジスタP3,P5に対応し、抵抗R2は、図3の書き込みビット線WBL1の配線抵抗に対応する。
【0070】
従って、図5のVREFC生成回路により、書き込みビット線WBL1の両端にかかる電圧の最大値は、VREFYに制限される。即ち、図3の書き込みビット線WBL1の配線抵抗をR2とすると、書き込みビット線WBL1に流れる書き込み電流の最大値は、VREFY/R2に制限される。
【0071】
5. 書き込みワード線ドライバ・デコーダ(変形例)
図6は、書き込みワード線ドライバ・デコーダの変形例を示している。
【0072】
この書き込みワード線ドライバ・デコーダは、図2の書き込みワード線ドライバ・デコーダ内に、書き込みワード線WWLnの両端にかかる最大電圧を一定値以下に制限する回路を設けた点に特徴を有する。
【0073】
図2の書き込みワード線ドライバ・デコーダ12では、全てのドライバ・デコーダユニット12−1,12−2,・・・12−nに共通に、1つのVREFR生成回路(図4)を設ければよいが、本例の書き込みワード線ドライバ・デコーダ12では、各ドライバ・デコーダユニット内に、書き込みワード線WWLnの両端にかかる最大電圧を一定値以下に制限する回路を設ける。
【0074】
書き込みワード線ドライバ・デコーダ12は、複数の書き込みワード線WWL1,WWL2,・・・WWLnに対応した複数のドライバ・デコーダユニット12−1,12−2,・・・12−nから構成される。
【0075】
各ドライバ・デコーダユニットの回路構成は、同じである。
【0076】
ロウアドレス信号RAが書き込みワード線WWL1を選択する場合、ドライバ・デコーダユニット12−1に入力されるロウアドレス信号RA1についてのみ、全てのビットが“H”になる。同様に、ロウアドレス信号RAが書き込みワード線WWLnを選択する場合、ドライバ・デコーダユニット12−nに入力されるロウアドレス信号RAnについてのみ、全てのビットが“H”になる。
【0077】
ドライバ・デコーダユニット12−1は、電源端子Vddと接地端子Vssとの間に直列接続されたPチャネルMOSトランジスタP1,P2及びNチャネルMOSトランジスタN1と、差動増幅器DA3と、NANDゲート回路ND1とから構成される。
【0078】
NANDゲート回路ND1には、書き込み信号WRITE、検知信号CHRDY及びロウアドレス信号RA1が入力される。
【0079】
書き込み信号WRITEは、書き込み動作時に“H”となる信号である。検知信号CHRDYは、電源投入後、半導体メモリ内の全ての内部回路の初期化動作が完了した後に“H”となる。また、書き込みワード線WWL1に書き込み電流を流す場合には、ロウアドレス信号RA1の全てのビットが“H”になる。
【0080】
NANDゲート回路ND1の出力ノードは、PチャネルMOSトランジスタP2のゲートに接続される。
【0081】
このため、書き込み信号WRITE、検知信号CHRDY及びロウアドレス信号RA1の全てが“H”になると、NANDゲート回路ND1の出力信号は、“L”となり、PチャネルMOSトランジスタP2がオン状態となる。また、NチャネルMOSトランジスタN1は、検知信号CHRDYが“H”になると、オフ状態となる。
【0082】
従って、この時、電源端子Vddから書き込みワード線WWL1に、書き込み電流が供給される。
【0083】
ここで、本例では、書き込み電流の値は、PチャネルMOSトランジスタP1によって制限される。つまり、PチャネルMOSトランジスタP1のゲート電位は、差動増幅器DA3によって制御される。差動増幅器DA3は、PチャネルMOSトランジスタP2のドレイン電位、即ち、書き込みワード線WWL1の一端の電位がVLIMITに等しくなるように、PチャネルMOSトランジスタP1のゲート電位を制御する。
【0084】
従って、書き込みワード線WWL1の両端にかかる電圧の最大値は、VLIMITに制限される。即ち、書き込みワード線WWL1に流れる書き込み電流の最大値は、書き込みワード線WWL1の配線抵抗をR1とすると、VLIMIT/R1に制限される。
【0085】
6. 書き込みビット線ドライバ・デコーダ(変形例)
図7は、書き込みビット線ドライバ・デコーダの変形例を示している。
この書き込みビット線ドライバ・デコーダは、図3の書き込みビット線ドライバ・デコーダ内に、書き込みビット線WBLmの両端にかかる最大電圧を一定値以下に制限する回路を設けた点に特徴を有する。
【0086】
図3の書き込みビット線ドライバ・デコーダ13A,13Bでは、全てのドライバ・デコーダユニット13A−1,13A−2,・・・13A−m,13B−1,13B−2,・・・13B−mに共通に、1つのVREFC生成回路(図5)を設ければよいが、本例の書き込みビット線ドライバ・デコーダ13A,13Bでは、各ドライバ・デコーダユニット内に、書き込みビット線WBLmの両端にかかる最大電圧を一定値以下に制限する回路を設ける。
【0087】
書き込みビット線ドライバ・デコーダ13A,13Bは、複数の書き込みビット線WBL1,WBL2,・・・WBLmに対応した複数のドライバ・デコーダユニット13A−1,13A−2,・・・13A−m,13B−1,13B−2,・・・13B−mから構成される。
【0088】
各ドライバ・デコーダユニットの回路構成は、同じである。
【0089】
カラムアドレス信号CAが書き込みビット線WBL1を選択する場合、ドライバ・デコーダユニット13A−1,13B−1に入力されるカラムアドレス信号CA1についてのみ、全てのビットが“H”になる。同様に、カラムアドレス信号CAが書き込みビット線WBLmを選択する場合、ドライバ・デコーダユニット13A−m,13B−mに入力されるカラムアドレス信号CAmについてのみ、全てのビットが“H”になる。
【0090】
ドライバ・デコーダユニット13A−1は、電源端子Vddと接地端子Vssとの間に直列接続されたPチャネルMOSトランジスタP3,P4及びNチャネルMOSトランジスタN2と、差動増幅器DA4と、NANDゲート回路ND2とから構成される。ドライバ・デコーダユニット13B−1は、電源端子Vddと接地端子Vssとの間に直列接続されたPチャネルMOSトランジスタP5,P6及びNチャネルMOSトランジスタN3と、差動増幅器DA5と、NANDゲート回路ND3とから構成される。
【0091】
ドライバ・デコーダユニット13A−1内のNANDゲート回路ND2には、書き込み信号WRITE、検知信号CHRDY、カラムアドレス信号CA1及びプログラムデータDATAが入力される。ドライバ・デコーダユニット13B−1内のNANDゲート回路ND3には、書き込み信号WRITE、検知信号CHRDY、カラムアドレス信号CA1及びプログラムデータとは逆のデータbDATAが入力される。
【0092】
NANDゲート回路ND2の出力ノードは、PチャネルMOSトランジスタP4のゲート及びNチャネルMOSトランジスタN2のゲートに接続され、NANDゲート回路ND3の出力ノードは、PチャネルMOSトランジスタP6のゲート及びNチャネルMOSトランジスタN3のゲートに接続される。
【0093】
このため、書き込み信号WRITE、検知信号CHRDY及びロウアドレス信号RA1の全てが“H”になると、プログラムデータDATAの値に応じた向きを有する書き込み電流が書き込みビット線WBL1に流れる。
【0094】
例えば、プログラムデータDATAが“1”(=“H”)の場合、ドライバ・デコーダユニット13A−1内のNANDゲート回路ND2の出力信号は、“L”となり、PチャネルMOSトランジスタP4がオン状態、NチャネルMOSトランジスタN2は、オフ状態となる。
【0095】
また、ドライバ・デコーダユニット13B−1内のNANDゲート回路ND3の出力信号は、“H”となり、PチャネルMOSトランジスタP6がオフ状態、NチャネルMOSトランジスタN3は、オン状態となる。
【0096】
従って、この時、書き込みビット線WBL1には、ドライバ・デコーダユニット13A−1からドライバ・デコーダユニット13B−1に向かう書き込み電流が流れる。
【0097】
ここで、本例では、書き込み電流の値は、ドライバ・デコーダユニット13A−1内のPチャネルMOSトランジスタP3によって制限される。つまり、PチャネルMOSトランジスタP3のゲート電位は、差動増幅器DA4によって制御される。差動増幅器DA4は、PチャネルMOSトランジスタP4のドレイン電位、即ち、書き込みビット線WBL1の一端の電位がVLIMITに等しくなるように、PチャネルMOSトランジスタP3のゲート電位を制御する。
【0098】
従って、書き込みビット線WBL1の両端にかかる電圧の最大値は、VLIMITに制限される。即ち、書き込みビット線WBL1に流れる書き込み電流の最大値は、書き込みビット線WBL1の配線抵抗をR2とすると、VLIMIT/R2に制限される。
【0099】
プログラムデータDATAが“0”(=“L”)の場合、ドライバ・デコーダユニット13A−1内のNANDゲート回路ND2の出力信号は、“H”となり、PチャネルMOSトランジスタP4がオフ状態、NチャネルMOSトランジスタN2は、オン状態となる。
【0100】
また、ドライバ・デコーダユニット13B−1内のNANDゲート回路ND3の出力信号は、“L”となり、PチャネルMOSトランジスタP6がオン状態、NチャネルMOSトランジスタN3は、オフ状態となる。
【0101】
従って、この時、書き込みビット線WBL1には、ドライバ・デコーダユニット13B−1からドライバ・デコーダユニット13A−1に向かう書き込み電流が流れる。
【0102】
ここで、本例では、書き込み電流の値は、ドライバ・デコーダユニット13B−1内のPチャネルMOSトランジスタP5によって制限される。つまり、PチャネルMOSトランジスタP5のゲート電位は、差動増幅器DA5によって制御される。差動増幅器DA5は、PチャネルMOSトランジスタP6のドレイン電位、即ち、書き込みビット線WBL1の他端の電位がVLIMITに等しくなるように、PチャネルMOSトランジスタP5のゲート電位を制御する。
【0103】
従って、書き込みビット線WBL1の両端にかかる電圧の最大値は、VLIMITに制限される。即ち、書き込みビット線WBL1に流れる書き込み電流の最大値は、書き込みビット線WBL1の配線抵抗をR2とすると、VLIMIT/R2に制限される。
【0104】
7. まとめ
このように、本発明の例に関わる磁気ランダムアクセスメモリでは、書き込みワード線又は書き込みビット線に流れる書き込み電流の値を一定値以下に制限できる。これにより、書き込み動作時に、選択されたメモリセルに隣接する非選択のメモリセルに対して、誤データが書き込まれることを防止できる。
【0105】
また、クロスポイント型セルアレイ構造を有する場合には、書き込みワード線と書き込みビット線が磁気抵抗効果素子を経由して互いに接続されるが、本発明の例によれば、書き込みワード線の一端の電位及び書き込みビット線の一端の電位を制御することで、磁気抵抗効果素子にかかる電圧を一定値以下に制限し、磁気抵抗効果素子の破壊を防止できる。
【0106】
【発明の効果】
以上、説明したように、本発明の例によれば、書き込みドライバに、書き込み電流の値が一定値以下に制限される回路を設けたことにより、書き込み電流の流れ過ぎによる誤書き込みを防止することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態に関わる半導体メモリの主要部を示すブロック図。
【図2】書き込みワード線ドライバ・デコーダの例を示す回路図。
【図3】書き込みビット線ドライバ・デコーダの例を示す回路図。
【図4】VREFRを生成する回路の例を示す回路図。
【図5】VREFCを生成する回路の例を示す回路図。
【図6】書き込みワード線ドライバ・デコーダの他の例を示す回路図。
【図7】書き込みビット線ドライバ・デコーダの他の例を示す回路図。
【符号の説明】
10 :メモリチップ、
11 :メモリセルアレイ、
12 :書き込みワード線ドライバ・デコーダ、
13A,13B :書き込みビット線ドライバ・デコーダ、
14 :パワーオン検知回路、
N1,N2,N3 :NチャネルMOSトランジスタ、
P1,P2,・・・P7 :PチャネルMOSトランジスタ、
DA1,DA2・・・DA5 :差動アンプ、
ND1,ND2,ND3 :NANDゲート回路、
R1,R2 :抵抗。
Claims (3)
- 磁性層を有する素子をメモリセルとしたメモリセルアレイと、前記メモリセルにデータを書き込むために使用される第1書き込み線と、前記第1書き込み線の一端に接続される第1ドライバとを具備し、
前記第1ドライバは、前記第1書き込み線に与える書き込み電流の値を一定値以下に制限する第1制限回路を有し、
前記第1制限回路は、MOSトランジスタと、前記第1書き込み線の一端の電位及び基準電位に基づいて、前記MOSトランジスタのゲート電位を決定する差動増幅器とから構成される
ことを特徴とする磁気ランダムアクセスメモリ。 - 請求項1記載の磁気ランダムアクセスメモリにおいて、さらに、前記メモリセルにデータを書き込むために使用され、前記第1書き込み線に交差する第2書き込み線と、前記第2書き込み線の一端に接続される第2ドライバとを具備し、前記第2ドライバは、前記第2書き込み線に与える書き込み電流の値を一定値以下に制限する第2制限回路を有することを特徴とする磁気ランダムアクセスメモリ。
- 請求項2記載の磁気ランダムアクセスメモリにおいて、さらに、前記第2書き込み線の他端に接続される第3ドライバを具備し、前記第3ドライバは、前記第2書き込み線に与える書き込み電流の値を一定値以下に制限する第3制限回路を有することを特徴とする磁気ランダムアクセスメモリ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002279744A JP4131923B2 (ja) | 2002-09-25 | 2002-09-25 | 磁気ランダムアクセスメモリ |
US10/368,609 US6842362B2 (en) | 2002-09-25 | 2003-02-20 | Magnetic random access memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002279744A JP4131923B2 (ja) | 2002-09-25 | 2002-09-25 | 磁気ランダムアクセスメモリ |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2004118922A JP2004118922A (ja) | 2004-04-15 |
JP2004118922A5 JP2004118922A5 (ja) | 2005-11-17 |
JP4131923B2 true JP4131923B2 (ja) | 2008-08-13 |
Family
ID=31987105
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002279744A Expired - Fee Related JP4131923B2 (ja) | 2002-09-25 | 2002-09-25 | 磁気ランダムアクセスメモリ |
Country Status (2)
Country | Link |
---|---|
US (1) | US6842362B2 (ja) |
JP (1) | JP4131923B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7304901B2 (en) * | 2002-12-16 | 2007-12-04 | International Business Machines Corporation | Enabling memory redundancy during testing |
US7443710B2 (en) * | 2004-09-28 | 2008-10-28 | Spansion, Llc | Control of memory devices possessing variable resistance characteristics |
JP2006120273A (ja) * | 2004-10-25 | 2006-05-11 | Sony Corp | 記憶装置及び信号発生装置、並びに半導体装置 |
JP2006134398A (ja) * | 2004-11-04 | 2006-05-25 | Sony Corp | 記憶装置及び半導体装置 |
US7505348B2 (en) * | 2006-10-06 | 2009-03-17 | International Business Machines Corporation | Balanced and bi-directional bit line paths for memory arrays with programmable memory cells |
US7890892B2 (en) * | 2007-11-15 | 2011-02-15 | International Business Machines Corporation | Balanced and bi-directional bit line paths for memory arrays with programmable memory cells |
JP5121439B2 (ja) * | 2007-12-26 | 2013-01-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
IT201900021165A1 (it) * | 2019-11-14 | 2021-05-14 | St Microelectronics Srl | Dispositivo di memoria non volatile con un decodificatore di riga asimmetrico e metodo di selezione di linee di parola |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4858186A (en) * | 1988-01-12 | 1989-08-15 | Intle Corporation | A circuit for providing a load for the charging of an EPROM cell |
JP3361006B2 (ja) * | 1995-03-24 | 2003-01-07 | 川崎マイクロエレクトロニクス株式会社 | 半導体デバイス |
US6111783A (en) | 1999-06-16 | 2000-08-29 | Hewlett-Packard Company | MRAM device including write circuit for supplying word and bit line current having unequal magnitudes |
DE10032273C2 (de) * | 2000-07-03 | 2002-07-18 | Infineon Technologies Ag | Verfahren und Anordnung zur Kompensation von parasitären Stromverlusten |
JP3920564B2 (ja) * | 2000-12-25 | 2007-05-30 | 株式会社東芝 | 磁気ランダムアクセスメモリ |
DE10123593C2 (de) * | 2001-05-15 | 2003-03-27 | Infineon Technologies Ag | Magnetische Speicheranordnung |
US6646911B2 (en) * | 2001-10-26 | 2003-11-11 | Mitsubishi Denki Kabushiki Kaisha | Thin film magnetic memory device having data read current tuning function |
JP4033690B2 (ja) * | 2002-03-04 | 2008-01-16 | 株式会社ルネサステクノロジ | 半導体装置 |
JP4208498B2 (ja) * | 2002-06-21 | 2009-01-14 | 株式会社ルネサステクノロジ | 薄膜磁性体記憶装置 |
-
2002
- 2002-09-25 JP JP2002279744A patent/JP4131923B2/ja not_active Expired - Fee Related
-
2003
- 2003-02-20 US US10/368,609 patent/US6842362B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20040057278A1 (en) | 2004-03-25 |
US6842362B2 (en) | 2005-01-11 |
JP2004118922A (ja) | 2004-04-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8625339B2 (en) | Multi-cell per memory-bit circuit and method | |
US6809976B2 (en) | Non-volatile semiconductor memory device conducting read operation using a reference cell | |
US6807088B2 (en) | Magnetic random access memory and reading method thereof | |
US20050169067A1 (en) | Memory device capable of performing high speed reading while realizing redundancy replacement | |
US7167389B2 (en) | Magnetic random access memory with a reference cell array and dummy cell arrays | |
JP2004103174A (ja) | 半導体記憶装置 | |
US6999340B2 (en) | Semiconductor memory device including reference memory cell and control method | |
JP5093234B2 (ja) | 磁気ランダムアクセスメモリ | |
JP5045672B2 (ja) | 2t2mtjセルを用いたmram | |
JP2010040123A (ja) | 半導体装置 | |
US7447057B2 (en) | Semiconductor integrated circuit device with a plurality of memory cells storing data | |
JP2004118921A (ja) | 磁気ランダムアクセスメモリ | |
JP4131923B2 (ja) | 磁気ランダムアクセスメモリ | |
JP5503480B2 (ja) | 半導体装置 | |
US20070097733A1 (en) | Controllably connectable strings of MRAM cells | |
US6819585B2 (en) | Magnetic random access memory | |
JP4262969B2 (ja) | 薄膜磁性体記憶装置 | |
JP5150932B2 (ja) | 半導体記憶装置 | |
CN112927737B (zh) | 使用磁性隧道结的非易失寄存器 | |
US6912174B2 (en) | Thin film magnetic memory device suppressing influence of magnetic field noise from power supply wiring | |
JP5076175B2 (ja) | 不揮発性半導体記憶装置 | |
JP4698715B2 (ja) | 薄膜磁性体記憶装置 | |
JP4762720B2 (ja) | 磁気半導体記憶装置の読出し回路 | |
US7054185B2 (en) | Optimized MRAM current sources | |
WO2011055420A1 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050922 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050922 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080226 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080422 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080527 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080529 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110606 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110606 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120606 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120606 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130606 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |