JP2006120273A - 記憶装置及び信号発生装置、並びに半導体装置 - Google Patents
記憶装置及び信号発生装置、並びに半導体装置 Download PDFInfo
- Publication number
- JP2006120273A JP2006120273A JP2004309113A JP2004309113A JP2006120273A JP 2006120273 A JP2006120273 A JP 2006120273A JP 2004309113 A JP2004309113 A JP 2004309113A JP 2004309113 A JP2004309113 A JP 2004309113A JP 2006120273 A JP2006120273 A JP 2006120273A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- potential
- selection pulse
- mos transistor
- type mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Mram Or Spin Memory Techniques (AREA)
Abstract
【解決手段】 第1の閾値信号以上の電流が印加されることによって抵抗値が高い状態から低い状態に変化し、第2の閾値信号以上の電流が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有するメモリ素子がマトリクス状に配置された記憶装置であって、メモリ素子の書き込み開始時、書き込み終了時、消去開始時及び消去終了時に段階的に変化する電流を印加する。
【選択図】 図1
Description
同様に、ビット線磁界及びワード線磁界の強さが記憶素子の消去閾値を超えない様に設定すると共に、合成磁界の強さが記憶素子の消去閾値を超える様に設定することによって、合成磁界が発生した領域の近傍の記憶素子、即ち、電流を流したビット線と電流を流したワード線が直交する位置の近傍に配置された記憶素子のみの消去を行なうことができる。
具体例として、MRAMの場合を例に挙げると、書き込みや消去の開始時、即ち、電流が流れ始める時の電流の変化量が制御できていないために、瞬間的に流れる電流によりオーバーシュート電流が生じ、このオーバーシュート電流が生じることによって瞬間的に過大な磁界が発生する。そして、この過大な磁界が発生することに起因して、ビット線磁界及びワード線磁界の強さが記憶素子の書き込み閾値や消去閾値を超えてしまい、誤書き込み等が生じてしまう。更に、書き込み開始時や消去開始時に瞬間的に発生する過大な磁界によって合成磁界が乱れ、乱れた合成磁界によって記憶素子に書き込みや消去が行なわれることとなり、このことも誤書き込み等を生じる原因である。
具体例として、MRAMの場合を例に挙げると、書き込みや消去の終了時、即ち、電流が流れ終わる時の電流量が制御できていないために合成磁界が乱れ、乱れた合成磁界によって記憶素子に書き込みや消去が行なわれることとなり、このことが誤書き込み等を生じる原因である。
また、記憶素子への電気信号の印加終了時に、段階的に変化する電気信号が印加されることによって、電気信号が乱れた状態下での書き込みや消去を抑制することができ、誤書き込み等を低減することができる。
また、電気信号の印加終了時に段階的に変化する電気信号を印加することによって、電気信号が乱れた状態下での書き込みや消去を抑制することができ、誤書き込み等を低減することができる。
また、信号発生装置が電気信号の印加終了時に段階的に変化する電気信号を印加することによって、電気信号が乱れた状態下での書き込みや消去を抑制することができ、誤書き込み等を低減することができる。
図1は、本発明を適用した信号発生装置の一例であり、書き込み線に印加する書き込みパルスを発生するドライバ(以下、書き込みドライバと称する。)1を説明するための模式的な回路図である。
また、第2のオペアンプは、第1のn型MOSトランジスタを介してグランド電位(接地電位)と接続されている図1中符合Lで示す点(以下、L点と称する。)の電位を設定するためのものであり、第2のオペアンプによって、第2のオペアンプへの入力信号lowと同じ電圧をL点に印加することができる。
また、t6選択パルスの立ち下げと同時にt5選択パルスを立ち上げ、t5選択パルスの立ち下げと同時にt4選択パルスを立ち上げ、t4選択パルスの立ち下げと同時にt3選択パルスを立ち上げ、t3選択パルスの立ち下げと同時にt2選択パルスを立ち上げ、その後にt2選択パルスを立ち下げることによって、出力部からの出力電圧を段階的に高くすることができる。
なお、各トランスファーゲートは、ハイレベル(以下、Hレベルと称する。)の選択パルスが印加された場合にオンの状態となり、ローレベル(以下、Lレベルと称する。)の選択パルスが印加された場合にオフの状態となる。
即ち、t2選択パルスがHレベルの際にはH点の電位レベルが出力部に伝えられ、t3選択パルスがHレベルの際にはa点の電位レベルが出力部に伝えられ、t4選択パルスがHレベルの際にはb点の電位レベルが出力部に伝えられ、t5選択パルスがHレベルの際にはc点の電位レベルが出力部に伝えられ、t6選択パルスがHレベルの際にはL点の電位レベルが出力部に伝えられる。
なお、入力信号highの電位が入力信号lowの電位よりも高いために、H点の電位>a点の電位>b点の電位>c点の電位>L点の電位である。
なお、ビット線書き込みドライバから出力電圧の出力時には、第9のトランスファーゲートをオンの状態とし、ビット線書き込みドライバからの出力電圧を第6のp型MOSトランジスタのゲートに伝える様に構成されている。また、ビット線書き込みドライバから出力電圧の非出力時には、第5のp型MOSトランジスタ36によって第6のp型MOSトランジスタのゲートに電源電位Vddを伝える様に構成されている。
なお、ワード線書き込みドライバからの出力電圧の出力時には、第10のトランスファーゲートをオンの状態とし、ワード線書き込みドライバからの出力電圧を第8のp型MOSトランジスタのゲートに伝える様に構成されている。また、ワード線書き込みドライバからの出力電圧の非出力時には、第7のn型MOSトランジスタ41によって第8のp型MOSトランジスタのゲートに電源電位Vddを伝える様に構成されている。
つまり、最も高電位であるH点の電位が出力部に伝えられるt2選択パルスがHレベルの時がビット線の電位が最も低くなり、2番目に高電位であるa点の電位が出力部に伝えられるt3選択パルスがHレベルの時がビット線の電位が2番目に低くなり、3番目に高電位であるb点の電位が出力部に伝えられるt4選択パルスがHレベルの時がビット線の電位が3番目に低くなり、4番目に高電位であるc点の電位が出力部に伝えられるt5選択パルスがHレベルの時がビット線の電位が4番目に低くなり、最も低電位であるL点の電位が出力部に伝えられるt6選択パルスがHレベルの時がビット線の電位が最も高くなるために、図4中符号Bt2〜Bt6及びBt9で示すタイミングで選択パルスを印加することによって、ビット線には図4中符合Yで示す様な書き込み電圧が印加され、書き込み開始時にビット線に段階的に増加する電流を供給することができると共に、書き込み終了時にビット線に段階的に減少する電流を供給することができる。
つまり、最も高電位であるH点の電位が出力部に伝えられるt2選択パルスがHレベルの時がワード線の電位が最も低くなり、2番目に高電位であるa点の電位が出力部に伝えられるt3選択パルスがHレベルの時がワード線の電位が2番目に低くなり、3番目に高電位であるb点の電位が出力部に伝えられるt4選択パルスがHレベルの時がワード線の電位が3番目に低くなり、4番目に高電位であるc点の電位が出力部に伝えられるt5選択パルスがHレベルの時がワード線の電位が4番目に低くなり、最も低電位であるL点の電位が出力部に伝えられるt6選択パルスがHレベルの時がワード線の電位が最も高くなるために、図4中符号Wt2〜Wt6及びWt10で示すタイミングで選択パルスを印加することによって、ワード線には図4中符合Yで示す様な書き込み電位が印加され、書き込み開始時にワード線に段階的に増加する電流を供給することができると共に、書き込み終了時にワード線に段階的に減少する電流を供給することができる。
なお、図3に示すMRAMの一例では、ビット線とワード線との書き込み電流を別々に設定することができる。
また、ビット線書き込みドライバの出力部は、第12のトランスファーゲート46を介して第12のp型MOSトランジスタ47のゲートとも接続されており、第12のp型MOSトランジスタの一端は電源電位Vddに接続され、他端はビット線の他端と接続されている。更に、ビット線の他端は第7のn型MOSトランジスタ48を介してグランド電位に接続されている。
なお、ビット線書き込みドライバからの出力電圧の出力時には、第11のトランスファーゲートまたは第12のトランスファーゲートを排他的にオンの状態とし、ビット線書き込みドライバからの出力電圧を第10のp型MOSトランジスタまたは第12のp型MOSトランジスタに伝える様に構成されている。また、第11のトランスファーゲートをオンの状態とした時には、第11のp型MOSトランジスタ49によって第12のp型MOSトランジスタのゲートに電源電位Vddを伝える様に構成され、第12のトランスファーゲートをオンの状態とした時には、第9のp型MOSトランジスタ50によって第10のp型MOSトランジスタのゲートに電源電位Vddを伝える様に構成されている。
つまり、最も高電位であるH点の電位が出力部に伝えられるt2選択パルスがHレベルの時がビット線の電位が最も低くなり、2番目に高電位であるa点の電位が出力部に伝えられるt3選択パルスがHレベルの時がビット線の電位が2番目に低くなり、3番目に高電位であるb点の電位が出力部に伝えられるt4選択パルスがHレベルの時がビット線の電位が3番目に低くなり、4番目に高電位であるc点の電位が出力部に伝えられるt5選択パルスがHレベルの時がビット線の電位が4番目に低くなり、最も低電位であるL点の電位が出力部に伝えられるt6選択パルスがHレベルの時がビット線の電位が最も高くなるために、図4中符号Bt2〜Bt6及びBt11で示すタイミングで選択パルスを印加することによって、ビット線には図4中符合Yで示す様な書き込み電圧が印加され、書き込み終了時にビット線に段階的に減少する電流を供給することができる。
また、ワード線書き込みドライバの出力部は、第14のトランスファーゲート55を介して第16のp型MOSトランジスタ56のゲートとも接続されており、第16のp型MOSトランジスタの一端は電源電位Vddに接続され、他端はワード線の他端と接続されている。更に、ワード線の他端は第9のn型MOSトランジスタ57を介してグランド電位に接続されている。
なお、ワード線書き込みドライバからの出力電圧の出力時には、第13のトランスファーゲートまたは第14のトランスファーゲートを排他的にオンの状態とし、ワード線書き込みドライバからの出力電圧を第14のp型MOSトランジスタまたは第16のp型MOSトランジスタに伝える様に構成されている。また、第13のトランスファーゲートをオンの状態にした時には、第15のp型MOSトランジスタ58によって第16のp型MOSトランジスタのゲートに電源電位Vddを伝える様に構成され、第14のトランスファーゲートをオンの状態にした時には、第13のp型MOSトランジスタ59によって第14のp型MOSトランジスタのゲートに電源電位Vddを伝える様に構成されている。
つまり、最も高電位であるH点の電位が出力部に伝えられるt2選択パルスがHレベルの時がワード線の電位が最も低くなり、2番目に高電位であるa点の電位が出力部に伝えられるt3選択パルスがHレベルの時がワード線の電位が2番目に低くなり、3番目に高電位であるb点の電位が出力部に伝えられるt4選択パルスがHレベルの時がワード線の電位が3番目に低くなり、4番目に高電位であるc点の電位が出力部に伝えられるt5選択パルスがHレベルの時がワード線の電位が4番目に低くなり、最も低電位であるL点の電位が出力部に伝えられるt6選択パルスがHレベルの時がワード線の電位が最も高くなるために、図4中符号Wt2〜Wt6及びWt13で示すタイミングで選択パルスを印加することによって、ワード線には図4中符合Yで示す様な書き込み電圧が印加され、書き込み終了時にワード線に段階的に減少する電流を供給することができる。
2 第1のオペアンプ
3 第2のオペアンプ
4 第1の抵抗体
5 第2の抵抗体
6 第3の抵抗体
7 第4の抵抗体
8 第1のトランスファーゲート
9 第2のトランスファーゲート
10 第3のトランスファーゲート
11 第4のトランスファーゲート
12 第5のトランスファーゲート
13 第6のトランスファーゲート
14 第7のトランスファーゲート
15 第1のp型MOSトランジスタ
16 第2のp型MOSトランジスタ
17 第1のn型MOSトランジスタ
18 第2のn型MOSトランジスタ
25 出力部
30 ビット線書き込みドライバ
31 ワード線書き込みドライバ
32 第9のトランスファーゲート
33 第6のp型MOSトランジスタ
34 ビット線
35 第4のn型MOSトランジスタ
36 第5のp型MOSトランジスタ
37 第10のトランスファーゲート
38 第8のp型MOSトランジスタ
39 ワード線
40 第5のn型MOSトランジスタ
41 第7のn型MOSトランジスタ
42 ビット線書き込みドライバ
43 第11のトランスファーゲート
44 第10のp型MOSトランジスタ
45 第6のn型MOSトランジスタ
46 第12のトランスファーゲート
47 第12のp型MOSトランジスタ
48 第7のn型MOSトランジスタ
49 第11のp型MOSトランジスタ
50 第9のp型MOSトランジスタ
51 ワード線書き込みドライバ
52 第13のトランスファーゲート
53 第14のp型MOSトランジスタ
54 第8のn型MOSトランジスタ
55 第14のトランスファーゲート
56 第16のp型MOSトランジスタ
57 第9のn型MOSトランジスタ
58 第15のp型MOSトランジスタ
59 第13のp型MOSトランジスタ
Claims (9)
- 第1の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第1の閾値信号とは極性が異なる第2の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有する記憶素子がマトリクス状に配置された記憶装置であって、
前記記憶素子への電気信号の印加開始時または印加終了時の少なくとも一方で、段階的に変化する電気信号が印加される
記憶装置。 - 前記記憶素子への電気信号の印加開始時及び印加終了時に、段階的に変化する電気信号が印加される
請求項1に記載の記憶装置。 - 前記電気信号は電流である
請求項1に記載の記憶装置。 - 第1の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第1の閾値信号とは極性が異なる第2の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有する記憶素子に電気信号を印加する信号発生装置であって、
電気信号の印加開始時または印加終了時の少なくとも一方で、段階的に変化する電気信号を印加する
信号発生装置。 - 電気信号の印加開始時及び印加終了時に、段階的に変化する電気信号を印加する
請求項4に記載の信号発生装置。 - 前記電気信号は電流である
請求項4に記載の信号発生装置。 - 第1の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第1の閾値信号とは極性が異なる第2の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有する記憶素子がマトリクス状に配置された記憶装置と、
前記記憶素子に電気信号を印加する信号発生装置とを備える半導体装置であって、
前記信号発生装置は、電気信号の印加開始時または印加終了時の少なくとも一方で、段階的に変化する電気信号を印加する
半導体装置。 - 前記信号発生装置は、電気信号の印加開始時及び印加終了時に、段階的に変化する電気信号を印加する
請求項7に記載の半導体装置。 - 前記電気信号は電流である
請求項7に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004309113A JP2006120273A (ja) | 2004-10-25 | 2004-10-25 | 記憶装置及び信号発生装置、並びに半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004309113A JP2006120273A (ja) | 2004-10-25 | 2004-10-25 | 記憶装置及び信号発生装置、並びに半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006120273A true JP2006120273A (ja) | 2006-05-11 |
Family
ID=36538002
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004309113A Pending JP2006120273A (ja) | 2004-10-25 | 2004-10-25 | 記憶装置及び信号発生装置、並びに半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006120273A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008047214A (ja) * | 2006-08-15 | 2008-02-28 | Nec Corp | 半導体記憶装置及びそのテスト方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003109374A (ja) * | 2001-09-28 | 2003-04-11 | Canon Inc | 磁気メモリ装置の書き込み回路 |
JP2003331574A (ja) * | 2002-05-15 | 2003-11-21 | Toshiba Corp | 磁気ランダムアクセスメモリ |
JP2004118922A (ja) * | 2002-09-25 | 2004-04-15 | Toshiba Corp | 磁気ランダムアクセスメモリ |
-
2004
- 2004-10-25 JP JP2004309113A patent/JP2006120273A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003109374A (ja) * | 2001-09-28 | 2003-04-11 | Canon Inc | 磁気メモリ装置の書き込み回路 |
JP2003331574A (ja) * | 2002-05-15 | 2003-11-21 | Toshiba Corp | 磁気ランダムアクセスメモリ |
JP2004118922A (ja) * | 2002-09-25 | 2004-04-15 | Toshiba Corp | 磁気ランダムアクセスメモリ |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008047214A (ja) * | 2006-08-15 | 2008-02-28 | Nec Corp | 半導体記憶装置及びそのテスト方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4630314B2 (ja) | Mram装置 | |
JP4670252B2 (ja) | 記憶装置 | |
US10972101B2 (en) | Level shifters, memory systems, and level shifting methods | |
TWI321796B (en) | Word-line driver | |
KR101634377B1 (ko) | 내부 전압 생성 회로, 그 방법, 및 이를 이용하는 반도체 장치 | |
JP3743453B2 (ja) | 不揮発性半導体記憶装置 | |
JP2004103174A (ja) | 半導体記憶装置 | |
JP2010055692A (ja) | 読み出し回路及び読み出し方法 | |
US8238138B2 (en) | Semiconductor memory device and its operation method | |
TW201145279A (en) | Variable resistance memory, operating method and system | |
JP2009230798A (ja) | 磁気記憶装置 | |
TWI514384B (zh) | 半導體記憶體裝置與其驅動方法 | |
TW201423750A (zh) | 記憶體中的二極體分段 | |
KR101884203B1 (ko) | 자기 메모리 소자 및 자기 메모리 소자의 데이터 기록 방법 | |
US11024376B2 (en) | Memory apparatus and method of controlling memory apparatus | |
US10388346B2 (en) | Memory cell and array having device, P-type transistor and N-type transistor | |
JP2014187162A (ja) | 半導体装置とそのトリミング方法 | |
JP2006120273A (ja) | 記憶装置及び信号発生装置、並びに半導体装置 | |
JP2008016145A (ja) | 半導体記憶装置 | |
JP2009252283A (ja) | 半導体記憶装置 | |
KR100652797B1 (ko) | 반도체 메모리 소자의 센스앰프 오버드라이버 제어회로 및그 제어 방법 | |
WO2016157719A1 (ja) | 半導体記憶装置の書き換え方法及び半導体記憶装置 | |
JP5774154B1 (ja) | 抵抗変化型メモリ | |
JP2009104715A (ja) | 可変抵抗素子の駆動方法および駆動装置 | |
JP6953148B2 (ja) | 半導体記憶装置及びデータ読出方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070420 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100428 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100511 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100628 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100713 |