JP2003060165A - 半導体記憶装置 - Google Patents
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Abstract
(57)【要約】
【課題】 リファレンスセル部の抵抗値のばらつきを抑
制する。 【解決手段】 半導体装置は、第１のＴＭＲ素子１３を
有するメモリセル部１０と、第１のデータを記憶する第
２のＴＭＲ素子３１ａと第２のデータを記憶する第３の
ＴＭＲ素子３２ａとをそれぞれ少なくとも１つ以上有す
るリファレンスセル部３０とを具備する。
制する。 【解決手段】 半導体装置は、第１のＴＭＲ素子１３を
有するメモリセル部１０と、第１のデータを記憶する第
２のＴＭＲ素子３１ａと第２のデータを記憶する第３の
ＴＭＲ素子３２ａとをそれぞれ少なくとも１つ以上有す
るリファレンスセル部３０とを具備する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係わり、特にトンネル磁気抵抗効果（ＴＭＲ：Tunnelin
g Magneto Resistive）素子を記憶素子として用いた磁
気記憶装置（ＭＲＡＭ：Magnetic Random Access Memor
y）に関する。
係わり、特にトンネル磁気抵抗効果（ＴＭＲ：Tunnelin
g Magneto Resistive）素子を記憶素子として用いた磁
気記憶装置（ＭＲＡＭ：Magnetic Random Access Memor
y）に関する。
【０００２】
【従来の技術】近年、情報記憶素子として、磁気抵抗効
果を利用したＭＲＡＭ（Magnetic Random Access Memor
y）セルが提案されている。このＭＲＡＭは、不揮発
性、高集積性、高信頼性、高速動作を兼ね備えたメモリ
デバイスヘ発展し、ポテンシャルを抱くデバイスとし
て、近年急激に期待が高まっている。
果を利用したＭＲＡＭ（Magnetic Random Access Memor
y）セルが提案されている。このＭＲＡＭは、不揮発
性、高集積性、高信頼性、高速動作を兼ね備えたメモリ
デバイスヘ発展し、ポテンシャルを抱くデバイスとし
て、近年急激に期待が高まっている。
【０００３】磁気抵抗効果素子には、主に、ＧＭＲ（Gi
ant Magneto Resistive）素子とＴＭＲ（Tunneling Mag
neto Resistive）素子とが知られている。ＧＭＲ素子
は、２つの強磁性層とこれら強磁性層に挟まれた導体と
からなり、この導体の抵抗が上下の強磁性層の磁化の向
きにより変化する。しかし、ＧＭＲ素子のＭＲ（Magnet
o Resistive）比は１０％以下と低いため、読み出しマ
ージンを確保することが困難である。このため、ＧＭＲ
素子は特殊な用途に限定され、広く普及するには至って
いない。一方、ＴＭＲ素子は、２つの強磁性層とこれら
強磁性層で挟まれた絶縁体とからなり、この絶縁体のト
ンネル抵抗が上下の強磁性層の磁化の向きによって変化
する。このＴＭＲ素子では、現在５０％程度のＭＲ比を
確保することが可能となってきている。このため、ここ
数年、応用デバイスを目指した研究対象は、ＧＭＲ素子
よりもＴＭＲ素子の方が主流となってきている。
ant Magneto Resistive）素子とＴＭＲ（Tunneling Mag
neto Resistive）素子とが知られている。ＧＭＲ素子
は、２つの強磁性層とこれら強磁性層に挟まれた導体と
からなり、この導体の抵抗が上下の強磁性層の磁化の向
きにより変化する。しかし、ＧＭＲ素子のＭＲ（Magnet
o Resistive）比は１０％以下と低いため、読み出しマ
ージンを確保することが困難である。このため、ＧＭＲ
素子は特殊な用途に限定され、広く普及するには至って
いない。一方、ＴＭＲ素子は、２つの強磁性層とこれら
強磁性層で挟まれた絶縁体とからなり、この絶縁体のト
ンネル抵抗が上下の強磁性層の磁化の向きによって変化
する。このＴＭＲ素子では、現在５０％程度のＭＲ比を
確保することが可能となってきている。このため、ここ
数年、応用デバイスを目指した研究対象は、ＧＭＲ素子
よりもＴＭＲ素子の方が主流となってきている。
【０００４】そこで、ＭＲＡＭメモリセルでは、ＴＭＲ
素子をメモリ素子やリファレンス素子として用いる。そ
して、データの読み出し時に、メモリ素子の抵抗値とリ
ファレンス素子の抵抗値とを比較し、“１”、“０”デ
ータの判定が行われる。
素子をメモリ素子やリファレンス素子として用いる。そ
して、データの読み出し時に、メモリ素子の抵抗値とリ
ファレンス素子の抵抗値とを比較し、“１”、“０”デ
ータの判定が行われる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来技術では、リファレンス素子の抵抗値のばらつきによ
って“１”、“０”データの抵抗変化が少なくなるとい
う問題があった。従って、リファレンス素子の抵抗値の
ばらつきを抑制しなければならなかった。
来技術では、リファレンス素子の抵抗値のばらつきによ
って“１”、“０”データの抵抗変化が少なくなるとい
う問題があった。従って、リファレンス素子の抵抗値の
ばらつきを抑制しなければならなかった。
【０００６】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、リファレンス
セル部の抵抗値のばらつきを抑制することが可能な半導
体記憶装置を提供することにある。
たものであり、その目的とするところは、リファレンス
セル部の抵抗値のばらつきを抑制することが可能な半導
体記憶装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。
成するために以下に示す手段を用いている。
【０００８】本発明に係わる半導体記憶装置は、抵抗変
化によって２値のデータを記憶する抵抗素子を備えた半
導体記憶装置であって、第１の抵抗素子を有するメモリ
セル部と、第１のデータを記憶する第２の抵抗素子と、
第２のデータを記憶する第３の抵抗素子とをそれぞれ少
なくとも１つ以上有するリファレンスセル部とを具備し
ている。
化によって２値のデータを記憶する抵抗素子を備えた半
導体記憶装置であって、第１の抵抗素子を有するメモリ
セル部と、第１のデータを記憶する第２の抵抗素子と、
第２のデータを記憶する第３の抵抗素子とをそれぞれ少
なくとも１つ以上有するリファレンスセル部とを具備し
ている。
【０００９】
【発明の実施の形態】本発明は、トンネル磁気抵抗効果
（ＴＭＲ：Tunneling Magneto Resistive）素子を記憶
素子として用いた磁気記憶装置（ＭＲＡＭ：Magnetic R
andom AccessMemory）に関するものである。このＭＲＡ
Ｍは、ＴＭＲ素子を備えたメモリセルをマトリクス状に
複数個配置したメモリセルアレイ構造となっており、こ
のメモリセルアレイの周辺にデコーダやセンス回路等の
周辺回路部を設け、任意のメモリセルにアクセスするこ
とによって、情報の書き込み・読み出し行うものであ
る。
（ＴＭＲ：Tunneling Magneto Resistive）素子を記憶
素子として用いた磁気記憶装置（ＭＲＡＭ：Magnetic R
andom AccessMemory）に関するものである。このＭＲＡ
Ｍは、ＴＭＲ素子を備えたメモリセルをマトリクス状に
複数個配置したメモリセルアレイ構造となっており、こ
のメモリセルアレイの周辺にデコーダやセンス回路等の
周辺回路部を設け、任意のメモリセルにアクセスするこ
とによって、情報の書き込み・読み出し行うものであ
る。
【００１０】本発明の実施の形態を以下に図面を参照し
て説明する。この説明に際し、全図にわたり、共通する
部分には共通する参照符号を付す。
て説明する。この説明に際し、全図にわたり、共通する
部分には共通する参照符号を付す。
【００１１】［第１の実施形態］第１の実施形態は、１
ビットのメモリセル部が１ＴＭＲ素子＋１ＭＯＳトラン
ジスタで構成され、リファレンスセル部が（１ＴＭＲ素
子＋１ＭＯＳトランジスタ）×４で構成される例であ
る。なお、リファレンスセル部とは、１ビットのメモリ
セルと同時に選択され、データの読み出し時にメモリセ
ルと比較されるセルのことをいう。
ビットのメモリセル部が１ＴＭＲ素子＋１ＭＯＳトラン
ジスタで構成され、リファレンスセル部が（１ＴＭＲ素
子＋１ＭＯＳトランジスタ）×４で構成される例であ
る。なお、リファレンスセル部とは、１ビットのメモリ
セルと同時に選択され、データの読み出し時にメモリセ
ルと比較されるセルのことをいう。
【００１２】図１は、本発明の第１の実施形態に係る半
導体記憶装置の回路図を示す。図１に示すように、第１
の実施形態に係る半導体記憶装置において、１ビット当
たりのメモリセル部１０は、ＴＭＲ素子１３とＭＯＳト
ランジスタ２０とを備える。このメモリセル部１０のＴ
ＭＲ素子１３に書き込まれた情報を判定するリファレン
スセル部３０は、ＴＭＲ素子とＭＯＳトランジスタとの
ペアを４組備える。つまり、リファレンスセル部３０
は、“０”データを保持する第１のＴＭＲ素子３１ａと
ＭＯＳトランジスタ３３ａとからなる第１のペアと、
“１”データを保持する第２のＴＭＲ素子３２ａとＭＯ
Ｓトランジスタ３４ａとからなる第２のペアと、“０”
データを保持する第３のＴＭＲ素子３１ｂとＭＯＳトラ
ンジスタ３３ｂとからなる第３のペアと、“１”データ
を保持する第４のＴＭＲ素子３２ｂとＭＯＳトランジス
タ３４ｂとからなる第４のペアとを有する。
導体記憶装置の回路図を示す。図１に示すように、第１
の実施形態に係る半導体記憶装置において、１ビット当
たりのメモリセル部１０は、ＴＭＲ素子１３とＭＯＳト
ランジスタ２０とを備える。このメモリセル部１０のＴ
ＭＲ素子１３に書き込まれた情報を判定するリファレン
スセル部３０は、ＴＭＲ素子とＭＯＳトランジスタとの
ペアを４組備える。つまり、リファレンスセル部３０
は、“０”データを保持する第１のＴＭＲ素子３１ａと
ＭＯＳトランジスタ３３ａとからなる第１のペアと、
“１”データを保持する第２のＴＭＲ素子３２ａとＭＯ
Ｓトランジスタ３４ａとからなる第２のペアと、“０”
データを保持する第３のＴＭＲ素子３１ｂとＭＯＳトラ
ンジスタ３３ｂとからなる第３のペアと、“１”データ
を保持する第４のＴＭＲ素子３２ｂとＭＯＳトランジス
タ３４ｂとからなる第４のペアとを有する。
【００１３】このような半導体記憶装置では、ビット線
１１と書き込みワード線１２とが互いに直交するように
マトリクス状に複数個配置され、ビット線１１と書き込
みワード線１２との各々の交点付近にＴＭＲ素子１３、
３１ａ、３１ｂ、３２ａ、３２ｂがそれぞれ配置されて
いる。そして、メモリセル部１０とこのメモリセル部１
０と対になるリファレンスセル部３０とは同一の書き込
み・読み出しワード線１２、２２を用いる。つまり、メ
モリセル部１０及びリファレンスセル部３０におけるＴ
ＭＲ素子１３、３１ａ、３１ｂ、３２ａ、３２ｂは、同
一の書き込みワード線１２の上方に配置される。また、
メモリセル部１０及びリファレンスセル部３０における
ＭＯＳトランジスタ２０、３３ａ、３３ｂ、３４ａ、３
４ｂは、同一の読み出しワード線２２に電気的に接続さ
れる。
１１と書き込みワード線１２とが互いに直交するように
マトリクス状に複数個配置され、ビット線１１と書き込
みワード線１２との各々の交点付近にＴＭＲ素子１３、
３１ａ、３１ｂ、３２ａ、３２ｂがそれぞれ配置されて
いる。そして、メモリセル部１０とこのメモリセル部１
０と対になるリファレンスセル部３０とは同一の書き込
み・読み出しワード線１２、２２を用いる。つまり、メ
モリセル部１０及びリファレンスセル部３０におけるＴ
ＭＲ素子１３、３１ａ、３１ｂ、３２ａ、３２ｂは、同
一の書き込みワード線１２の上方に配置される。また、
メモリセル部１０及びリファレンスセル部３０における
ＭＯＳトランジスタ２０、３３ａ、３３ｂ、３４ａ、３
４ｂは、同一の読み出しワード線２２に電気的に接続さ
れる。
【００１４】図２は、第１の実施形態に係る半導体記憶
装置の概略的な平面図を示す。図３は、図２のIII−III
線に沿ったメモリセル部における半導体記憶装置の断面
図を示す。
装置の概略的な平面図を示す。図３は、図２のIII−III
線に沿ったメモリセル部における半導体記憶装置の断面
図を示す。
【００１５】図２に示すように、リファレンスセル部３
０のＴＭＲ素子３１ａ、３１ｂ、３２ａ、３２ｂのビッ
ト線１１に接する面積Ｓ１は、メモリセル部１０のＴＭ
Ｒ素子１３のビット線１１に接する面積Ｓ２と同じであ
る。
０のＴＭＲ素子３１ａ、３１ｂ、３２ａ、３２ｂのビッ
ト線１１に接する面積Ｓ１は、メモリセル部１０のＴＭ
Ｒ素子１３のビット線１１に接する面積Ｓ２と同じであ
る。
【００１６】図３に示すように、第１の実施形態に係る
メモリセル部１０は、ビット線１１と書き込みワード線
１２との各々の交点付近にＴＭＲ素子１３が配置されて
いる。このＴＭＲ素子１３は、上部電極（表示せず）を
介してビット線１１に接続され、下部電極１４、第１、
第２の配線層１８、１６、第１、第２、第３のコンタク
ト層１９、１７、１５を介してＭＯＳトランジスタ２０
のソース／ドレイン拡散層２１に接続されている。この
ＭＯＳトランジスタ２０はＴＭＲ素子１３にアクセスす
るための読み出し用スイッチング素子であり、このＭＯ
Ｓトランジスタ２０のゲート電極は読み出しワード線２
２になっている。
メモリセル部１０は、ビット線１１と書き込みワード線
１２との各々の交点付近にＴＭＲ素子１３が配置されて
いる。このＴＭＲ素子１３は、上部電極（表示せず）を
介してビット線１１に接続され、下部電極１４、第１、
第２の配線層１８、１６、第１、第２、第３のコンタク
ト層１９、１７、１５を介してＭＯＳトランジスタ２０
のソース／ドレイン拡散層２１に接続されている。この
ＭＯＳトランジスタ２０はＴＭＲ素子１３にアクセスす
るための読み出し用スイッチング素子であり、このＭＯ
Ｓトランジスタ２０のゲート電極は読み出しワード線２
２になっている。
【００１７】ここで、ＴＭＲ素子１３は、下部電極１４
に接続する強磁性層の磁気記録層２６と、上部電極を介
してビット線１１に接続する強磁性層の磁化固着層２７
と、これら磁気記録層２６と磁化固着層２７とに挟まれ
た非磁性層のトンネル接合層２８とで構成される。
に接続する強磁性層の磁気記録層２６と、上部電極を介
してビット線１１に接続する強磁性層の磁化固着層２７
と、これら磁気記録層２６と磁化固着層２７とに挟まれ
た非磁性層のトンネル接合層２８とで構成される。
【００１８】尚、ＴＭＲ素子１３は、上述する１重トン
ネル接合構造に限定されず、以下に示す２重トンネル接
合構造でもよい。つまり、第１の磁化固着層上に第１の
トンネル接合層が配置され、この第１のトンネル接合層
上に磁気記録層が配置される。この磁気記録層上に第２
のトンネル接合層が配置され、この第２のトンネル接合
層上に第２の磁化固着層が配置される。この２重トンネ
ル接合構造のＴＭＲ素子１３の場合、１重トンネル接合
構造のＴＭＲ素子１３と比較して、同じ外部バイアスを
印加したときのＭＲ（Magneto Resistive）比の劣化が
少なく、より高いバイアスで動作できる。
ネル接合構造に限定されず、以下に示す２重トンネル接
合構造でもよい。つまり、第１の磁化固着層上に第１の
トンネル接合層が配置され、この第１のトンネル接合層
上に磁気記録層が配置される。この磁気記録層上に第２
のトンネル接合層が配置され、この第２のトンネル接合
層上に第２の磁化固着層が配置される。この２重トンネ
ル接合構造のＴＭＲ素子１３の場合、１重トンネル接合
構造のＴＭＲ素子１３と比較して、同じ外部バイアスを
印加したときのＭＲ（Magneto Resistive）比の劣化が
少なく、より高いバイアスで動作できる。
【００１９】上記１重トンネル接合構造又は２重トンネ
ル接合構造のＴＭＲ素子１３は、例えば、以下の材料を
用いて形成される。
ル接合構造のＴＭＲ素子１３は、例えば、以下の材料を
用いて形成される。
【００２０】磁化固着層２７及び磁気記録層２６の材料
には、例えば、Ｆｅ，Ｃｏ，Ｎｉ又はそれらの合金、ス
ピン分極率の大きいマグネタイト、ＣｒＯ2 ，ＲＸＭｎ
Ｏ3- y （Ｒ；希土類、Ｘ；Ｃａ，Ｂａ，Ｓｒ）などの酸
化物の他、ＮｉＭｎＳｂ，ＰｔＭｎＳｂなどのホイスラ
ー合金などを用いることが好ましい。また、これら磁性
体には、強磁性を失わないかぎり、Ａｇ，Ｃｕ，Ａｕ，
Ａｌ，Ｍｇ，Ｓｉ，Ｂｉ，Ｔａ，Ｂ，Ｃ，Ｏ，Ｎ，Ｐ
ｄ，Ｐｔ，Ｚｒ，Ｉｒ，Ｗ，Ｍｏ，Ｎｂなどの非磁性元
素が多少含まれていてもよい。
には、例えば、Ｆｅ，Ｃｏ，Ｎｉ又はそれらの合金、ス
ピン分極率の大きいマグネタイト、ＣｒＯ2 ，ＲＸＭｎ
Ｏ3- y （Ｒ；希土類、Ｘ；Ｃａ，Ｂａ，Ｓｒ）などの酸
化物の他、ＮｉＭｎＳｂ，ＰｔＭｎＳｂなどのホイスラ
ー合金などを用いることが好ましい。また、これら磁性
体には、強磁性を失わないかぎり、Ａｇ，Ｃｕ，Ａｕ，
Ａｌ，Ｍｇ，Ｓｉ，Ｂｉ，Ｔａ，Ｂ，Ｃ，Ｏ，Ｎ，Ｐ
ｄ，Ｐｔ，Ｚｒ，Ｉｒ，Ｗ，Ｍｏ，Ｎｂなどの非磁性元
素が多少含まれていてもよい。
【００２１】トンネル接合層２８の材料には、Ａｌ2 Ｏ
3 ，ＳｉＯ2 ，ＭｇＯ，ＡｌＮ，Ｂｉ2 Ｏ3 ，Ｍｇ
Ｆ2 ，ＣａＦ2 ，ＳｒＴｉＯ2 ，ＡｌＬａＯ3 等の誘電
体を使用してもよい。これらの誘電体には、酸素、窒
素、フッ素欠損が存在していてもよい。
3 ，ＳｉＯ2 ，ＭｇＯ，ＡｌＮ，Ｂｉ2 Ｏ3 ，Ｍｇ
Ｆ2 ，ＣａＦ2 ，ＳｒＴｉＯ2 ，ＡｌＬａＯ3 等の誘電
体を使用してもよい。これらの誘電体には、酸素、窒
素、フッ素欠損が存在していてもよい。
【００２２】図４は、第１の実施形態に係るメモリセル
部及びリファレンスセル部の概略的な回路図を示す。
尚、図４では、ＴＭＲ素子と対になって配置されるＭＯ
Ｓトランジスタは省略する。
部及びリファレンスセル部の概略的な回路図を示す。
尚、図４では、ＴＭＲ素子と対になって配置されるＭＯ
Ｓトランジスタは省略する。
【００２３】図４に示すように、第１の実施形態に係る
リファレンスセル部３０では、“０”データを保持する
第１のＴＭＲ素子３１ａと、“１”データを保持する第
２のＴＭＲ素子３２ａとが、ＭＯＳトランジスタ（図示
せず）を介して直列に接続される。同様に、“０”デー
タを保持する第３のＴＭＲ素子３１ｂと、“１”データ
を保持する第４のＴＭＲ素子３２ｂとが、ＭＯＳトラン
ジスタ（図示せず）を介して直列に接続される。そし
て、直列接続された第１及び第２のＴＭＲ素子３１ａ、
３２ａと、直列接続された第３及び第４のＴＭＲ素子３
１ｂ、３２ｂとは、並列に接続される。
リファレンスセル部３０では、“０”データを保持する
第１のＴＭＲ素子３１ａと、“１”データを保持する第
２のＴＭＲ素子３２ａとが、ＭＯＳトランジスタ（図示
せず）を介して直列に接続される。同様に、“０”デー
タを保持する第３のＴＭＲ素子３１ｂと、“１”データ
を保持する第４のＴＭＲ素子３２ｂとが、ＭＯＳトラン
ジスタ（図示せず）を介して直列に接続される。そし
て、直列接続された第１及び第２のＴＭＲ素子３１ａ、
３２ａと、直列接続された第３及び第４のＴＭＲ素子３
１ｂ、３２ｂとは、並列に接続される。
【００２４】ここで、“０”データを保持する第１、第
３のＴＭＲ素子３１ａ、３１ｂは、磁化固着層２７と磁
気記録層２６との磁化の方向が互いに反平行になってい
る。一方、“１”データを保持する第２、第４のＴＭＲ
素子３２ａ、３２ｂは、磁化固着層２７と磁気記録層２
６との磁化の方向が互いに平行になっている。
３のＴＭＲ素子３１ａ、３１ｂは、磁化固着層２７と磁
気記録層２６との磁化の方向が互いに反平行になってい
る。一方、“１”データを保持する第２、第４のＴＭＲ
素子３２ａ、３２ｂは、磁化固着層２７と磁気記録層２
６との磁化の方向が互いに平行になっている。
【００２５】また、第１乃至第４のＴＭＲ素子３１ａ、
３２ａ、３１ｂ、３２ｂの全体の抵抗値をＲｒ、“０”
データを保持する第１、第３のＴＭＲ素子３１ａ、３１
ｂの抵抗値をＲ０、“１”データを保持する第２、第４
のＴＭＲ素子３２ａ、３２ｂの抵抗値をＲ１とすると、
このリファレンスセル部３０の全体の抵抗Ｒｒは、式
（１）の関係を満たす。
３２ａ、３１ｂ、３２ｂの全体の抵抗値をＲｒ、“０”
データを保持する第１、第３のＴＭＲ素子３１ａ、３１
ｂの抵抗値をＲ０、“１”データを保持する第２、第４
のＴＭＲ素子３２ａ、３２ｂの抵抗値をＲ１とすると、
このリファレンスセル部３０の全体の抵抗Ｒｒは、式
（１）の関係を満たす。
【００２６】Ｒｒ＝（Ｒ０＋Ｒ１）／２…（１）
このようにして、リファレンスセル部３０では、“０”
データを保持する第１、第３のＴＭＲ素子３１ａ、３１
ｂの抵抗Ｒ０と、“１”データを保持する第２、第４の
ＴＭＲ素子３２ａ、３２ｂの抵抗Ｒ１との中間値となる
抵抗Ｒｒが作り出され、この抵抗Ｒｒが“１”、“０”
判定の基準値とされる。
データを保持する第１、第３のＴＭＲ素子３１ａ、３１
ｂの抵抗Ｒ０と、“１”データを保持する第２、第４の
ＴＭＲ素子３２ａ、３２ｂの抵抗Ｒ１との中間値となる
抵抗Ｒｒが作り出され、この抵抗Ｒｒが“１”、“０”
判定の基準値とされる。
【００２７】次に、第１の実施形態に係るＭＲＡＭメモ
リセルを用いた場合の情報の書き込み・読み出し動作に
ついて簡単に説明する。
リセルを用いた場合の情報の書き込み・読み出し動作に
ついて簡単に説明する。
【００２８】まず、書き込み動作時においては、選択ロ
ウ２３及び選択カラム２４によって選択されたビット線
１１及び選択された書き込みワード線１２に書き込み電
流が流れ、各々の選択配線１１、１２の周囲に電流磁界
が発生する。その結果、２本の選択配線１１、１２の交
点付近に位置するＴＭＲ素子１３にのみ、２本の選択配
線１１、１２による電流磁界の合成磁界が印加される。
ここで、磁化固着層２７の磁化の向きは通常一方向に固
定される。磁気記録層２６は一軸異方性を有し、この磁
気記録層２６は磁化固着層２７と同じ磁化方向を向くよ
うに形成される。そして、磁気記録層２６の磁化の向き
が、磁化固着層２７の磁化の向きと同じ方向に向いたと
きは“１”データが書き込まれ、反対方向に向いたとき
は“０”データが書き込まれる。この磁気記録層２６の
磁化の向きを反転させるために、以下の式（２）のよう
な関係を有する閾値を設定する。これによって、選択し
た１ビットのＴＭＲ素子１３にのみ“１”、“０”デー
タを書き込むことができる。
ウ２３及び選択カラム２４によって選択されたビット線
１１及び選択された書き込みワード線１２に書き込み電
流が流れ、各々の選択配線１１、１２の周囲に電流磁界
が発生する。その結果、２本の選択配線１１、１２の交
点付近に位置するＴＭＲ素子１３にのみ、２本の選択配
線１１、１２による電流磁界の合成磁界が印加される。
ここで、磁化固着層２７の磁化の向きは通常一方向に固
定される。磁気記録層２６は一軸異方性を有し、この磁
気記録層２６は磁化固着層２７と同じ磁化方向を向くよ
うに形成される。そして、磁気記録層２６の磁化の向き
が、磁化固着層２７の磁化の向きと同じ方向に向いたと
きは“１”データが書き込まれ、反対方向に向いたとき
は“０”データが書き込まれる。この磁気記録層２６の
磁化の向きを反転させるために、以下の式（２）のよう
な関係を有する閾値を設定する。これによって、選択し
た１ビットのＴＭＲ素子１３にのみ“１”、“０”デー
タを書き込むことができる。
【００２９】
（１本の書き込み配線による発生磁場）＜（セル書き込み磁場の閾値）＜（２
本の書き込み配線による合成磁場）…（２）
一方、読み出し動作時においては、選択されたメモリセ
ル部１０に対応するビット線１１と読み出しワード線２
２が各々選択され、選択ビット線１１〜ＴＭＲ素子１３
〜下部電極１４〜第３のコンタクト１５〜第２の配線層
１６〜第２のコンタクト１７〜第１の配線層１８〜第１
のコンタクト１９〜ＭＯＳトランジスタ２０へと電流が
流される。そして、ビット線１１の外側に比較回路２５
等により、この電流値からＴＭＲ素子１３の抵抗値を読
みとって、“１”、“０”データの判定が行われる。こ
の際、リファレンスセル部３０の抵抗値Ｒｒを基準とし
て、選択されたメモリセル部１０のＴＭＲ素子１３に流
れる電流値又は電圧値が比較回路２５で判断される。
ル部１０に対応するビット線１１と読み出しワード線２
２が各々選択され、選択ビット線１１〜ＴＭＲ素子１３
〜下部電極１４〜第３のコンタクト１５〜第２の配線層
１６〜第２のコンタクト１７〜第１の配線層１８〜第１
のコンタクト１９〜ＭＯＳトランジスタ２０へと電流が
流される。そして、ビット線１１の外側に比較回路２５
等により、この電流値からＴＭＲ素子１３の抵抗値を読
みとって、“１”、“０”データの判定が行われる。こ
の際、リファレンスセル部３０の抵抗値Ｒｒを基準とし
て、選択されたメモリセル部１０のＴＭＲ素子１３に流
れる電流値又は電圧値が比較回路２５で判断される。
【００３０】上述するようなＭＲＡＭでは、一般的に、
メモリセル部１０の抵抗ばらつきをΔＲｍ、リファレン
スセル部３０の抵抗ばらつきをΔＲｒとした場合、ＴＭ
Ｒ素子１３のＭＲ比と抵抗ばらつきΔＲｍ、ΔＲｒと
は、式（３）の関係を満たすことが要求される。
メモリセル部１０の抵抗ばらつきをΔＲｍ、リファレン
スセル部３０の抵抗ばらつきをΔＲｒとした場合、ＴＭ
Ｒ素子１３のＭＲ比と抵抗ばらつきΔＲｍ、ΔＲｒと
は、式（３）の関係を満たすことが要求される。
【００３１】
ＭＲ比＞２×（ΔＲｍ＋ΔＲｒ）…（３）
例えば、抵抗ばらつきΔＲｍ、ΔＲｒがそれぞれ２１％
であった場合、８４％を超えるＭＲ比が要求される。し
かし、現状のＴＭＲ素子１３のＭＲ比は５０％程度が限
度であるため、抵抗ばらつきΔＲｍ、ΔＲｒをそれぞれ
抑制する必要がある。ここで、ＴＭＲ素子１３の微細化
が要求されるメモリセル部１０では、抵抗ばらつきΔＲ
ｍを抑制することは困難である。従って、第１の実施形
態のように、リファレンスセル部３０の抵抗ばらつきΔ
Ｒｒを抑制することが必要となってくる。
であった場合、８４％を超えるＭＲ比が要求される。し
かし、現状のＴＭＲ素子１３のＭＲ比は５０％程度が限
度であるため、抵抗ばらつきΔＲｍ、ΔＲｒをそれぞれ
抑制する必要がある。ここで、ＴＭＲ素子１３の微細化
が要求されるメモリセル部１０では、抵抗ばらつきΔＲ
ｍを抑制することは困難である。従って、第１の実施形
態のように、リファレンスセル部３０の抵抗ばらつきΔ
Ｒｒを抑制することが必要となってくる。
【００３２】このような現状の下、第１の実施形態にお
けるリファレンスセル部３０では、“０”データを保持
する第１、第３のＴＭＲ素子３１ａ、３１ｂと、“１”
データを保持する第２、第４のＴＭＲ素子３２ａ、３２
ｂとからなる２種類のＴＭＲ素子を設ける。これによ
り、各ＴＭＲ素子３１ａ、３１ｂ、３２ａ、３２ｂの抵
抗値にばらつきが生じても、リファレンスセル部３０の
抵抗値はこれらＴＭＲ素子３１ａ、３１ｂ、３２ａ、３
２ｂの平均的な抵抗値となるため、リファレンスセル部
３０の抵抗ばらつきΔＲｒを抑制できる。その結果、図
５に示すように、ＭＲ比を例えば４５％以下に保ちつ
つ、リファレンスセル部３０の抵抗ばらつきΔＲｒを例
えば８％以内に抑えることも可能である。
けるリファレンスセル部３０では、“０”データを保持
する第１、第３のＴＭＲ素子３１ａ、３１ｂと、“１”
データを保持する第２、第４のＴＭＲ素子３２ａ、３２
ｂとからなる２種類のＴＭＲ素子を設ける。これによ
り、各ＴＭＲ素子３１ａ、３１ｂ、３２ａ、３２ｂの抵
抗値にばらつきが生じても、リファレンスセル部３０の
抵抗値はこれらＴＭＲ素子３１ａ、３１ｂ、３２ａ、３
２ｂの平均的な抵抗値となるため、リファレンスセル部
３０の抵抗ばらつきΔＲｒを抑制できる。その結果、図
５に示すように、ＭＲ比を例えば４５％以下に保ちつ
つ、リファレンスセル部３０の抵抗ばらつきΔＲｒを例
えば８％以内に抑えることも可能である。
【００３３】尚、本発明は、リファレンスセル部３０の
抵抗ばらつきΔＲｒが８％以上であっても、メモリセル
部１０の抵抗ばらつきΔＲｍの抑制やＭＲ比の高い材料
の開発等により、読み出しマージンの向上を図ることは
十分可能である。
抵抗ばらつきΔＲｒが８％以上であっても、メモリセル
部１０の抵抗ばらつきΔＲｍの抑制やＭＲ比の高い材料
の開発等により、読み出しマージンの向上を図ることは
十分可能である。
【００３４】上記第１の実施形態によれば、リファレン
スセル部３０は、“０”データを保持する第１、第３の
ＴＭＲ素子３１ａ、３１ｂと、“１”データを保持する
第２、第４のＴＭＲ素子３２ａ、３２ｂとからなる２種
類のＴＭＲ素子を有する。つまり、リファレンスセル部
３０の抵抗値ＲｒはＴＭＲ素子３１ａ、３１ｂ、３２
ａ、３２ｂの抵抗値の平均値をとることになる。従っ
て、リファレンスセル部３０の全体の抵抗値Ｒｒのばら
つきを抑制できるため、読み出しマージンを広く確保す
ることが可能となる。
スセル部３０は、“０”データを保持する第１、第３の
ＴＭＲ素子３１ａ、３１ｂと、“１”データを保持する
第２、第４のＴＭＲ素子３２ａ、３２ｂとからなる２種
類のＴＭＲ素子を有する。つまり、リファレンスセル部
３０の抵抗値ＲｒはＴＭＲ素子３１ａ、３１ｂ、３２
ａ、３２ｂの抵抗値の平均値をとることになる。従っ
て、リファレンスセル部３０の全体の抵抗値Ｒｒのばら
つきを抑制できるため、読み出しマージンを広く確保す
ることが可能となる。
【００３５】また、１ビット当たりのメモリセル部１０
は、１ＴＭＲ素子＋１ＭＯＳトランジスタで構成され
る。このため、２つのＴＭＲ素子１３を有する従来のメ
モリセル部１０に比べて、メモリセル部１０の専有面積
を減少できる。従って、チップ面積の縮小が可能であ
る。
は、１ＴＭＲ素子＋１ＭＯＳトランジスタで構成され
る。このため、２つのＴＭＲ素子１３を有する従来のメ
モリセル部１０に比べて、メモリセル部１０の専有面積
を減少できる。従って、チップ面積の縮小が可能であ
る。
【００３６】また、メモリセル部１０とリファレンスセ
ル部３０におけるＴＭＲ素子１３、３１ａ、３１ｂ、３
２ａ、３２ｂの面積Ｓ１、Ｓ２を同じ面積にして、メモ
リセル部１０とリファレンスセル部３０を同じパターン
配置で形成する。これにより、第１に、メモリセル部１
０及びリファレンスセル部３０を同時に容易に形成でき
る。第２に、プロセスに起因したＴＭＲ素子１３、３１
ａ、３１ｂ、３２ａ、３２ｂの抵抗値のばらつきやＭＲ
比のばらつきを抑制できる。第３に、リファレンスセル
部３０の配置の自由度が高く、配線接続を変更するのみ
でリファレンスセル部３０の素子数を容易に変えること
ができるため、メモリセル部１０及びリファレンスセル
部３０の設計が容易となる。第４に、メモリセル部１０
をリソグラフィでパターニングする際、リファレンスセ
ル部３０がパターンの疎密を抑制するダミーセルの役割
を果たすため、パターン崩れを抑制することができる。
ル部３０におけるＴＭＲ素子１３、３１ａ、３１ｂ、３
２ａ、３２ｂの面積Ｓ１、Ｓ２を同じ面積にして、メモ
リセル部１０とリファレンスセル部３０を同じパターン
配置で形成する。これにより、第１に、メモリセル部１
０及びリファレンスセル部３０を同時に容易に形成でき
る。第２に、プロセスに起因したＴＭＲ素子１３、３１
ａ、３１ｂ、３２ａ、３２ｂの抵抗値のばらつきやＭＲ
比のばらつきを抑制できる。第３に、リファレンスセル
部３０の配置の自由度が高く、配線接続を変更するのみ
でリファレンスセル部３０の素子数を容易に変えること
ができるため、メモリセル部１０及びリファレンスセル
部３０の設計が容易となる。第４に、メモリセル部１０
をリソグラフィでパターニングする際、リファレンスセ
ル部３０がパターンの疎密を抑制するダミーセルの役割
を果たすため、パターン崩れを抑制することができる。
【００３７】また、リファレンスセル部３０の各ＴＭＲ
素子３１ａ、３１ｂ、３２ａ、３２ｂは、ビット線１１
と書き込みワード線１２との交点にそれぞれ配置されて
いる。このため、リファレンスセル部３０の各ＴＭＲ素
子３１ａ、３１ｂ、３２ａ、３２ｂに情報を書き込むこ
とができる。従って、リファレンスセル部３０に、メモ
リセル部１０の記録状態に対して最適な状態となるよう
に、再度書き込みを行うことが可能である。このため、
読み出しマージンをさらに高めることができる。
素子３１ａ、３１ｂ、３２ａ、３２ｂは、ビット線１１
と書き込みワード線１２との交点にそれぞれ配置されて
いる。このため、リファレンスセル部３０の各ＴＭＲ素
子３１ａ、３１ｂ、３２ａ、３２ｂに情報を書き込むこ
とができる。従って、リファレンスセル部３０に、メモ
リセル部１０の記録状態に対して最適な状態となるよう
に、再度書き込みを行うことが可能である。このため、
読み出しマージンをさらに高めることができる。
【００３８】尚、リファレンスセル部３０は、式（１）
の関係を満たすのであれば、“０”データを保持するＴ
ＭＲ素子と“１”データを保持するＴＭＲ素子とのペア
の個数を増やしてもよい。例えば、図６に示すように、
“０”データを保持するＴＭＲ素子３１を８個、“１”
データを保持するＴＭＲ素子３２を８個配置してもよ
い。このように、“０”データを保持するＴＭＲ素子３
１と“１”データを保持するＴＭＲ素子３２とのペアを
複数個組み合わせることによって、リファレンスセル部
３０全体としては、各々のＴＭＲ素子３１、３２におけ
る抵抗値のばらつきやＭＲ比のばらつきの影響を受け難
くなり、読み出しマージンをさらに高めることができ
る。
の関係を満たすのであれば、“０”データを保持するＴ
ＭＲ素子と“１”データを保持するＴＭＲ素子とのペア
の個数を増やしてもよい。例えば、図６に示すように、
“０”データを保持するＴＭＲ素子３１を８個、“１”
データを保持するＴＭＲ素子３２を８個配置してもよ
い。このように、“０”データを保持するＴＭＲ素子３
１と“１”データを保持するＴＭＲ素子３２とのペアを
複数個組み合わせることによって、リファレンスセル部
３０全体としては、各々のＴＭＲ素子３１、３２におけ
る抵抗値のばらつきやＭＲ比のばらつきの影響を受け難
くなり、読み出しマージンをさらに高めることができ
る。
【００３９】また、ＴＭＲ素子の代わりに相変化素子を
用いてもよい。相変化素子を記憶素子として用いた相変
化メモリは、Ｇｅ−Ｓｂ−Ｔｅ系の相変化膜の比抵抗が
アモルファス状態と結晶状態とで異なることを利用して
“１”、“０”データを記憶する。一方、相変化膜と直
列につないだ抵抗素子にパルス電流を流し、相変化膜に
熱を加えることで“１”、“０”データを書き換える。
このような相変化素子を用いた場合も、上記第１の実施
形態と同様の効果を得ることができる。
用いてもよい。相変化素子を記憶素子として用いた相変
化メモリは、Ｇｅ−Ｓｂ−Ｔｅ系の相変化膜の比抵抗が
アモルファス状態と結晶状態とで異なることを利用して
“１”、“０”データを記憶する。一方、相変化膜と直
列につないだ抵抗素子にパルス電流を流し、相変化膜に
熱を加えることで“１”、“０”データを書き換える。
このような相変化素子を用いた場合も、上記第１の実施
形態と同様の効果を得ることができる。
【００４０】［第２の実施形態］第２の実施形態は、１
ビットのメモリセル部が１ＴＭＲ素子＋１ダイオードで
構成され、リファレンスセル部が（１ＴＭＲ素子＋１ダ
イオード）×４で構成される例である。この第２の実施
形態では、上記第１の実施形態と同様の構造については
説明を省略し、異なる構造についてのみ説明する。
ビットのメモリセル部が１ＴＭＲ素子＋１ダイオードで
構成され、リファレンスセル部が（１ＴＭＲ素子＋１ダ
イオード）×４で構成される例である。この第２の実施
形態では、上記第１の実施形態と同様の構造については
説明を省略し、異なる構造についてのみ説明する。
【００４１】図７は、本発明の第２の実施形態に係る半
導体記憶装置の回路図を示す。図７に示すように、第２
の実施形態に係る半導体記憶装置において、１ビット当
たりのメモリセル部１０は、ＴＭＲ素子１３とダイオー
ド４１とを備える。このメモリセル部１０のＴＭＲ素子
１３に書き込まれた情報を判定するリファレンスセル部
３０は、ＴＭＲ素子とダイオードとのペアを４組備え
る。つまり、リファレンスセル部３０は、“０”データ
を保持する第１のＴＭＲ素子３１ａとダイオード４２ａ
とからなる第１のペアと、“１”データを保持する第２
のＴＭＲ素子３２ａとダイオード４３ａとからなる第２
のペアと、“０”データを保持する第３のＴＭＲ素子３
１ｂとダイオード４２ｂとからなる第３のペアと、
“１”データを保持する第４のＴＭＲ素子３２ｂとダイ
オード４３ｂとからなる第４のペアとを有する。ここ
で、ダイオード４１、４２ａ、４２ｂ、４３ａ、４３ｂ
は、例えばＰＮ接合ダイオードやショットキーダイオー
ドのように整流素子であれば何でもよい。
導体記憶装置の回路図を示す。図７に示すように、第２
の実施形態に係る半導体記憶装置において、１ビット当
たりのメモリセル部１０は、ＴＭＲ素子１３とダイオー
ド４１とを備える。このメモリセル部１０のＴＭＲ素子
１３に書き込まれた情報を判定するリファレンスセル部
３０は、ＴＭＲ素子とダイオードとのペアを４組備え
る。つまり、リファレンスセル部３０は、“０”データ
を保持する第１のＴＭＲ素子３１ａとダイオード４２ａ
とからなる第１のペアと、“１”データを保持する第２
のＴＭＲ素子３２ａとダイオード４３ａとからなる第２
のペアと、“０”データを保持する第３のＴＭＲ素子３
１ｂとダイオード４２ｂとからなる第３のペアと、
“１”データを保持する第４のＴＭＲ素子３２ｂとダイ
オード４３ｂとからなる第４のペアとを有する。ここ
で、ダイオード４１、４２ａ、４２ｂ、４３ａ、４３ｂ
は、例えばＰＮ接合ダイオードやショットキーダイオー
ドのように整流素子であれば何でもよい。
【００４２】このような半導体記憶装置では、ビット線
１１とワード線４４とが互いに直交するようにマトリク
ス状に複数個配置され、ビット線１１とワード線４４と
の各々の交点付近にＴＭＲ素子１３、３１ａ、３１ｂ、
３２ａ、３２ｂがそれぞれ配置されている。そして、メ
モリセル部１０とこのメモリセル部１０と対になるリフ
ァレンスセル部３０とは同一のワード線４４を用いる。
つまり、メモリセル部１０おけるダイオード４１と、リ
ファレンスセル部３０における“０”データを保持する
ＴＭＲ素子３１ａ、３１ｂと対になるダイオード４２
ａ、４２ｂとは、同一のワード線４４に接続される。
１１とワード線４４とが互いに直交するようにマトリク
ス状に複数個配置され、ビット線１１とワード線４４と
の各々の交点付近にＴＭＲ素子１３、３１ａ、３１ｂ、
３２ａ、３２ｂがそれぞれ配置されている。そして、メ
モリセル部１０とこのメモリセル部１０と対になるリフ
ァレンスセル部３０とは同一のワード線４４を用いる。
つまり、メモリセル部１０おけるダイオード４１と、リ
ファレンスセル部３０における“０”データを保持する
ＴＭＲ素子３１ａ、３１ｂと対になるダイオード４２
ａ、４２ｂとは、同一のワード線４４に接続される。
【００４３】図８は、第２の実施形態に係るメモリセル
部における半導体記憶装置の断面図を示す。図８に示す
ように、第２の実施形態に係るメモリセル部１０は、ビ
ット線１１とワード線４４との間にＴＭＲ素子１３とス
イッチング素子であるダイオード４１が配置されてい
る。つまり、このＴＭＲ素子１３の磁化固着層２７はビ
ット線１１に接続され、磁気記録層２６はダイオード４
１に接続される。そして、ダイオード４１はワード線４
４に接続される。
部における半導体記憶装置の断面図を示す。図８に示す
ように、第２の実施形態に係るメモリセル部１０は、ビ
ット線１１とワード線４４との間にＴＭＲ素子１３とス
イッチング素子であるダイオード４１が配置されてい
る。つまり、このＴＭＲ素子１３の磁化固着層２７はビ
ット線１１に接続され、磁気記録層２６はダイオード４
１に接続される。そして、ダイオード４１はワード線４
４に接続される。
【００４４】このような構造では、磁気記録層２６に情
報を書き込むための書き込み配線と情報を読み出すため
の読み出し配線はいずれも共通であり、ワード線４４と
ビット線１１の２本の配線のみで情報の書き込み・読み
出し動作が行われる。この際、ダイオード４１の整流性
を活用して選択セルのみに情報の書き込み・読み出しが
できるように、ワード線４４とビット線１１の印加バイ
アスをそれぞれ制御する必要がある。
報を書き込むための書き込み配線と情報を読み出すため
の読み出し配線はいずれも共通であり、ワード線４４と
ビット線１１の２本の配線のみで情報の書き込み・読み
出し動作が行われる。この際、ダイオード４１の整流性
を活用して選択セルのみに情報の書き込み・読み出しが
できるように、ワード線４４とビット線１１の印加バイ
アスをそれぞれ制御する必要がある。
【００４５】尚、第２の実施形態では、第１の実施形態
と同様に、“０”データを保持するＴＭＲ素子３１ａ、
３１ｂと、“１”データを保持するＴＭＲ素子３２ａ、
３２ｂとを複数個組み合わせることにより、式（１）の
関係を満たすリファレンスセル部３０の抵抗Ｒｒを作り
出すことができる。また、第１の実施形態と同様に、リ
ファレンスセル部３０のＴＭＲ素子３１ａ、３１ｂ、３
２ａ、３２ｂのビット線１１に接する面積Ｓ１は、メモ
リセル部１０のＴＭＲ素子１３のビット線１１に接する
面積Ｓ２と同じである。
と同様に、“０”データを保持するＴＭＲ素子３１ａ、
３１ｂと、“１”データを保持するＴＭＲ素子３２ａ、
３２ｂとを複数個組み合わせることにより、式（１）の
関係を満たすリファレンスセル部３０の抵抗Ｒｒを作り
出すことができる。また、第１の実施形態と同様に、リ
ファレンスセル部３０のＴＭＲ素子３１ａ、３１ｂ、３
２ａ、３２ｂのビット線１１に接する面積Ｓ１は、メモ
リセル部１０のＴＭＲ素子１３のビット線１１に接する
面積Ｓ２と同じである。
【００４６】上記第２の実施形態によれば、第１の実施
形態と同様の効果を得ることができる。
形態と同様の効果を得ることができる。
【００４７】さらに、スイッチング素子としてダイオー
ド４１を用いているため、上記第１の実施形態よりも１
ビット当たりのセル面積をさらに縮小できる。
ド４１を用いているため、上記第１の実施形態よりも１
ビット当たりのセル面積をさらに縮小できる。
【００４８】［第３の実施形態］第３の実施形態は、第
２の実施形態のダイオードを用いない構造の例である。
この第３の実施形態では、上記第１の実施形態と同様の
構造については説明を省略し、異なる構造についてのみ
説明する。
２の実施形態のダイオードを用いない構造の例である。
この第３の実施形態では、上記第１の実施形態と同様の
構造については説明を省略し、異なる構造についてのみ
説明する。
【００４９】図９は、本発明の第３の実施形態に係る半
導体記憶装置の回路図を示す。図９に示すように、第３
の実施形態に係る半導体記憶装置において、１ビット当
たりのメモリセル部１０は、ＴＭＲ素子１３のみを備え
る。このメモリセル部１０のＴＭＲ素子１３に書き込ま
れた情報を判定するリファレンスセル部３０は、ＴＭＲ
素子を４組備える。つまり、リファレンスセル部３０
は、“０”データを保持する第１のＴＭＲ素子３１ａ
と、“１”データを保持する第２のＴＭＲ素子３２ａ
と、“０”データを保持する第３のＴＭＲ素子３１ｂ
と、“１”データを保持する第４のＴＭＲ素子３２ｂと
を有する。
導体記憶装置の回路図を示す。図９に示すように、第３
の実施形態に係る半導体記憶装置において、１ビット当
たりのメモリセル部１０は、ＴＭＲ素子１３のみを備え
る。このメモリセル部１０のＴＭＲ素子１３に書き込ま
れた情報を判定するリファレンスセル部３０は、ＴＭＲ
素子を４組備える。つまり、リファレンスセル部３０
は、“０”データを保持する第１のＴＭＲ素子３１ａ
と、“１”データを保持する第２のＴＭＲ素子３２ａ
と、“０”データを保持する第３のＴＭＲ素子３１ｂ
と、“１”データを保持する第４のＴＭＲ素子３２ｂと
を有する。
【００５０】このような半導体記憶装置では、ビット線
１１と書き込みワード線１２とが互いに直交するように
マトリクス状に複数個配置され、ビット線１１と書き込
みワード線１２との各々の交点付近にＴＭＲ素子１３、
３１ａ、３１ｂ、３２ａ、３２ｂがそれぞれ配置されて
いる。そして、メモリセル部１０とこのメモリセル部１
０と対になるリファレンスセル部３０とは同一の書き込
みワード線１２を用いる。つまり、メモリセル部１０お
けるＴＭＲ素子１３と、リファレンスセル部３０におけ
る“０”データを保持するＴＭＲ素子３１ａ、３１ｂと
は、同一の書き込みワード線１２に接続される。
１１と書き込みワード線１２とが互いに直交するように
マトリクス状に複数個配置され、ビット線１１と書き込
みワード線１２との各々の交点付近にＴＭＲ素子１３、
３１ａ、３１ｂ、３２ａ、３２ｂがそれぞれ配置されて
いる。そして、メモリセル部１０とこのメモリセル部１
０と対になるリファレンスセル部３０とは同一の書き込
みワード線１２を用いる。つまり、メモリセル部１０お
けるＴＭＲ素子１３と、リファレンスセル部３０におけ
る“０”データを保持するＴＭＲ素子３１ａ、３１ｂと
は、同一の書き込みワード線１２に接続される。
【００５１】図１０は、第３の実施形態に係るメモリセ
ル部における半導体記憶装置の断面図を示す。図１０に
示すように、第３の実施形態に係るメモリセル部１０
は、ビット線１１と書き込みワード線１２との間にＴＭ
Ｒ素子１３が配置されている。つまり、このＴＭＲ素子
１３の磁化固着層２７は書き込みワード線１２に接続さ
れ、磁気記録層２６はビット線１１に接続される。そし
て、ビット線１１と離間して、読み出しワード線２２が
配置される。
ル部における半導体記憶装置の断面図を示す。図１０に
示すように、第３の実施形態に係るメモリセル部１０
は、ビット線１１と書き込みワード線１２との間にＴＭ
Ｒ素子１３が配置されている。つまり、このＴＭＲ素子
１３の磁化固着層２７は書き込みワード線１２に接続さ
れ、磁気記録層２６はビット線１１に接続される。そし
て、ビット線１１と離間して、読み出しワード線２２が
配置される。
【００５２】このような構造では、読み出しワード線２
２と書き込みワード線１２の２本を用いて選択セルに情
報が書き込まれ、ビット線１１と読み出しワード線２２
の２本を用いて選択セルの情報が読み出される。このよ
うに、読み出し線と書き込み線のうち１本だけを共通に
して、合計３本の配線でセルにアクセスする。
２と書き込みワード線１２の２本を用いて選択セルに情
報が書き込まれ、ビット線１１と読み出しワード線２２
の２本を用いて選択セルの情報が読み出される。このよ
うに、読み出し線と書き込み線のうち１本だけを共通に
して、合計３本の配線でセルにアクセスする。
【００５３】尚、第３の実施形態では、第１の実施形態
と同様に、“０”データを保持するＴＭＲ素子３１ａ、
３１ｂと、“１”データを保持するＴＭＲ素子３２ａ、
３２ｂとを複数個組み合わせることにより、式（１）の
関係を満たすリファレンスセル部３０の抵抗Ｒｒを作り
出すことができる。また、第１の実施形態と同様に、リ
ファレンスセル部３０のＴＭＲ素子３１ａ、３１ｂ、３
２ａ、３２ｂのビット線１１に接する面積Ｓ１は、メモ
リセル部１０のＴＭＲ素子１３のビット線１１に接する
面積Ｓ２と同じである。
と同様に、“０”データを保持するＴＭＲ素子３１ａ、
３１ｂと、“１”データを保持するＴＭＲ素子３２ａ、
３２ｂとを複数個組み合わせることにより、式（１）の
関係を満たすリファレンスセル部３０の抵抗Ｒｒを作り
出すことができる。また、第１の実施形態と同様に、リ
ファレンスセル部３０のＴＭＲ素子３１ａ、３１ｂ、３
２ａ、３２ｂのビット線１１に接する面積Ｓ１は、メモ
リセル部１０のＴＭＲ素子１３のビット線１１に接する
面積Ｓ２と同じである。
【００５４】上記第３の実施形態によれば、第１の実施
形態と同様の効果を得ることができる。
形態と同様の効果を得ることができる。
【００５５】さらに、スイッチング素子を用いないた
め、スイッチング素子を用いた場合よりも１ビット当た
りのセル面積を縮小できる。
め、スイッチング素子を用いた場合よりも１ビット当た
りのセル面積を縮小できる。
【００５６】［第４の実施形態］第４の実施形態は、１
ビットのメモリセル部が１ＴＭＲ素子＋１ＭＯＳトラン
ジスタで構成され、リファレンスセル部が（１ＴＭＲ素
子＋１ＭＯＳトランジスタ）×２で構成される例であ
る。この第４の実施形態では、上記第１の実施形態と同
様の構造については説明を省略し、異なる構造について
のみ説明する。
ビットのメモリセル部が１ＴＭＲ素子＋１ＭＯＳトラン
ジスタで構成され、リファレンスセル部が（１ＴＭＲ素
子＋１ＭＯＳトランジスタ）×２で構成される例であ
る。この第４の実施形態では、上記第１の実施形態と同
様の構造については説明を省略し、異なる構造について
のみ説明する。
【００５７】図１１は、本発明の第４の実施形態に係る
半導体記憶装置の回路図を示す。図１１に示すように、
第４の実施形態に係る半導体記憶装置において、１ビッ
ト当たりのメモリセル部１０は、ＴＭＲ素子１３とＭＯ
Ｓトランジスタ２０とを備える。このメモリセル部１０
のＴＭＲ素子１３に書き込まれた情報を判定するリファ
レンスセル部３０は、ＴＭＲ素子とＭＯＳトランジスタ
とのペアを２組備える。つまり、リファレンスセル部３
０は、“０”データを保持する第１のＴＭＲ素子３１と
ＭＯＳトランジスタ３３とからなる第１のペアと、
“１”データを保持する第２のＴＭＲ素子３２とＭＯＳ
トランジスタ３４とからなる第２のペアとを有する。
半導体記憶装置の回路図を示す。図１１に示すように、
第４の実施形態に係る半導体記憶装置において、１ビッ
ト当たりのメモリセル部１０は、ＴＭＲ素子１３とＭＯ
Ｓトランジスタ２０とを備える。このメモリセル部１０
のＴＭＲ素子１３に書き込まれた情報を判定するリファ
レンスセル部３０は、ＴＭＲ素子とＭＯＳトランジスタ
とのペアを２組備える。つまり、リファレンスセル部３
０は、“０”データを保持する第１のＴＭＲ素子３１と
ＭＯＳトランジスタ３３とからなる第１のペアと、
“１”データを保持する第２のＴＭＲ素子３２とＭＯＳ
トランジスタ３４とからなる第２のペアとを有する。
【００５８】図１２は、本発明の第４の実施形態に係る
半導体記憶装置の回路パターン図を示す。図１２に示す
ように、リファレンスセル部３０において、ＭＯＳトラ
ンジスタ３３と第２のＴＭＲ素子３２とを配線５０で接
続する。これにより、メモリセル部１０及びリファレン
スセル部３０におけるＴＭＲ素子１３、３１、３２及び
ＭＯＳトランジスタ２０、３３、３４を同じパターンで
配置できる。
半導体記憶装置の回路パターン図を示す。図１２に示す
ように、リファレンスセル部３０において、ＭＯＳトラ
ンジスタ３３と第２のＴＭＲ素子３２とを配線５０で接
続する。これにより、メモリセル部１０及びリファレン
スセル部３０におけるＴＭＲ素子１３、３１、３２及び
ＭＯＳトランジスタ２０、３３、３４を同じパターンで
配置できる。
【００５９】図１３は、第４の実施形態に係るメモリセ
ル部及びリファレンスセル部の概略的な回路図を示す。
図１３に示すように、第４の実施形態に係るリファレン
スセル部３０では、“０”データを保持する第１のＴＭ
Ｒ素子３１と、“１”データを保持する第２のＴＭＲ素
子３２とが、ＭＯＳトランジスタ（図示せず）を介して
直列に接続される。尚、図１３では、ＴＭＲ素子３１、
３２と対になって配置されるＭＯＳトランジスタ３３、
３４は省略する。
ル部及びリファレンスセル部の概略的な回路図を示す。
図１３に示すように、第４の実施形態に係るリファレン
スセル部３０では、“０”データを保持する第１のＴＭ
Ｒ素子３１と、“１”データを保持する第２のＴＭＲ素
子３２とが、ＭＯＳトランジスタ（図示せず）を介して
直列に接続される。尚、図１３では、ＴＭＲ素子３１、
３２と対になって配置されるＭＯＳトランジスタ３３、
３４は省略する。
【００６０】このような第４の実施形態の場合、第１の
実施形態と比べて、リファレンスセル部３０のＴＭＲ素
子の数が１／２となっている。そこで、第１の実施形態
のように式（１）の関係を満たすリファレンスセル部３
０を作り出すためには、第１の実施形態におけるリファ
レンスセル部３０の各ＴＭＲ素子の抵抗と比べて、第４
の実施形態におけるリファレンスセル部３０の各ＴＭＲ
素子の抵抗を１／２にする必要がある。
実施形態と比べて、リファレンスセル部３０のＴＭＲ素
子の数が１／２となっている。そこで、第１の実施形態
のように式（１）の関係を満たすリファレンスセル部３
０を作り出すためには、第１の実施形態におけるリファ
レンスセル部３０の各ＴＭＲ素子の抵抗と比べて、第４
の実施形態におけるリファレンスセル部３０の各ＴＭＲ
素子の抵抗を１／２にする必要がある。
【００６１】従って、第１、第２のＴＭＲ素子３１、３
２の全体の抵抗値をＲｒ、“０”データを保持する第１
のＴＭＲ素子３１の抵抗値をＲ０／２、“１”データを
保持する第２のＴＭＲ素子３２の抵抗値をＲ１／２とす
る。これにより、第４の実施形態におけるリファレンス
セル部３０の全体の抵抗Ｒｒは、式（４）の関係を満た
す。
２の全体の抵抗値をＲｒ、“０”データを保持する第１
のＴＭＲ素子３１の抵抗値をＲ０／２、“１”データを
保持する第２のＴＭＲ素子３２の抵抗値をＲ１／２とす
る。これにより、第４の実施形態におけるリファレンス
セル部３０の全体の抵抗Ｒｒは、式（４）の関係を満た
す。
【００６２】
Ｒｒ＝Ｒ０／２＋Ｒ１／２＝（Ｒ０＋Ｒ１）／２…（４）
このようにして、リファレンスセル部３０では、“０”
データを保持する第１のＴＭＲ素子３１の抵抗Ｒ０と、
“１”データを保持する第２ＴＭＲ素子３２の抵抗Ｒ１
との中間値となる抵抗Ｒｒが作り出され、この抵抗Ｒｒ
が“１”、“０”判定の基準値とされる。
データを保持する第１のＴＭＲ素子３１の抵抗Ｒ０と、
“１”データを保持する第２ＴＭＲ素子３２の抵抗Ｒ１
との中間値となる抵抗Ｒｒが作り出され、この抵抗Ｒｒ
が“１”、“０”判定の基準値とされる。
【００６３】図１４は、第４の実施形態に係る半導体記
憶装置の概略的な平面図を示す。上述するように、第４
の実施形態におけるリファレンスセル部３０の各ＴＭＲ
素子の抵抗は、第１の実施形態におけるリファレンスセ
ル部３０の各ＴＭＲ素子の抵抗の１／２にする必要があ
る。従って、図１４に示すように、リファレンスセル部
３０のＴＭＲ素子３１、３２のビット線１１に接する面
積Ｓ３は、図２に示すＴＭＲ素子の面積Ｓ１の２倍にす
ればよい。言い換えると、ＴＭＲ素子の面積Ｓ ３は、メ
モリセル部１０のＴＭＲ素子１３のビット線１１に接す
る面積Ｓ２の２倍にすればよい。尚、データの書き込み
・読み出しを確実に行うためには、ＴＭＲ素子の面積Ｓ
３を大きくするにしたがって、リファレンスセル部３０
のビット線１１の幅も太くするとよい。
憶装置の概略的な平面図を示す。上述するように、第４
の実施形態におけるリファレンスセル部３０の各ＴＭＲ
素子の抵抗は、第１の実施形態におけるリファレンスセ
ル部３０の各ＴＭＲ素子の抵抗の１／２にする必要があ
る。従って、図１４に示すように、リファレンスセル部
３０のＴＭＲ素子３１、３２のビット線１１に接する面
積Ｓ３は、図２に示すＴＭＲ素子の面積Ｓ１の２倍にす
ればよい。言い換えると、ＴＭＲ素子の面積Ｓ ３は、メ
モリセル部１０のＴＭＲ素子１３のビット線１１に接す
る面積Ｓ２の２倍にすればよい。尚、データの書き込み
・読み出しを確実に行うためには、ＴＭＲ素子の面積Ｓ
３を大きくするにしたがって、リファレンスセル部３０
のビット線１１の幅も太くするとよい。
【００６４】上記第４の実施形態によれば、第１の実施
形態と同様の効果を得ることができる。
形態と同様の効果を得ることができる。
【００６５】さらに、リファレンスセル部３０のＴＭＲ
素子及びＭＯＳトランジスタの数を減らすことができる
ため、チップ面積に対するリファレンスセル部３０の専
有面積を縮小できる。
素子及びＭＯＳトランジスタの数を減らすことができる
ため、チップ面積に対するリファレンスセル部３０の専
有面積を縮小できる。
【００６６】［第５の実施形態］第５の実施形態は、１
ビットのメモリセル部が１ＴＭＲ素子＋１ダイオードで
構成され、リファレンスセル部が（１ＴＭＲ素子＋１ダ
イオード）×２で構成される例である。この第５の実施
形態では、上記第４の実施形態と同様の構造については
説明を省略し、異なる構造についてのみ説明する。
ビットのメモリセル部が１ＴＭＲ素子＋１ダイオードで
構成され、リファレンスセル部が（１ＴＭＲ素子＋１ダ
イオード）×２で構成される例である。この第５の実施
形態では、上記第４の実施形態と同様の構造については
説明を省略し、異なる構造についてのみ説明する。
【００６７】図１５は、本発明の第５の実施形態に係る
半導体記憶装置の回路図を示す。図１５に示すように、
第５の実施形態に係る半導体記憶装置において、１ビッ
ト当たりのメモリセル部１０は、ＴＭＲ素子１３とダイ
オード４１とを備える。このメモリセル部１０のＴＭＲ
素子１３に書き込まれた情報を判定するリファレンスセ
ル部３０は、ＴＭＲ素子とダイオードとのペアを２組備
える。つまり、リファレンスセル部３０は、“０”デー
タを保持する第１のＴＭＲ素子３１とダイオード４２と
からなる第１のペアと、“１”データを保持する第２の
ＴＭＲ素子３２とダイオード４３とからなる第２のペア
とを有する。
半導体記憶装置の回路図を示す。図１５に示すように、
第５の実施形態に係る半導体記憶装置において、１ビッ
ト当たりのメモリセル部１０は、ＴＭＲ素子１３とダイ
オード４１とを備える。このメモリセル部１０のＴＭＲ
素子１３に書き込まれた情報を判定するリファレンスセ
ル部３０は、ＴＭＲ素子とダイオードとのペアを２組備
える。つまり、リファレンスセル部３０は、“０”デー
タを保持する第１のＴＭＲ素子３１とダイオード４２と
からなる第１のペアと、“１”データを保持する第２の
ＴＭＲ素子３２とダイオード４３とからなる第２のペア
とを有する。
【００６８】図１６は、本発明の第５の実施形態に係る
半導体記憶装置の回路パターン図を示す。図１６に示す
ように、リファレンスセル部３０において、ダイオード
４２と第２のＴＭＲ素子３２とを配線５０で接続する。
これにより、メモリセル部１０及びリファレンスセル部
３０におけるＴＭＲ素子１３、３１、３２及びダイオー
ド４１、４２、４３を同じパターンで配置できる。
半導体記憶装置の回路パターン図を示す。図１６に示す
ように、リファレンスセル部３０において、ダイオード
４２と第２のＴＭＲ素子３２とを配線５０で接続する。
これにより、メモリセル部１０及びリファレンスセル部
３０におけるＴＭＲ素子１３、３１、３２及びダイオー
ド４１、４２、４３を同じパターンで配置できる。
【００６９】尚、第５の実施形態では、第４の実施形態
と同様に、リファレンスセル部３０のＴＭＲ素子３１、
３２のビット線１１に接する面積Ｓ３を、メモリセル部
１０のＴＭＲ素子１３のビット線１１に接する面積Ｓ２
の２倍にし、ＴＭＲ素子３１、３２の抵抗を下げてい
る。これにより、“０”データを保持するＴＭＲ素子３
１と“１”データを保持するＴＭＲ素子３２とで、式
（４）の関係を満たすリファレンスセル部３０の抵抗Ｒ
ｒを作り出すことができる。
と同様に、リファレンスセル部３０のＴＭＲ素子３１、
３２のビット線１１に接する面積Ｓ３を、メモリセル部
１０のＴＭＲ素子１３のビット線１１に接する面積Ｓ２
の２倍にし、ＴＭＲ素子３１、３２の抵抗を下げてい
る。これにより、“０”データを保持するＴＭＲ素子３
１と“１”データを保持するＴＭＲ素子３２とで、式
（４）の関係を満たすリファレンスセル部３０の抵抗Ｒ
ｒを作り出すことができる。
【００７０】上記第５の実施形態によれば、第４の実施
形態と同様の効果を得ることができる。
形態と同様の効果を得ることができる。
【００７１】さらに、スイッチング素子としてダイオー
ド４１を用いているため、上記第４の実施形態よりも１
ビット当たりのセル面積をさらに縮小できる。
ド４１を用いているため、上記第４の実施形態よりも１
ビット当たりのセル面積をさらに縮小できる。
【００７２】［第６の実施形態］第６の実施形態は、第
５の実施形態におけるダイオードを用いない構造の例で
ある。この第６の実施形態では、上記第５の実施形態と
同様の構造については説明を省略し、異なる構造につい
てのみ説明する。
５の実施形態におけるダイオードを用いない構造の例で
ある。この第６の実施形態では、上記第５の実施形態と
同様の構造については説明を省略し、異なる構造につい
てのみ説明する。
【００７３】図１７は、本発明の第６の実施形態に係る
半導体記憶装置の回路図を示す。図１７に示すように、
第６の実施形態に係る半導体記憶装置において、１ビッ
ト当たりのメモリセル部１０は、ＴＭＲ素子１３のみを
備える。このメモリセル部１０のＴＭＲ素子１３に書き
込まれた情報を判定するリファレンスセル部３０は、Ｔ
ＭＲ素子を２組備える。つまり、リファレンスセル部３
０は、“０”データを保持する第１のＴＭＲ素子３１
と、“１”データを保持する第２のＴＭＲ素子３２とを
有する。
半導体記憶装置の回路図を示す。図１７に示すように、
第６の実施形態に係る半導体記憶装置において、１ビッ
ト当たりのメモリセル部１０は、ＴＭＲ素子１３のみを
備える。このメモリセル部１０のＴＭＲ素子１３に書き
込まれた情報を判定するリファレンスセル部３０は、Ｔ
ＭＲ素子を２組備える。つまり、リファレンスセル部３
０は、“０”データを保持する第１のＴＭＲ素子３１
と、“１”データを保持する第２のＴＭＲ素子３２とを
有する。
【００７４】図１８は、本発明の第６の実施形態に係る
半導体記憶装置の回路パターン図を示す。図１８に示す
ように、リファレンスセル部３０において、第１のＴＭ
Ｒ素子３１と第２のＴＭＲ素子３２とを配線５０で接続
する。これにより、メモリセル部１０及びリファレンス
セル部３０におけるＴＭＲ素子１３、３１、３２を同じ
パターンで配置できる。
半導体記憶装置の回路パターン図を示す。図１８に示す
ように、リファレンスセル部３０において、第１のＴＭ
Ｒ素子３１と第２のＴＭＲ素子３２とを配線５０で接続
する。これにより、メモリセル部１０及びリファレンス
セル部３０におけるＴＭＲ素子１３、３１、３２を同じ
パターンで配置できる。
【００７５】尚、第６の実施形態では、第４の実施形態
と同様に、リファレンスセル部３０のＴＭＲ素子３１、
３２のビット線１１に接する面積Ｓ３を、メモリセル部
１０のＴＭＲ素子１３のビット線１１に接する面積Ｓ２
の２倍にし、ＴＭＲ素子３１、３２の抵抗を下げてい
る。これにより、“０”データを保持するＴＭＲ素子３
１と“１”データを保持するＴＭＲ素子３２とで、式
（４）の関係を満たすリファレンスセル部３０の抵抗Ｒ
ｒを作り出すことができる。
と同様に、リファレンスセル部３０のＴＭＲ素子３１、
３２のビット線１１に接する面積Ｓ３を、メモリセル部
１０のＴＭＲ素子１３のビット線１１に接する面積Ｓ２
の２倍にし、ＴＭＲ素子３１、３２の抵抗を下げてい
る。これにより、“０”データを保持するＴＭＲ素子３
１と“１”データを保持するＴＭＲ素子３２とで、式
（４）の関係を満たすリファレンスセル部３０の抵抗Ｒ
ｒを作り出すことができる。
【００７６】上記第６の実施形態によれば、第４の実施
形態と同様の効果を得ることができる。
形態と同様の効果を得ることができる。
【００７７】さらに、スイッチング素子を用いないた
め、スイッチング素子を用いた場合よりも１ビット当た
りのセル面積を縮小できる。
め、スイッチング素子を用いた場合よりも１ビット当た
りのセル面積を縮小できる。
【００７８】その他、本発明は、上記各実施形態に限定
されるものではなく、実施段階ではその要旨を逸脱しな
い範囲で、種々に変形することが可能である。さらに、
上記実施形態には種々の段階の発明が含まれており、開
示される複数の構成要件における適宜な組み合わせによ
り種々の発明が抽出され得る。例えば、実施形態に示さ
れる全構成要件から幾つかの構成要件が削除されても、
発明が解決しようとする課題の欄で述べた課題が解決で
き、発明の効果の欄で述べられている効果が得られる場
合には、この構成要件が削除された構成が発明として抽
出され得る。
されるものではなく、実施段階ではその要旨を逸脱しな
い範囲で、種々に変形することが可能である。さらに、
上記実施形態には種々の段階の発明が含まれており、開
示される複数の構成要件における適宜な組み合わせによ
り種々の発明が抽出され得る。例えば、実施形態に示さ
れる全構成要件から幾つかの構成要件が削除されても、
発明が解決しようとする課題の欄で述べた課題が解決で
き、発明の効果の欄で述べられている効果が得られる場
合には、この構成要件が削除された構成が発明として抽
出され得る。
【００７９】
【発明の効果】以上説明したように本発明によれば、リ
ファレンスセル部の抵抗値のばらつきを抑制することが
可能な半導体記憶装置を提供できる。
ファレンスセル部の抵抗値のばらつきを抑制することが
可能な半導体記憶装置を提供できる。
【図１】本発明の第１の実施形態に係る半導体記憶装置
を示す回路図。
を示す回路図。
【図２】本発明の第１の実施形態に係る半導体記憶装置
を示す概略的な平面図。
を示す概略的な平面図。
【図３】図２のIII−III線に沿ったメモリセル部におけ
る半導体記憶装置を示す断面図。
る半導体記憶装置を示す断面図。
【図４】本発明の第１の実施形態に係るメモリセル部及
びリファレンスセル部を示す概略的な回路図。
びリファレンスセル部を示す概略的な回路図。
【図５】本発明の第１の実施形態に係るリファレンスセ
ルの抵抗ばらつきとＭＲ比との関係を示す図。
ルの抵抗ばらつきとＭＲ比との関係を示す図。
【図６】本発明の第１の実施形態に係るメモリセル部及
びリファレンスセル部を示す他の概略的な回路図。
びリファレンスセル部を示す他の概略的な回路図。
【図７】本発明の第２の実施形態に係る半導体記憶装置
を示す回路図。
を示す回路図。
【図８】本発明の第２の実施形態に係るメモリセル部の
半導体記憶装置を示す断面図。
半導体記憶装置を示す断面図。
【図９】本発明の第３の実施形態に係る半導体記憶装置
を示す回路図。
を示す回路図。
【図１０】本発明の第３の実施形態に係るメモリセル部
の半導体記憶装置を示す断面図。
の半導体記憶装置を示す断面図。
【図１１】本発明の第４の実施形態に係る半導体記憶装
置を示す回路図。
置を示す回路図。
【図１２】本発明の第４の実施形態に係る半導体記憶装
置を示す回路パターン図。
置を示す回路パターン図。
【図１３】本発明の第４の実施形態に係るメモリセル部
及びリファレンスセル部を示す概略的な回路図。
及びリファレンスセル部を示す概略的な回路図。
【図１４】本発明の第４の実施形態に係る半導体記憶装
置を示す概略的な平面図。
置を示す概略的な平面図。
【図１５】本発明の第５の実施形態に係る半導体記憶装
置を示す回路図。
置を示す回路図。
【図１６】本発明の第５の実施形態に係る半導体記憶装
置を示す回路パターン図。
置を示す回路パターン図。
【図１７】本発明の第６の実施形態に係る半導体記憶装
置を示す回路図。
置を示す回路図。
【図１８】本発明の第６の実施形態に係る半導体記憶装
置を示す回路パターン図。
置を示す回路パターン図。
１０…１ビット当たりのエメモリセル部、
１１…ビット線、
１２…書き込みワード線、
１３…ＴＭＲ素子、
１４…下部電極、
１５…第３のコンタクト層、
１６…第２の配線層、
１７…第２のコンタクト層、
１８…第１の配線層、
１９…第１のコンタクト層、
２０、３３、３３ａ、３３ｂ、３４、３４ａ、３４ｂ…
ＭＯＳトランジスタ、 ２１…ソース・ドレイン拡散層、 ２２…読み出しワード線、 ２６…磁気記録層、 ２７…磁化固着層、 ２８…トンネル障壁層、 ２３…選択ロウ、 ２４…選択カラム、 ２５…比較回路、 ３０…リファレンスセル部、 ３１、３１ａ、３１ｂ…“０”データを保持するＴＭＲ
素子、 ３２、３２ａ、３２ｂ…“１”データを保持するＴＭＲ
素子、 ４１、４２、４２ａ、４２ｂ、４３、４３ａ、４３ｂ…
ダイオード、 ４４…ワード線、 ５０…配線。
ＭＯＳトランジスタ、 ２１…ソース・ドレイン拡散層、 ２２…読み出しワード線、 ２６…磁気記録層、 ２７…磁化固着層、 ２８…トンネル障壁層、 ２３…選択ロウ、 ２４…選択カラム、 ２５…比較回路、 ３０…リファレンスセル部、 ３１、３１ａ、３１ｂ…“０”データを保持するＴＭＲ
素子、 ３２、３２ａ、３２ｂ…“１”データを保持するＴＭＲ
素子、 ４１、４２、４２ａ、４２ｂ、４３、４３ａ、４３ｂ…
ダイオード、 ４４…ワード線、 ５０…配線。
Claims (10)
- 【請求項１】 抵抗変化によって２値のデータを記憶す
る抵抗素子を備えた半導体記憶装置であって、 第１の抵抗素子を有するメモリセル部と、 第１のデータを記憶する第２の抵抗素子と、第２のデー
タを記憶する第３の抵抗素子とをそれぞれ少なくとも１
つ以上有するリファレンスセル部とを具備することを特
徴とする半導体記憶装置。 - 【請求項２】 前記第２の抵抗素子の抵抗値をＲ０、前
記第３の抵抗素子の抵抗値をＲ１とした場合、前記リフ
ァレンスセル部の抵抗素子の全体の抵抗値Ｒ ｒは（Ｒ０
＋Ｒ１）／２であることを特徴とする請求項１記載の半
導体記憶装置。 - 【請求項３】 前記第１、第２、第３の抵抗素子と対に
なってトランジスタ又は整流素子がそれぞれ配置される
ことを特徴とする請求項１又は２記載の半導体記憶装
置。 - 【請求項４】 前記第２、第３の抵抗素子は直列に接続
されることを特徴とする請求項１又は２記載の半導体記
憶装置。 - 【請求項５】 複数の第１の配線と、 前記第１の配線と直交する方向に配置された複数の第２
の配線とをさらに具備し、 前記第１、第２の配線の各交点に前記第１、第２、第３
の抵抗素子がそれぞれ配置されることを特徴とする請求
項１又は２記載の半導体記憶装置。 - 【請求項６】 前記第１、第２、第３の抵抗素子の面積
は、同じであることを特徴とする請求項１又は２記載の
半導体記憶装置。 - 【請求項７】 前記リファレンスセル部において前記第
２及び第３の抵抗素子がそれぞれ１つずつ存在する場
合、前記第２及び第３の抵抗素子の面積は前記第１の抵
抗素子の面積の２倍であることを特徴とする請求項１又
は２記載の半導体記憶装置。 - 【請求項８】 前記メモリセル部の前記第１の抵抗素子
と前記リファレンスセル部の前記第２及び第３の抵抗素
子とは、同じパターンで配置されることを特徴とする請
求項１又は２記載の半導体記憶装置。 - 【請求項９】 前記第１、第２、第３の抵抗素子は、磁
気抵抗効果素子又は相変化素子であることを特徴とする
請求項１又は２記載の半導体記憶装置。 - 【請求項１０】 前記第１、第２、第３の抵抗素子は、
第１の磁性層と第２の磁性層と非磁性層との少なくとも
３層で構成され、 前記第２の抵抗素子は前記第１の磁性層と前記第２の磁
性層との磁化の方向が互いに反平行であり、前記第３の
抵抗素子は前記第１の磁性層と前記第２の磁性層との磁
化の方向が互いに平行であることを特徴とする請求項１
又は２記載の半導体記憶装置。
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