WO2012011161A1 - 半導体記憶装置 - Google Patents

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WO2012011161A1
WO2012011161A1 PCT/JP2010/007481 JP2010007481W WO2012011161A1 WO 2012011161 A1 WO2012011161 A1 WO 2012011161A1 JP 2010007481 W JP2010007481 W JP 2010007481W WO 2012011161 A1 WO2012011161 A1 WO 2012011161A1
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resistance element
resistance
circuit
resistance value
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三木隆
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パナソニック株式会社
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    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell

Definitions

  • the present disclosure relates to a semiconductor memory device, and more particularly, to a semiconductor memory device including a variable resistance element and a reference variable resistance element.
  • the ferromagnetic tunnel junction element has a stacked free magnetic layer and a fixed magnetic layer.
  • the state of the magnetic layer changes.
  • the resistance value is low and the resistance value is low.
  • the resistance value is high. It becomes. Therefore, data can be stored in the ferromagnetic tunnel junction device by making the high resistance state and the low resistance state correspond to the data of “0” and “1”, respectively.
  • One bit of memory cell for storing data is formed by two variable resistance elements, complementary data is stored in the two variable resistance elements, and the resistance values of the two variable resistance elements are compared with each other. Thus, it is possible to determine which variable resistance element is in the low resistance state. Thereby, data stored in the memory cell can be read.
  • two variable resistance elements are required for one memory cell. Therefore, if the memory capacity is increased, an increase in occupied area and manufacturing cost cannot be ignored.
  • FIG. 26 there are a memory cell 507 in which a fixed resistance element 505 and a storage variable resistance element 506 are connected in series between a power supply VDD and a ground GND, and a fixed resistance element 502 and a variable resistance element.
  • a reference cell 504 in which a reference resistance element 503 is connected in series is provided.
  • the reference resistance element 503 is set to a resistance value between the resistance value in the high resistance state and the resistance value in the low resistance state of the variable resistance element 506 for storage.
  • the conventional semiconductor memory device may not be able to read the stored data accurately due to variations in characteristics of the variable resistance element for storage, the reference resistance element, and the fixed resistance element.
  • the variable resistance element and the fixed resistance element are formed by a micro process of micron order or submicron order. For this reason, the resistance value tends to vary.
  • a variable resistance element that is a ferromagnetic tunnel junction element uses a material that is not often used in conventional semiconductor devices. For this reason, compared with a general dynamic access ram etc., the characteristic change in the manufacturing process is likely to occur.
  • variable resistance elements are arranged in a matrix, there is a possibility that the resistance value varies depending on the position where the variable resistance elements are arranged.
  • the variation from chip to chip becomes large.
  • the reference resistance element is made variable so as to cope with the variation in resistance value.
  • the reference resistance element can be made variable.
  • the present disclosure can realize a semiconductor memory device that can accurately read data even if individual differences occur between a variable resistance element that stores data and a reference variable resistance element while suppressing an increase in area.
  • the purpose is to do so.
  • the present disclosure includes a semiconductor memory device including a reference resistance element including a variable resistance element having the same structure as the data storage resistance element, and a reference resistance element in a high resistance state and a reference in a low resistance state.
  • a reference resistance value is generated by a resistance element.
  • the semiconductor storage device of the present disclosure is formed in a memory cell region of a substrate, and a plurality of memory cells are formed in a memory cell array arranged in a matrix and a reference circuit region of the substrate, and a reference resistance value is set.
  • a data storage resistance element that is a variable resistance element having a second data resistance value lower than the first resistance value, and the reference resistance circuit is a variable resistance element that has the same structure as each of the data storage resistance elements.
  • the first reference resistance element is set to a first resistance value
  • the second reference resistance element has a second resistance lower than the first resistance value.
  • reference Kone is the resistance between the first resistance and a second resistance value generated by connecting a first reference resistance element and a second reference resistance element.
  • the semiconductor memory device includes a first reference resistance element and a second reference resistance element, each of which is a variable resistance element in which the reference resistance circuit has the same structure as the data storage resistance element.
  • a reference resistance value between the first resistance value and the second resistance value is generated.
  • variation in the resistance characteristic of a reference resistive element can be linked. Therefore, the reference resistance value between the first data resistance value and the second data resistance value can be easily generated even when the resistance characteristics of the data storage resistance element and the reference resistance element vary. As a result, accurate data can be read out.
  • the first reference resistance element and the second reference resistance element may be plural.
  • the number of first reference resistance elements and the number of second reference resistance elements may be equal.
  • the number of the first reference resistance elements and the number of the second reference resistance elements may be different. In this case, the number of first reference resistance elements may be larger than the number of second reference resistance elements.
  • the distribution of the first reference resistance elements and the distribution of the second reference resistance elements in the reference circuit region are uniform.
  • the first reference resistance element and the second reference resistance element may be alternately arranged in the reference circuit region.
  • the memory cell region and the reference circuit region may be disposed adjacent to each other on the substrate.
  • the reference resistance circuit collectively sets two or more of the first reference resistance elements to the first resistance value, and collectively sets two or more of the second reference resistance elements. You may have the reference resistive element setting circuit set to a 2nd resistance value.
  • the reference resistance circuit sets the first resistance value to a resistance value lower than the highest resistance value that can be set in the variable resistance element and higher than the lowest resistance value, and the second resistance value
  • the voltage or current value applied to at least one of the reference resistance element and the second reference resistance element or the time for applying the voltage or current may be adjusted.
  • the reference resistance circuit includes a first reference resistance element and a second reference resistance element for generating a reference resistance value for at least part of the first reference resistance element and the second reference resistance element. You may have the reference resistive element selection circuit selected as a reference resistive element.
  • the reference resistance element selection circuit may include a register or a nonvolatile memory that stores the number of first reference resistance elements to be selected and the number of second reference resistance elements to be selected.
  • the reference resistance circuit detects status information indicating the usage status of the memory cell array, and outputs a status information signal based on the status information, and generates an optimal number information signal based on the status information signal.
  • the status information includes information on at least one of use time, number of accesses, applied voltage, current, and use temperature
  • the optimum number information signal generation circuit includes: Conversion from the status information signal to the optimum number information signal based on the correspondence information between the number of first reference resistance elements and the number of second reference resistance elements used for generating the reference resistance value stored in advance and the status information signal
  • the reference resistance element selection circuit may be configured to select the first reference resistance element and the second reference resistance element used for generating the reference resistance value based on the optimum number information signal. .
  • the reference resistance circuit uses at least a part of the data storage resistance element as the first distribution detection element, and detects the first distribution information that is the distribution information of the resistance value of the first distribution detection element.
  • the reference resistance element selection circuit may include a distribution information detection circuit, and may select the first reference resistance element and the second reference resistance element used for generating the reference resistance value based on the first distribution information. . Further, at least a part of the first reference resistance element and the second reference resistance element is used as the second distribution detection element, and second distribution information that is distribution information of the resistance value of the second distribution detection element is detected.
  • the reference resistance element selection circuit selects the first reference resistance element and the second reference resistance element used for generating the reference resistance value based on the second distribution information. May be.
  • the reference resistor circuit is a part of the variable resistor element formed in the reference circuit region, and is applied by applying stress to the first reference resistor element and the second reference resistor element.
  • the reference resistance element selection circuit is a first reference resistance element used for generating a reference resistance value based on the resistance characteristic of the deterioration detection element.
  • the second reference resistance element may be selected.
  • the stress may include at least one of the stress due to the use environment temperature, the stress due to the access frequency, the stress due to the data inversion frequency, the stress due to the applied voltage, the stress due to the applied current, and the stress due to the application time.
  • the data storage resistance element, the first reference resistance element, and the second reference resistance element may be formed on the substrate with the same planar pattern.
  • a semiconductor memory device of the present disclosure is connected to a memory cell, connected to a bit line that outputs a first electrical signal corresponding to information stored in the memory cell, and a reference resistance circuit, and corresponds to a reference resistance value And a reference bit line from which the second electrical signal is output, and the comparison circuit may be a sense amplifier circuit connected to the bit line and the reference bit line.
  • the sense amplifier circuit may include a selection circuit that selectively connects one of the bit lines.
  • At least one of the memory cell and the reference resistance circuit may include only the variable resistance element, may include the variable resistance element and the selection transistor, and includes the variable resistance element and the diode element. You may go out.
  • the semiconductor memory device of the present disclosure it is possible to accurately read out data even if individual differences occur between the variable resistance element that stores data and the reference variable resistance element while suppressing an increase in area. Is possible.
  • FIG. 1 is a plan view showing a semiconductor memory device according to one embodiment. It is a top view which shows the example of arrangement
  • FIG. 3 is a plan view showing an arrangement example of the memory cell array of the semiconductor memory device according to the embodiment.
  • (A)-(d) is a circuit diagram which shows the structural example of the memory cell of the semiconductor memory device based on one Embodiment.
  • (A)-(d) is a circuit diagram which shows the structural example of the reference resistance circuit of the semiconductor memory device based on one Embodiment. It is a circuit diagram which shows the structural example of the reference resistive element array of the semiconductor memory device which concerns on one Embodiment.
  • (A) And (b) is a top view which shows the example of arrangement
  • 6 is a table showing a driving example of a reference resistance setting circuit of the semiconductor memory device according to the embodiment.
  • 6 is a table showing a driving example of a reference resistance setting circuit of the semiconductor memory device according to the embodiment.
  • (A) And (b) is a graph which shows distribution of the resistance value of the reference resistive element of the semiconductor memory device based on one Embodiment, (a) shows the state immediately after manufacture, (b) is the state after degradation Indicates. It is a block diagram which shows the example of a structure of the condition information detection circuit and optimal number information generation circuit of the semiconductor memory device concerning one Embodiment.
  • FIG. 1 is a block diagram illustrating a configuration example of a sense amplifier circuit of a semiconductor memory device according to an embodiment.
  • 1 is a block diagram illustrating a configuration example of a sense amplifier circuit of a semiconductor memory device according to an embodiment.
  • 1 is a block diagram illustrating a configuration example of a sense amplifier circuit of a semiconductor memory device according to an embodiment. It is a circuit diagram which shows a memory cell and a reference cell of the semiconductor memory device concerning a prior art example.
  • FIG. 1 shows a planar configuration of a semiconductor memory device according to an embodiment.
  • a reference resistance circuit 121 formed in the reference circuit formation region 102 of the substrate 101 and a memory cell array 131 formed in the memory cell formation region 103 are provided.
  • the reference resistance circuit 121 has a reference resistance element array 124 in which a plurality of reference resistance elements Rr are arranged in a matrix.
  • the memory cell array 131 has a plurality of memory cells 136 arranged in a matrix.
  • the memory cell 136 has a data storage resistive element Rd.
  • four reference resistance elements Rr are included in the reference resistance element array 124 and 16 memory cells 136 are included in the memory cell array 131.
  • the number of reference resistance elements Rr and memory cells 136 is as follows. Not exclusively.
  • a plurality of semiconductor chips 201 are formed on one wafer 200 as shown in FIG.
  • Variations in the manufacturing process cause microscopic variations in pattern dimensions, shape, film thickness, film quality, and the like.
  • the resistance value varies depending on variations in dimensions and film thickness. Vary by more than 10%.
  • resistance values are likely to vary between the semiconductor chip 201 formed almost at the center of the wafer 200 in FIG. 2 and the semiconductor chip 201 formed on the outer edge of the wafer.
  • the resistance value also varies within the same semiconductor chip.
  • the reference circuit formation region 102 and the memory cell formation region 103 are preferably arranged adjacent to each other on the substrate 101.
  • the memory cell 136 has a data storage resistance element Rd which is a variable resistance element made of a ferromagnetic tunnel junction element.
  • the data storage resistive element Rd is connected between the power supply line DL and the bit line BL.
  • a high resistance state having a first data resistance value and a low resistance state having a second data resistance value lower than the first data resistance value by applying a predetermined voltage or current to the data storage resistance element Rd And can be switched. If the memory cell 136 is configured only by the data storage resistive element Rd, the configuration of the memory cell 136 can be simplified and the area occupied by the memory cell 136 can be reduced. As shown in FIGS.
  • the memory cell 136 may be a combination of the data storage resistance element Rd and the selection transistor Tr1 controlled by the word line WL. By using the selection transistor Tr1, a stable cell selection operation can be performed. Further, as shown in FIG. 4D, the memory cell 136 may be a combination of a data storage resistance element Rd and a diode D1. By connecting the diode D1 and the data storage resistive element Rd in series, the sensitivity for detecting the resistance change of the data storage resistive element Rd can be increased, and the operation margin can be expanded.
  • the reference resistance circuit 121 includes a reference resistance element array 124 including a plurality of reference resistance elements Rr.
  • the reference resistive element array 124 is connected between the power supply line DL and the reference bit line / BL.
  • FIGS. 5B and 5C a combination of the reference resistance element array 124 and the selection transistor Tr2 controlled by the word line WL may be used.
  • FIG. 5D a combination of the reference resistance element array 124 and the diode D2 may be used.
  • the reference resistance element array 124 includes a plurality of reference resistance elements Rr connected between the terminal Rai and the terminal Rao.
  • the reference resistance element Rr is a variable resistance element composed of a ferromagnetic tunnel junction element having the same structure as the data storage resistance element Rd.
  • the reference resistance element Rr includes a first reference resistance element Rr1 set to a first resistance value and a second reference resistance element Rr2 set to a second resistance value lower than the first resistance value. Including.
  • two pairs of reference resistance element pairs 126 each having a first reference resistance element Rr1 and a second reference resistance element Rr2 connected in series are connected in parallel.
  • the reference resistance element Rr is a variable resistance element having the same structure as the data storage resistance element Rd.
  • the same structure means that they are made of the same material and are formed of films having substantially the same film thickness, plane pattern, and the like.
  • the data storage resistive element Rd and the reference resistive element Rr are formed substantially simultaneously by the same manufacturing process, and patterning of the formed film is also performed substantially simultaneously by the same manufacturing process.
  • the same structure referred to here includes variations in film thickness and patterning dimensions that occur in the film formation process or patterning process as allowable ranges. Therefore, the variation in resistance characteristic of the reference resistance element Rr in the reference resistance circuit 121 and the variation in resistance characteristic of the data storage resistance element in the memory cell array 131 are linked to each other.
  • the resistance value of the reference resistance element array 124 is the resistance value R H and the resistance value R L are averaged (R H + R L ) / 2.
  • the data storage resistance element Rd and the reference resistance element Rr basically have the same resistance characteristics. For this reason, the resistance value of the reference resistance element array 124 is approximately halfway between the first data resistance value in the high resistance state of the data storage resistance element Rd and the second data resistance value in the low resistance state. Become. Therefore, by comparing the resistance value of the data storage resistance element Rd with the reference resistance value that is the resistance value of the reference resistance element array 124, the data stored in the data storage resistance element Rd can be read.
  • two first reference resistance elements Rr1 are connected to the terminal Rai, and two second reference resistance elements Rr2 are connected to the terminal Rao.
  • the first reference resistance element Rr2 is connected to the terminal Rai.
  • the reference resistance element array 124 may be configured as shown in FIG. In FIG. 7, a first reference resistance element array 124A in which a plurality of first reference resistance elements Rr1 are arranged between a terminal Rai and a terminal Rao connected in series, and a second reference resistance element Rr2 are A plurality of second reference resistor element arrays 124B are connected. Specifically, in the first reference resistance element array 124A, n first reference resistance elements Rr1 set in a high resistance state indicating the first resistance value are connected in series, and further, n sets are connected in parallel. ing. In the second reference resistance element array 124B, n second reference resistance elements Rr2 set in a low resistance state are connected in series, and n sets are connected in parallel.
  • n ⁇ n ⁇ 2 (where n is an integer of 1 or more) is provided as the first reference resistance element Rr1 and the second reference resistance element Rr2.
  • the reference resistance value of the reference resistance element array 124 is (R H + R L ) / n obtained by averaging the first resistance value R H and the second resistance value R L. Therefore, it is possible to easily set the reference resistance value of the reference resistance element array 124 to a resistance value approximately in the middle between the first data resistance value and the second data resistance value of the data storage resistance element Rd of the memory cell 136. it can.
  • FIG. 8 shows an example of the distribution of resistance values of the reference resistance element Rr.
  • the horizontal axis represents the resistance value
  • the vertical axis represents the number of reference resistance elements.
  • the distribution of the resistance value of the reference resistance element Rr set in the high resistance state is D1
  • the distribution of the resistance value of the reference resistance element Rr2 set in the low resistance state is D2.
  • the distribution D1 and the distribution D2 are considered to be statistically almost normal distribution. Therefore, in the reference resistance element array 124 shown in FIG. 7, if the number of the first reference resistance elements Rr1 and the second reference resistance elements Rr2 used for generating the reference resistance value is sufficiently large, the reference resistance value is The median value ArM of the average value Ar1 of the distribution D1 and the average value Ar2 of the distribution D2 is substantially equal. For this reason, a sufficient difference between the lower limit of the distribution D1 and the upper limit of the distribution D2 can be secured.
  • the resistance values of the first reference resistance element array 124A and the second reference resistance element array 124B may be shifted from the average value Ar1 of the distribution D1 and the average value Ar2 of the distribution D2.
  • the resistance value of the first reference resistance element array 124A may be F3R1H higher than Ar1
  • the resistance value of the second reference resistance element array 124B may be F3R1L higher than Ar2.
  • the reference resistance value is F3R1M higher than ArM
  • the difference between the reference resistance value and the lower limit of the distribution D1 is smaller than the difference between the upper limit of the distribution D2. For this reason, there is a possibility that data of the data storage resistive element Rd cannot be read stably.
  • the reference resistance value of the first reference resistance element array 124A is F3R2H near the lower limit of the distribution D1
  • the resistance value of the second reference resistance element array 124B is F3R2L near the lower limit of the distribution D2
  • the reference resistance value is distributed. It becomes lower than the upper limit of D2. In such a case, memory cells that cannot read data are generated.
  • n is preferably as large as possible, but is preferably at least 8 or more.
  • the reference resistance elements may be connected in parallel within the first reference resistance element array 124A and the second reference resistance element array 124B. Further, the n first reference resistance elements Rr1 and the n second reference resistance elements Rr2 are connected in series without being divided into the first reference resistance element array 124A and the second reference resistance element array 124B. 2n sets may be connected in parallel.
  • the second reference resistance element array 124B may be disposed on the terminal Rai side
  • the first reference resistance element array 124A may be disposed on the terminal Rao side.
  • first reference resistance elements Rr1 included in the first reference resistance element array 124A and the number of second reference resistance elements Rr2 included in the second reference resistance element array 124B are each n.
  • the number of first reference resistance elements Rr1 constituting the first reference resistance element array 124A may be different from the number of second reference resistance elements Rr2 constituting the second reference resistance element array 124B.
  • the first reference resistance element array 124A has a configuration in which n1 first reference resistance elements Rr1 are connected in series, and n2 sets are connected in parallel
  • the element array 124B may have a configuration in which m1 second reference resistance elements Rr2 are connected in series and m2 sets are connected in parallel (where n1, n2, m1, and m2 are integers of 1 or more, n1 ⁇ n2, m1 ⁇ m2, and n1 ⁇ n2 ⁇ m1 ⁇ m2.)
  • the resistance value of the first reference resistance element array 124A is (n1 ⁇ R H ) / n2
  • the resistance value of the second reference resistance element array 124B is (m1 ⁇ R L ) / m2.
  • the reference resistance value of the reference resistive element array 124 is ((n1 ⁇ m2 ⁇ R H ) + (n2 ⁇ m1 ⁇ R
  • FIG. 10 shows an example of the distribution of resistance values of the reference resistance element Rr.
  • the horizontal axis represents the resistance value
  • the vertical axis represents the number of reference resistance elements.
  • the variation in the resistance value of the reference resistance element Rr may differ depending on the set resistance value.
  • the variation in the distribution D1 may be larger than the variation in the distribution D2.
  • the optimum number and the second reference resistance element Rr2 set to a relatively low resistance value having a small variation in distribution and the optimum number and distribution for the first reference resistance element Rr1 set to a relatively high resistance value having a large dispersion. It is a different value from the correct number. For this reason, it is preferable to set the number of each of the first reference resistance element Rr1 and the second reference resistance element Rr2 according to the distribution variation.
  • the reference resistance value of the first reference resistive element array 124A is the average value Ar1 of the distribution D1
  • the resistance value of the second reference resistive element array 124B is the average value Ar2 of the distribution D2
  • the reference resistance value is the median value ArM between Ar1 and Ar2
  • the reference resistance value may fall within the range of the distribution D1.
  • the resistance values of the first reference resistance element array 124A and the second reference resistance element array 124B are changed to the average values Ar1 and D2 of the distribution D1. It can be shifted from the average value Ar2.
  • the reference resistance value can be set to ArN near the center between the lower limit of the distribution D1 and the upper limit of the distribution D2.
  • N1, n2, m1, and m2 may be determined in accordance with the distribution of variations in resistance characteristics of the reference resistance element Rr.
  • the number of first reference resistance elements Rr1 (n1 ⁇ n2) is preferably larger than the number of second reference resistance elements Rr2 (m1 ⁇ m2).
  • the variation in the resistance value of the reference resistance element Rr tends to be larger in the first resistance value having a higher resistance value than in the second resistance value having a lower resistance value as shown in FIG.
  • the number of the first reference resistance elements Rr1 in the high resistance state is averaged over the second reference resistance elements Rr2 in the low resistance state. More than the number. For this reason, the first reference resistive element array 124A in the high resistance state can be brought into an averaged state with higher accuracy.
  • the reference resistance elements may be connected in parallel as in FIG.
  • the second reference resistance element array 124B may be disposed on the terminal Rai side
  • the first reference resistance element array 124A may be disposed on the terminal Rao side.
  • n unit arrays 127 each composed of two first reference resistance elements Rr1 and two second reference resistance elements Rr2 shown in FIG. 6 are connected in series.
  • N is an integer greater than or equal to 1.
  • m is an integer greater than or equal to 1.
  • the resistance value of the reference resistive element array 124 is (n ⁇ (R H + R L )) / (2 ⁇ m). Even in such a configuration, similarly to the reference resistance element array shown in FIG. 9, by adjusting the values of n and m, the reference resistance value is centered between the lower limit of the distribution D1 and the upper limit of the distribution D2. Can easily be in the vicinity.
  • n and m may be determined according to the distribution of resistance values of the reference resistance element Rr, but it is generally preferable that n is larger than m. If n is larger than m, the number of unit arrays 127 connected in series becomes larger than the number connected in parallel, and the reference resistance value can be shifted to the Ar2 side. However, n and m may be equal. When both n and m are 1, the configuration shown in FIG. 6 is obtained.
  • the first reference resistance element Rr1 and the second reference resistance element Rr2 may be arranged in any manner. However, when attention is paid to a region having a constant area in the reference circuit formation region, it is preferable that the reference circuit is disposed in the region on average. For example, when the number of first reference resistance elements Rr1 is equal to the number of second reference resistance elements Rr2, as shown in FIG. 12A, the first reference resistance element Rr1 and the second reference resistance element Rr1 It is preferable to arrange the resistance elements Rr2 alternately. Even when the number of the first reference resistance elements Rr1 and the number of the second reference resistance elements Rr2 are different, for example, as shown in FIG.
  • FIG. 12B shows a case where the ratio of the number of first reference resistance elements Rr1 to the number of second reference resistance elements Rr2 in the 4 ⁇ 4 unit region is 3: 1. Any arrangement may be used as long as the ratio in the region is constant.
  • the resistance value distribution D1 of the first reference resistance element Rr1 and the resistance value distribution D2 of the second reference resistance element Rr2 are arranged. Deviation from is increased. For this reason, the deviation between the resistance value of the reference resistive element array 124 and the median value between the lower limit of the distribution D1 and the upper limit of the distribution D2 becomes large. If the first reference resistance element Rr1 and the second reference resistance element Rr2 are arranged alternately or so that the ratios in a certain range are equal, the variation in the resistance value distribution D1 of the first reference resistance element Rr1.
  • variation in resistance value distribution D2 of 2nd reference resistive element Rr2 can be made small, and the shift
  • the resistance value of the first reference resistance element Rr1 and the resistance value of the second reference resistance element Rr2 may be set using a reference resistance element setting circuit 141 as shown in FIG.
  • the reference resistance element setting circuit 141 has a plurality of transfer gates connected to both ends of the reference resistance element Rr.
  • a second reference resistance element Rr2 is connected in series between two first reference resistance elements Rr1, and three sets of reference resistance elements array 124 are connected in parallel. Shows the case.
  • the reference resistance element setting circuit 141 includes a first transfer gate TG1 that is connected to a terminal of the first first reference resistance element Rr1 that is not connected to the second reference resistance element Rr2, and the first first reference resistance element Rr1.
  • a second transfer gate TG2 connected to a connection node between the first reference resistance element Rr1 and the second reference resistance element Rr2, and the second reference resistance element Rr2 and the second first reference resistance element Rr1.
  • a third transfer gate TG3 connected to the connection node, and a fourth transfer gate TG4 connected to a terminal of the second first reference resistance element Rr1 not connected to the second reference resistance element; have.
  • the first transfer gate TG1 to the fourth transfer gate TG4 are connected to the control terminal CTR1 to the control terminal CTR4, respectively, and connect and disconnect the terminal RDL1 to the power supply terminal RDL4 and the terminal of the reference resistance element Rr, respectively. Can be switched.
  • step 1 all transfer gates are turned off.
  • step 2 the third transfer gate TG3 and the fourth transfer gate TG4 are turned off, and the first transfer gate TG1 and the second transfer gate TG2 are turned on, so that the terminal RDL1 and the terminal A voltage or current is applied from the terminal RDL1 and the terminal RDL2 to the three first reference resistance elements Rr1 connected to the RDL2.
  • step 3 the first transfer gate TG1 and the fourth transfer gate TG4 are turned off, and the second transfer gate TG2 and the third transfer gate TG3 are turned on, so that the terminal RDL2 and the terminal A voltage or a current is applied from the terminal RDL2 and the terminal RDL3 to the three second reference resistance elements Rr2 connected to the RDL3.
  • step 4 the first transfer gate TG1 and the second transfer gate TG2 are turned off, and the third transfer gate TG3 and the fourth transfer gate TG4 are turned on, whereby the terminals RDL3 and RDL4 A voltage or current is applied from the terminal RDL3 and the terminal RDL4 to the three first reference resistance elements Rr1 connected between the terminals RDL1 and RDL4.
  • step 5 all transfer gates are turned off.
  • the resistance values of a plurality of reference resistance elements Rr can be set at a time.
  • the resistance value of the reference resistance element Rr By setting the resistance value of the reference resistance element Rr under the same conditions, it is possible to reduce variations in the resistance value of the reference resistance element Rr. Further, since the time required for setting can be greatly shortened, it is possible to achieve cost reduction by shortening the time.
  • the electrical inspection of the reference resistive element Rr constituting the reference resistive element array 124 can be performed at the same time, and the time for electrical inspection of the semiconductor memory device can be shortened.
  • the resistance value of the reference resistance element Rr may be set by steps as shown in FIG. In this case, the resistance value can be set for all the first reference resistance elements Rr1 at once. For this reason, the variation of the resistance value can be further reduced, and the set time can be shortened.
  • the reference resistance element array 124 including six first reference resistance elements Rr1 and three second reference resistance elements Rr2 is shown, but the first reference resistance elements are arranged in the column direction.
  • the number of reference resistance elements Rr is as follows. It can be set in any way.
  • first reference resistance element Rr1 and the second reference resistance element Rr2 are alternately arranged in the column direction.
  • FIG. 16 shows an example in which the number n of the first reference resistance elements Rr1 arranged continuously is 2 and the number m of the second reference resistance elements Rr2 arranged continuously is 1.
  • N and m can be set in any way.
  • the number of first reference resistance elements Rr1 or the number of second reference resistance elements Rr2 arranged in succession does not always have to be the same, and may differ from place to place.
  • a configuration in which one block of the first reference resistance element Rr1 and one block of the second reference resistance element Rr2 are arranged one by one is possible.
  • nodes in which Rr1 are connected in series are connected to each other, but a configuration in which the nodes are not connected may be employed.
  • the reference resistance element setting circuit 141 is configured by a transfer gate
  • the resistance values of the first reference resistance element Rr1 and the second reference resistance element Rr2 are changed by changing the voltage or current value applied by the reference resistance element setting circuit 141 or the time during which the voltage or current is applied. be able to. For example, in the reference resistor element setting circuit 141 shown in FIG. 13 or FIG. 16, the voltage or current applied to the terminals RDL1 to RDL4 is adjusted, or the first transfer gate TG1 to the fourth transfer gate TG4 are turned on.
  • the resistance value of at least a part of the first reference resistance element Rr1 or at least a part of the second reference resistance element Rr2 is set in the reference resistance element Rr by adjusting the time for turning on or turning off. It can be set to a resistance value between the highest possible resistance value and the lowest possible resistance value.
  • the reference resistance element Rr may have a higher resistance value stability than the highest resistance value or the lowest resistance value that can be set.
  • the distribution D3 of the resistance value of the first reference resistance element Rr1 set to a resistance value between the highest resistance value and the lowest resistance value that can be set is the highest that can be set.
  • the variation is smaller than the resistance value distribution D1 of the first reference resistance element Rr1 set to a high resistance value.
  • the distribution D2 of the resistance value of the second reference resistance element Rr2 set to a resistance value between the highest and lowest settable resistance value is the second set to the lowest settable resistance value.
  • the variation is smaller than the resistance value distribution D2 of the reference resistance element Rr2.
  • the number can be reduced. Therefore, the area occupied by the reference resistive element array 124 can be reduced, and further, the price of the semiconductor memory device can be reduced.
  • the optimum number of the first reference resistor elements Rr1 and the optimum number of the second reference resistor elements Rr2 constituting the reference resistor element array 124 are mainly determined by the resistance of the data storage resistor element and the reference resistor element Rr due to the manufacturing process or the like. It depends on the variation of characteristics. For this reason, after measuring the resistance characteristics of the data storage resistance element Rd and the reference resistance element Rr after the manufacturing process, the first reference resistance element Rr1 and the second reference resistance element Rr1 constituting the reference resistance element array 124 according to the measured resistance characteristics. If the number of reference resistance elements Rr2 can be set, the possibility of erroneous data reading can be further reduced.
  • the reference resistance element control circuit 143 includes a register 144 configured by a latch circuit or the like.
  • the register 144 includes the number of reference resistance elements Rr that are set to the first reference resistance element Rr1 in the high resistance state by the reference resistance element setting circuit 141 and the reference resistance that is set to the second reference resistance element Rr2 in the low resistance state.
  • the number of elements Rr is stored. Based on the information stored in the register 144, the reference resistor element setting circuit 141 sets only the required number of reference resistor elements Rr as the first reference resistor element Rr1 and the second reference resistor element Rr2.
  • the setting of the first reference resistance element Rr1 and the second reference resistance element Rr2 can be completed in a short time.
  • the yield of the semiconductor memory device can be improved and the manufacturing cost of the semiconductor memory device can be reduced.
  • the reference resistance element control circuit 143 may use a nonvolatile memory 145 such as a flash memory instead of the register 144 as shown in FIG.
  • a nonvolatile memory 145 such as a flash memory instead of the register 144 as shown in FIG.
  • the data storage resistance element Rd and the reference resistance element Rr gradually deteriorate after manufacturing. For this reason, even if the resistance characteristics are confirmed immediately after manufacturing and the optimum number of the first reference resistance element Rr1 and the second reference resistance element Rr2 constituting the reference resistance element array 124 is determined, the continuous use is continued. As a result, the optimum number may vary. For example, immediately after manufacturing, as shown in FIG. 20A, the first resistance value has a distribution D1, the second resistance value has a distribution D2, and the average value of the distribution D1 is Ar1. Assume that the average value of D2 is Ar2. When stress due to use is applied, the distribution of the resistance characteristic of the reference resistance element Rr changes, and as shown in FIG.
  • the distribution of the first resistance value becomes D3 and the average value becomes Ar3, and the second resistance value.
  • the distribution of D4 becomes D4 and the average value becomes Ar4.
  • the reference resistance value is set to the lower limit of the distribution D3 and the upper limit of the distribution D4. And can't be in the middle. Therefore, a part of the reference resistance element Rr is deteriorated in advance, the resistance characteristics in the deteriorated state are measured, and the first reference resistance element Rr1 and the second reference resistance element Rr2 are measured based on the resistance characteristics in the deteriorated state. An optimal number may be determined.
  • the predetermined reference resistance element Rr is used as the deterioration characteristic detection element, and after applying stress to the deterioration characteristic detection element, the first reference resistance element array 124 is configured based on the resistance characteristic of the deterioration characteristic detection element.
  • the optimum number of reference resistance elements Rr1 and second reference resistance elements Rr2 may be determined.
  • the reference resistance element array 124 may be configured by the reference resistance elements Rr excluding the reference resistance element Rr used as the deterioration characteristic detection element.
  • the stress applied to the deterioration characteristic detecting element may be temperature application, voltage application including data writing and reading, or current application, or a combination of these. Moreover, these may be applied continuously and may be applied intermittently on and off.
  • the optimum number of the first reference resistor elements Rr1 and the optimum number of the second reference resistor elements Rr2 constituting the reference resistor element array 124 are the use time, the number of accesses, the applied voltage, the applied current, and the use of the semiconductor memory device. It also changes depending on usage conditions such as temperature. For this reason, as shown in FIG. 21, a usage status detection circuit 147 and an optimum number information signal generation circuit 148 are provided, and the set number of the first reference resistance element Rr1 and the second reference resistance element Rr2 is changed depending on the usage status. do it.
  • the usage status detection circuit 147 detects a usage status index including at least one of the usage time, the number of accesses, the applied voltage, the applied current, and the usage temperature of the semiconductor memory device, and the status based on the detected usage status index.
  • An information signal Ssi is output.
  • the optimum number information signal generation circuit 148 converts the situation information signal Ssi into optimum number information Sbsi and outputs it to the reference resistance element control circuit 143.
  • the reference resistance element control circuit 143 controls the reference resistance element setting circuit 141 based on the optimum number information Sbsi.
  • the optimum number information signal generation circuit 148 for example, table data that associates the optimum number of the first reference resistance element Rr1 and the second reference resistance element Rr2 constituting the reference resistance element array 124 with the status information signal Ssi.
  • the number selection information, and the situation information signal Ssi may be converted into the optimum number information signal Sbsi using the table data.
  • the reference resistive element array 124 can always be automatically set to an optimum state, and the characteristics of the semiconductor memory device can be improved. In addition, it is possible to extend the life and guaranteed durability of the semiconductor memory device.
  • the variation in the resistance characteristics of the data storage resistance element Rd and the reference resistance element Rr not only changes depending on the use situation, but may also change when left unused. Therefore, based on the distribution of resistance values of the reference resistance element Rr and the distribution of resistance values of the data storage resistance element Rd, the first reference resistance element Rr1 and the second reference resistance element Rr2 constituting the reference resistance element array 124. By determining the number of semiconductor memory devices, the characteristics of the semiconductor memory device can be further stabilized.
  • a distribution information detection circuit 151 for detecting a distribution state of at least one resistance value of the data storage resistance element Rd and the reference resistance element Rr is provided, and the distribution information detection circuit 151 uses the reference resistance element control circuit. 143 may be controlled.
  • the distribution information detection circuit 151 may be configured to include, for example, a power-on detection circuit 152, a resistance element readout circuit 153, a resistance distribution information storage circuit 154, and a resistance element distribution control circuit 155.
  • the power-on detection circuit 152 detects whether or not the semiconductor memory device is in an operating state, and outputs a power-on signal Spo when the power is turned on.
  • the resistance element reading circuit 153 reads the resistance value in the low resistance state and the resistance value in the high resistance state for at least one of the data storage resistance element Rd and the reference resistance element Rr, The resistance value is output as resistance value information Sr.
  • the reading of the resistance value and the output of the resistance value information Sr are performed for all of the preset distribution detection elements.
  • the resistance distribution information accumulation circuit 154 sequentially accumulates the resistance information Sr output from the resistance element readout circuit 153, and outputs the accumulated signal as resistance distribution information Sctr.
  • the resistance element distribution control circuit 155 determines the optimal number of first reference resistance elements Rr1 and second reference resistance elements Rr2 constituting the reference resistance element array 124 based on the resistance distribution information Sctr, and optimal man-hour information Output as signal Sbcsr.
  • the number of data storage resistance elements Rd and reference resistance elements Rr used as distribution detection elements may be set in any way as long as statistically reliable distribution information can be obtained. Moreover, it is good also as a state which applied stress to the distribution detection element previously, and deteriorated more. In this way, the margin for deterioration can be increased.
  • at least a part of the data storage resistance element Rd and the reference resistance element Rr is not used as a distribution detection element, but a dedicated variable resistance element having the same structure as the data storage resistance element Rd and the reference resistance element Rd is distributed. You may provide separately as an element.
  • the comparison between the resistance value of the reference resistive element array 124 and the resistance value of the memory cell 136 may be performed using, for example, a sense amplifier circuit. Specifically, as shown in FIG. 23, the bit line BL from the memory cell 136 and the reference bit line / BL from the reference resistor circuit 121 may be input to the sense amplifier circuit 161.
  • the bit lines BL of the memory cells 136 included in the memory cell array 131 may be collectively input to the sense amplifier circuit 161. In this way, the information stored in the plurality of memory cells 136 can be discriminated by the same sense amplifier circuit 161, so that the capacity of the semiconductor memory device can be increased. In addition, an effect of downsizing the semiconductor memory device can be obtained.
  • the memory cell 136 is divided into a plurality of memory cell units 138, the bit lines BL are grouped for each memory cell unit 138, and the grouped bit lines BL are selected by the bit line selection circuit 165. May be input to the sense amplifier circuit 161. In this way, the capacity can be further increased.
  • the field-induced resistance change memory has been described.
  • the present invention can also be applied to other resistance change type semiconductor memory devices such as a phase change memory (PRAM) and a magnetoresistive memory (MRAM). .
  • PRAM phase change memory
  • MRAM magnetoresistive memory
  • the semiconductor memory device can accurately read out data even if individual differences occur in the variable resistance element for storing data and the reference variable resistance element, while suppressing an increase in area.
  • it is useful in a semiconductor memory device or the like provided with a variable resistance element and a reference constant resistance element.

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Abstract

　半導体記憶装置は、メモリセルがマトリックス状に配置されたメモリセルアレイと、参照抵抗値を生成する参照抵抗回路とを備えている。メモリセルは可変抵抗素子であるデータ記憶抵抗素子を有している。参照抵抗回路は、それぞれがデータ記憶抵抗素子と同じ構造を有する可変抵抗素子である第１の参照抵抗素子Ｒｒ１及び第２の参照抵抗素子Ｒｒ２を有している。第１の参照抵抗素子Ｒｒ１は、第１の抵抗値に設定され、第２の参照抵抗素子Ｒｒ２は、第１の抵抗値よりも低い第２の抵抗値に設定され、参照抵抗値は、第１の参照抵抗素子と第２の参照抵抗素子とを接続することにより生成した第１の抵抗値と第２の抵抗値との間の抵抗値である。

Description

半導体記憶装置
　本開示は、半導体記憶装置に関し、特に可変抵抗素子と参照可変抵抗素子とを備えた半導体記憶装置に関する。
　近年、強磁性トンネル接合素子からなる可変抵抗素子を記憶媒体とした不揮発性半導体記憶装置が考案されている。強磁性トンネル接合素子は、積層された自由磁化層と固定磁化層とを有している。強磁性トンネル接合素子に閾値電圧よりも低い電圧又は高い電圧を印加することにより磁化層の状態が変化する。自由磁化層と固定磁化層とが同一方向に磁化した場合には抵抗値が低い低抵抗状態となり、自由磁化層と固定磁化層とが反対方向に磁化した場合には抵抗値が高い高抵抗状態となる。このため、高抵抗状態と低抵抗状態とを、「０」及び「１」のデータにそれぞれ対応させることによって強磁性トンネル接合素子にデータを記憶することができる。
　データを記憶するメモリセル１ビットを２個の可変抵抗素子により形成し、２個の可変抵抗素子にそれぞれ相補的なデータを記憶させ、２個の可変抵抗素子の抵抗値を、互いに比較することにより、どちらの可変抵抗素子が低抵抗状態かを判定することができる。これによりメモリセルに記憶されたデータを読み出すことが可能となる。しかし、この方法では、１つのメモリセルに２個の可変抵抗素子が必要となるため、メモリ容量を大きくすると、占有面積及び製造コストの増大を無視できなくなる。
　このため、メモリセル１ビットを１個の可変抵抗素子により形成する方法が検討されている。この場合には、メモリセルの抵抗値を何らかの参照用の抵抗値と比較することによりデータを読み出すことが一般的である。例えば、メモリセルと参照用の抵抗値を生成する参照セルとを設けた半導体記憶装置が報告されている（例えば、特許文献１を参照。）。図２６に示すように、電源ＶＤＤと接地ＧＮＤとの間に、固定抵抗素子５０５と記憶用の可変抵抗素子５０６とを直列に接続したメモリセル５０７と、固定抵抗素子５０２と可変抵抗素子である参照抵抗素子５０３とを直列に接続した参照セル５０４とが設けられている。参照抵抗素子５０３は、記憶用の可変抵抗素子５０６の高抵抗状態の抵抗値と低抵抗状態の抵抗値との間の抵抗値に設定されている。
特開２００３－３１７４６６号公報
　しかしながら、前記従来の半導体記憶装置は、記憶用の可変抵抗素子、参照抵抗素子及び固定抵抗素子の特性のばらつきにより、記憶データが正確に読み出せなくなるおそれがある。可変抵抗素子及び固定抵抗素子は、ミクロンオーダーやサブミクロンオーダーの微細プロセスにより形成される。このため、抵抗値にばらつきが生じやすい。特に、強磁性トンネル接合素子である可変抵抗素子は、従来の半導体装置にはあまり用いられていない材料を使用する。このため一般的なダイナミックアクセスラム等と比べ、製造プロセスにおける特性の変化が生じやすい。
　また、可変抵抗素子をマトリックス状に配置する場合には、可変抵抗素子を配置する位置によって抵抗値にばらつきが生じるおそれがある。また、ウェハ内に複数のチップを形成する場合には、チップごとのばらつきも大きくなるおそれがある。
　可変抵抗素子の高抵抗状態の抵抗値と低抵抗状態の抵抗値との差が大きい場合にはばらつきを無視できるが、半導体記憶装置の微細化により、抵抗値の差は小さくなる傾向にある。
　従来の半導体記憶装置においては、参照抵抗素子を可変にすることにより、抵抗値のばらつきに対応しようとしているが、メモリセル間における抵抗値のばらつきが大きくなると、参照抵抗素子を可変できるようにしたとしても、データを正確に読み出すことが困難となる。
　本開示は、面積の増大を抑制しつつ、データを記憶する可変抵抗素子及び参照用の可変抵抗素子に個体差が生じたとしても、正確にデータを読み出すことが可能な半導体記憶装置を実現できるようにすることを目的とする。
　前記の目的を達成するため、本開示は半導体記憶装置を、データ記憶抵抗素子と同一の構造を有する可変抵抗素子からなる参照抵抗素子を備え、高抵抗状態の参照抵抗素子と低抵抗状態の参照抵抗素子とにより参照抵抗値を生成する構成とする。
　具体的に、本開示の半導体記憶装置は、基板のメモリセル領域に形成され、複数のメモリセルが、マトリックス状に配列されたメモリセルアレイと、基板の参照回路領域に形成され、参照抵抗値を生成する参照抵抗回路と、メモリセルの抵抗値と参照抵抗値とを比較する比較回路とを備え、メモリセルは、記憶したデータに対応して第１のデータ抵抗値又は該第１のデータ抵抗値よりも低い第２のデータ抵抗値となる可変抵抗素子であるデータ記憶抵抗素子を有し、参照抵抗回路は、それぞれがデータ記憶抵抗素子と同じ構造を有する可変抵抗素子である第１の参照抵抗素子及び第２の参照抵抗素子を有し、第１の参照抵抗素子は、第１の抵抗値に設定され、第２の参照抵抗素子は、第１の抵抗値よりも低い第２の抵抗値に設定され、参照抵抗値は、第１の参照抵抗素子と第２の参照抵抗素子とを接続することにより生成した第１の抵抗値と第２の抵抗値との間の抵抗値である。
　本開示の半導体記憶装置は、参照抵抗回路がそれぞれがデータ記憶抵抗素子と同じ構造を有する可変抵抗素子である第１の参照抵抗素子及び第２の参照抵抗素子を有し、第１の抵抗値と第２の抵抗値との間の参照抵抗値を生成する。このため、データ記憶抵抗素子の抵抗特性のばらつきと参照抵抗素子の抵抗特性のばらつきとを連動させることができる。従って、データ記憶抵抗素子及び参照抵抗素子の抵抗特性のばらつきがある場合においても、第１のデータ抵抗値と第２のデータ抵抗値との間の参照抵抗値を容易に生成することができる。その結果、正確なデータの読み出しが可能となる。
　本開示の半導体記憶装置において、第１の参照抵抗素子及び第２の参照抵抗素子は、複数としてもよい。
　この場合において、第１の参照抵抗素子の数と第２の参照抵抗素子の数とは等しくてもよい。
　また、第１の参照抵抗素子の数と第２の参照抵抗素子の数とは、異なっていてもよい。この場合において、第１の参照抵抗素子の数は、第２の参照抵抗素子の数よりも多くてもよい。
　本開示の半導体記憶装置において、参照回路領域における、第１の参照抵抗素子の分布と第２の参照抵抗素子の分布とは、均一であることが好ましい。この場合において、参照回路領域において、第１の参照抵抗素子と第２の参照抵抗素子とは交互に配置されていてもよい。
　本開示の半導体記憶装置において、メモリセル領域と参照回路領域とは、基板において隣接して配置されていてもよい。
　本開示の半導体記憶装置において、参照抵抗回路は、第１の参照抵抗素子の２個以上を一括して第１の抵抗値に設定し、第２の参照抵抗素子の２個以上を一括して第２の抵抗値に設定する、参照抵抗素子設定回路を有していてもよい。
　本開示の半導体記憶装置において、参照抵抗回路は、第１の抵抗値を可変抵抗素子に設定可能な最も高い抵抗値よりも低く且つ最も低い抵抗値よりも高い抵抗値に設定し、第２の抵抗値を可変抵抗素子に設定可能な最も低い抵抗値よりも高く且つ第１の抵抗値よりも低い抵抗値に設定するための抵抗値変更回路を有し、抵抗値変更回路は、第１の参照抵抗素子及び第２の参照抵抗素子の少なくとも一方に印加する電圧若しくは電流の値又は電圧若しくは電流を印加する時間を調整する構成としてもよい。
　本開示の半導体記憶装置において、参照抵抗回路は、第１の参照抵抗素子及び第２の参照抵抗素子の少なくとも一部を、参照抵抗値を生成するための第１の参照抵抗素子及び第２の参照抵抗素子として選択する参照抵抗素子選択回路を有していてもよい。
　この場合において、参照抵抗素子選択回路は、選択する第１の参照抵抗素子の数及び選択する第２の参照抵抗素子の数を記憶するレジスタ又は不揮発性メモリを有していてもよい。
　また、参照抵抗回路は、メモリセルアレイの使用状況を示す状況情報を検知し、状況情報に基づいて状況情報信号を出力する状況情報検知回路と、状況情報信号に基づいて最適個数情報信号を生成して出力する最適個数情報信号生成回路とを有し、状況情報は、使用時間、アクセス回数、印加電圧、電流及び使用温度のうちの少なくとも１つに関する情報を含み、最適個数情報信号生成回路は、予め記憶した参照抵抗値の生成に用いる第１の参照抵抗素子の数及び第２の参照抵抗素子の数と、状況情報信号との対応情報に基づいて状況情報信号から最適個数情報信号への変換を行い、参照抵抗素子選択回路は、最適個数情報信号に基づいて、参照抵抗値の生成に用いる第１の参照抵抗素子及び第２の参照抵抗素子を選択する構成としてもよい。
　さらに、参照抵抗回路は、データ記憶抵抗素子の少なくとも一部を第１の分布検出素子として用い、第１の分布検出素子の抵抗値の分布情報である第１の分布情報を検出する第１の分布情報検出回路を有し、参照抵抗素子選択回路は、第１の分布情報に基づいて、参照抵抗値の生成に用いる第１の参照抵抗素子及び第２の参照抵抗素子を選択してもよい。また、第１の参照抵抗素子及び第２の参照抵抗素子の少なくとも一部を第２の分布検出素子として用い、第２の分布検出素子の抵抗値の分布情報である第２の分布情報を検出する第２の分布情報検出回路を有し、参照抵抗素子選択回路は、第２の分布情報に基づいて、参照抵抗値の生成に用いる第１の参照抵抗素子及び第２の参照抵抗素子を選択してもよい。
　本開示の半導体記憶装置において、参照抵抗回路は、参照回路領域に形成された可変抵抗素子の一部であり、且つストレスを印加することにより第１の参照抵抗素子及び第２の参照抵抗素子よりも抵抗特性を劣化させた可変抵抗素子である、劣化検出素子を有し、参照抵抗素子選択回路は、劣化検出素子の抵抗特性に基づいて、参照抵抗値の生成に用いる第１の参照抵抗素子及び第２の参照抵抗素子を選択する構成としてもよい。
　この場合において、ストレスは、使用環境温度によるストレス、アクセス回数によるストレス、データ反転回数によるストレス、印加電圧によるストレス、印加電流によるストレス及び印加時間によるストレスの少なくとも１つを含んでいればよい。
　本開示の半導体記憶装置において、データ記憶抵抗素子、第１の参照抵抗素子及び第２の参照抵抗素子は、基板の上に同一の平面パターンにより形成されていてもよい。
　本開示の半導体記憶装置は、メモリセルと接続され、メモリセルに記憶された情報に応じた第１の電気信号が出力されるビット線と、参照抵抗回路と接続され、参照抵抗値に応じた第２の電気信号が出力される参照ビット線とをさらに備え、比較回路はビット線及び参照ビット線と接続されたセンスアンプ回路としてもよい。
　本開示の半導体記憶装置において、ビット線は複数であり、センスアンプ回路は、ビット線のうちの１つを選択的に接続する選択回路を有していてもよい。
　本開示の半導体記憶装置において、メモリセル及び参照抵抗回路の少なくとも一方は、可変抵抗素子のみとしてもよく、可変抵抗素子と選択トランジスタとを含んでいてもよく、可変抵抗素子とダイオード素子とを含んでいてもよい。
　本開示の半導体記憶装置によれば、面積の増大を抑制しつつ、製造プロセスによってデータを記憶する可変抵抗素子及び参照用の可変抵抗素子に個体差が生じたとしても、正確にデータを読み出すことが可能となる。
一実施形態に係る半導体記憶装置を示す平面図である。 一実施形態に係る半導体記憶装置をウェハ上に形成する際の配置例を示す平面図である。 一実施形態に係る半導体記憶装置のメモリセルアレイの配置例を示す平面図である。 （ａ）～（ｄ）は一実施形態に係る半導体記憶装置のメモリセルの構成例を示す回路図である。 （ａ）～（ｄ）は一実施形態に係る半導体記憶装置の参照抵抗回路の構成例を示す回路図である。 一実施形態に係る半導体記憶装置の参照抵抗素子アレイの構成例を示す回路図である。 一実施形態に係る半導体記憶装置の参照抵抗素子アレイの構成例を示す回路図である。 一実施形態に係る半導体記憶装置の参照抵抗素子の抵抗値の分布を示すグラフである。 一実施形態に係る半導体記憶装置の参照抵抗素子アレイの構成例を示す回路図である。 一実施形態に係る半導体記憶装置の参照抵抗素子の抵抗値の分布を示すグラフである。 一実施形態に係る半導体記憶装置の参照抵抗素子アレイの構成例を示す回路図である。 （ａ）及び（ｂ）は一実施形態に係る半導体記憶装置の参照抵抗素子アレイの配置例を示す平面図である。 一実施形態に係る半導体記憶装置の参照抵抗設定回路の構成例を示す回路図である。 一実施形態に係る半導体記憶装置の参照抵抗設定回路の駆動例を示す表である。 一実施形態に係る半導体記憶装置の参照抵抗設定回路の駆動例を示す表である。 一実施形態に係る半導体記憶装置の参照抵抗設定回路の構成例を示す回路図である。 一実施形態に係る半導体記憶装置の参照抵抗素子の抵抗値の分布を示すグラフである。 一実施形態に係る半導体記憶装置の参照抵抗素子選択回路の構成例を示すブロック図である。 一実施形態に係る半導体記憶装置の参照抵抗素子選択回路の構成例を示すブロック図である。 （ａ）及び（ｂ）は一実施形態に係る半導体記憶装置の参照抵抗素子の抵抗値の分布を示すグラフであり、（ａ）は製造直後の状態を示し、（ｂ）は劣化後の状態を示す。 一実施形態に係る半導体記憶装置の状況情報検知回路及び最適個数情報生成回路の構成例を示すブロック図である。 一実施形態に係る半導体記憶装置の分布情報検出回路の構成例を示すブロック図である。 一実施形態に係る半導体記憶装置のセンスアンプ回路の構成例を示すブロック図である。 一実施形態に係る半導体記憶装置のセンスアンプ回路の構成例を示すブロック図である。 一実施形態に係る半導体記憶装置のセンスアンプ回路の構成例を示すブロック図である。 従来例に係る半導体記憶装置の、メモリセル及び参照セルを示す回路図である。
　（一実施形態）
　図１は、一実施形態に係る半導体記憶装置の平面構成を示している。図１に示すように、基板１０１の参照回路形成領域１０２に形成された参照抵抗回路１２１と、メモリセル形成領域１０３に形成されたメモリセルアレイ１３１とを備えている。参照抵抗回路１２１は、複数の参照抵抗素子Ｒｒがマトリックス状に配置された参照抵抗素子アレイ１２４を有している。メモリセルアレイ１３１は、マトリックス状に配置された複数のメモリセル１３６を有している。メモリセル１３６はデータ記憶抵抗素子Ｒｄを有している。図１において、参照抵抗素子アレイ１２４に含まれる参照抵抗素子Ｒｒを４個とし、メモリセルアレイ１３１に含まれるメモリセル１３６を１６個としているが、参照抵抗素子Ｒｒ及びメモリセル１３６の数はこれに限らない。
　半導体記憶装置を製造する場合には、図２に示すように１枚のウェハ２００に複数の半導体チップ２０１を形成する。製造プロセスのばらつきにより、パターン寸法、形状、膜厚及び膜質等に微視的なばらつきが生じる。例えば、高抵抗状態の抵抗値が５００ｋΩで、低抵抗状態の抵抗値が５０ｋΩとなるように設計した、１μｍ角の膜厚が１００ｎｍの可変抵抗素子の場合、寸法及び膜厚のばらつきにより抵抗値が１０％以上ばらつく。特に、図２においてウェハ２００のほぼ中央に形成された半導体チップ２０１と、ウェハの外縁部に形成された半導体チップ２０１との間には抵抗値のばらつきが生じやすい。一般的に半導体チップ間におけるばらつきよりも小さいが、同一の半導体チップの中においても抵抗値のばらつきが生じる。例えば、図３に示すように半導体チップ２０１内の離れた位置に複数のメモリセルアレイ１３１が形成されている場合には、メモリセルアレイ間において抵抗値のばらつきが生じやすい。このため、図１に示すように、参照回路形成領域１０２とメモリセル形成領域１０３とは、基板１０１において隣接して配置することが好ましい。参照抵抗回路１２１とメモリセルアレイ１３１とを隣接して配置することにより、参照抵抗回路１２１を構成する参照抵抗素子Ｒｒとメモリセルを構成するデータ記憶抵抗素子Ｒｄとの特性のばらつきを小さく抑えることが可能となる。
　メモリセル１３６は、図４（ａ）に示すように強磁性トンネル接合素子からなる可変抵抗素子であるデータ記憶抵抗素子Ｒｄを有している。図４（ａ）においてデータ記憶抵抗素子Ｒｄは、電源線ＤＬとビット線ＢＬとの間に接続されている。データ記憶抵抗素子Ｒｄに所定の電圧又は電流を印加することにより、第１のデータ抵抗値を有する高抵抗状態と、第１のデータ抵抗値よりも低い第２のデータ抵抗値を有する低抵抗状態とを切り換えることができる。メモリセル１３６をデータ記憶抵抗素子Ｒｄのみにより構成すれば、メモリセル１３６の構成が簡略化されメモリセル１３６の占有面積を小さくすることができる。なお、図４（ｂ）及び図４（ｃ）に示すように、メモリセル１３６をデータ記憶抵抗素子Ｒｄとワード線ＷＬにより制御される選択トランジスタＴｒ１との組み合わせとしてもよい。選択トランジスタＴｒ１を用いることにより、安定したセルの選択動作を行うことが可能となる。また、図４（ｄ）に示すように、メモリセル１３６をデータ記憶抵抗素子ＲｄとダイオードＤ１との組み合わせとしてもよい。ダイオードＤ１とデータ記憶抵抗素子Ｒｄとを直列に接続することにより、データ記憶抵抗素子Ｒｄの抵抗変化を検出する感度を高くすることができ、動作マージンを拡げることが可能となる。
　参照抵抗回路１２１は、図５（ａ）に示すように、複数の参照抵抗素子Ｒｒからなる参照抵抗素子アレイ１２４により構成されている。図５（ａ）において、参照抵抗素子アレイ１２４は、電源線ＤＬと参照ビット線／ＢＬとの間に接続されている。なお、図５（ｂ）及び図５（ｃ）に示すように、参照抵抗素子アレイ１２４とワード線ＷＬにより制御される選択トランジスタＴｒ２との組み合わせとしてもよい。また、図５（ｄ）に示すように参照抵抗素子アレイ１２４とダイオードＤ２との組み合わせとしてもよい。
　参照抵抗素子アレイ１２４は、図６に示すように、端子Ｒａｉと端子Ｒａｏとの間に接続された複数の参照抵抗素子Ｒｒにより構成されている。参照抵抗素子Ｒｒは、データ記憶抵抗素子Ｒｄと同じ構造を有する強磁性トンネル接合素子からなる可変抵抗素子である。参照抵抗素子Ｒｒは、第１の抵抗値に設定された第１の参照抵抗素子Ｒｒ１と、第１の抵抗値よりも低い第２の抵抗値に設定された第２の参照抵抗素子Ｒｒ２とを含む。図６においては、第１の参照抵抗素子Ｒｒ１と第２の参照抵抗素子Ｒｒ２とがそれぞれ１つずつ直列に接続された参照抵抗素子ペア１２６が２組並列に接続されている。参照抵抗素子Ｒｒは、データ記憶抵抗素子Ｒｄと同一の構造を有する可変抵抗素子である。ここで、同一の構造とは、同一の材料からなり、実質的に同一の膜厚及び平面パターン等を有する膜により形成されていることを意味する。通常は、データ記憶抵抗素子Ｒｄと参照抵抗素子Ｒｒとは同一の製造プロセスにより実質的に同時に成膜され、成膜された膜のパターニングも同一の製造プロセスにより実質的に同時に行われる。その結果、ここでいう同一の構造とは、成膜工程又はパターニング工程で発生する膜厚ばらつきやパターニング寸法ばらつき等をその許容範囲として含んでいる。このため、参照抵抗回路１２１における参照抵抗素子Ｒｒの抵抗特性のばらつきと、メモリセルアレイ１３１におけるデータ記憶抵抗素子の抵抗特性のばらつきとは、相互に連動する。
　第１の参照抵抗素子Ｒｒ１の抵抗値をＲH、低抵抗状態に設定された第２の参照抵抗素子Ｒｒ２の抵抗値をＲLとした場合、参照抵抗素子アレイ１２４の抵抗値は抵抗値ＲHと抵抗値ＲLとが平均化された（ＲH＋ＲL）／２となる。データ記憶抵抗素子Ｒｄと参照抵抗素子Ｒｒとは基本的に同じ抵抗特性を有している。このため、参照抵抗素子アレイ１２４の抵抗値は、データ記憶抵抗素子Ｒｄの高抵抗状態である第１のデータ抵抗値と低抵抗状態である第２のデータ抵抗値とのほぼ中間の抵抗値となる。従って、データ記憶抵抗素子Ｒｄの抵抗値を参照抵抗素子アレイ１２４の抵抗値である参照抵抗値と比較することにより、データ記憶抵抗素子Ｒｄに記憶されているデータを読み出すことができる。
　図６においてノードＡとノードＡ’とは接続されていないが、接続されていても同様の効果が得られる。また、図６においては、端子Ｒａｉには第１の参照抵抗素子Ｒｒ１が２つ接続され、端子Ｒａｏには第２の参照抵抗素子Ｒｒ２が２つ接続されているが、端子Ｒａｉに第１の参照抵抗素子Ｒｒ１と第２の参照抵抗素子Ｒｒ２とが１つずつ接続され、端子Ｒａｏに第１の参照抵抗素子Ｒｒ１と第２の参照抵抗素子Ｒｒ２とが１つずつ接続された構成としても同様の効果が得られる。
　参照抵抗素子アレイ１２４は、図７に示すような構成としてもよい。図７においては、直列に接続された端子Ｒａｉと端子Ｒａｏとの間に、第１の参照抵抗素子Ｒｒ１が複数配置された第１の参照抵抗素子アレイ１２４Ａと、第２の参照抵抗素子Ｒｒ２が複数配置された第２の参照抵抗素子アレイ１２４Ｂとが複数接続されている。具体的に、第１の参照抵抗素子アレイ１２４Ａは、第１の抵抗値を示す高抵抗状態に設定した第１の参照抵抗素子Ｒｒ１がｎ個直列に接続され、さらにこれがｎ組並列に接続されている。第２の参照抵抗素子アレイ１２４Ｂは、低抵抗状態に設定した第２の参照抵抗素子Ｒｒ２がｎ個直列に接続され、さらにこれがｎ組並列に接続されている。第１の参照抵抗素子アレイ１２４Ａと第２の参照抵抗素子アレイ１２４Ｂとが１つずつ直列に接続された参照抵抗素子アレイのペアが２組並列に接続されている。このため、第１の参照抵抗素子Ｒｒ１及び第２の参照抵抗素子Ｒｒ２は、ｎ×ｎ×２（但し、ｎは１以上の整数である。）個設けられている。ｎが１の場合には、図６と同じ構成となる。
　参照抵抗素子アレイ１２４の参照抵抗値は第１の抵抗値ＲHと第２の抵抗値ＲLとが平均化された（ＲH＋ＲL）／ｎとなる。従って、参照抵抗素子アレイ１２４の参照抵抗値を、メモリセル１３６のデータ記憶抵抗素子Ｒｄの第１のデータ抵抗値と第２のデータ抵抗値とのほぼ中間の抵抗値に容易に設定することができる。
　ｎを大きくすることにより、次のような効果が得られる。図８は、参照抵抗素子Ｒｒの抵抗値の分布の例を示している。図８において、横軸は抵抗値であり、縦軸は参照抵抗素子の個数である。
　製造プロセスにおけるばらつき等により、参照抵抗素子Ｒｒの抵抗値には多少の個体差が生じる。高抵抗状態に設定した参照抵抗素子Ｒｒの抵抗値の分布をＤ１とし、低抵抗状態に設定した参照抵抗素子Ｒｒ２の抵抗値の分布をＤ２とする。分布Ｄ１及び分布Ｄ２は統計的にほぼ正規分布となると考えられる。このため、図７に示す参照抵抗素子アレイ１２４において、参照抵抗値を生成するために用いる第１の参照抵抗素子Ｒｒ１及び第２の参照抵抗素子Ｒｒ２の数が十分に多ければ、参照抵抗値は、分布Ｄ１の平均値Ａｒ１と分布Ｄ２の平均値Ａｒ２との中央値ＡｒＭとほぼ等しくなる。このため分布Ｄ１の下限及び分布Ｄ２の上限との差を十分に確保することができる。
　一方、ｎが小さい場合には、第１の参照抵抗素子アレイ１２４Ａ及び第２の参照抵抗素子アレイ１２４Ｂの抵抗値が、分布Ｄ１の平均値Ａｒ１及び分布Ｄ２の平均値Ａｒ２とずれてしまうおそれがある。例えば、第１の参照抵抗素子アレイ１２４Ａの抵抗値がＡｒ１よりも高いＦ３Ｒ１Ｈとなり、第２の参照抵抗素子アレイ１２４Ｂの抵抗値がＡｒ２よりも高いＦ３Ｒ１Ｌとなる場合があり得る。この場合には、参照抵抗値はＡｒＭよりも高いＦ３Ｒ１Ｍとなり、参照抵抗値と分布Ｄ１の下限との差が分布Ｄ２の上限との差よりも小さくなる。このため、データ記憶抵抗素子Ｒｄのデータを安定して読み出せなくなるおそれがある。また、第１の参照抵抗素子アレイ１２４Ａの抵抗値が分布Ｄ１の下限近くのＦ３Ｒ２Ｈとなり、第２の参照抵抗素子アレイ１２４Ｂの抵抗値が分布Ｄ２の下限近くのＦ３Ｒ２Ｌとなると、参照抵抗値は分布Ｄ２の上限よりも低くなってしまう。このような場合には、データを読み出すことができないメモリセルが発生してしまう。
　このようにｎの数を大きくすることにより、データを誤って読み出す可能性をさらに小さくすることができる。ｎの値は大きいほど好ましいが、少なくとも８以上とすることが好ましい。
　図７において、第１の参照抵抗素子アレイ１２４Ａ及び第２の参照抵抗素子アレイ１２４Ｂの内部において、参照抵抗素子同士を並列に接続してもよい。また、第１の参照抵抗素子アレイ１２４Ａと第２の参照抵抗素子アレイ１２４Ｂとに分割せずに、ｎ個の第１の参照抵抗素子Ｒｒ１とｎ個の第２の参照抵抗素子Ｒｒ２とを直列に接続し、これを２ｎ組並列に接続してもよい。また、端子Ｒａｉ側に第２の参照抵抗素子アレイ１２４Ｂを配置し、端子Ｒａｏ側に第１の参照抵抗素子アレイ１２４Ａを配置してもよい。
　また、第１の参照抵抗素子アレイ１２４Ａに含まれる第１の参照抵抗素子Ｒｒ１の数及び第２の参照抵抗素子アレイ１２４Ｂに含まれる第２の参照抵抗素子Ｒｒ２の数をそれぞれｎ個としたが、第１の参照抵抗素子アレイ１２４Ａを構成する第１の参照抵抗素子Ｒｒ１の個数と第２の参照抵抗素子アレイ１２４Ｂを構成する第２の参照抵抗素子Ｒｒ２の個数とは異なっていてもよい。
　さらに、図９に示すように、第１の参照抵抗素子アレイ１２４Ａは、第１の参照抵抗素子Ｒｒ１をｎ１個直列に接続し、これをｎ２組並列に接続した構成とし、第２の参照抵抗素子アレイ１２４Ｂは、第２の参照抵抗素子Ｒｒ２をｍ１個直列に接続し、これをｍ２組並列に接続した構成としてもよい（但し、ｎ１、ｎ２、ｍ１及びｍ２は１以上の整数であり、ｎ１≠ｎ２、ｍ１≠ｍ２、ｎ１×ｎ２≠ｍ１×ｍ２である。）。この場合には、第１の参照抵抗素子アレイ１２４Ａの抵抗値は（ｎ１×ＲH）／ｎ２となり、第２の参照抵抗素子アレイ１２４Ｂの抵抗値は、（ｍ１×ＲL）／ｍ２となる。従って、参照抵抗素子アレイ１２４の参照抵抗値は、（（ｎ１×ｍ２×ＲH）＋（ｎ２×ｍ１×ＲL））／（２×ｎ２×ｍ２）となる。
　このような構成とすることにより以下の効果が得られる。図１０は、参照抵抗素子Ｒｒの抵抗値の分布の例を示している。図１０において、横軸は抵抗値であり、縦軸は参照抵抗素子の個数である。
　参照抵抗素子Ｒｒの抵抗値のばらつきは、設定する抵抗値によって異なっている場合があり、例えば図１０に示すように、分布Ｄ１のばらつきが分布Ｄ２のばらつきと比べて大きい場合が生じうる。この場合には、ばらつきが大きい比較的高い抵抗値に設定する第１の参照抵抗素子Ｒｒ１に最適な個数と分布のばらつきが小さい比較的低い抵抗値に設定する第２の参照抵抗素子Ｒｒ２に最適な個数とは異なった値となる。このため、第１の参照抵抗素子Ｒｒ１及び第２の参照抵抗素子Ｒｒ２のそれぞれに、分布のばらつきに応じた個数を設定することが好ましい。
　さらに、第１の参照抵抗素子アレイ１２４Ａの抵抗値を分布Ｄ１の平均値Ａｒ１とし、第２の参照抵抗素子アレイ１２４Ｂの抵抗値を分布Ｄ２の平均値Ａｒ２とした場合に、図７に示す参照抵抗素子アレイ１２４の場合には、参照抵抗値はＡｒ１とＡｒ２との中央値ＡｒＭとなり、分布Ｄ１のばらつきが大きい場合には、参照抵抗値が分布Ｄ１の範囲に入ってしまうおそれがある。参照抵抗素子アレイ１２４を図１０に示すような構成とすることにより、第１の参照抵抗素子アレイ１２４Ａ及び第２の参照抵抗素子アレイ１２４Ｂの抵抗値を、分布Ｄ１の平均値Ａｒ１及び分布Ｄ２の平均値Ａｒ２からずらすことができる。これにより、参照抵抗値を分布Ｄ１の下限と、分布Ｄ２の上限との中央付近のＡｒＮに設定することが可能となる。
　ｎ１、ｎ２、ｍ１及びｍ２は、参照抵抗素子Ｒｒの抵抗特性のばらつきの分布に応じて決定すればよい。一般的には、第１の参照抵抗素子Ｒｒ１の個数（ｎ１×ｎ２）を、第２の参照抵抗素子Ｒｒ２の個数（ｍ１×ｍ２）よりも多くすることが好ましい。
　一般的に、参照抵抗素子Ｒｒの抵抗値のばらつきは、図１０に示すように抵抗値が高い第１の抵抗値の方が、抵抗値が低い第２の抵抗値よりも大きくなりやすい。（ｎ１×ｎ２）を（ｍ１×ｍ２）よりも大きくすることにより、高抵抗状態の第１の参照抵抗素子Ｒｒ１を平均化する個数が低抵抗状態の第２の参照抵抗素子Ｒｒ２を平均化する個数よりも多くなる。このため、高抵抗状態の第１の参照抵抗素子アレイ１２４Ａを、精度がより高い平均化した状態にすることができる。
　図９においても、図７と同様に参照抵抗素子同士を並列に接続してもよい。また、端子Ｒａｉ側に第２の参照抵抗素子アレイ１２４Ｂを配置し、端子Ｒａｏ側に第１の参照抵抗素子アレイ１２４Ａを配置してもよい。
　また、図１１に示すように、図６に示した２個の第１の参照抵抗素子Ｒｒ１と２個の第２の参照抵抗素子Ｒｒ２とにより構成された単位アレイ１２７をｎ個直列に接続し（ｎは１以上の整数である。）、これをｍ組並列に接続した構成としてもよい（ｍは１以上の整数である。）。この場合には、参照抵抗素子アレイ１２４の抵抗値は（ｎ×（ＲH＋ＲL））／（２×ｍ）となる。このような構成とした場合にも、図９に示した参照抵抗素子アレイと同様に、ｎ及びｍの値を調整することにより、参照抵抗値を分布Ｄ１の下限と分布Ｄ２の上限との中央付近にすることが容易にできる。この場合の、ｎ及びｍの値は参照抵抗素子Ｒｒの抵抗値の分布に応じて決定すればよいが、一般的にｎをｍよりも大きくする方が好ましい。ｎをｍよりも大きくすれば、直列に接続された単位アレイ１２７の個数が、並列に接続された個数よりも多くなり、参照抵抗値をＡｒ２側にシフトすることが可能となる。但し、ｎとｍとは等しくてもよい。ｎとｍとが共に１の場合には図６の構成となる。
　第１の参照抵抗素子Ｒｒ１と第２の参照抵抗素子Ｒｒ２とは、どの様に配置してもよい。但し、参照回路形成領域の一定の面積の領域に着目した場合、その領域内に平均的に配置されている方が好ましい。例えば、第１の参照抵抗素子Ｒｒ１の個数と第２の参照抵抗素子Ｒｒ２の個数とが等しい場合には、図１２（ａ）に示すように、第１の参照抵抗素子Ｒｒ１と第２の参照抵抗素子Ｒｒ２とを交互に配置することが好ましい。また、第１の参照抵抗素子Ｒｒ１の個数と第２の参照抵抗素子Ｒｒ２の個数とが異なる場合にも、例えば図１２（ｂ）に示すように、一定の規則性を有し、面積が等しい単位領域内における第１の参照抵抗素子Ｒｒ１の個数と第２の参照抵抗素子Ｒｒ２の個数との比率が一定となるようにすることが好ましい。図１２（ｂ）では、４×４の単位領域内における第１の参照抵抗素子Ｒｒ１の個数と第２の参照抵抗素子Ｒｒ２の個数との比率が３：１の場合を示しているが、一定の領域内における比率が一定となるようにすればどの様な配置であってもよい。
　第１の参照抵抗素子Ｒｒ１と第２の参照抵抗素子Ｒｒ２とを偏って配置すると、第１の参照抵抗素子Ｒｒ１の抵抗値の分布Ｄ１と、第２の参照抵抗素子Ｒｒ２の抵抗値の分布Ｄ２とのずれが大きくなる。このため、参照抵抗素子アレイ１２４の抵抗値と、分布Ｄ１の下限と分布Ｄ２の上限との中央値とのずれが大きくなる。第１の参照抵抗素子Ｒｒ１と第２の参照抵抗素子Ｒｒ２とを交互に又は一定の範囲内における比率が等しくなるように配置すれば、第１の参照抵抗素子Ｒｒ１の抵抗値の分布Ｄ１のばらつき及び第２の参照抵抗素子Ｒｒ２の抵抗値の分布Ｄ２のばらつきを小さくし、分布Ｄ１の下限と分布Ｄ２の上限との中央値と、参照抵抗値とのずれを小さくすることができる。
　第１の参照抵抗素子Ｒｒ１の抵抗値及び第２の参照抵抗素子Ｒｒ２の抵抗値は、図１３に示すような参照抵抗素子設定回路１４１を用いて設定すればよい。参照抵抗素子設定回路１４１は、参照抵抗素子Ｒｒの両端にそれぞれ接続された複数のトランスファーゲートを有している。図１３においては、２個の第１の参照抵抗素子Ｒｒ１の間に第２の参照抵抗素子Ｒｒ２が直列に接続され、さらにそれが３組並列に接続されている参照抵抗素子アレイ１２４を設定する場合を示している。参照抵抗素子設定回路１４１は、１番目の第１の参照抵抗素子Ｒｒ１の第２の参照抵抗素子Ｒｒ２と接続されていない方の端子と接続された第１のトランスファーゲートＴＧ１と、１番目の第１の参照抵抗素子Ｒｒ１と第２の参照抵抗素子Ｒｒ２との接続ノードと接続された第２のトランスファーゲートＴＧ２と、第２の参照抵抗素子Ｒｒ２と２番目の第１の参照抵抗素子Ｒｒ１との接続ノードと接続された第３のトランスファーゲートＴＧ３と、２番目の第１の参照抵抗素子Ｒｒ１の第２の参照抵抗素子と接続されていない方の端子と接続された第４のトランスファーゲートＴＧ４とを有している。第１のトランスファーゲートＴＧ１～第４のトランスファーゲートＴＧ４は、それぞれコントロール端子ＣＴＲ１～コントロール端子ＣＴＲ４と接続されており、それぞれ端子ＲＤＬ１～電源端子ＲＤＬ４と参照抵抗素子Ｒｒの端子との接続と遮断とを切り換えることができる。
　以下に、参照抵抗素子設定回路１４１の動作について説明する。図１４に示すように、ステップ１において全てのトランスファーゲートをオフ状態とする。次に、ステップ２において、第３のトランスファーゲートＴＧ３及び第４のトランスファーゲートＴＧ４をオフ状態とし、第１のトランスファーゲートＴＧ１及び第２のトランスファーゲートＴＧ２をオン状態とすることにより、端子ＲＤＬ１と端子ＲＤＬ２との間に接続された３個の第１の参照抵抗素子Ｒｒ１に対し、端子ＲＤＬ１及び端子ＲＤＬ２から電圧又は電流を印加する。次に、ステップ３において、第１のトランスファーゲートＴＧ１及び第４のトランスファーゲートＴＧ４をオフ状態とし、第２のトランスファーゲートＴＧ２及び第３のトランスファーゲートＴＧ３をオン状態とすることにより、端子ＲＤＬ２と端子ＲＤＬ３との間に接続された３個の第２の参照抵抗素子Ｒｒ２に対し、端子ＲＤＬ２及び端子ＲＤＬ３から電圧又は電流を印加する。次に、ステップ４において、第１のトランスファーゲートＴＧ１及び第２のトランスファーゲートＴＧ２をオフ状態とし、第３のトランスファーゲートＴＧ３及び第４のトランスファーゲートＴＧ４をオンすることにより、端子ＲＤＬ３と端子ＲＤＬ４との間に接続された３個の第１の参照抵抗素子Ｒｒ１に対し、端子ＲＤＬ３及び端子ＲＤＬ４から電圧又は電流を印加する。次にステップ５で全てのトランスファーゲートをオフ状態とする。
　このようにすれば、一度に複数の参照抵抗素子Ｒｒの抵抗値を設定できる。同一条件で参照抵抗素子Ｒｒの抵抗値を設定することにより、参照抵抗素子Ｒｒの抵抗値のばらつきを小さくすることが可能となる。また、設定に伴う時間を大幅に短縮することができるので、時間短縮によるコスト削減を達成することも可能である。また、参照抵抗素子アレイ１２４を構成する参照抵抗素子Ｒｒの電気的検査を同時に行うこともでき、半導体記憶装置の電気的検査の時間を短縮することも可能となる。
　また、図１５に示すようなステップにより参照抵抗素子Ｒｒの抵抗値を設定してもよい。この場合には、全ての第１の参照抵抗素子Ｒｒ１に対して一括して抵抗値を設定できる。このため、さらに抵抗値のばらつきを低減すると共に、設定時間の短縮も可能となる。
　なお、例として、６個の第１の参照抵抗素子Ｒｒ１と、３個の第２の参照抵抗素子Ｒｒ２とからなる参照抵抗素子アレイ１２４を示したが、列方向には第１の参照抵抗素子Ｒｒ１と第２の参照抵抗素子Ｒｒ２とが交互に配置され、行方向には同じ種類の参照抵抗素子Ｒｒが配置されているマトリックス状の参照抵抗素子アレイ１２４であれば参照抵抗素子Ｒｒの数はどの様に設定してもよい。
　また、列方向に第１の参照抵抗素子Ｒｒ１と第２の参照抵抗素子Ｒｒ２とが交互に配置されている必要はない、図１６に示すように、２個の第１の参照抵抗素子Ｒｒ１と１個の第２の参照抵抗素子Ｒｒ２とが交互に配置されている参照抵抗素子アレイ１２４の場合には、参照抵抗素子アレイ１２４の両端と、第１の参照抵抗素子Ｒｒ１と第２の参照抵抗素子Ｒｒ２とが接続されたノードにトランスファーゲートの出力を接続すればよい。図１６は、連続して配置された第１の参照抵抗素子Ｒｒ１の数ｎが２であり、連続して配置された第２の参照抵抗素子Ｒｒ２の数ｍが１である例を示したが、ｎ及びｍはどの様に設定することも可能である。また、連続して配置される第１の参照抵抗素子Ｒｒ１の数又は第２の参照抵抗素子Ｒｒ２の数は、常に同じである必要はなく、場所ごとに異なっていてもよい。さらに、第１の参照抵抗素子Ｒｒ１のブロックと第２の参照抵抗素子Ｒｒ２のブロックとが１つずつ配置された構成であってもよい。図１６においてＲｒ１同士が直列に接続されているノードを相互に接続しているが、ノード同士が接続されていない構成としてもよい。
　参照抵抗素子設定回路１４１をトランスファーゲートにより構成する例を示したが、電圧又は電流を選択的に印加できればよく、他のスイッチ素子を用いてもよく、インバータ等の回路を用いてもよい。
　第１の参照抵抗素子Ｒｒ１及び第２の参照抵抗素子Ｒｒ２の抵抗値は、参照抵抗素子設定回路１４１により印加する電圧若しくは電流の値又は電圧若しくは電流を印加する時間等を代えることにより、変化させることができる。例えば、図１３又は図１６に示す参照抵抗素子設定回路１４１において、端子ＲＤＬ１～端子ＲＤＬ４に印加する電圧又は電流を調整したり、第１のトランスファーゲートＴＧ１～第４のトランスファーゲートＴＧ４をオン状態とする時間又はオフ状態とする時間を調整したりすることにより、第１の参照抵抗素子Ｒｒ１の少なくとも一部又は第２の参照抵抗素子Ｒｒ２の少なくとも一部の抵抗値を、参照抵抗素子Ｒｒに設定可能な最も高い抵抗値と最も低い抵抗値との間の抵抗値に設定することができる。
　参照抵抗素子Ｒｒは、材料によって、設定可能な最も高い抵抗値又は最も低い抵抗値よりも、その間の抵抗値に設定した方が抵抗値の安定性が高い場合がある。この場合、図１７に示すように、設定可能な最も高い抵抗値と最も低い抵抗値との間の抵抗値に設定した第１の参照抵抗素子Ｒｒ１の抵抗値の分布Ｄ３は、設定可能な最も高い抵抗値に設定した第１の参照抵抗素子Ｒｒ１の抵抗値の分布Ｄ１よりもばらつきが小さくなる。また、設定可能な最も高い抵抗値と最も低い抵抗値との間の抵抗値に設定した第２の参照抵抗素子Ｒｒ２の抵抗値の分布Ｄ２は、設定可能な最も低い抵抗値に設定した第２の参照抵抗素子Ｒｒ２の抵抗値の分布Ｄ２よりもばらつきが小さくなる。従って、第１の参照抵抗素子アレイ１２４Ａの抵抗値及び第２の参照抵抗素子アレイ１２４Ｂの抵抗値を安定させるために必要な第１の参照抵抗素子Ｒｒ１の個数及び第２の参照抵抗素子Ｒｒ２の個数を少なくすることができる。従って、参照抵抗素子アレイ１２４の占有面積を低減し、さらには半導体記憶装置の低価格化を実現できる。
　参照抵抗素子アレイ１２４を構成する第１の参照抵抗素子Ｒｒ１の最適な個数及び第２の参照抵抗素子Ｒｒ２の最適な個数は、主に製造プロセス等によるテータ記憶抵抗素子及び参照抵抗素子Ｒｒの抵抗特性のばらつきによって決まる。このため、製造プロセス後にデータ記憶抵抗素子Ｒｄ及び参照抵抗素子Ｒｒの抵抗特性を測定した後、測定した抵抗特性に応じて参照抵抗素子アレイ１２４を構成する第１の参照抵抗素子Ｒｒ１及び第２の参照抵抗素子Ｒｒ２の個数を設定できれば誤ったデータの読み出しを行うおそれをさらに低減できる。
　図１８に示すように、参照抵抗素子制御回路１４３を設けることにより、参照抵抗素子アレイ１２４を構成する第１の参照抵抗素子Ｒｒ１及び第２の参照抵抗素子Ｒｒ２の個数を任意に設定することが可能となる。参照抵抗素子制御回路１４３は、ラッチ回路等により構成されたレジスタ１４４を有する。レジスタ１４４には、参照抵抗素子設定回路１４１により高抵抗状態である第１の参照抵抗素子Ｒｒ１とする参照抵抗素子Ｒｒの数と、低抵抗状態である第２の参照抵抗素子Ｒｒ２とする参照抵抗素子Ｒｒの数とを記憶させる。レジスタ１４４に記憶させた情報に基づいて参照抵抗素子設定回路１４１により必要な数の参照抵抗素子Ｒｒだけを第１の参照抵抗素子Ｒｒ１及び第２の参照抵抗素子Ｒｒ２に設定する。
　レジスタに情報を記憶させることにより、短時間で第１の参照抵抗素子Ｒｒ１及び第２の参照抵抗素子Ｒｒ２の設定を完了させることができる。また、半導体記憶装置ごとに最適な個数に設定することができるため、半導体記憶装置の歩留まりが向上し、半導体記憶装置の製造コストを低減することができる。
　参照抵抗素子制御回路１４３は、図１９に示すようにレジスタ１４４に代えてフラッシュメモリ等の不揮発性メモリ１４５を用いてもよい。不揮発性メモリを用いることにより個数情報を一度設定すれば、一旦電源を遮断した後に再び電源を投入した場合においても、個数情報が保持されているため、電源再投入時に個数情報を再設定する必要がない。従って、半導体記憶装置の高速化、低消費電力化及び機能向上が可能となる。
　データ記憶抵抗素子Ｒｄ及び参照抵抗素子Ｒｒは、製造後次第に劣化していく。このため、製造直後に抵抗特性を確認して、参照抵抗素子アレイ１２４を構成する第１の参照抵抗素子Ｒｒ１及び第２の参照抵抗素子Ｒｒ２の最適な個数を決定したとしても、継続的な使用により、最適な個数が変動する場合が生じる。例えば、製造直後には図２０（ａ）に示すように、第１の抵抗値が分布Ｄ１を有し、第２の抵抗値が分布Ｄ２を有し、分布Ｄ１の平均値がＡｒ１であり分布Ｄ２の平均値がＡｒ２であるとする。使用によるストレスが加わると、参照抵抗素子Ｒｒの抵抗特性の分布が変化し、図２０（ｂ）に示すように第１の抵抗値の分布はＤ３となり平均値はＡｒ３となり、第２の抵抗値の分布はＤ４となり平均値はＡｒ４となる。この場合に、分布Ｄ１及び分布Ｄ２に基づいて決定した第１の参照抵抗素子Ｒｒ１及び第２の参照抵抗素子Ｒｒ２の最適な個数を適用すると、参照抵抗値を分布Ｄ３の下限と分布Ｄ４の上限とのほぼ中央にすることができない。このため、参照抵抗素子Ｒｒの一部を予め劣化させ、劣化した状態における抵抗特性を測定し、劣化した状態における抵抗特性に基づいて第１の参照抵抗素子Ｒｒ１及び第２の参照抵抗素子Ｒｒ２の最適な個数を決定してもよい。この場合には、予め定めた参照抵抗素子Ｒｒを劣化特性検出素子とし、劣化特性検出素子にストレスを印加した後、劣化特性検出素子の抵抗特性に基づいて参照抵抗素子アレイ１２４を構成する第１の参照抵抗素子Ｒｒ１及び第２の参照抵抗素子Ｒｒ２の最適な個数を決定すればよい。この場合、劣化特性検出素子として用いた参照抵抗素子Ｒｒを除く参照抵抗素子Ｒｒにより参照抵抗素子アレイ１２４を構成すればよい。
　劣化特性検出素子に印加するストレスは、温度の印加、データの書き込み及び読み出しを含む電圧の印加又は電流の印加等とすればよく、これらを複数組み合わせてもよい。また、これらを連続的に印加してもよく、オンオフを繰り返し断続的に印加してもよい。
　参照抵抗素子アレイ１２４を構成する第１の参照抵抗素子Ｒｒ１の最適な個数及び第２の参照抵抗素子Ｒｒ２の最適な個数は、半導体記憶装置の使用時間、アクセス回数、印加電圧、印加電流及び使用温度等の使用状況によっても変化する。このため、図２１に示すように使用状況検出回路１４７と、最適個数情報信号生成回路１４８とを設け、第１の参照抵抗素子Ｒｒ１及び第２の参照抵抗素子Ｒｒ２の設定個数を使用状況により変更すればよい。
　使用状況検出回路１４７は、半導体記憶装置の使用時間、アクセス回数、印加電圧、印加電流及び使用温度等の少なくとも１つを含む使用状況の指標を検出し、検出した使用状況の指標に基づいて状況情報信号Ｓｓｉを出力する。最適個数情報信号生成回路１４８は、状況情報信号Ｓｓｉを最適個数情報Ｓｂｓｉに変換し、参照抵抗素子制御回路１４３に対して出力する。参照抵抗素子制御回路１４３は、最適個数情報Ｓｂｓｉに基づいて参照抵抗素子設定回路１４１を制御する。
　最適個数情報信号生成回路１４８は、例えば、参照抵抗素子アレイ１２４を構成する第１の参照抵抗素子Ｒｒ１及び第２の参照抵抗素子Ｒｒ２の最適な個数と、状況情報信号Ｓｓｉとを対応させるテーブルデータを個数選択情報として予め有し、テーブルデータを用いて状況情報信号Ｓｓｉを最適個数情報信号Ｓｂｓｉに変換する構成とすればよい。
　このようにすれば、参照抵抗素子アレイ１２４を常に最適な状況に自動的に設定することができ、半導体記憶装置の特性を向上させることが可能となる。また半導体記憶装置の寿命及び保証耐性を延ばすことが可能となる。
　テータ記憶抵抗素子Ｒｄ及び参照抵抗素子Ｒｒの抵抗特性のばらつきは、使用状況により変化するだけでなく、使用せずに放置した状態においても変化するおそれがある。このため、参照抵抗素子Ｒｒの抵抗値の分布及びデータ記憶抵抗素子Ｒｄの抵抗値の分布に基づいて、参照抵抗素子アレイ１２４を構成する第１の参照抵抗素子Ｒｒ１及び第２の参照抵抗素子Ｒｒ２の個数を決定すれば、半導体記憶装置の特性をより安定させることが可能となる。
　例えば、図２２に示すように、データ記憶抵抗素子Ｒｄ及び参照抵抗素子Ｒｒの少なくとも一方の抵抗値の分布状況を検出する分布情報検出回路１５１を設け、分布情報検出回路１５１により参照抵抗素子制御回路１４３を制御すればよい。
　分布情報検出回路１５１は、例えば電源投入検知回路１５２と、抵抗素子読み出し回路１５３と、抵抗分布情報蓄積回路１５４と、抵抗素子分布制御回路１５５とを有している構成とすればよい。電源投入検知回路１５２は、半導体記憶装置が動作状態とされたかどうかを検出し、電源が投入された場合には電源投入信号Ｓｐｏを出力する。抵抗素子読み出し回路１５３は、電源投入信号Ｓｐｏが入力されると、データ記憶抵抗素子Ｒｄ及び参照抵抗素子Ｒｒの少なくとも一方について、低抵抗状態の抵抗値と高抵抗状態の抵抗値とを読み出し、その抵抗値を抵抗値情報Ｓｒとして出力する。抵抗値の読み出し及び抵抗値情報Ｓｒの出力は、予め設定された分布検出素子の全てについて行う。抵抗分布情報蓄積回路１５４は、抵抗素子読み出し回路１５３が出力する抵抗情報Ｓｒを順次蓄積し、蓄積した信号を抵抗分布情報Ｓｃｔｒとして出力する。抵抗素子分布制御回路１５５は、抵抗分布情報Ｓｃｔｒに基づいて、参照抵抗素子アレイ１２４を構成する第１の参照抵抗素子Ｒｒ１及び第２の参照抵抗素子Ｒｒ２の最適な個数を決定し、最適工数情報信号Ｓｂｃｓｒとして出力する。
　分布検出素子として用いるデータ記憶抵抗素子Ｒｄ及び参照抵抗素子Ｒｒの個数は、統計的に信頼できる分布情報が得られる個数であればどの様に設定してもよい。また、分布検出素子に予めストレスを印加し、より劣化が進んだ状態としてもよい。このようにすれば、劣化に対するマージンを大きくすることができる。また、データ記憶抵抗素子Ｒｄ及び参照抵抗素子Ｒｒの少なくとも一部を分布検出素子として用いるのではなく、データ記憶抵抗素子Ｒｄ及び参照抵抗素子Ｒｄと同一の構造を有する専用の可変抵抗素子を分布検出素子として別途設けてもよい。
　参照抵抗素子アレイ１２４の抵抗値とメモリセル１３６の抵抗値との比較は、例えばセンスアンプ回路を用いて行えばよい。具体的には、図２３に示すように、メモリセル１３６からのビット線ＢＬと、参照抵抗回路１２１からの参照ビット線／ＢＬとを、センスアンプ回路１６１に入力すればよい。
　図２４に示すように、メモリセルアレイ１３１に含まれる各メモリセル１３６のビット線ＢＬをまとめてセンスアンプ回路１６１に入力してもよい。このようにすれば、複数のメモリセル１３６に記憶された情報を同一のセンスアンプ回路１６１により判別できるため、半導体記憶装置をより大容量化することができる。また、半導体記憶装置を小型化する効果も得られる。
　さらに、図２５に示すように、メモリセル１３６を複数のメモリセルユニット１３８に分割し、メモリセルユニット１３８ごとにビット線ＢＬをまとめ、まとめられたビット線ＢＬをビット線選択回路１６５により選択してセンスアンプ回路１６１に入力してもよい。このようにすれば、さらに大容量化することが可能となる。
　本実施形態は、電界誘起抵抗変化メモリ（ＲＲＡＭ）について説明したが、相変化メモリ（ＰＲＡＭ）及び磁気抵抗メモリ（ＭＲＡＭ）等の他の抵抗変化型の半導体記憶装置に適用することも可能である。
　本開示の半導体記憶装置は、面積の増大を抑制しつつ、製造プロセスによってデータを記憶する可変抵抗素子及び参照用の可変抵抗素子に個体差が生じたとしても、正確にデータを読み出すことが可能であり、特に、可変抵抗素子と参照用定抵抗素子を備えた半導体記憶装置等において有用である。
１０１　　　基板
１０２　　　参照回路形成領域
１０３　　　メモリセル形成領域
１２１　　　参照抵抗回路
１２４　　　参照抵抗素子アレイ
１２４Ａ　　第１の参照抵抗素子アレイ
１２４Ｂ　　第２の参照抵抗素子アレイ
１２６　　　参照抵抗素子ペア
１２７　　　単位アレイ
１３１　　　メモリセルアレイ
１３６　　　メモリセル
１３８　　　メモリセルユニット
１４１　　　参照抵抗素子設定回路
１４３　　　参照抵抗素子制御回路
１４４　　　レジスタ
１４５　　　不揮発性メモリ
１４７　　　使用状況検出回路
１４８　　　最適個数情報信号生成回路
１５１　　　分布情報検出回路
１５２　　　電源投入検知回路
１５３　　　抵抗素子読み出し回路
１５４　　　抵抗分布情報蓄積回路
１５５　　　抵抗素子分布制御回路
１６１　　　センスアンプ回路
１６５　　　ビット線選択回路
２００　　　ウェハ
２０１　　　半導体チップ

Claims (23)

  1. 　半導体記憶装置は、
    　基板のメモリセル領域に形成され、複数のメモリセルが、マトリックス状に配列されたメモリセルアレイと、
    　基板の参照回路領域に形成され、参照抵抗値を生成する参照抵抗回路と、
    　前記メモリセルの抵抗値と前記参照抵抗値とを比較する比較回路とを備え、
    　前記メモリセルは、記憶したデータに対応して第１のデータ抵抗値又は該第１のデータ抵抗値よりも低い第２のデータ抵抗値となる可変抵抗素子であるデータ記憶抵抗素子を有し、
    　前記参照抵抗回路は、それぞれが前記データ記憶抵抗素子と同じ構造を有する可変抵抗素子である第１の参照抵抗素子及び第２の参照抵抗素子を有し、　
    　前記第１の参照抵抗素子は、第１の抵抗値に設定され、
    　前記第２の参照抵抗素子は、前記第１の抵抗値よりも低い第２の抵抗値に設定され、
    　前記参照抵抗値は、前記第１の参照抵抗素子と前記第２の参照抵抗素子とを接続することにより生成した前記第１の抵抗値と前記第２の抵抗値との間の抵抗値である。
  2. 　請求項１に記載の半導体記憶装置において、
    　前記第１の参照抵抗素子及び第２の参照抵抗素子は、複数である。
  3. 　請求項２に記載の半導体記憶装置において、
    　前記第１の参照抵抗素子の数と前記第２の参照抵抗素子の数とは等しい。
  4. 　請求項２に記載の半導体記憶装置において、
    　前記第１の参照抵抗素子の数と前記第２の参照抵抗素子の数とは異なっている。
  5. 　請求項４に記載の半導体記憶装置において、
    　前記第１の参照抵抗素子の数は、前記第２の参照抵抗素子の数よりも多い。
  6. 　請求項２に記載の半導体記憶装置において、
    　前記参照回路領域における、前記第１の参照抵抗素子の分布と前記第２の参照抵抗素子の分布とは、均一である。
  7. 　請求項６に記載の半導体記憶装置において、
    　前記参照回路領域において、前記第１の参照抵抗素子と前記第２の参照抵抗素子とは交互に配置されている。
  8. 　請求項２に記載の半導体記憶装置において、
    　前記メモリセル領域と前記参照回路領域とは、前記基板において隣接して配置されている。
  9. 　請求項２に記載の半導体記憶装置において、
    　前記参照抵抗回路は、前記第１の参照抵抗素子の２個以上を一括して前記第１の抵抗値に設定し、前記第２の参照抵抗素子の２個以上を一括して前記第２の抵抗値に設定する、参照抵抗素子設定回路を有している。
  10. 　請求項２に記載の半導体記憶装置において、
    　前記参照抵抗回路は、前記第１の抵抗値を前記可変抵抗素子に設定可能な最も高い抵抗値よりも低く且つ最も低い抵抗値よりも高い抵抗値に設定し、前記第２の抵抗値を前記可変抵抗素子に設定可能な最も低い抵抗値よりも高く且つ前記第１の抵抗値よりも低い抵抗値に設定するための抵抗値変更回路を有し、
    　前記抵抗値変更回路は、前記第１の参照抵抗素子及び第２の参照抵抗素子の少なくとも一方に印加する電圧若しくは電流の値又は電圧若しくは電流を印加する時間を調整する。
  11. 　請求項２に記載の半導体記憶装置において、
    　前記参照抵抗回路は、前記第１の参照抵抗素子及び第２の参照抵抗素子の少なくとも一部を、前記参照抵抗値を生成するための第１の参照抵抗素子及び第２の参照抵抗素子として選択する参照抵抗素子選択回路を有している。
  12. 　請求項１１に記載の半導体記憶装置において、
    　前記参照抵抗素子選択回路は、選択する前記第１の参照抵抗素子の数及び選択する前記第２の参照抵抗素子の数を記憶するレジスタ又は不揮発性メモリを有している。
  13. 　請求項１１に記載の半導体記憶装置において、
    　前記参照抵抗回路は、
    　前記メモリセルアレイの使用状況を示す状況情報を検知し、前記状況情報に基づいて状況情報信号を出力する状況情報検知回路と、
    　前記状況情報信号に基づいて最適個数情報信号を生成して出力する最適個数情報信号生成回路とを有し、
    　前記状況情報は、使用時間、アクセス回数、印加電圧、電流及び使用温度のうちの少なくとも１つに関する情報を含み、
    　前記最適個数情報信号生成回路は、予め記憶した前記参照抵抗値の生成に用いる前記第１の参照抵抗素子の数及び前記第２の参照抵抗素子の数と、前記状況情報信号との対応情報に基づいて前記状況情報信号から前記最適個数情報信号への変換を行い、
    　前記参照抵抗素子選択回路は、前記最適個数情報信号に基づいて、前記参照抵抗値の生成に用いる前記第１の参照抵抗素子及び第２の参照抵抗素子を選択する。
  14. 　請求項１１に記載の半導体記憶装置において、
    　前記参照抵抗回路は、前記データ記憶抵抗素子の少なくとも一部を第１の分布検出素子として用い、前記第１の分布検出素子の抵抗値の分布情報である第１の分布情報を検出する第１の分布情報検出回路を有し、
    　前記参照抵抗素子選択回路は、前記第１の分布情報に基づいて、前記参照抵抗値の生成に用いる前記第１の参照抵抗素子及び第２の参照抵抗素子を選択する。
  15. 　請求項１１に記載の半導体記憶装置において、
    　前記参照抵抗回路は、前記第１の参照抵抗素子及び第２の参照抵抗素子の少なくとも一部を第２の分布検出素子として用い、前記第２の分布検出素子の抵抗値の分布情報である第２の分布情報を検出する第２の分布情報検出回路を有し、
    　前記参照抵抗素子選択回路は、前記第２の分布情報に基づいて、前記参照抵抗値の生成に用いる前記第１の参照抵抗素子及び第２の参照抵抗素子を選択する。
  16. 　請求項１１に記載の半導体記憶装置において、
    　前記参照抵抗回路は、前記参照回路領域に形成された前記可変抵抗素子の一部であり、且つストレスを印加することにより前記第１の参照抵抗素子及び第２の参照抵抗素子よりも抵抗特性を劣化させた可変抵抗素子である、劣化検出素子を有し、
    　前記参照抵抗素子選択回路は、前記劣化検出素子の抵抗特性に基づいて、前記参照抵抗値の生成に用いる前記第１の参照抵抗素子及び第２の参照抵抗素子を選択する。
  17. 　請求項１６に記載の半導体記憶装置において、
    　前記ストレスは、使用環境温度によるストレス、アクセス回数によるストレス、データ反転回数によるストレス、印加電圧によるストレス、印加電流によるストレス及び印加時間によるストレスの少なくとも１つを含む。
  18. 　請求項２に記載の半導体記憶装置において、
    　前記データ記憶抵抗素子、第１の参照抵抗素子及び第２の参照抵抗素子は、前記基板の上に同一の平面パターンにより形成されている。
  19. 　請求項２に記載の半導体記憶装置は、
    　前記メモリセルと接続され、前記メモリセルに記憶された情報に応じた第１の電気信号が出力されるビット線と、
    　前記参照抵抗回路と接続され、前記参照抵抗値に応じた第２の電気信号が出力される参照ビット線とをさらに備え、
    　前記比較回路は、前記ビット線及び参照ビット線と接続されたセンスアンプ回路である。
  20. 　請求項１９に記載の半導体記憶装置において、
    　前記ビット線は複数であり、
    　前記センスアンプ回路は、前記ビット線のうちの１つを選択的に接続する選択回路を有している。
  21. 　請求項１９に記載の半導体記憶装置において、
    　前記メモリセル及び前記参照抵抗回路の少なくとも一方は、可変抵抗素子のみからなる。
  22. 　請求項１９に記載の半導体記憶装置において、
    　前記メモリセル及び前記参照抵抗回路の少なくとも一方は、可変抵抗素子と選択トランジスタとを含む。
  23. 　請求項１９に記載の半導体記憶装置において、
    　前記メモリセル及び前記参照抵抗回路の少なくとも一方は、可変抵抗素子とダイオード素子とを含む。
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