CN101635303A - 多层叠堆自旋转移力矩磁阻式随机存取存储器及其制造方法 - Google Patents

多层叠堆自旋转移力矩磁阻式随机存取存储器及其制造方法 Download PDF

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Abstract

本发明公开一种多层叠堆自旋转移力矩磁阻式随机存取存储(STT－MRAM)器及其制造方法，所述存储器包括磁性隧道结(MTJ)，相邻的磁性隧道结(MTJ)分别形成在不同层中，从而防止在MTJ之间产生干扰并且保证热稳定性。

Description

多层叠堆自旋转移力矩磁阻式随机存取存储器及其制造方法
技术领域
本发明整体涉及一种自旋转移力矩磁阻式随机存取存储(STT-MRAM)器件，更具体地说，本发明涉及一种这样的多层叠堆STT-MRAM器件及其制造方法，该STT-MRAM器件包括相邻单元的分别在不同层中形成的磁性隧道结(MTJ)。
背景技术
动态随机存取存储器(DRAM)占有最大的存储器市场。DRAM包括用作1位的成对的MOS晶体管和电容器。因为DRAM通过将电荷存储在电容器中来写入数据，因此DRAM是一种需要周期性地执行刷新操作以避免丢失数据的易失性存储器。
作为非易失性存储器的实例，NAND/NOR闪速存储器与硬盘一样，即使电源关断也不会丢失所存储的信号。具体地说，在常见的存储器中NAND闪速存储器具有最高的集成度。这种闪速存储器由于可以制成体积小于硬盘因而重量较轻，并且耐物理冲击，存取速度高，功率损耗小。因此，已经将NAND闪速存储器用作可移动产品的存储介质。然而，闪速存储器的速度比DRAM的速度慢，并且具有高的操作电压。
存储器的用途是各式各样的。如上所述，因为DRAM和闪速存储器具有不同的特性，因而分别适合于不同的产品。近来，已经做出各种尝试来开发兼具这两种存储器的优点的存储器。例如，相变RAM(PCRAM)、磁阻式RAM(MRAM)、聚合物RAM(PoRAM)、以及电阻式RAM(ReRAM)。
在这些存储器中，MRAM利用由磁性物质的极化变化所产生的电阻变化作为数字信号，该存储器在低容量产品的商业化上是一种成功的存储器。此外，即使在暴露于辐射的情况下，利用磁性的MRAM也不会损坏，从而使其成为最稳定的存储器。
然而，包括与字线平行的数字线的传统MRAM利用当电流同时在位线和数字线中流动时所产生的磁场的矢量相加来写入数据。也就是说，传统MRAM需要包括位线和附加的数字线。因此，单元尺寸变得较大，并且与其它存储器相比单元效率降低。此外，当传统MRAM选择一个单元来写入数据时，未选择的单元暴露在磁场中，这被称为半选择(half-selection)现象。因此，会发生使相邻单元反转的恼人现象。
近来，已经开发出来一种STT-MRAM，该存储器不需要数字线从而促进了小型化，并且避免了由于写入模式下的半选择而产生恼人现象。STT-MRAM利用一种自旋转移力矩(spin transfer torque)现象。当具有对准的自旋方向的高密度电流流过铁磁体(ferromagnet)时，若铁磁体的磁化方向与电流的自旋方向不同，则铁磁体的磁化方向转变为电流的自旋方向。
图1是示出普通STT-MRAM的电路图。
STT-MRAM可以包括连接在位线BL0、BL1和电源线SL0至SL3之间的MTJ和晶体管。
当读出/写入数据时，根据通过字线WL0至WL3施加的电压使连接在电源线SL0至SL3和MTJ之间的晶体管导通，因而电流在电源线SL0至SL3和位线BL0、BL1之间流动。在字线WL0至WL3之间形成虚(dummy)字线DWL。根据形成源极/漏极的工序，可以不形成虚字线DWL。
连接在位线BL与晶体管的源极/漏极区域之间的MTJ包括两个磁体层以及位于这两个磁体层之间的隧道阻挡物。底部磁体层包括磁化方向固定的固定(pinned)铁磁体层。顶部磁体层包括自由铁磁体层，该自由铁磁体层的磁化方向根据施加到MTJ上的电流方向改变。
MTJ写入数据“0”或“1”，这是因为MTJ的电阻值根据电流方向改变。也就是说，当电流从电源线SL流向位线BL时，自由铁磁体层的磁化方向转换成与固定铁磁体层的磁化方向平行，从而存储数据“0”。另一方面，当电流从位线BL流向电源线SL时，自由铁磁体层的磁化方向转换成与固定铁电体层的磁化方向逆平行，从而存储数据“1”。
通过根据MTJ的磁化状态检测流过MTJ的电流量的差异来读出存储在MTJ中的数据。
图2是示出图1的电路的剖视图。
在具有器件隔离膜(FOX)2和有源区3的硅基板1上形成栅电极4。在栅电极4之间形成连接插塞触点(landing plug contact)5。
在连接插塞触点5上形成电源线触点6和底部电极触点8。电源线触点6将电源线7连接至连接插塞触点5。底部电极触点8将MTJ连接至连接插塞触点5。MTJ形成在同一表面上。
然而，当芯片尺寸变小时，在相邻的MTJ之间产生磁场干扰现象。也就是说，随着MTJ之间的距离变小，因为相同磁极的干扰而使得自由铁磁体层的磁化方向转变。
因此，在减小传统STT-MRAM的单元尺寸方面受到限制。
在MTJ中，热稳定性随着MTJ的宽度与长度的比例变大而增强。此外，当MTJ形成在同一表面上时，对尺寸的增大也有所限制。
发明内容
本发明的各个实施例旨在改善STT-MRAM的单元结构，以确保MTJ的热稳定性并使相邻MTJ之间的干扰最小化，从而改善STT-MRAM的操作特性。
根据本发明的一个实施例，一种多层叠堆自旋转移力矩磁阻式随机存取存储(STT-MRAM)器件可以包括：第一磁性隧道结(MTJ)，其连接至第一单元的第一源极/漏极区域；以及第二MTJ，其连接至与所述第一单元相邻的第二单元的第一源极/漏极区域。所述第一MTJ和所述第二MTJ分别形成在不同的层中。
优选的是，所述多层叠堆STT-MRAM还可以包括：第一电源线，其连接至所述第一单元的第二源极/漏极区域；以及第二电源线，其连接至所述第二单元的第二源极/漏极区域。
在所述多层叠堆STT-MRAM器件中，所述第一电源线和所述第二电源线可以形成在同一层中。
在所述多层叠堆STT-MRAM器件中，所述第一单元和所述第二单元可以分别形成在不同的有源区中。
优选的是，所述多层叠堆STT-MRAM器件还可以包括：共同的电源线，其连接至由所述第一单元和所述第二单元所共享的第三源极/漏极区域。
在所述多层叠堆STT-MRAM器件中，所述第一MTJ和所述第二MTJ可以形成为具有正方形或矩形的形状。
在所述多层叠堆STT-MRAM器件中，所述第一MTJ和所述第二MTJ各自的宽度与长度的比例可以为1∶1至1∶5。
在所述多层叠堆STT-MRAM器件中，所述第一MTJ和所述第二MTJ可以形成为具有圆形或椭圆形的形状。
在所述多层叠堆STT-MRAM器件中，所述第一MTJ和所述第二MTJ各自的长轴与短轴的比例可以为1∶1至1∶5。
根据本发明的一个实施例，一种制造多层叠堆STT-MRAM器件的方法可以包括：在半导体基板上形成第一栅电极和第二栅电极；在所述第一栅电极和所述第二栅电极的上方形成第一电源线和第二电源线，所述第一电源线连接至与所述第一栅电极相邻的第一源极/漏极区域，并且所述第二电源线连接至与所述第二栅电极相邻的第二源极/漏极区域；在所述第一电源线和所述第二电源线的上方形成第一MTJ，所述第一MTJ连接至与所述第一栅电极相邻的第三源极/漏极区域；以及在所述第一MTJ的上方形成第二MTJ，所述第二MTJ连接至与所述第二栅电极相邻的第四源极/漏极区域。
优选的是，形成所述第一电源线和所述第二电源线的步骤包括：在所述第一栅电极和所述第二栅电极上形成第一层间绝缘膜；选择性地蚀刻所述第一层间绝缘膜以形成第一电源线触点和第二电源线触点，所述第一电源线触点和所述第二电源线触点分别连接至所述第一源极/漏极区域和所述第二源极/漏极区域；以及在所述第一层间绝缘膜、所述第一电源线触点以及所述第二电源线触点上形成金属膜，并使所述金属膜图案化。
优选的是，形成所述第一MTJ的步骤包括：在所述第一电源线、所述第二电源线以及所述第一层间绝缘膜上形成第二层间绝缘膜；选择性地蚀刻所述第二层间绝缘膜和所述第一层间绝缘膜，以形成连接至所述第三源极/漏极区域的第一底部电极触点；在所述第二层间绝缘膜和所述第一底部电极触点上依次地形成第一固定铁磁体层、第一隧道结层以及第一自由铁磁体层；以及使所述第一固定铁磁体层、所述第一隧道结层以及所述第一自由铁磁体层图案化。
优选的是，形成所述第二MTJ的步骤包括：在所述第一MTJ和所述第二层间绝缘膜上形成第三层间绝缘膜；选择性地蚀刻所述第三层间绝缘膜、所述第二层间绝缘膜以及所述第一层间绝缘膜，以形成连接至所述第四源极/漏极区域的第二底部电极触点；在所述第三层间绝缘膜和所述第二底部电极触点上依次地形成第二固定铁磁体层、第二隧道结层以及第二自由铁磁体层；以及使所述第二固定铁磁体层、所述第二隧道结层以及所述第二自由铁磁体层图案化。
根据本发明的一个实施例，一种制造多层叠堆STT-MRAM器件的方法可以包括：在半导体基板上形成第一栅电极和第二栅电极；在所述第一栅电极和所述第二栅电极的上方形成共同的电源线，所述共同的电源线连接至与所述第一栅电极和所述第二栅电极共同相邻的第一源极/漏极区域；在所述共同的电源线上方形成第一MTJ，所述第一MTJ连接至与所述第一栅电极相邻的第二源极/漏极区域；以及在所述第一MTJ上方形成第二MTJ，所述第二MTJ连接至与所述第二栅电极相邻的第三源极/漏极区域。
优选的是，形成所述共同的电源线的步骤可以包括：在所述第一栅电极和所述第二栅电极上形成第一层间绝缘膜；选择性地蚀刻所述第一层间绝缘膜以形成连接至所述第一源极/漏极区域的电源线触点；以及在所述第一层间绝缘膜和所述电源线触点上形成金属膜，并使所述金属膜图案化。
优选的是，形成所述第一MTJ的步骤可以包括：在所述共同的电源线和所述第一层间绝缘膜上形成第二层间绝缘膜；选择性地蚀刻所述第二层间绝缘膜和所述第一层间绝缘膜，以形成连接至所述第二源极/漏极区域的第一底部电极触点；在所述第二层间绝缘膜和所述第一底部电极触点上依次地形成第一固定铁磁体层、第一隧道结层以及第一自由铁磁体层；以及使所述第一固定铁磁体层、所述第一隧道结层以及所述第一自由铁磁体层图案化。
优选的是，形成所述第二MTJ的步骤可以包括：在所述第一MTJ和所述第二层间绝缘膜上形成第三层间绝缘膜；选择性地蚀刻所述第三层间绝缘膜、所述第二层间绝缘膜和所述第一层间绝缘膜，以形成连接至所述第三源极/漏极区域的第二底部电极触点；在所述第三层间绝缘膜和所述第二底部电极触点上依次地形成第二固定铁磁体层、第二隧道结层以及第二自由铁磁体层；以及使所述第二固定铁磁体层、所述第二隧道结层以及所述第二自由铁磁体层图案化。
附图说明
图1是示出普通STT-MRAM的电路图。
图2是示出图1的电路的剖视图。
图3是示出根据本发明的一个实施例的STT-MRAM的剖视图。
图4至图8是示出图3的STT-MRAM的制造方法的剖视图。
图9是示出根据本发明的另一个实施例的STT-MRAM的视图。
具体实施方式
图3是示出根据本发明的一个实施例的STT-MRAM的剖视图。在具有器件隔离膜12和有源区13的硅基板11上形成有栅电极14。在栅电极14之间形成有连接插塞触点15。源极/漏极区域形成在栅电极14的两侧，在位于源极/漏极区域的一侧的连接插塞触点15上形成有电源线触点17。在位于源极/漏极区域的另一侧的连接插塞触点15上形成有底部电极触点20和22。在电源线触点17上形成有电源线18。在底部电极触点20和22上分别形成有MTJ1和MTJ2。电源线18形成为笔直地平行于栅电极14。MTJ1和MTJ2每个都包括两个磁体层和位于这两个磁体层之间的隧道阻挡层。底部磁体层包括磁化方向固定的固定铁磁体层。顶部磁体层包括磁化方向根据施加到MTJ上的电流方向而改变的自由铁磁体层。
在电源线18和MTJ1之间、以及在MTJ1和MTJ2之间分别形成层间绝缘膜19和21。也就是说，相邻的MTJ1和MTJ2未形成在同一表面上，并且将层间绝缘膜21置于分别位于不同层上的MTJ1和MTJ2之间。因此，在相邻的MTJ之间，自由铁磁体层彼此是不相邻的，从而抑制了MTJ之间的磁性干扰。MTJ的尺寸可以形成为大于图2的MTJ的尺寸。MTJ的宽度与长度的比例在1∶1至1∶5的范围内。
在MTJ1和MTJ2上形成有通过顶部电极触点(未示出)连接的位线(未示出)。
图4至图8是示出图3的STT-MRAM的制造方法的剖视图。
参照图4，利用浅沟槽隔离(STI)法在硅基板11上形成限定有源区13的器件隔离膜12。在器件隔离膜12和有源区13上形成包括字线WL的栅电极14。在器件隔离膜12中形成的字线WL是虚字线DWL。栅电极14可以形成为具有叠堆结构，该结构包括栅极氧化物膜(未示出)、多晶硅层(未示出)以及硬掩模层(未示出)。
将杂质以离子注入方式注入到在栅电极14之间露出的有源区13的硅基板中，以形成源极/漏极区域(未示出)。
在硅基板11和栅电极14上形成连接插塞多晶硅，以填充栅电极14之间的空间。将连接插塞多晶硅平坦化以形成连接插塞触点15。
栅电极14、源极/漏极区域(未示出)以及连接插塞触点15以与在传统DRAM中形成上述部分的方式相同的方式形成。
参照图5，在栅电极14和连接插塞触点15上形成第一层间绝缘膜16。对第一层间绝缘膜16进行蚀刻和平坦化。
对第一层间绝缘膜16进行选择性地蚀刻，直到源极/漏极区域的连接插塞触点15露出为止，从而获得电源线触点孔(未示出)。在形成导电膜来填充电源线触点孔之后，使导电膜平坦化直到第一层间绝缘膜16露出为止，从而获得电源线触点17。
在包括电源线触点17的第一层间绝缘膜16上形成金属层(未示出)。利用限定电源线18的掩模(未示出)对金属层图案化，从而获得电连接至电源线触点17的电源线18。电源线18形成为笔直地平行于栅电极。
参照图6，在电源线18和第一层间绝缘膜16上形成第二层间绝缘膜19。对第二层间绝缘膜19进行蚀刻和平坦化。对第二层间绝缘膜19和第一层间绝缘膜16依次地进行选择性蚀刻，以便使源极/漏极区域的未形成有电源线触点17的连接插塞触点15露出，从而获得第一底部电极触点孔(未示出)。第一底部电极触点孔未形成在所有的单元中，而是形成在偶数或奇数栅极线中。
在形成导电膜来填充第一底部电极触点孔之后，对导电膜进行蚀刻直到第二层间绝缘膜19露出为止，从而获得第一底部电极触点20。
参照图7，将磁化方向固定的固定铁磁体层、隧道阻挡物以及磁化方向根据电流方向而改变的自由铁磁体层依次地形成在第一底部电极触点20和第二层间绝缘膜19上，并且进行图案化以形成与第一底部电极触点20连接的MTJ1。
MTJ 1的宽度与长度的比例在1∶1至1∶5的范围内，因此MTJ1可以具有所需的自旋方向。例如，MTJ1形成为在字线方向上具有1F的长度并且在位线方向上具有1F至5F的长度，反之亦然。MTJ1可以形成为具有正方形或矩形的形状、或具有圆形或椭圆形的形状。当MTJ1形成为具有椭圆形的形状时，长轴和短轴的比例在1∶1至1∶5的范围内。
在形成MTJ1之后，在第二层间绝缘膜19上形成第三层间绝缘膜21。对第三层间绝缘膜21进行蚀刻和平坦化。
参照图8，依次蚀刻第三层间绝缘膜21、第二层间绝缘膜19以及第一层间绝缘膜16，以便使源极/漏极区域的未形成有电源线触点17的连接插塞触点15露出，从而获得第二底部电极触点孔(未示出)。第二底部电极触点孔和第一底部电极触点孔交替地形成。例如，当第一底部电极触点孔形成为与偶数栅极线的连接插塞触点连接时，第二底部电极触点孔形成为与奇数栅极线的连接插塞触点连接。
在形成导电膜来填充第二底部电极触点孔之后，对导电膜进行蚀刻直到第三层间绝缘膜21露出为止，从而获得第二底部电极触点22。第一底部电极触点20和第二底部电极触点22可以包括从由W、Ru、Ta及Cu所构成的群组中选出的一者。
将固定铁磁体层、隧道阻挡物以及自由铁磁体层依次地形成在第二底部电极触点22和第三层间绝缘膜21上，并且进行图案化以获得与第二底部电极触点22连接的MTJ2。
与MTJ1一样，MTJ2形成为宽度与长度的比例在1∶1至1∶5的范围内，并且具有矩形的形状或椭圆形的形状。
在MTJ2和第三层间绝缘膜21上形成第四层间绝缘膜(未示出)。对第四层间绝缘膜进行蚀刻和平坦化。对第四层间绝缘膜和第三层间绝缘膜21进行选择性地蚀刻，直到MTJ1和MTJ2的自由铁磁体层露出为止，从而获得顶部电极触点孔(未示出)。形成导电层(未示出)来填充顶部电极触点孔。对导电层进行蚀刻直到露出第四层间绝缘膜为止，从而获得顶部电极触点(未示出)。在顶部电极触点上形成位线(未示出)。
如上所述，相邻的STT-MRAM单元的MTJ未形成在同一层上，而是分别形成在不同的层上，以避免MTJ之间产生干扰。在采用集成度相同的STT-MRAM的情况下，可以增大MTJ的尺寸以保证热稳定性。
尽管在该实施例中以每个有源区具有在晶体管中形成的一个单元为例，但本发明并不限于每个有源区具有一个单元。
图9是示出根据本发明的另一个实施例的STT-MRAM的剖视图。
与图3的STT-MRAM相比，图9的STT-MRAM包括在一个有源区中形成的两个单元，因而两个栅电极共享一个电源线。
也就是说，图9的共同源电极(source electrode)SL连接至由两个相邻的栅电极共享的源极/漏极区域。MTJ(MTJ1、MTJ2)依次(one by one)连接至不由两个相邻的栅电极共享的源极/漏极区域。如图3所示，MTJ(MTJ1、MTJ2)分别形成在不同的层上。
器件隔离膜限定图9中的有源区，在具有器件隔离膜的硅基板上形成的栅电极可以以与形成传统DRAM的栅电极相同的方式来形成。图9中的层间绝缘膜、源电极触点和底部电极触点也可以以与图4至图8相同的方式来形成，层间绝缘膜形成在栅电极和源电极SL之间、在源电极SL与MTJ1之间、以及在MTJ1与MTJ2之间。
如上所述，在根据本发明的一个实施例的STT-MRAM中，相邻的单元的MTJ未形成在同一层上，而是分别形成在不同的层上，从而防止在相邻的MTJ之间产生干扰。此外，可以形成较大的MTJ，从而保证热稳定性。
本发明的上述实施例是示例性的而非限制性的。各种替代及等同的方式都是可行的。本发明并不限于本文所述的沉积、蚀刻、抛光和图案化步骤的类型。本发明也不限于任何特定类型的半导体器件。举例来说，本发明可以用于动态随机存取存储(DRAM)器件或非易失性存储器件。对本发明内容所作的其它增加、删减或修改是显而易见的并且落入所附权利要求书的范围内。
本申请要求2008年7月25日提交的韩国专利申请No.10-2008-0072823的优先权，该韩国专利申请的全部内容通过引用并入本文。

Claims (17)

1.一种多层叠堆自旋转移力矩磁阻式随机存取存储(STT-MRAM)器件，包括：
第一磁性隧道结(MTJ)，其连接至第一单元的第一源极/漏极区域；以及
第二MTJ，其连接至与所述第一单元相邻的第二单元的第一源极/漏极区域；其中，
所述第一MTJ和所述第二MTJ分别形成在不同的层中。
2.根据权利要求1所述的多层叠堆STT-MRAM器件，还包括：
第一电源线，其连接至所述第一单元的第二源极/漏极区域；以及
第二电源线，其连接至所述第二单元的第二源极/漏极区域。
3.根据权利要求2所述的多层叠堆STT-MRAM器件，其中，
所述第一电源线和所述第二电源线形成在同一层中。
4.根据权利要求1所述的多层叠堆STT-MRAM器件，其中，
所述第一单元和所述第二单元分别形成在不同的有源区中。
5.根据权利要求1所述的多层叠堆STT-MRAM器件，还包括：
共同的电源线，其连接至由所述第一单元和所述第二单元所共享的第三源极/漏极区域。
6.根据权利要求1所述的多层叠堆STT-MRAM器件，其中，
所述第一MTJ和所述第二MTJ中的每一者都形成为具有正方形或矩形的形状。
7.根据权利要求6所述的多层叠堆STT-MRAM器件，其中，
所述第一MTJ和所述第二MTJ中的每一者各自的宽度与长度的比例都为1∶1至1∶5。
8.根据权利要求1所述的多层叠堆STT-MRAM器件，其中，
所述第一MTJ和所述第二MTJ中的每一者都形成为具有圆形或椭圆形的形状。
9.根据权利要求8所述的多层叠堆STT-MRAM器件，其中，
所述第一MTJ和所述第二MTJ中的每一者各自的长轴与短轴的比例都为1∶1至1∶5。
10.一种制造多层叠堆自旋转移力矩磁阻式随机存取存储(STT-MRAM)器件的方法，所述方法包括：
在半导体基板上形成第一栅电极和第二栅电极；
在所述第一栅电极和所述第二栅电极上方形成第一电源线和第二电源线，所述第一电源线连接至与所述第一栅电极相邻的第一源极/漏极区域，所述第二电源线连接至与所述第二栅电极相邻的第二源极/漏极区域；
在所述第一电源线和所述第二电源线上方形成第一磁性隧道结(MTJ)，所述第一MTJ连接至与所述第一栅电极相邻的第三源极/漏极区域；以及
在所述第一MTJ上方形成第二MTJ，所述第二MTJ连接至与所述第二栅电极相邻的第四源极/漏极区域。
11.根据权利要求10所述的方法，其中，
形成所述第一电源线和所述第二电源线的步骤包括：
在所述第一栅电极和所述第二栅电极上形成第一层间绝缘膜；
选择性地蚀刻所述第一层间绝缘膜以形成第一电源线触点和第二电源线触点，所述第一电源线触点和所述第二电源线触点分别连接至所述第一源极/漏极区域和所述第二源极/漏极区域；以及
在所述第一层间绝缘膜、所述第一电源线触点以及所述第二电源线触点上形成金属膜，并使所述金属膜图案化。
12.根据权利要求11所述的方法，其中，
形成所述第一MTJ的步骤包括：
在所述第一电源线、所述第二电源线以及所述第一层间绝缘膜上形成第二层间绝缘膜；
选择性地蚀刻所述第二层间绝缘膜和所述第一层间绝缘膜，以形成连接至所述第三源极/漏极区域的第一底部电极触点；
在所述第二层间绝缘膜和所述第一底部电极触点上依次地形成第一固定铁磁体层、第一隧道结层以及第一自由铁磁体层；以及
使所述第一固定铁磁体层、所述第一隧道结层以及所述第一自由铁磁体层图案化。
13.根据权利要求12所述的方法，其中，
形成所述第二MTJ的步骤包括：
在所述第一MTJ和所述第二层间绝缘膜上形成第三层间绝缘膜；
选择性地蚀刻所述第三层间绝缘膜、所述第二层间绝缘膜以及所述第一层间绝缘膜，以形成连接至所述第四源极/漏极区域的第二底部电极触点；
在所述第三层间绝缘膜和所述第二底部电极触点上依次地形成第二固定铁磁体层、第二隧道结层以及第二自由铁磁体层；以及
使所述第二固定铁磁体层、所述第二隧道结层以及所述第二自由铁磁体层图案化。
14.一种制造多层叠堆自旋转移力矩磁阻式随机存取存储(STT-MRAM)器件的方法，所述方法包括：
在半导体基板上形成第一栅电极和第二栅电极；
在所述第一栅电极和所述第二栅电极上方形成共同的电源线，所述共同的电源线连接至与所述第一栅电极和所述第二栅电极共同相邻的第一源极/漏极区域；
在所述共同的电源线上方形成第一磁性隧道结(MTJ)，所述第一MTJ连接至与所述第一栅电极相邻的第二源极/漏极区域；以及
在所述第一MTJ上方形成第二MTJ，所述第二MTJ连接至与所述第二栅电极相邻的第三源极/漏极区域。
15.根据权利要求14所述的方法，其中，
形成所述共同的电源线的步骤包括：
在所述第一栅电极和所述第二栅电极上形成第一层间绝缘膜；
选择性地蚀刻所述第一层间绝缘膜以形成连接至所述第一源极/漏极区域的电源线触点；以及
在所述第一层间绝缘膜和所述电源线触点上形成金属膜，并将所述金属膜图案化。
16.根据权利要求15所述的方法，其中，
形成所述第一MTJ的步骤包括：
在所述共同的电源线和所述第一层间绝缘膜上形成第二层间绝缘膜；
选择性地蚀刻所述第二层间绝缘膜和所述第一层间绝缘膜，以形成连接至所述第二源极/漏极区域的第一底部电极触点；
在所述第二层间绝缘膜和所述第一底部电极触点上依次地形成第一固定铁磁体层、第一隧道结层以及第一自由铁磁体层；以及
将所述第一固定铁磁体层、所述第一隧道结层以及所述第一自由铁磁体层图案化。
17.根据权利要求16所述的方法，其中，
形成所述第二MTJ的步骤包括：
在所述第一MTJ和所述第二层间绝缘膜上形成第三层间绝缘膜；
选择性地蚀刻所述第三层间绝缘膜、所述第二层间绝缘膜以及所述第一层间绝缘膜，以形成连接至所述第三源极/漏极区域的第二底部电极触点；
在所述第三层间绝缘膜和所述第二底部电极触点上依次地形成第二固定铁磁体层、第二隧道结层以及第二自由铁磁体层；以及
将所述第二固定铁磁体层、所述第二隧道结层以及所述第二自由铁磁体层图案化。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104051609A (zh) * 2013-03-14 2014-09-17 三星电子株式会社 磁阻随机存取存储器器件及其制造方法
CN104520838A (zh) * 2012-08-10 2015-04-15 高通股份有限公司 用于多核处理器的可调谐多层次stt-mram高速缓存
CN104813468A (zh) * 2012-12-21 2015-07-29 英特尔公司 具有偏移单元的垂直自旋转移扭矩存储器(sttm)器件及其形成方法
CN109727982A (zh) * 2017-10-31 2019-05-07 爱思开海力士有限公司 铁电存储器件及其制造方法
CN110098217A (zh) * 2018-01-29 2019-08-06 新加坡商格罗方德半导体私人有限公司 具有磁性随机存取存储器装置的集成电路及其制造方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8711612B1 (en) * 2010-12-03 2014-04-29 Magsil Corporation Memory circuit and method of forming the same using reduced mask steps
KR101909201B1 (ko) 2012-05-18 2018-10-17 삼성전자 주식회사 자기저항요소 및 이를 포함하는 메모리소자
KR101958420B1 (ko) 2012-06-21 2019-03-14 삼성전자 주식회사 자기 메모리소자 및 그 동작방법
KR20140102993A (ko) 2013-02-15 2014-08-25 삼성전자주식회사 증가된 온/오프 비를 갖는 자기 메모리 소자와 그 제조 및 동작방법
KR102067165B1 (ko) 2013-03-06 2020-02-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
KR102175471B1 (ko) * 2014-04-04 2020-11-06 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
KR102401180B1 (ko) * 2015-10-20 2022-05-24 삼성전자주식회사 반도체 소자 및 그 형성 방법
US9734885B1 (en) 2016-10-12 2017-08-15 International Business Machines Corporation Thermal-aware memory
KR102641744B1 (ko) * 2017-01-20 2024-03-04 삼성전자주식회사 가변 저항 메모리 소자
KR102266035B1 (ko) 2017-05-26 2021-06-17 삼성전자주식회사 자기 저항 메모리 장치의 제조 방법 및 이를 포함하는 반도체 칩 제조 방법
US10784440B2 (en) 2017-11-10 2020-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic random access memory with various size magnetic tunneling junction film stacks
US10886330B2 (en) * 2017-12-29 2021-01-05 Spin Memory, Inc. Memory device having overlapping magnetic tunnel junctions in compliance with a reference pitch
US10840439B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Magnetic tunnel junction (MTJ) fabrication methods and systems
WO2019188252A1 (ja) * 2018-03-30 2019-10-03 国立大学法人東北大学 集積回路装置
US11410714B2 (en) * 2019-09-16 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetoresistive memory device and manufacturing method thereof
TWI764313B (zh) * 2020-10-12 2022-05-11 素國 霍 垂直和面內混合自旋轉移矩磁性隨機存取存儲器
KR20220059598A (ko) 2020-11-03 2022-05-10 삼성전자주식회사 이미지 센서 및 이미지 센싱 장치

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6795336B2 (en) 2001-12-07 2004-09-21 Hynix Semiconductor Inc. Magnetic random access memory
US6958502B2 (en) * 2003-10-22 2005-10-25 International Business Machines Corporation Magnetic random access memory cell

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104520838A (zh) * 2012-08-10 2015-04-15 高通股份有限公司 用于多核处理器的可调谐多层次stt-mram高速缓存
CN104813468A (zh) * 2012-12-21 2015-07-29 英特尔公司 具有偏移单元的垂直自旋转移扭矩存储器(sttm)器件及其形成方法
CN104813468B (zh) * 2012-12-21 2017-12-15 英特尔公司 具有偏移单元的垂直自旋转移扭矩存储器(sttm)器件及其形成方法
CN104051609A (zh) * 2013-03-14 2014-09-17 三星电子株式会社 磁阻随机存取存储器器件及其制造方法
CN104051609B (zh) * 2013-03-14 2018-08-14 三星电子株式会社 磁阻随机存取存储器器件及其制造方法
CN109727982A (zh) * 2017-10-31 2019-05-07 爱思开海力士有限公司 铁电存储器件及其制造方法
CN110098217A (zh) * 2018-01-29 2019-08-06 新加坡商格罗方德半导体私人有限公司 具有磁性随机存取存储器装置的集成电路及其制造方法
CN110098217B (zh) * 2018-01-29 2023-05-09 新加坡商格罗方德半导体私人有限公司 具有磁性随机存取存储器装置的集成电路及其制造方法

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WD01 Invention patent application deemed withdrawn after publication

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