CN109727982A - 铁电存储器件及其制造方法 - Google Patents

铁电存储器件及其制造方法 Download PDF

Info

Publication number
CN109727982A
CN109727982A CN201810752120.5A CN201810752120A CN109727982A CN 109727982 A CN109727982 A CN 109727982A CN 201810752120 A CN201810752120 A CN 201810752120A CN 109727982 A CN109727982 A CN 109727982A
Authority
CN
China
Prior art keywords
layer
material layer
ferroelectric
memory device
polarization switching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810752120.5A
Other languages
English (en)
Other versions
CN109727982B (zh
Inventor
刘香根
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN109727982A publication Critical patent/CN109727982A/zh
Application granted granted Critical
Publication of CN109727982B publication Critical patent/CN109727982B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02189—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing zirconium, e.g. ZrO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H10N70/8265—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices on sidewalls of dielectric structures, e.g. mesa-shaped or cup-shaped devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8822—Sulfides, e.g. CuS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种铁电存储器件以及其制造方法。根据本公开的一个实施例的铁电存储器件包括：衬底；铁电材料层，其设置在衬底上；栅电极层，其设置在铁电材料层上；以及极化切换晶种层，其设置在铁电材料层与栅电极层之间。

Description

铁电存储器件及其制造方法
相关申请的交叉引用
本申请要求于2017年10月31日提交的申请号为10-2017-0143796的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的各种实施例整体而言涉及一种铁电存储器件以及制造铁电存储器件的方法。
背景技术
通常，铁电材料是指在不施加外部电场的情况下具有自发电极化的材料。更具体地，铁电材料可以维持两种稳定剩余极化状态中的一种。这种性质可以用于以非易失性的方式储存信息“0”或“1”。
近来，已经研究了一种场效应晶体管形式的铁电存储器件，其中在栅电介质层中使用铁电材料。存储器件的写入操作可以通过将预定写入电压施加到栅电极层并且将不同剩余极化状态记录在栅电介质层上作为逻辑信息来执行。存储器件的读取操作可以通过读取流过场效应晶体管的沟道层的操作电流来执行，其中场效应晶体管的沟道电阻可以根据记录在栅电介质层中的不同剩余极化状态而改变。
发明内容
提供了根据本公开的一个方面的铁电存储器件。铁电存储器件包括：衬底；铁电材料层，其设置在所述衬底上；栅电极层，其设置在所述铁电材料层上；以及极化切换晶种层，其设置在所述铁电材料层与所述栅电极层之间。
提供了根据本公开的另一个方面的铁电存储器件。铁电存储器件包括：衬底，其包括具有底表面和侧表面的沟道结构；铁电材料层，其设置在所述沟道结构的底表面和侧表面上；极化切换晶种层图案和绝缘层图案，其在所述侧表面上交替地层叠在所述铁电材料层上；以及栅电极层，其电连接到所述沟道结构中的所述极化切换晶种层图案。
提供了根据本公开的又一个方面的制造铁电存储器件的方法。在制造铁电存储器件的方法中，准备包括具有底表面和侧表面的沟道结构的衬底。在所述沟道结构的底表面和侧表面上形成铁电材料层。使极化切换晶种膜和绝缘膜沿着与所述沟道结构的底表面垂直的方向交替地层叠在位于所述沟道结构的底表面和侧表面上的所述铁电材料层上。沿着与所述沟道结构的底表面垂直的方向使极化切换晶种膜和绝缘膜图案化，以形成沿着所述沟道结构的侧表面交替地层叠在铁电材料层上的极化切换晶种层图案和绝缘层图案。形成设置在所述极化切换晶种层图案和所述绝缘层图案上的栅电极层。
附图说明
图1是示意性示出根据本公开的一个实施例的铁电存储器件的截面图。
图2A至图2E是示意性示出根据本公开的一个实施例的铁电存储器件的极化切换操作的视图。
图3是示意性示出根据本公开的另一个实施例的铁电存储器件的截面图。
图4是示意性示出根据本公开的又一实施例的铁电存储器件的截面图。
图5A至图5E是示意性示出根据本公开的一个实施例的铁电存储器件的极化切换操作的截面图。
图6A至图6C是示意性示出根据本公开的又一实施例的铁电存储器件的视图。
图7至图14是示意性示出根据本公开的一个实施例的制造铁电存储器件的方法的视图。
具体实施方式
现在将在下文中参考附图来描述各种实施例。在附图中，为了图示清楚，层和区域的尺寸可被夸大。从观察者的视角来描述附图。如果一个元件被称为位于另一个元件上，则可以理解为：该元件可以直接位于另一个元件上，或者另外的元件可以介于该元件与另一个元件之间。在整个说明书中，相同的附图标记表示相同的元件。
另外，除非上下文中另外明确地使用，否则词的单数形式的表达应被理解为包括该词的复数形式。要理解的是，术语“包括”或“具有”旨在指定特征、数目、步骤、操作、元件、部件或其组合的存在，但不用于排除一个或更多个其他特征、数目、步骤、操作、组件、部件或其组合的存在或添加的可能性。此外，在执行方法或制造方法时，组成方法的各个步骤可以以与规定的顺序不同的顺序进行，除非上下文明确描述了特定的顺序。换言之，各个步骤可以以与陈述的顺序相同的方式来执行、可以基本上同时执行、或可以以相反的顺序来执行。
图1是示意性示出根据本公开的一个实施例的铁电存储器件1的截面图。
参考图1，铁电存储器件1可以包括衬底101、铁电材料层120、极化切换晶种层130以及栅电极层150。另外，铁电存储器件1还可以包括设置在衬底101与铁电材料层120之间的界面绝缘层110。铁电存储器件1可以是根据储存在铁电材料层120中的剩余极化的取向而具有不同沟道电阻的晶体管型器件。
铁电存储器件1可以执行以下存储操作。关于写入操作，通过栅电极层150施加的预定写入电压可以确定在铁电材料层120中形成的极化的取向。即使在去除写入电压以后，具有与极化取向相同的取向的剩余极化也能被储存在铁电材料层120中。
已储存的剩余极化可以根据不同极化取向来实现不同的信号信息。作为示例，从栅电极层150朝向衬底101取向的剩余极化可以储存信号信息“0”，而从衬底101朝向栅电极层150取向的剩余极化可以储存信号信息“1”。
同时，剩余极化可以将电荷(诸如电子或空穴)诱导(induce，感应)到衬底101的沟道区105中。关于读取操作，当预定读取电压被施加到栅电极层150时，源极区102与漏极区103之间的沟道电阻可以根据例如由已储存的剩余极化诱导到沟道区105中的电荷的类型和数量来确定。作为示例，当储存信息“0”时，电子可以响应于对应的剩余极化而被诱导到沟道区105中或向沟道区105移动，使得沟道电阻可以在读取操作期间降低或减小到预定值或预定级别。此外，当储存信息“1”时，电子可以响应于对应的剩余极化而从沟道区105中被去除或被驱除，使得沟道电阻可以在读取操作期间升高或增大到预定值或预定级别。此时，可以通过测量由施加的读取电压引起的沟道电阻的变化(如果有的话)来读取储存在铁电存储器件1中的逻辑信息。
例如，衬底101可以包括半导体材料。例如，衬底101可以是硅(Si)衬底、砷化镓(GaAs)衬底、磷化铟(InP)衬底、锗(Ge)衬底或硅锗(SiGe)衬底。在一个实施例中，衬底101可以被掺杂以具有导电性。作为示例，衬底101可以掺杂有p型掺杂剂。
源极区102和漏极区103可以设置在衬底101中位于沟道区105的两个端部处。在一个实施例中，源极区102与漏极区103可以是衬底101中的因掺杂剂注入而呈现出预定导电性的区域。在一个实施例中，源极区102与漏极区103可以是衬底101中掺杂有n型掺杂剂的区域。
界面绝缘层110可以设置在衬底101上。界面绝缘层110可以设置在衬底101与铁电材料层120之间以抑制衬底101与铁电材料层120之间的材料扩散。此外，当衬底101与铁电材料层120具有不同尺寸的晶格时，界面绝缘层110可以防止衬底101与铁电材料层120直接接触。界面绝缘层110可以抑制由于在衬底101与铁电材料层120之间的界面处产生的应变而导致的晶体缺陷。应变可以因晶格差异而产生。
例如，界面绝缘层110可以包括氧化硅、氮化硅、氮氧化硅或氧化铝。作为示例，当衬底101是硅衬底时，界面绝缘层110可以是氧化硅层、氮化硅层或氮氧化硅层。
铁电材料层120可以设置在界面绝缘层110上。铁电材料层120可以包括能够储存剩余极化的铁电材料。例如，铁电材料层120可以具有大约五(5)纳米(nm)至大约十五(15)nm的厚度t120。
在一个实施例中，铁电材料层120可以包括结晶金属氧化物。例如，铁电材料层120可以包括氧化铪、氧化锆或氧化锆铪，Pb(Zr,Ti)O3、SrBi2Ta2O9、(Bi,La)4Ti3O12、BiFeO3，或者其中两种或更多种的组合。
在一个实施例中，铁电材料层120可以包括至少一种掺杂剂。分布在铁电材料层120中的掺杂剂可以用于使铁电材料层120的铁电性稳定。当铁电材料层120包括二元金属氧化物时，铁电材料层120可以包括具有化合价为2到4的掺杂剂。作为示例，铁电材料层120可以包括碳(C)、硅(Si)、镁(Mg)、铝(Al)、钇(Y)、锗(Ge)、锡(Sn)、锶(Sr)、铅(Pb)、钙(Ca)、钡(Ba)、钛(Ti)、锆(Zr)、钆(Gd)、镧(La)或其中两种或更多种元素的组合。
极化切换晶种层130可以设置在铁电材料层120上。极化切换晶种层130可以是具有预定横截面积的层图案。极化切换晶种层130可以用作用于切换铁电材料层120的极化的晶种。极化切换晶种层130不需要覆盖铁电材料层120的整个表面，并且可以被设置为与铁电材料层120的一部分接触。在图1中，参考其中的xyz轴，极化切换晶种层130可以具有沿z方向的厚度t130，并且可以具有在由x方向(宽度)和y方向(长度)组成的平面上测量的宽度和长度或者位于由x方向(宽度)和y方向(长度)组成的平面上的宽度和长度。作为示例，极化切换晶种层130可以具有大约一(1)nm至大约二(2)nm的厚度t130以及沿x方向测量的宽度w130。极化切换晶种层130还可以具有在二(2)nm至十(10)nm范围内的预定大小或预定值的长度(未示出)。
极化切换晶种层130可以包括导电材料。例如，极化切换晶种层130可以包括钨(W)、钛(Ti)、铜(Cu)、铝(Al)、铂(Pt)、铱(Ir)、钌(Ru)、氮化钨、氮化钛、氮化钽、氧化铱、氧化钌、碳化钨、碳化钛、硅化钨、硅化钛、硅化钽或其中两种或更多种的组合。
再次参考图1，绝缘层140可以设置在铁电材料层120上的极化切换晶种层130之间。绝缘层140可以用于在横向方向上或在x-y方向上电隔离极化切换晶种层130。例如，绝缘层140可以包括氧化硅、氮化硅、氮氧化硅、氮化铝、氧化铝或其中两种或更多种的组合。在一个实施例中，绝缘层140的上表面可以位于与极化切换晶种层130的上表面基本相同的平面上。绝缘层140和极化切换晶种层130可以具有相同的厚度，并且可以具有一个或更多个共面的平面。
栅电极层150可以设置在极化切换晶种层130和绝缘层140上。栅电极层150可以电连接到极化切换晶种层130。因此，施加到栅电极层150的外部偏压或外部电压可以经由极化切换晶种层130被传输到或传递到铁电材料层120，其中极化切换晶种层具有预定的横截面积或已知的横截面积。
栅电极层150可以包括导电材料。例如，栅电极层150可以包括钨(W)、钛(Ti)、铜(Cu)、铝(Al)、铂(Pt)、铱(Ir)、钌(Ru)、氮化钨、氮化钛、氮化钽、氧化铱、氧化钌、碳化钨、碳化钛、硅化钨、硅化钛、硅化钽或其中两种或更多种的组合。栅电极层150可以包括与极化切换晶种层130相同的导电材料。可选地，栅电极层150可以为与极化切换晶种层130不同的导电材料，或者包括与极化切换晶种层130不同的导电材料。
根据本公开的一个实施例，根据施加的外部偏压而在铁电材料层120上形成的电场可以由铁电材料层120上的极化切换晶种层130来控制。作为示例，极化切换晶种层130可以为与铁电材料层120的一部分接触的层图案，使得所施加的电场更集中在铁电材料层120的与层图案接触的区域上，而不是更集中在铁电材料层120的与绝缘层140接触的区域上。因此，如稍后要描述的，在铁电材料层120的电场集中的区域中，可以有效地诱导具有新取向的极化方向的铁电畴的成核。铁电材料层120中的极化切换操作可以从在铁电畴中诱导出的核开始进行，该铁电畴可以在铁电材料层120中均匀生长。
根据本公开的一个实施例，例如，通过管理极化切换晶种层130的横截面积和分布，可以有效控制铁电材料层120中产生的铁电畴的成核操作。结果，当执行对铁电存储器件1的写入操作时，通过改善对成核起始位点的控制，可以提高铁电材料层120的极化切换操作的可靠性。
图2A至图2E是示意性示出根据本公开的一个实施例的铁电存储器件的极化切换操作的视图。图2A至图2E所示的铁电存储器件可以与上面参考图1所述的铁电存储器件1在配置上基本相同。
剩余极化可以作为信号信息被储存在铁电材料层120中。剩余极化可以具有从衬底101指向栅电极层150的(即，向上方向的)第一极化取向Pup，或者可以具有从栅电极层150指向衬底101的(即，向下方向的)第二极化方向Pdn。
铁电材料层120中其极化具有相同极化取向的极化区域可以构成单个铁电畴。作为示例，如图2A中所示，当整个铁电材料层120包括具有第一极化取向Pup的第一剩余极化时，铁电材料层120可以被表示为由单个铁电畴D1构成。此时，由于形成具有第一极化取向Pup的第一剩余极化，负电荷可以分布在或聚积在铁电材料层120的靠近界面绝缘层110或与界面绝缘层110交界的内部区域中，而正电荷可以分布在或聚积在铁电材料层120的靠近极化切换晶种层130和绝缘层140或与极化切换晶种层130和绝缘层140交界的内部区域中。同时，如图2A中所示，通过将足够的负偏压施加到栅电极层150以执行极化切换使得铁电材料层120的全部极化具有第一极化取向Pup，可以实现铁电材料层120的铁电畴D1。
参考图2B，具有正偏压的写入电压+V可以被施加到栅电极层150。此时，衬底101可以被接地或与栅电极层150的电势相比被维持在相对低的电势。写入电压+V可以经由具有预定或受控的横截面积和厚度的极化切换晶种层130而被提供给或指向铁电材料层120，并且可以在铁电材料层120中形成电场E。
电场E可以集中在铁电材料层120的与极化切换晶种层130接触的区域上，使得具有第二极化取向Pdn的新铁电畴D2可以在铁电材料层120的电场E集中的一个或更多个部分中成核。照此，极化切换晶种层130可以控制具有第二极化取向Pdn的铁电畴D2的成核的起始。
参考图2C，已成核的铁电畴D2可以在与垂直方向平行的方向(即，z方向)上沿着电场E生长。因此，在极化切换晶种层130与铁电材料层120接触的区域中成核的铁电畴D2可以朝向铁电材料层120与界面绝缘层110之间的界面生长。随着铁电畴D2沿着z方向生长，铁电材料层120中的极化可以从第一极化取向Pup被切换到第二极化取向Pdn。
参考图2D，在铁电畴D2到达铁电材料层120与界面绝缘层110之间的界面之后，铁电畴D2可以在横向上(即，在与x方向和y方向平行的方向上)生长。随着铁电畴D2在x方向和y方向上生长，铁电材料层120中的极化可以从第一极化取向Pup被切换到第二极化取向Pdn。当然，铁电畴D2在横向方向上的生长也可以与z方向上的生长一起发生(即，在所有方向上的生长可以同时发生)。
参考图2E，当贯穿铁电材料层120的铁电畴D2的生长完成时，铁电材料层120的极化可以在铁电材料层120的整个区域上被切换到第二极化取向Pdn。在去除写入电压之后，具有第二极化取向Pdn的极化被储存为铁电材料层120中的第二剩余极化。因此，可以完成对铁电存储器件1的写入操作。
如上所述，根据本公开的一个实施例，铁电存储器件1可以具有在铁电材料层120与栅电极层150之间的极化切换晶种层130。当具有正偏压或负偏压的写入电压被施加到栅电极层150时，极化切换晶种层130可以诱导铁电材料层120中具有与现有取向相反的极化取向的铁电畴的成核。
同时，根据本公开的一个实施例，可以控制、管理或设计极化切换晶种层130的物理几何形状和分布。更具体地，基于由极化切换晶种层130诱导出的新铁电畴D2的成核速率、新铁电畴D2的生长速率、最终长成的铁电畴D2的均匀性等，可以确定或设计出极化切换晶种层130的厚度、长度和宽度以及极化切换晶种层130之间的间隔。
因此，根据本公开的一个实施例，通过控制极化切换晶种层130的厚度、横截面积或分布，可以有效地控制具有在相反方向上的极化的铁电材料层中的成核行为。通过将外部电场施加到铁电存储器件1并且使铁电材料层120中的已成核的铁电畴从极化切换晶种层130开始生长，可以执行铁电材料层120中的极化切换操作。因此，本公开的实施例通过有效地控制铁电畴中的成核行为而提高了极化切换操作的可靠性。
图3是示意性示出根据本公开的另一个实施例的铁电存储器件2的截面图。在图3中，铁电存储器件2可以与上面参考图1所述的铁电存储器件1在配置上基本相同，除了极化切换晶种层330嵌入铁电材料层120中之外。
参考图3，极化切换晶种层330可以从与栅电极层150的界面突出到或延伸到铁电材料层120中或者朝向铁电材料层120突出或延伸，使得极化切换晶种层330可以嵌入或设置在铁电材料层120中。结果，当施加写入电压时，电场可以被有效地集中在极化切换晶种层330与铁电材料层120之间的界面上。铁电材料层120中的新铁电畴的成核可以发生在铁电材料层120的电场集中的区域(即，与极化切换晶种层330接触的区域)中。因此，可以有效地控制、设计或管理铁电畴的成核行为。
图4是示意性示出根据本公开的又一实施例的铁电存储器件3的截面图。
参考图4，与上面参考图1所述的铁电存储器件1中的极化切换晶种层130和绝缘层140相比，铁电存储器件3可以包括包含导电细丝430的阻变材料层440。阻变材料层440可以包括用于已知的电阻式随机存取存储器(RRAM)中的存储层的材料。通过对RRAM的存储层执行已知的形成操作，可以在阻变材料层440中形成导电细丝430。
在本实施例的铁电存储器件3中，包括可逆形成的导电细丝430的阻变材料层440可以用作与铁电存储器件1中的极化切换晶种层130和绝缘层140类似的极化切换晶种层。当首先在铁电材料层120上形成阻变材料层440时，阻变材料层440可以还未具有已形成的导电细丝430并且阻变材料层440可以电绝缘。当形成电压被施加到阻变材料层440以执行形成操作时，阻变材料层440中的离子、金属或缺陷响应于由形成电压形成的电场而被移动或聚集，并且可以在阻变材料层440的部分中形成穿透阻变材料层440的厚度的导电细丝430。当形成穿过阻变材料层440的导电细丝430时，可以通过导电细丝430来传导电子，使得阻变材料层440可以具有导电性。在形成电压被去除之后，可以保留导电细丝430。例如，导电细丝430可以具有大约二(2)nm至大约十(10)nm的直径。
作为示例，阻变材料层440可以包括氧化钛、氧化铝、氧化镍、氧化铜、氧化锆、氧化锰、氧化铪、氧化钨、氧化钽、氧化铌、氧化铁或其中两种或更多种的组合。作为另一示例，阻变材料层440可以包括PCMO(Pr1-xCaxMnO3，0<x<1)、LCMO(La1-xCaxMnO3，0<x<1)、BSCFO(Ba0.5Sr0.5Co0.8Fe0.2O3-δ)、YBCO(YBa2Cu3O7-x，0<x<1)、掺杂铬或掺杂铌的(Ba,Sr)TiO3、掺杂铬或掺杂钒的SrZrO3、(La,Sr)MnO3、Sr1-xLaxTiO3(0<x<1)、La1-xSrxFeO3(0<x<1)、La1-xSrxCoO3(0<x<1)、SrFeO2.7、LaCoO3、RuSr2GdCu2O3、YBa2Cu3O7或其中两种或更多种的组合。作为另一示例，阻变材料层440可以包括锗-锑-碲(Ge-Sb-Te)、砷-锑-碲(As-Sb-Te)、锡-锑-碲(Sn-Sb-Te)、锡-铟-锑-碲(Sn-In-Sb-Te)、砷-锗-锑-碲(As-Ge-Sb-Te)、GexSe1-x(0<x<1)、硫化银(Ag2S)、硫化铜(Cu2S)、硫化镉(CdS)、硫化锌(ZnS)和氧化硒(CeO2)或其中两种或更多种的组合。
在形成导电细丝430之后，可以通过导电细丝430将施加到栅电极层150的写入电压提供给铁电材料层120。因此，由写入电压产生的电场可以集中在铁电材料层120的与导电细丝430接触的上部区域上。铁电材料层120中的新铁电畴的成核可以开始并发生在电场集中的区域。随后，已成核的铁电畴可以沿着铁电材料层120中的电场生长。
图5A至图5E是示意性示出根据本公开的一个实施例的铁电存储器件的极化切换操作的截面图。图5A至图5E中所示的铁电存储器件可以与上面参考图4所述的铁电存储器件3在配置上基本相同。换言之，图5A至图5E中所示的铁电存储器件可以包括铁电材料层120与栅电极层150之间的具有导电细丝430的阻变材料层440。
参考图5A，例如，铁电材料层120可以具有铁电畴D1，该铁电畴D1具有第一极化取向Pup。虽然在图5A中未示出，但是最初可以通过将足够的负偏压施加到栅电极层150且执行极化切换使得铁电材料层120的全部剩余极化具有第一极化取向Pup而实现铁电畴D1。此时，因具有第一极化取向Pup的剩余极化，负电荷可以分布在或聚集在铁电材料层120的靠近界面绝缘层110或与界面绝缘层110交界的内部区域中，而正电荷可以分布在或聚集在铁电材料层120的靠近导电细丝430和阻变材料层440或与导电细丝430和阻变材料层440交界的内部区域中。同时，如上所述，当预定的形成电压V1被施加在栅电极层150与衬底101之间时，阻变材料层440中的离子、金属或缺陷可以沿着由形成电压形成的电场移动并且聚集形成导电细丝430。只要满足形成导电细丝430的要求，形成电压V1就不需要限制于特定的偏压极性。
参考图5B，具有正偏压的写入电压+V2可以被施加到栅电极层150。由写入电压+V2形成的电场可以集中在铁电材料层120的与导电细丝430接触的上部区域中。具有第二极化取向Pdn的铁电畴D2可以在铁电材料层120的电场集中的区域中成核，并且可以在与垂直方向平行的方向(即，z方向)上生长。
参考图5C和图5D，在铁电畴D2到达铁电材料层120与界面绝缘层110之间的界面之后，铁电畴D2可以在横向上(即，在与x方向或y方向平行的方向上)生长。
参考图5E，当铁电畴D2的生长完成时，极化可以在铁电材料层120的整个区域上被切换到第二极化取向Pdn。在没有所施加的电场的情况下，可以保留剩余极化。因此，可以完成对铁电存储器件3的写入操作。
图6A至图6C是示意性示出根据本公开的另一实施例的铁电存储器件4的视图。具体地，图6A是铁电存储器件4的立体图，图6B是图6A的铁电存储器件4的沿线I-I＇截取的截面图，且图6C是图6A的铁电存储器件4的沿线Ⅱ-Ⅱ＇截取的截面图。图6A至图6C中所示的铁电存储器件4可以是具有鞍型沟道结构的三维晶体管器件。该沟道结构可以以鳍(fin)结构来实现。
参考图6A至图6C，可以提供衬底601。沟道结构6010可以被设置为在Z方向上从衬底601向上突出。例如，衬底601可以与上面参考图1所述的衬底101具有基本上相同的配置。在一个实施例中，衬底601可以是掺杂单晶硅衬底。在一个实施例中，沟道结构6010可以包含与衬底601相同的材料。在一个实施例中，沟道结构6010是衬底601的一部分或延伸部。沟道结构6010可以沿x方向延伸。
参考图6A和图6C，围绕沟道结构6010的层间绝缘层605可以设置在衬底601上。例如，层间绝缘层605可以包括氧化硅、氮化硅、氮氧化硅、氮化铝、氧化铝或其中两种或更多种的组合。
参考图6A和图6B，沟道结构6010可以具有在x方向和y方向上延伸的底表面601a以及在y方向和z方向上延伸的侧表面601b和601c。界面绝缘层610可以设置在第一沟槽20a的底表面601a以及侧表面601b和601c上。铁电材料层620可以设置在界面绝缘层610上。如图6B和图6C中所示，界面绝缘层610和铁电材料层620可以相对于沟道结构6010的上表面与侧表面601e和601f的至少一部分以及层间绝缘层605的上表面而被依次设置。界面绝缘层610和铁电材料层620的配置可以与上面参考图1所述的界面绝缘层110和铁电材料层120的配置基本上相同。
同时，参考图6B，极化切换晶种层图案635的最下层图案可以接触设置在沟道结构6010的底表面601a上的铁电材料层620。极化切换晶种层图案635和绝缘层图案645可以沿着z方向在第一沟槽20a的侧表面601b和601c共用的极化切换晶种层图案635的最下层图案的一部分之上交替设置。在一个实施例中，设置在沟道结构6010的侧表面601b和601c上的极化切换晶种层图案635可以具有大约二(2)nm至大约十(10)nm的厚度t635以及大约一(1)nm至大约二(2)nm的宽度w635。参考图6C，极化切换晶种层图案635的最下层图案可以设置于在沟道结构6010的上表面601d上设置的铁电材料层620上。此外，极化切换晶种层图案635的最下层图案可以设置于在层间绝缘层605上设置的铁电材料层620上。
极化切换晶种层图案635可以与上面参考图1所述的极化切换晶种层130具有基本相同的配置，并且可以相对于铁电材料层620而执行与极化切换晶种层130基本相同的功能。绝缘层图案645可以包括绝缘材料。作为示例，绝缘层图案645可以包括氧化硅、氮化硅、氮氧化硅、氮化铝、氧化铝或其中两种或更多种的组合。
返回参考图6B，栅电极层655可以设置在极化切换晶种层图案635和绝缘层图案645上，该极化切换晶种层图案635和绝缘层图案645设置在沟道结构6010的内壁表面601a、601b和601c上。上导电层665可以设置在栅电极层655上。参考图6C，栅电极层655和上导电层665可以依次设置在极化切换晶种层图案635上。
如上所述，根据本公开的此实施例的铁电存储器件4的极化切换晶种层图案635可以被设置为与设置在沟道结构6010的侧表面601b和601c上的铁电材料层620的一部分接触。当通过上导电层665和栅电极层655施加写入电压时，铁电畴的成核可以发生在铁电材料层620的与极化切换晶种层图案635接触的区域中。通过控制极化切换晶种层图案635的尺寸和分布，可以有效地控制铁电畴的成核。由于铁电畴的生长从所产生的铁电畴的核开始进行，因而可以提高铁电材料层620中的极化切换操作的可靠性。
图6A至图6C公开了具有鞍型沟道结构的晶体管结构作为三维铁电存储器件的示例。虽然未示出，但是根据一些其他实施例，极化切换晶种层图案635的配置可以类似地应用于采用上述三维沟道结构的各种沟槽型或鳍型晶体管结构的铁电存储器件。
图7至图14是示意性示出根据本公开的一个实施例的制造铁电存储器件的方法的视图。作为示例，制造铁电存储器件的方法可以是制造上面参考图6A至图6C描述的铁电存储器件4的方法。具体地，图7至图14分别是解释该方法的立体图，图10A、图11A和图12A分别是使用沿图10、图11和图12的线方向A-A′截取的截面图来说明该方法的视图。图10B、图11B和图12B分别是使用沿图10、图11和图12的线方向B-B′截取的截面图来说明该方法的视图。
参考图7，可以准备衬底601。例如，衬底601可以包括半导体材料。在一个实施例中，衬底601可以是掺杂有p型掺杂剂的硅衬底。随后，可以选择性地各向异性刻蚀衬底601以形成在衬底601之上突出或从衬底601延伸的沟道结构6010。在各向异性刻蚀之后，衬底601可以具有第一表面601s1和第二表面601s2。沟道结构6010可以具有顶表面601t以及两个侧表面601u和601v。
参考图8，可以在衬底601上形成围绕沟道结构6010的层间绝缘层605。此时，可以使沟道结构6010的上表面601t1以及层间绝缘层605的上表面平坦化以共面。例如，化学气相沉积工艺、涂覆工艺等可以用作形成层间绝缘层605的工艺。例如可以使用化学机械抛光、回蚀等执行关于沟道结构6010和层间绝缘层605的平坦化。
参考图9，可以刻蚀沟道结构6010和层间绝缘层605以形成沟槽20。在一个特定的实施例中，可以选择性刻蚀沟道结构6010以形成第一沟槽20a，并且可以选择性刻蚀层间绝缘层605以形成第二沟槽20b。此时，关于层间绝缘层605的在厚度方向(即，z方向)上的刻蚀量可以比关于沟道结构6010的厚度方向的刻蚀量大。结果，可以在沟槽20中形成相对于层间绝缘层605而向上突出的沟道凹陷区6010a。
在沟道凹陷区6010a中，沟道结构6010可以具有第一沟槽20a的底表面601a以及两个侧表面601b和601c。沟道结构6010还可以具有由第二沟槽20b形成的上表面601d以及两个侧表面601e和601f。如图所示，在形成第一沟槽20a和第二沟槽20b之后的结构中，第一沟槽20a的底表面601a可以是沟道结构6010的顶表面601d。
参考图10和图10A，可以沿着第一沟槽20a的内表面601a、内表面601b、内表面601c在沟道凹陷区6010a中依次形成界面绝缘层610和铁电材料层620。参考图10和图10B，可以在沟道凹陷区6010a的上表面601d、侧表面601e和601f的一部分上以及在层间绝缘层605的上表面上依次形成界面绝缘层610和铁电材料层620。在一个实施例中，可以使用化学气相沉积或原子层沉积来形成界面绝缘层610。例如，界面绝缘层610可以具有小于等于五(5)nm，但大于零(0)nm的厚度。在一个实施例中，例如，可以使用化学气相沉积或原子层沉积以结晶状态形成铁电材料层620。作为示例，铁电材料层620可以被形成为具有大约五(5)nm至大约十五(15)nm的厚度。
铁电材料层620可以包括结晶金属氧化物。例如，铁电材料层620可以包括氧化铪、氧化锆、Pb(Zr,Ti)O3、SrBi2Ta2O9、(Bi,La)4Ti3O12、BiFeO3或其中两种或更多种的组合。
在一个实施例中，铁电材料层620可以包括至少一种掺杂剂。当铁电材料层620包括二元金属氧化物时，铁电材料层620可以包括具有化合价为二(2)到四(4)的掺杂剂。作为示例，铁电材料层620可以包括碳(C)、硅(Si)、镁(Mg)、铝(Al)、钇(Y)、锗(Ge)、锡(Sn)、锶(Sr)、铅(Pb)、钙(Ca)、钡(Ba)、钛(Ti)、锆(Zr)、钆(Gd)、镧(La)或其中两种或更多种元素的组合。
参考图11和图11A，极化切换晶种膜630和绝缘膜640可以沿着与底表面601a垂直的方向而交替地层叠在设置于沟道凹陷区6010a的底表面601a上的铁电材料层620上。此时，可以形成极化切换晶种膜630和绝缘膜640的侧表面或边缘，以接触设置在第一沟槽20a的侧表面601b和601c上的铁电材料层620。参考图11和图11B，极化切换晶种膜630和绝缘膜640可以交替地层叠在铁电材料层620上，该铁电材料层620设置在沟道凹陷区6010a的上表面601d、侧表面601e和601f上以及层间绝缘层605的上表面上。
极化切换晶种膜630可以被形成为具有大约二(2)nm至大约十(10)nm的厚度。绝缘膜640可以被形成为具有大约二(2)nm至大约十(10)nm的厚度。在一个实施例中，极化切换晶种膜630的厚度和绝缘膜640的厚度可以基本相同。
例如，极化切换晶种膜630可以包括钨(W)、钛(Ti)、铜(Cu)、铝(Al)、铂(Pt)、铱(Ir)、钌(Ru)、氮化钨、氮化钛、氮化钽、氧化铱、氧化钌、碳化钨、碳化钛、硅化钨、硅化钛、硅化钽或其中两种或更多种的组合。例如，绝缘膜640可以包括氧化硅、氮化硅、氮氧化硅、氮化铝、氧化铝或其中两种或更多种的组合。
例如，极化切换晶种膜630和绝缘膜640可以使用溅射工艺来形成，而工艺条件可以受到控制，使膜的沉积方向具有各向异性。作为工艺条件的示例，预定偏压可以被另外施加到第一沟槽20a的底表面，以作用在粒子上，从而增加溅射粒子的迁移率。结果，工艺条件可以受到控制，使得极化切换晶种膜630和绝缘膜640可以沿着与图11A中所示的第一沟槽20a的底表面601a垂直的方向且在图11A中所示的第一沟槽20a的底表面601a之上层叠，而极化切换晶种膜630和绝缘膜640在第一沟槽20a的侧表面601b和601c上或之上不层叠或不分层。
参考图12、图12A和图12B，可以沿着与第一沟槽20a的底表面601a和层间绝缘层605的上表面垂直的方向图案化极化切换晶种膜630和绝缘膜640。极化切换晶种膜630和绝缘膜640的图案化可以通过使用选择性地覆盖图11和图11A中所示的结构的铁电材料层620和绝缘膜640的刻蚀掩模的各向异性刻蚀工艺来执行。结果，如图12A所示，可以形成极化切换晶种层图案635和绝缘层图案645，该极化切换晶种层图案635和绝缘层图案645与设置在第一沟槽20a的侧表面601b和601c上的铁电材料层620接触并且在第二方向(即，z方向)上交替地层叠。同时，极化切换晶种层图案635的最下层图案可以与设置在第一沟槽20a的底表面601a上的铁电材料层620接触。
参考图12B，作为图案化的结果，可以形成与设置在沟道凹陷区6010a的上表面601d、侧表面601e和601f以及层间绝缘层605的上表面上的铁电材料层620接触的极化切换晶种层图案635。
参考图13，可以在其中形成有极化切换晶种层图案635和绝缘层图案645的第一沟槽20a中形成栅电极层650。此外，可以在其中形成有极化切换晶种层图案635的沟道凹陷区6010a中形成栅电极层650。例如，栅电极层650可以包括钨(W)、钛(Ti)、铜(Cu)、铝(Al)、铂(Pt)、铱(Ir)、钌(Ru)、氮化钨、氮化钛、氮化钽、氧化铱、氧化钌、碳化钨、碳化钛、硅化钨、硅化钛、硅化钽或其中两种或更多种的组合。作为示例，栅电极层650可以包括与极化切换晶种层图案635相同的导电材料。作为另一个示例，栅电极层650可以包括与极化切换晶种层图案635不同的导电材料。例如，可以使用化学气相沉积、原子层沉积或溅射来形成栅电极层650。
返回参考图13，可以在栅电极层650上形成上导电层660。例如，上导电层660可以包括金属材料。在一个实施例中，上导电层660可以比栅电极层650具有更低的电阻。例如，上导电层660可以包括铜(Cu)、铝(Al)、钨(W)等。例如，可以使用化学气相沉积、原子层沉积或溅射来形成上导电层660。
参考图14，可以选择性刻蚀上导电层660和栅电极层650，以形成上导电层665和栅电极层655。接下来，可以通过在由刻蚀暴露的栅电极层655的两个端部处将杂质注入沟道结构6010来形成图6B中所示的源极区670和漏极区680。在一个实施例中，当沟道结构6010掺杂有p型掺杂剂时，可以通过将n型掺杂剂选择性注入沟道结构6010中来形成源极区670和漏极区680。作为掺杂剂注入方法的示例，可以应用离子注入工艺。
通过执行上述工艺，可以制造根据本公开的一个实施例的铁电存储器件。制造出的铁电存储器件可以与上面参考图6A至图6C所述的铁电存储器件4基本相同。
在一些实施例中，通过与图10、图10A和图10B相关联的上述制造方法形成的铁电材料层620可以具有非晶相，或者非晶相与结晶相的混合相，从而可能不具有足够的铁电性。因此，在通过图11A和图11B的工艺而使极化切换晶种膜630和绝缘膜640交替地层叠之后，可以进一步执行针对铁电材料层620的结晶热处理。可以通过结晶热处理改善铁电材料层620的铁电性。可选地，在将图11A和图11B所示的极化切换晶种膜630和绝缘膜640层叠之前，可以执行针对铁电材料层620的结晶热处理。
上文出于说明目的已经公开了本发明概念的实施例。本领域普通技术人员将理解：在不脱离所附权利要求中所公开的本发明概念的范围和精神的情况下，有可能进行各种修改、增加和替换。

Claims (20)

1.一种铁电存储器件，包括：
衬底；
铁电材料层，其设置在所述衬底上；
栅电极层，其设置在所述铁电材料层上；以及
极化切换晶种层，其设置在所述铁电材料层与所述栅电极层之间。
2.根据权利要求1所述的铁电存储器件，其中，所述极化切换晶种层与所述铁电材料层的一部分接触。
3.根据权利要求1所述的铁电存储器件，其中，所述极化切换晶种层包括导电材料。
4.根据权利要求3所述的铁电存储器件，其中，所述极化切换晶种层包括如下材料中的至少一种：钨W、钛Ti、铜Cu、铝Al、铂Pt、铱Ir、钌Ru、氮化钨、氮化钛、氮化钽、氧化铱、氧化钌、碳化钨、碳化钛、硅化钨、硅化钛和硅化钽。
5.根据权利要求1所述的铁电存储器件，其中，所述极化切换晶种层是具有预定横截面积的层图案。
6.根据权利要求5所述的铁电存储器件，其中，所述极化切换晶种层具有测量的长度和宽度均为大约2nm到大约10nm的横截面积。
7.根据权利要求1所述的铁电存储器件，其中，所述极化切换晶种层包括阻变材料层，所述阻变材料层包括在阻变材料层中形成的导电细丝。
8.根据权利要求7所述的铁电存储器件，其中，所述导电细丝具有大约2nm到大约10nm的直径。
9.根据权利要求1所述的铁电存储器件，其中，所述铁电材料层包括氧化铪、氧化锆和氧化锆铪中的至少一种。
10.根据权利要求1所述的铁电存储器件，还包括：
源极区和漏极区，其设置在所述衬底中位于所述栅电极层的两个端部处。
11.一种铁电存储器件，包括：
衬底，其包括具有底表面和侧表面的沟道结构；
铁电材料层，其设置在所述沟道结构的底表面和侧表面上；
极化切换晶种层图案和绝缘层图案，其在所述铁电材料层上，所述极化切换晶种层图案和所述绝缘层图案沿着所述沟道结构的侧表面交替地层叠；以及
栅电极层，其电连接到所述沟道结构中的所述极化切换晶种层图案。
12.根据权利要求11所述的铁电存储器件，其中，所述极化切换晶种层图案包括如下材料中的至少一种：钨W、钛Ti、铜Cu、铝Al、铂Pt、铱Ir、钌Ru、氮化钨、氮化钛、氮化钽、氧化铱、氧化钌、碳化钨、碳化钛、硅化钨、硅化钛和硅化钽。
13.根据权利要求11所述的铁电存储器件，其中，所述绝缘层图案包括如下材料中的至少一种：氧化硅、氮化硅、氮氧化硅、氮化铝和氧化铝。
14.根据权利要求11所述的铁电存储器件，其中，所述极化切换晶种层图案是在所述铁电材料层上的具有预定横截面积的层图案。
15.根据权利要求14所述的铁电存储器件，其中，所述极化切换晶种层图案具有测量的长度和宽度均为大约2nm到大约10nm的横截面积。
16.一种制造铁电存储器件的方法，所述方法包括：
准备包括具有底表面和侧表面的沟道结构的衬底；
在所述沟道结构的底表面和侧表面上形成铁电材料层；
使极化切换晶种膜和绝缘膜沿着与所述沟道结构的底表面垂直的方向交替地层叠在位于所述沟道结构的底表面上的所述铁电材料层上；
沿着与所述沟道结构的底表面垂直的方向使极化切换晶种膜和绝缘膜图案化，以形成沿着所述沟道结构的侧表面交替地设置在铁电材料层上的极化切换晶种层图案和绝缘层图案；以及
形成设置在所述极化切换晶种层图案和所述绝缘层图案上的栅电极层。
17.根据权利要求16所述的方法，其中，所述极化切换晶种膜包括如下材料中的至少一种：钨W、钛Ti、铜Cu、铝Al、铂Pt、铱Ir、钌Ru、氮化钨、氮化钛、氮化钽、氧化铱、氧化钌、碳化钨、碳化钛、硅化钨、硅化钛和硅化钽。
18.根据权利要求16所述的方法，其中，所述使极化切换晶种膜和绝缘膜交替地层叠的步骤包括形成所述极化切换晶种膜及绝缘膜的边缘，以与铁电材料层接触。
19.根据权利要求17所述的方法，其中，形成极化切换晶种膜包括将极化切换晶种膜形成为具有大约2nm到大约10nm的厚度。
20.根据权利要求16所述的方法，还包括：
在使所述极化切换晶种膜和所述绝缘膜交替地层叠之后，执行针对所述铁电材料层的结晶热处理。
CN201810752120.5A 2017-10-31 2018-07-10 铁电存储器件及其制造方法 Active CN109727982B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2017-0143796 2017-10-31
KR1020170143796A KR102411185B1 (ko) 2017-10-31 2017-10-31 강유전성 메모리 소자 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
CN109727982A true CN109727982A (zh) 2019-05-07
CN109727982B CN109727982B (zh) 2023-07-18

Family

ID=66244291

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810752120.5A Active CN109727982B (zh) 2017-10-31 2018-07-10 铁电存储器件及其制造方法

Country Status (3)

Country Link
US (1) US10529852B2 (zh)
KR (1) KR102411185B1 (zh)
CN (1) CN109727982B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112349774A (zh) * 2019-08-06 2021-02-09 爱思开海力士有限公司 具有铁电感应层的铁电存储器件及其制造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10937482B2 (en) * 2017-12-27 2021-03-02 Micron Technology, Inc. Memory cells and arrays of elevationally-extending strings of memory cells
US10937904B2 (en) 2017-12-27 2021-03-02 Micron Technology, Inc. Programmable charge-storage transistor, an array of elevationally-extending strings of memory cells, and a method of forming an array of elevationally-extending strings of memory cells
KR20190115508A (ko) * 2018-03-15 2019-10-14 에스케이하이닉스 주식회사 강유전성 메모리 장치
US11158788B2 (en) * 2018-10-30 2021-10-26 International Business Machines Corporation Atomic layer deposition and physical vapor deposition bilayer for additive patterning
US11646374B2 (en) * 2018-12-26 2023-05-09 Intel Corporation Ferroelectric transistors to store multiple states of resistances for memory cells
CN112310214B (zh) 2019-07-31 2021-09-24 复旦大学 一种非易失性铁电存储器及其制备方法
KR102260003B1 (ko) * 2019-12-02 2021-06-03 광주과학기술원 강탄성 유전 박막 구조체, 및 이를 이용한 전자 소자
US11508752B2 (en) * 2019-12-17 2022-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Grid structure to reduce domain size in ferroelectric memory device
TW202139270A (zh) * 2020-02-27 2021-10-16 台灣積體電路製造股份有限公司 半導體裝置的形成方法
US11404570B2 (en) * 2020-02-27 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with embedded ferroelectric field effect transistors
US11855204B2 (en) * 2020-04-20 2023-12-26 Unist (Ulsan National Institute Of Science And Technology) Ultra high-density memory and multi-level memory device and method of fabricating the same
WO2021251626A1 (ko) * 2020-06-12 2021-12-16 한양대학교 산학협력단 강유전체 물질 기반의 2차원 플래시 메모리 및 이를 제조하기 위한 반도체 성막 시스템
US20210399013A1 (en) * 2020-06-18 2021-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same
US11769815B2 (en) * 2021-03-05 2023-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Carrier barrier layer for tuning a threshold voltage of a ferroelectric memory device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001048645A (ja) * 1999-08-06 2001-02-20 Sharp Corp 強誘電体薄膜及びその製造方法
US20060081901A1 (en) * 2004-09-10 2006-04-20 Fujitsu Limted Ferroelectric memory, multivalent data recording method and multivalent data reading method
US20070045689A1 (en) * 2005-08-03 2007-03-01 Samsung Electronics Co., Ltd. Ferroelectric Structures Including Multilayer Lower Electrodes and Multilayer Upper Electrodes, and Methods of Manufacturing Same
CN101635303A (zh) * 2008-07-25 2010-01-27 海力士半导体有限公司 多层叠堆自旋转移力矩磁阻式随机存取存储器及其制造方法
CN101885606A (zh) * 2010-07-28 2010-11-17 上海交通大学 压电铁电薄膜的制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6080235A (en) 1997-06-03 2000-06-27 Ut-Battelle, Llc Geometric shape control of thin film ferroelectrics and resulting structures
JP3939250B2 (ja) 2001-05-10 2007-07-04 シメトリックス・コーポレーション 強誘電性複合材料、その製造方法、およびそれを用いたメモリ
KR101113885B1 (ko) * 2011-02-21 2012-03-06 서울대학교산학협력단 역 스태거드 박막 트랜지스터 구조를 이용한 2비트 저항성 메모리 소자
US9576801B2 (en) * 2014-12-01 2017-02-21 Qualcomm Incorporated High dielectric constant/metal gate (HK/MG) compatible floating gate (FG)/ferroelectric dipole non-volatile memory

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001048645A (ja) * 1999-08-06 2001-02-20 Sharp Corp 強誘電体薄膜及びその製造方法
US20060081901A1 (en) * 2004-09-10 2006-04-20 Fujitsu Limted Ferroelectric memory, multivalent data recording method and multivalent data reading method
US20070045689A1 (en) * 2005-08-03 2007-03-01 Samsung Electronics Co., Ltd. Ferroelectric Structures Including Multilayer Lower Electrodes and Multilayer Upper Electrodes, and Methods of Manufacturing Same
CN101635303A (zh) * 2008-07-25 2010-01-27 海力士半导体有限公司 多层叠堆自旋转移力矩磁阻式随机存取存储器及其制造方法
CN101885606A (zh) * 2010-07-28 2010-11-17 上海交通大学 压电铁电薄膜的制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112349774A (zh) * 2019-08-06 2021-02-09 爱思开海力士有限公司 具有铁电感应层的铁电存储器件及其制造方法
CN112349774B (zh) * 2019-08-06 2024-03-08 爱思开海力士有限公司 具有铁电感应层的铁电存储器件及其制造方法

Also Published As

Publication number Publication date
CN109727982B (zh) 2023-07-18
KR102411185B1 (ko) 2022-06-21
US10529852B2 (en) 2020-01-07
KR20190048659A (ko) 2019-05-09
US20190131458A1 (en) 2019-05-02

Similar Documents

Publication Publication Date Title
CN109727982A (zh) 铁电存储器件及其制造方法
US9812505B2 (en) Non-volatile memory device containing oxygen-scavenging material portions and method of making thereof
US9105576B2 (en) Multi-level memory arrays with memory cells that employ bipolar storage elements and methods of forming the same
EP3178113B1 (en) Fully isolated selector for memory device
US8389971B2 (en) Memory cells having storage elements that share material layers with steering elements and methods of forming the same
US10374011B2 (en) Resistance change memory devices
EP2548238B1 (en) Method of forming bottom electrodes for use with metal oxide resistivity switching layers
TWI433276B (zh) 使用選擇性沈積可逆電阻切換元件之記憶體單元及其形成方法
US9012879B2 (en) Morphology control of ultra-thin MeOx layer
US20210257409A1 (en) Nonvolatile memory device having resistance change layer and method of operating the same
US20120085985A1 (en) Electrically actuated device
US20120091418A1 (en) Bipolar storage elements for use in memory cells and methods of forming the same
KR101481920B1 (ko) 금속-절연체 전이현상을 이용한 선택 소자, 및 이를 포함하는 비휘발성 메모리 셀
US11538817B2 (en) Bonded memory devices and methods of making the same
US20130234103A1 (en) Nanoscale switching device with an amorphous switching material
US20240040796A1 (en) Semiconductor device including ferroelectric layer and metal particles embedded in metal-organic framework layer
US11903218B2 (en) Bonded memory devices and methods of making the same
KR20220088472A (ko) 접합된 메모리 디바이스 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant