KR20190048659A - 강유전성 메모리 소자 및 이의 제조 방법 - Google Patents

강유전성 메모리 소자 및 이의 제조 방법 Download PDF

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Abstract

일 실시 예에 따르는 강유전성 메모리 소자는, 기판, 상기 기판 상에 배치되는 강유전층, 상기 강유전층 상에 배치되는 게이트 전극층, 및 상기 강유전층 및 상기 게이트 전극층 사이에 배치되는 분극 스위칭 시드층을 포함한다.

Description

강유전성 메모리 소자 및 이의 제조 방법{Ferroelectric Memory Device and Method of Manufacturing the same}
본 개시(disclosure)는 대체로(generally) 강유전성 메모리 소자 및 이의 제조 방법에 관한 것이다.
일반적으로, 강유전성 물질은 외부 전계가 인가되지 않은 상태에서, 자발적인 전기적 분극을 가지는 물질을 의미한다. 또한, 강유전성 물질은, 외부 전계의 인가에 의해, 분극 히스테리시스 곡선 상의 두 개의 안정된 잔류 분극 중 어느 하나를 유지하도록 제어될 수 있다. 이러한 특징은 "0" 및 "1"의 신호 정보를 비휘발적으로 저장하는데 이용될 수 있다.
최근에는, 상기 강유전성 물질을 게이트 유전층으로 적용하는 전계 효과 트랜지스터 형태의 강유전성 메모리 소자가 연구되고 있다. 상기 메모리 소자의 쓰기 동작은, 소정의 기록 전압을 게이트 전극층에 인가하여 상기 게이트 유전층에 서로 다른 잔류 분극 상태를 로직 정보로서 기록하는 과정으로 진행될 수 있다. 상기 메모리 소자의 읽기 동작은, 상기 게이트 유전층에 기록된 서로 다른 잔류 분극 상태에 따라 상기 전계 효과 트랜지스터의 채널 저항이 변화하는 성질을 이용하여, 상기 전계 효과 트랜지스터의 채널층을 통과하는 동작 전류를 판독하는 과정으로 진행될 수 있다.
본 개시의 실시 예는 분극 스위칭 동작의 신뢰성을 향상시킬 수 있는 강유전성 메모리 소자 및 이의 제조 방법을 제공한다.
본 개시의 일 측면에 따르는 강유전성 메모리 소자가 개시된다. 상기 강유전성 메모리 소자는, 기판, 상기 기판 상에 배치되는 강유전층, 상기 강유전층 상에 배치되는 게이트 전극층, 및 상기 강유전층 및 상기 게이트 전극층 사이에 배치되는 분극 스위칭 시드층을 포함한다.
본 개시의 다른 측면에 따르는 강유전성 메모리 소자가 개시된다. 상기 강유전성 메모리 소자는, 바닥면과 측벽면을 구비하는 채널 구조물을 포함하는 기판, 상기 채널 구조물의 상기 바닥면과 상기 측벽면 상에 배치되는 강유전층, 상기 측벽면의 상기 강유전층 상에서, 서로 교대로 적층되는 분극 스위칭 시드층 패턴 및 절연층 패턴, 및 상기 채널 구조물 내에서 상기 분극 스위칭 시드층 패턴과 전기적으로 연결되는 게이트 전극층을 포함한다.
본 개시의 다른 측면에 따르는 강유전성 메모리 소자의 제조 방법이 개시된다. 상기 제조 방법에 있어서, 바닥면과 측벽면을 구비하는 채널 구조물을 포함하는 기판을 준비한다. 상기 채널 구조물의 상기 바닥면과 상기 측벽면 상에 강유전층을 형성한다. 상기 바닥면의 상기 강유전층 상에서, 상기 바닥면에 수직한 방향을 따라 분극 스위칭 시드박막 및 절연박막을 교대로 적층한다. 상기 분극 스위칭 시드박막 및 상기 절연박막을 상기 바닥면에 수직한 방향을 따라 패터닝하여, 상기 측벽면의 상기 강유전층 상에서, 서로 교대로 적층되는 분극 스위칭 시드층 패턴 및 절연층 패턴을 형성한다. 상기 분극 스위칭 시드층 패턴 및 상기 절연층 패턴 상에 배치되는 게이트 전극층을 형성한다.
상술한 본 개시의 실시 예에 따르면, 강유전성 메모리 소자는, 강유전층과 게이트 전극층 사이에 배치되는 분극 스위칭 시드층을 구비한다. 외부에서 동작 전압이 인가될 때, 상기 분극 스위칭 시드층은, 상기 강유전층의 분극을 반전시키는 새로운 강유전성 도메인이 핵생성되도록 유도할 수 있다. 상기 새로운 강유전성 도메인은 이전과는 다른 방향의 분극을 가질 수 있다. 상기 새로운 강유전성 도메인은 상기 분극 스위칭 시드층과 접하는 상기 강유전층 내부에 핵생성될 수 있다.
본 개시의 실시 예에서는 상술한 기능을 수행하는 상기 분극 스위칭 시드층의 두께, 단면적 또는 분포를 제어함으로써, 상기 반대 방향의 분극을 가지는 강유전성 도메인의 핵생성 거동을 효과적으로 제어할 수 있다. 이어서, 상기 핵생성된 상기 강유전성 도메인이 외부 인가 전계에 의해 상기 강유전층 내에서 균일하게 성장하는 과정으로, 상기 강유전층 내의 분극 스위칭 동작이 진행될 수 있다. 결론적으로, 본 개시의 실시 예는 상기 강유전성 도메인의 핵생성 거동을 효과적으로 제어함으로써, 상기 강유전층 내에서의 분극 스위칭 동작의 신뢰성을 향상시킬 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자를 개략적으로 나타내는 단면이다.
도 2a 내지 도 2e는 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자의 분극 스위칭 동작을 개략적으로 설명하는 도면이다.
도 3은 본 개시의 다른 실시 예에 따르는 강유전성 메모리 소자를 개략적으로 나타내는 도면이다.
도 4는 본 개시의 또다른 실시 예에 따르는 강유전성 메모리 소자를 개략적으로 나타내는 도면이다.
도 5a 내지 도 5e는 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자의 분극 스위칭 동작을 개략적으로 설명하는 도면이다.
도 6a 내지 도 6c는 본 개시의 또다른 실시 예에 따르는 강유전성 메모리 소자를 개략적으로 나타내는 도면이다.
도 7 내지 도 10, 도 10a, 도 10b, 도 10c, 도 11a 및 도 12a, 도 11b 및 도 12b, 도 13 및 도 14는 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자의 제조 방법을 개략적으로 나타내는 도면이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
도 1은 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자를 개략적으로 나타내는 단면이다. 도 1을 참조하면, 강유전성 메모리 소자(1)는 기판(101), 강유전층(120), 분극 스위칭 시드층(130) 및 게이트 전극층(150)을 포함한다. 또한, 강유전성 메모리 소자(1)는 기판(101)과 강유전층(120) 사이에 배치되는 계면 절연층(110)을 더 포함할 수 있다. 강유전성 메모리 소자(1)는 강유전층(120)에 저장된 잔류 분극의 배향에 따라, 서로 다른 채널 저항을 가지는 트랜지스터 형태의 소자일 수 있다.
본 실시 예에서 설명하는 강유전성 메모리 소자(1)는 다음과 같은 메모리 동작을 수행할 수 있다. 쓰기 동작과 관련하여, 게이트 전극층(150)을 통해 소정 크기의 기록 전압이 인가될 때, 강유전층(120) 내에 형성되는 소정 방향의 분극 배향이 결정된다. 그리고, 상기 기록 전압이 제거된 후에도 강유전층(120) 내에 상기 분극 배향과 동일한 배향을 가지는 잔류 분극이 저장될 수 있다.
상기 저장된 잔류 분극은, 분극 배향에 따라 서로 다른 신호 정보를 구현할 수 있다. 일 예로서, 게이트 전극층(150)으로부터 기판(101) 방향으로의 배향을 가지는 잔류 분극은 '0'의 신호 정보를 저장할 수 있으며, 기판(101)으로부터 게이트 전극층(150) 방향으로의 배향을 가지는 잔류 분극은 '1'의 신호 정보를 저장할 수 있다.
한편, 상기 잔류 분극은 기판(101)의 채널 영역(105)으로 전자 또는 홀과 같은 전하를 유도할 수 있다. 읽기 동작과 관련하여, 소정 크기의 읽기 전압이 게이트 전극층(150)에 인가될 때, 채널 영역(105)에 유도된 상기 전하의 타입 및 전하량 등에 따라 소스 영역(102)과 드레인 영역(103)간 채널 저항이 결정될 수 있다. 일 예로서, 상기 '0'의 정보가 저장된 경우, 대응되는 상기 잔류 분극에 의해 채널 영역(105)으로 전자가 유도되어, 읽기 동작 시에 채널 저항이 소정의 크기로 감소할 수 있다. 또한, 상기 '1'의 정보가 저장된 경우, 대응되는 상기 잔류 분극에 의해 채널 영역(105)으로부터 전자가 축출됨으로써, 상기 읽기 동작 시에 채널 저항이 소정 크기로 증가할 수 있다. 이때, 채널 저항의 변화를 측정함으로써, 강유전성 메모리 소자(1)에 저장된 논리 정보를 판독할 수 있다.
기판(101)은 일 예로서, 반도체 물질을 포함할 수 있다. 기판(101)은 일 예로서, 실리콘(Si) 기판, 갈륨비소(GaAs) 기판, 인듐인(InP, indium phosphide) 기판, 게르마늄(Ge) 기판, 또는 실리콘 게르마늄(SiGe) 기판일 수 있다. 일 실시 예에서, 기판(101)은 도핑되어 전도성을 가질 수 있다. 일 예로서, 기판(101)은 p형으로 도핑될 수 있다.
게이트 전극층(150)의 양단의 기판(101)에 소스 전극(102) 및 드레인 전극(103)이 배치될 수 있다. 일 실시 예로서, 소스 전극(102) 및 드레인 전극(103)은 도펀트 주입에 의해 소정 크기의 전도성을 나타내는 기판(101)의 영역일 수 있다. 일 실시 예에 있어서, 소스 전극(102) 및 드레인 전극(103)은 기판(101) 내에서 n형의 도펀트가 주입된 영역일 수 있다.
기판(101) 상에 계면 절연층(110)이 배치될 수 있다. 계면 절연층(110)은 기판(101)과 강유전층(120) 사이에 개재됨으로써, 제조 공정 시에 기판(101)과 강유전층(120) 사이의 물질 확산을 억제하는 기능을 수행할 수 있다. 또한, 계면 절연층(110)은 서로 다른 크기의 결정 격자를 가지는 기판(101)과 강유전층(120)이 직접 접촉하는 것을 방지하여, 기판(101)과 강유전층(120)의 계면에서 변형(strain)에 의해 결정 결함이 발생하는 것을 억제할 수 있다.
계면 절연층(110)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 알루미늄 산화물을 포함할 수 있다. 일 예로서, 기판(101)이 실리콘 기판일 경우, 계면 절연층(110)은 실리콘 산화물층, 실리콘 질화물층 또는 실리콘산질화물층일 수 있다.
계면 절연층(110) 상에 강유전층(120)이 배치된다. 강유전층(120)은 내부에 잔류 분극을 구비하는 강유전성 물질을 포함할 수 있다. 강유전층(120)은 일 예로서, 5 내지 15 nm의 두께(t120)를 가질 수 있다.
일 실시 예에 있어서, 강유전층(120)은 결정질의 금속 산화물을 포함할 수 있다. 강유전층(120)은 이성분계 금속 산화물(binary metal oxide)을 포함할 수 있다. 강유전층(120)은 일 예로서, 하프늄 산화물, 지르코늄 산화물, 또는 이들의 조합을 포함할 수 있다. 다른 실시 예에서, 강유전층(120)은 삼성분계 이상의 금속 산화물을 포함할 수 있다. 강유전층(120)은 일 예로서, Pb(Zr,Ti)O3, SrBi2Ta2O9 (Bi,La)4Ti3O12, BiFeO3 또는 이들의 둘 이상의 조합을 포함할 수 있다.
일 실시 예에 있어서, 강유전층(120)은 적어도 하나의 도펀트를 포함할 수 있다. 강유전층(120) 내에 분포하는 도펀트는 강유전층(120)의 강유전성을 안정화시키는 역할을 수행할 수 있다. 강유전층(120)이 이성분계 금속 산화물(binary metal oxide)을 포함할 경우, 강유전층(120)은 2 내지 4의 원자가(valence)를 가지는 도펀트를 포함할 수 있다. 일 예로서, 강유전층(120)은 탄소(C), 실리콘(Si), 마그네슘(Mg), 알루미늄(Al), 이트륨(Y), 게르마늄(Ge), 주석(Sn), 스트론튬(Sr), 납(Pb), 칼슘(Ca), 바륨(Ba), 티타늄(Ti), 지르코늄(Zr), 가돌리늄(Gd), 란타넘(La) 또는 이들의 조합을 포함할 수 있다.
강유전층(120) 상에 분극 스위칭 시드층(130)이 배치된다. 분극 스위칭 시드층(130)은 소정의 단면적을 가지는 박막 패턴을 포함할 수 있다. 분극 스위칭 시드층(130)은 강유전층(120)의 일부분과 접촉하도록 배치될 수 있다. 도면을 참조하면, 분극 스위칭 시드층(130)은 z 방향의 두께(t130), 및 x 방향 및 y 방향으로 이루어지는 평면 상의 위치하는 장변 및 단변을 가질 수 있다. 일 예로서, 분극 스위칭 시드층(130)은 1 내지 2nm 의 두께(t130) 및, 2 내지 10 nm의 범위 내에서 소정의 크기를 가지는 장변(w130) 및 단변(미도시)을 구비할 수 있다.
분극 스위칭 시드층(130)은 전도성 물질을 포함할 수 있다. 분극 스위칭 시드층(130)은 일 예로서, 텅스텐, 티타늄, 구리, 알루미늄, 백금, 이리듐, 루테늄, 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 또는 이들의 둘 이상의 조합을 포함할 수 있다.
도 1을 다시 참조하면, 강유전층(120) 상에서 분극 스위칭 시드층(130) 사이에 절연층(140)이 배치된다. 절연층(140)은 측면 방향으로 이웃하는 분극 스위칭 시드층(130)을 서로 전기적으로 절연시키는 역할을 수행할 수 있다.절연층(140)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘산질화물, 알루미늄질화물, 알루미늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 일 실시 예에 있어서, 절연층(140)의 상면은 분극 스위칭 시드층(130)의 상면과 실질적으로 동일한 평면 상에 위치할 수 있다.
분극 스위칭 시드층(130) 및 절연층(140) 상에 게이트 전극층(150)이 배치될 수 있다. 게이트 전극층(150)은 분극 스위칭 시드층(130)과 전기적으로 연결될 수 있다. 따라서, 게이트 전극층(150)에 인가되는 외부 바이어스는, 상기 소정의 단면적을 구비하는 분극 스위칭 시드층(130)을 통하여 강유전층(120)에 전달될 수 있다.
게이트 전극층(150)은 전도성 물질을 포함할 수 있다. 게이트 전극층(150)은 일 예로서, 텅스텐, 티타늄, 구리, 알루미늄, 백금, 이리듐, 루테늄, 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 또는 이들의 둘 이상의 조합을 포함할 수 있다. 게이트 전극층(150)은 분극 스위칭 시드층(130)과 동일한 전도성 물질을 포함할 수 있다. 다르게는 게이트 전극층(150)은 분극 스위칭 시드층(130)과 서로 다른 전도성 물질을 포함할 수 있다.
본 개시의 실시 예에 따르면, 강유전층(120) 상에 배치되는 분극 스위칭 시드층(130)를 도입함으로써, 상기 외부 바이어스의 인가에 따라 강유전층(120)의 상부에 형성되는 전계의 형태를 제어할 수 있다. 일 예로서, 분극 스위칭 시드층(130)이 강유전체층(120)의 일부분과 접촉하는 박막 패턴을 포함함으로써, 상기 박막 패턴과 접하는 강유전층(120)의 영역에 상기 전계가 집중되도록 제어할 수 있다. 이에 따라, 후술하는 바와 같이, 상기 전계가 집중된 강유전층(120)의 영역에서, 상기 새로운 분극 방향을 가지는 강유전성 도메인의 핵생성(nucleation)이 효과적으로 유도될 수 있다. 상기 생성된 상기 강유전성 도메인의 핵(nuclei)이 강유전층(120) 내에서 균일하게 성장하는 과정으로, 강유전층(120) 내의 분극 스위칭 동작이 진행될 수 있다.
본 개시의 실시 예에 따르면, 분극 스위칭 시드층(130)의 단면적 및 분포를 제어함으로써, 강유전층(120) 내에서 발생하는 강유전성 도메인의 핵생성(nucleation) 동작을 효과적으로 제어할 수 있다. 그 결과, 강유전성 메모리 소자(1)에 대한 쓰기 동작이 진행될 때, 상기 강유전성 도메인의 핵생성 동작에 의존하는 강유전층(120)의 분극 스위칭 동작에 대한 신뢰성이 향상될 수 있다.
도 2a 내지 도 2e는 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자의 분극 스위칭 동작을 개략적으로 설명하는 도면이다. 도 2a 내지 도 2e에 도시되는 강유전성 메모리 소자는 도 1과 관련하여 상술한 강유전성 메모리 소자(1)과 구성이 실질적으로 동일하다.
강유전층(120) 내에는 잔류 분극이 신호 정보로서 저장될 수 있다. 상기 잔류 분극은 일 예로서, 기판(101)으로부터 게이트 전극층(150) 방향인, 즉, 상부 방향인 제1 분극 배향(Pup)을 가지거나, 게이트 전극층(150)으로부터 기판(101) 방향인, 즉, 하부 방향인 제2 분극 배향(Pdn)을 가질 수 있다.
강유전층(120) 내에서 동일한 분극 배향을 가지는 분극이 분포하는 영역은 단일의 강유전성 도메인을 구성할 수 있다. 일 예로서, 도 2a에 도시되는 바와 같이, 강유전층(120)의 전체가 제1 분극 배향(Pup)을 가지는 잔류 분극으로 이루어질 경우, 강유전층(120)이 하나의 강유전성 도메인(D1)으로 이루어지는 것으로 표기될 수 있다. 이때, 상기 제1 분극 배향(Pup)을 가지는 잔류 분극의 형성에 의해, 계면 절연층(110)과 계면을 이루는 강유전층(120)의 내부 영역에 음의 전하가분포하고, 분극 스위칭 시드층(130) 및 절연층(140)과의 계면을 이루는 강유전층(120)의 내부 영역에 양의 전하가 분포할 수 있다. 한편, 도 2a에 도시되는, 강유전층(120)의 강유전성 도메인(D1)은, 게이트 전극층(150)에 음의 바이어스 전극을 충분히 인가하여, 강유전층(120)의 분극 전체가 제1 분극 배향(Pup)을 가지도록 분극 스위칭시킴으로써, 구현될 수 있다.
도 2b를 참조하면, 게이트 전극층(150)에 양의 바이어스를 가지는 기록 전압(+V)이 인가될 수 있다. 이때, 기판(101)은 접지되거나, 게이트 전극층(150)과 대비하여 상대적으로 낮은 전위가 유지되도록 할 수 있다. 상기 기록 전압(+V)은 소정의 단면적과 두께를 가지는 분극 스위칭 시드층(130)을 통해, 강유전층(120)에 제공되고, 강유전층(120) 내에는 전계(E)가 형성될 수 있다.
이때, 분극 스위칭 시드층(130)과 접하는 강유전층(120)의 영역에 상기 전계(E)가 집중됨으로써, 상기 전계(E)가 집중된 강유전층(120)의 영역에 제2 분극 배향(Pdn)을 가지는 새로운 강유전성 도메인(D2)이 핵생성될 수 있다. 이와 같이, 분극 스위칭 시드층(130)은, 제2 분극 배향(Pdn)을 가지는 강유전성 도메인(D2)의 핵생성 발생을 제어할 수 있다.
도 2c를 참조하면, 핵생성된 강유전성 도메인(D2)은 전계를 따라, 수직 방향, 즉, z 방향에 평행한 방향으로 성장할 수 있다. 이에 따라, 분극 스위칭 시드층(130)과 강유전층(120)이 접하는 영역에서 핵생성된 강유전성 도메인(D2)은 강유전층(120)과 계면 절연층(110)의 계면까지 성장할 수 있다. 강유전성 도메인(D2)의 성장 방향을 따라, 강유전층(120) 내의 분극이 제1 분극 배향(Pup)으로부터 제2 분극 배향(Pdn)으로 스위칭될 수 있다.
도 2d를 참조하면, 강유전층(120)과 계면 절연층(110)의 계면에 도달한 강유전성 도메인(D2)은, 측면 방향, 즉, x 방향, 또는 y 방향에 평행한 방향으로 성장할 수 있다. 강유전성 도메인(D2)의 상기 성장 방향을 따라, 강유전층(120) 내의 분극이 제1 분극 배향(Pup)으로부터 제2 분극 배향(Pdn)으로 스위칭될 수 있다.
도 2e를 참조하면, 강유전성 도메인(D2)의 성장이 완료됨에 따라, 강유전층(120)의 전체 영역에 대해 상기 분극이 제2 분극 배향(Pdn)으로 스위칭될 수 있다. 이에 따라, 강유전성 메모리 소자(1)에 대한 쓰기 동작이 완료될 수 있다.
상술한 바와 같이, 본 개시의 일 실시 예에 따르면, 강유전성 메모리 소자(1)는 강유전층(120)과 게이트 전극층(150) 사이에 분극 스위칭 시드층(130)을 구비할 수 있다. 상기 기록 전압이 게이트 전극층(150)에 인가될 때, 분극 스위칭 시드층(130)은 강유전층(120) 내에 기존과 반대 방향의 분극 배향을 가지는 강유전성 도메인(D2)의 핵생성을 유도할 수 있다.
한편, 본 개시의 실시 예에 따르면, 분극 스위칭 시드층(130)의 두께, 단면적, 또는 분포는 제어될 수 있다. 구체적으로, 분극 스위칭 시드층(130)의 두께, 장변 및 단변의 크기, 분극 스위칭 시드층(130) 사이의 간격은, 상기 분극 스위칭 시드층(130)에 의해 유도되는 강유전성 도메인(125)의 핵생성 속도, 강유전성 도메인(D2)의 성장 속도, 최종 성장된 강유전성 도메인(D2)의 균일도 등에 근거하여 결정될 수 있다.
결론적으로, 본 개시의 실시 예에 따르면, 분극 스위칭 시드층(130)의 두께, 단면적 또는 분포를 제어함으로써, 상기 반대 방향의 분극을 가지는 강유전성 도메인(D2)의 핵생성 거동을 효과적으로 제어할 수 있다. 이어서, 상기 핵생성된 상기 강유전성 도메인이 외부 인가 전계에 의해 상기 강유전층 내에서 균일하게 성장하는 과정으로, 상기 강유전층 내의 분극 스위칭 동작이 진행될 수 있다. 결론적으로, 본 개시의 실시 예는 상기 강유전성 도메인의 핵생성 거동을 효과적으로 제어함으로써, 상기 강유전층 내에서의 분극 스위칭 동작의 신뢰성을 향상시킬 수 있다.
도 3은 본 개시의 다른 실시 예에 따르는 강유전성 메모리 소자를 개략적으로 나타내는 도면이다. 도 3를 참조하면, 강유전성 메모리 소자(2)의 분극 스위칭 시드층(330)이 강유전층(120) 내에 매립되는 구조를 가지는 점을 제외하고는, 도 1과 관련하여 상술한 강유전성 메모리 소자(1)와 그 구성이 실질적으로 동일하다.
도 3을 참조하면, 분극 스위칭 시드층(330)이 게이트 전극층(150)으로부터 강유전층(120) 내부로 돌출됨으로써, 분극 스위칭 시드층(330)이 강유전층(120) 내에 매립되는 구조를 가질 수 있다. 그 결과, 상기 기록 전압 인가시에 분극 스위칭 시드층(330)과 강유전층(120)의 계면에 전계가 효과적으로 집중될 수 있다. 상기 전계가 집중된 강유전층(120)의 영역에서 강유전층(120)의 분극을 스위칭시키는 새로운 강유전성 도메인의 핵생성이 발생할 수 있다. 이를 통해, 상기 강유전성 도메인의 핵생성 거동이 효과적으로 제어될 수 있다.
도 4는 본 개시의 또다른 실시 예에 따르는 강유전성 메모리 소자를 개략적으로 나타내는 도면이다. 도 4를 참조하면, 강유전성 메모리 소자(3)는 도 1과 관련하여 상술한 강유전성 메모리 소자(1)와 대비하여, 분극 스위칭 시드층(130) 및 절연층(140)을 대신하여, 저항 변화 물질막(440) 및 저항 변화 물질막(440) 내에 배치되는 전도성 필라멘트(430)를 포함할 수 있다. 저항 변화 물질막(440)는 공지의 RRAM(Resistive RAM)의 메모리층으로 적용되는 물질막을 이용할 수 있다. 전도성 필라멘트(430)는, 상기 RRAM의 메모리층에 대한 공지의 포밍 동작을 수행함으로써, 저항 변화 물질막(440) 내에 형성될 수 있다.
본 실시 예의 강유전성 메모리 소자(3)에서는, 전도성 필라멘트(430)가 상기 분극 스위칭 시드층으로 기능할 수 있다. 저항 변화 물질막(440)이 강유전층(120) 상에 최초 형성될 때, 저항 변화 물질막(440)은 전도성 필라멘트(430)를 구비하지 않으며, 저항 변화 물질막(440)은 전기적으로 절연성을 가질 수 있다. 포밍 전압이 저항 변화 물질막(440)에 인가되어 상기 포밍 동작이 수행될 때, 저항 변화 물질막(440) 내부의 이온, 금속 또는 결함이 상기 포밍 전압에 의해 형성되는 전계를 따라 이동하여 결집함으로써, 저항 변화 물질막(440)의 일부 영역에 저항 변화 물질막(440)을 관통하는 전도성 필라멘트(430)가 생성될 수 있다. 전도성 필라멘트(430)가 형성되는 경우, 전도성 필라멘트(430)를 통해 전자가 전도함으로써, 고전도성을 가질 수 있다. 전도성 필라멘트(430)는 일 예로서, 2 내지 10 nm의 직경을 가질 수 있다.
저항 변화 물질막(440)은 일 예로서, 티타늄 산화물, 알루미늄 산화물, 니켈 산화물, 구리 산화물, 지르코늄 산화물, 망간 산화물, 하프늄 산화물, 텅스텐 산화물, 탄탈륨 산화물, 니오븀 산화물, 철산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 저항 변화 물질막(440)은 다른 예로서, PCMO(Pr1 - xCaxMnO3 , 0<x<1), LCMO(La1-xCaxMnO3, 0<x<1), BSCFO(Ba0 . 5Sr0 . 5Co0 . 8Fe0 . 2O3 -δ), YBCO(YBa2Cu3O7 -x, 0<x<1), 크롬 또는 니오븀이 도핑된 (Ba,Sr)TiO3, 크롬 또는 바나듐이 도핑된 SrZrO3, (La, Sr)MnO3, Sr1 - xLaxTiO3(0<x<1), La1 - xSrxFeO3(0<x<1), La1 - xSrxCoO3(0<x<1), SrFeO2 .7, LaCoO3, RuSr2GdCu2O3, YBa2Cu3O7 또는 이들의 둘 이상의 조합을 포함할 수 있다. 저항 변화 물질막(430)은 또다른 예로서, 게르마늄-안티몬-텔루르(GST), 비소-안티몬-텔루르 (As-Sb-Te), 주석-안티몬-텔루르(Sn-Sb-Te), 주석-인듐-안티몬-텔루르 (Sn-In-Sb-Te), 비소-게르마늄-안티몬-텔루르(As-Ge-Sb-Te), GexSe1 -x(0<x<1), 황화은(Ag2S), 황화구리(Cu2S), 황화 카드뮴(CdS), 황화 아연(ZnS), 및 셀레늄 산화물(CeO2), 또는 이들의 둘 이상의 조합을 포함할 수 있다.
전도성 필라멘트(430)가 형성된 후에, 게이트 전극층(150)에 인가되는 기록 전압은, 전도성 필라멘트(430)를 통해 강유전층(120)에 제공될 수 있다. 이에 따라, 전도성 필라멘트(430)와 접하는 강유전층(120)의 상부 영역에 상기 기록 전압에 의해 생성되는 전계가 집중될 수 있다. 상기 전계가 집중된 강유전층(120)의 영역에 강유전층(120)의 분극을 스위칭시키는 새로운 강유전성 도메인에 대한 핵생성이 발생할 수 있다. 이어서, 상기 핵생성된 강유전성 도메인이, 상기 전계를 따라 강유전층(120) 내에서 성장할 수 있다.
도 5a 내지 도 5e는 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자의 분극 스위칭 동작을 개략적으로 설명하는 도면이다. 도 5a 내지 도 5e에 도시되는 강유전성 메모리 소자는 도 4와 관련하여 상술한 강유전성 메모리 소자(3)과 구성이 실질적으로 동일하다. 즉, 도 5a 내지 도 5e에 도시되는 강유전성 메모리 소자는 강유전층(120)과 게이트 전극층(150) 사이에, 전도성 필라멘트(430)을 구비하는 저항 변화 물질층(440)을 포함할 수 있다.
도 5a를 참조하면, 일 예로서, 강유전층(120)은 제1 분극 배향(Pup)을 가지는 강유전성 도메인(D1)을 가질 수 있다. 강유전성 도메인(D1)은, 게이트 전극층(150)에 음의 바이어스 전극을 충분히 인가하여, 강유전층(120)의 잔류 분극 전체가 제1 분극 배향(Pup)을 가지도록 분극 스위칭시킴으로써, 구현될 수 있다. 이때, 상기 제1 분극 배향(Pup)을 가지는 잔류 분극에 의해, 계면 절연층(110)과 계면을 이루는 강유전층(120)의 내부 영역에 음의 전하에 분포하고, 전도성 필라멘트(430) 및 저항 변화 물질막(440)과 계면을 이루는 강유전층(120)의 내부 영역에 양의 전하가 분포할 수 있다.한편, 상술한 바와 같이, 전도성 필라멘트(430)은, 게이트 전극층(150)과 기판(101) 사이에 소정의 포밍 전압(V1)이 인가될 때, 저항 변화 물질막(440) 내부의 이온, 금속 또는 결함이 상기 포밍 전압에 의해 형성되는 전계를 따라 이동하여 결집함으로써, 형성될 수 있다. 상기 포밍 전압(V1)은 전도성 필라멘트(435)를 형성하는 요건을 만족하는 한, 반드시 특정한 바이어스 극성에 한정되지 않을 수 있다.
도 5b를 참조하면, 게이트 전극층(150)에 양의 바이어스를 가지는 기록 전압(+V2)이 인가될 수 있다. 상기 기록 전압(+V2)에 의해 형성되는 전계(E)가 전도성 필라멘트(435)와 접하는 강유전층(120)의 상부에 집중될 수 있다. 상기 전계가 집중된 강유전층(120)의 영역에서 제2 분극 배향(Pdn)의 강유전성 도메인(D2)이 핵생성되어, 수직 방향, 즉, z 방향에 평행한 방향으로 성장할 수 있다.
도 5c 및 도 5d를 참조하면, 강유전층(120)과 계면 절연층(110)의 계면에 도달한 강유전성 도메인(D2)은, 측면 방향, 즉, x 방향 또는 y 방향에 평행한 방향으로 성장할 수 있다. 도 5e를 참조하면, 강유전성 도메인(D2)의 성장이 완료됨에 따라, 강유전층(120)의 전체 영역에 대해 상기 분극이 제2 분극 배향(Pdn)으로 스위칭될 수 있다. 이에 따라, 강유전성 메모리 소자(4)에 대한 쓰기 동작이 완료될 수 있다.
도 6a 내지 도 6c는 본 개시의 또다른 실시 예에 따르는 강유전성 메모리 소자를 개략적으로 나타내는 도면이다. 구체적으로, 도 6a는 상기 강유전성 메모리 소자의 사시도이며, 도 6b는 도 6a의 강유전성 메모리 소자를 I-I'라인을 따라 절취한 단면도이며, 도 6c는 도 6a의 강유전성 메모리 소자를 Ⅱ-Ⅱ'라인을 따라 절취한 단면도이다. 도 6a 내지 도 6b에 도시되는 강유전성 메모리 소자(4)는 안장형(Saddle) 채널 구조물을 구비하는 3차원 구조의 트랜지스터 소자일 수 있다. 상기 채널 구조물은 핀(Fin) 형태로 구현될 수 있다.
도 6a 내지 도 6c를 참조하면, 기판(601)이 제공된다. 기판(601)은 상부로 돌출되도록 배치되는 채널 구조물(6010)을 구비한다. 기판(601)은 일 예로서, 도 1과 관련하여 상술한 기판(101)과 실질적으로 동일한 구성을 가질 수 있다. 일 실시 예에서, 기판(601)은 도핑된 단결정 실리콘 기판일 수 있다. 일 실시 예에서, 채널 구조물(6010)은 기판(601)과 동일한 재질로 이루어질 수 있다. 채널 구조물(6010)은 x 방향을 따라 연장될 수 있다.
도 6a 및 도 6c를 참조하면, 기판(601) 상에서 채널 구조물(6010)을 둘러싸는 층간 절연층(605)이 배치된다. 층간 절연층(605)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄질화물, 알루미늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
도 6a 및 도 6b를 참조하면, 채널 구조물(6010)은 x 방향 및 y 방향을 따라 연장되는 바닥면(601a)와 z 방향을 따라 연장되는 측벽면(601b, 601c)를 구비할 수 있다. 제1 트렌치(20a)의 바닥면(601a) 및 측벽면(601b, 601c) 상에 계면 절연층(610)이 배치될 수 있다. 계면 절연층(610) 상에는 강유전층(620)이 배치될 수 있다. 도 6a 및 도 6c를 참조하면, 채널 구조물(6010)의 상부면(601d) 및 측부면(601e, 601f)의 적어도 일부분, 층간 절연층(605)의 상면에 대해 계면 절연층(610) 및 강유전층(620)이 순차적으로 배치될 수 있다. 계면 절연층(610) 및 강유전층(620)의 구성은 도 1과 관련하여 상술한 계면 절연층(110) 및 강유전층(120)의 구성과 실질적으로 동일하다.
한편, 도 6b를 참조하면, 채널 구조물(6010)의 측벽면(601b, 601c)에 배치되는 강유전층(620) 상에서, z 방향을 따라 분극 스위칭 시드층 패턴(635), 및 절연층 패턴(645)이 서로 교대로 배치될 수 있다. 또한, 바닥면(601a)에 배치되는 강유전층(620) 상에 분극 스위칭 시드층 패턴(635)이 배치될 수 있다. 일 실시 예에 있어서, 채널 구조물(6010)의 측벽면(601b, 601c) 상에 배치되는 분극 스위칭 시드층 패턴(635)은 2 내지 10 nm의 두께(t635) 및 1 내지 2 nm의 폭(w635)을 가질 수 있다. 도 6c를 참조하면, 채널 구조물(6010)의 상부면(601d)에 배치되는 강유전층(620) 상에 분극 스위칭 시드층 패턴(635)이 배치될 수 있다. 또한, 층간 절연층(605) 상에 배치되는 강유전층(620) 상에 분극 스위칭 시드층 패턴(635)이 배치될 수 있다.
분극 스위칭 시드층 패턴(635)은, 도 1과 관련하여 상술한 분극 스위칭 시드층(130)과 실질적으로 동일한 구성을 가지며, 강유전층(620)에 대하여 실질적으로 동일한 기능을 수행할 수 있다. 절연층 패턴(645)은 절연 물질을 포함할 수 있다. 일 예로서, 절연층 패턴(645)은 실리콘 산화물, 실리콘 질화물, 실리콘산질화물, 알루미늄질화물, 알루미늄산화물, 또는 이들의 둘이상의 조합을 포함할 수 있다.
도 6b를 다시 참조하면, 채널 구조물(6010)의 내벽면(601a, 601b, 601c)에 배치되는 분극 스위칭 시드층 패턴(635) 및 절연층 패턴(645) 상에 게이트 전극층(655)이 배치될 수 있다. 게이트 전극층(655) 상에는 상부 전도층(665)가 배치될 수 있다. 도 6c를 참조하면, 분극 스위칭 시드층 패턴(635) 상에, 게이트 전극층(655) 및 상부 전도층(665)가 순차적으로 배치될 수 있다.
상술한 바와 같이, 본 개시의 실시예에 따르는 강유전성 메모리 소자(4)의 분극 스위칭 시드층 패턴(635)은 채널 구조물(6010)의 측벽면(601b, 610c)에 배치되는 강유전층(620)의 일부 영역과 접하도록 배치된다. 상부 전도층(665) 및 게이트 전극층(655)을 통하여 기록 전압이 인가될 때, 분극 스위칭 시드층 패턴(635)과 접하는 강유전층(620)의 영역에서 강유전성 도메인의 핵생성이 발생할 수 있다. 분극 스위칭 시드층 패턴(635)의 크기 및 분포를 제어함으로써, 강유전성 도메인의 핵생성을 효과적으로 제어할 수 있다. 강유전성 도메인의 성장이 상기 생성된 도메인의 핵을 따라 진행되므로, 상기 강유전층 내에서의 분극 스위칭 동작의 신뢰성이 향상될 수 있다.
도 6a 내지 도 6c는 3차원 구조의 강유전성 메모리 소자의 일 예로서, 안장형 채널 구조물을 가지는 트랜지스터 구조를 개시하고 있다. 도시되지는 않지만, 몇몇 다른 실시 예들에 따르면, 상술한 3차원 구조의 채널 구조물을 채용하는 트렌치 형태 또는 핀 형태의 다양한 트랜지스터 구조의 강유전성 메모리 소자에도, 상술한 분극 스위칭 시드층 패턴(635)의 구성을 적용할 수 있다.
도 7 내지 도 10, 도 10a, 도 10b, 도 10c, 도 11a 및 도 12a, 도 11b 및 도 12b, 도 13 및 도 14는 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자의 제조 방법을 개략적으로 나타내는 도면이다. 상기 강유전성 메모리 소자의 제조 방법은 일 실시 예로서, 도 6a 내지 도 6c와 관련하여 상술한 강유전성 메모리 소자(4)의 제조 방법일 수 있다. 도 10a, 도 11a 및 도 12a는 도 10의 구조를 A-A'라인을 따라 절취한 단면도를 이용하여 공정을 설명하는 도면이며, 도 10b, 도 11b 및 도 12b는 도 10의 구조를 B-B'라인을 따라 절취한 단면도를 이용하여 공정을 설명하는 도면이다.
도 7을 참조하면, 기판(601)을 준비한다. 일 예로서, 기판(601)은 반도체 물질을 포함할 수 있다. 일 실시 예에서, 기판(601)은 p형으로 도핑된 실리콘 기판일 수 있다. 이어서, 기판(601)을 선택적으로 이방성 식각하여, 기판(601)의 상부로 돌출되는 채널 구조물(6010)을 형성한다. 이방성 식각 후에, 기판(601)은 제1 및 제2 표면(601s1, 601s2)을 구비할 수 있다. 채널 구조물(6010)은 상부면(601t) 및 양쪽 측부면(601u, 601v)을 구비할 수 있다.
도 8을 참조하면, 기판(601) 상에서 채널 구조물(6010)을 둘러싸는 층간 절연층(605)을 형성한다. 이때, 채널 구조물(6010)의 상부면(601t)과 층간 절연층(605)의 상면은 동일 평면에 위치하도록 평탄화될 수 있다. 층간 절연층(605)을 형성하는 방법은 일 예로서, 화학기상증착법, 코팅법 등이 적용될 수 있다. 상기 평판화 방법은 일 예로서, 화학적 기계적 연마법 또는 에치백 등이 적용될 수 있다.
도 9를 참조하면, 채널 구조물(6010) 및 층간 절연층(605)을 각각 식각하여 트렌치(20)를 형성한다. 구체적인 실시예에서, 채널 구조물(6010)을 선택적으로 식각하여, 제1 트렌치(20a)를 형성한다. 또한, 층간 절연층(605)를 선택적으로 식각하여 제2 트렌치(20b)를 형성한다. 이때, 층간 절연층(605)에 대한 두께 방향 식각량은 채널 구조물(6010)에 대한 두께 방향 식각량 보다 클 수 있다. 그 결과, 트렌치(20) 내부에서 층간 절연층(605)에 비해 상부로 돌출된 채널 리세스 영역(6010a)이 형성될 수 있다.
채널 리세스 영역(6010a)에서, 채널 구조물(6010)은 제1 트렌치(20a)의 바닥면(601a) 및 양쪽 측벽면(601b, 601c)를 구비한다. 또한, 채널 구조물(6010)은 제2 트렌치(20b)에 의해 형성되는 상부면(601d) 및 양쪽 측부면(601e, 601f)를 구비한다. 도시되는 바와 같이, 제1 및 제2 트렌치(20a, 20b)가 형성된 후의 구조물에서, 제1 트렌치(20a)의 바닥면(601a)과 제2 트렌치(20b)의 상부면(601d)는 동일한 면이다.
도 10 및 도 10a를 참조하면, 제1 트렌치(20a)의 내벽면(601a, 601b, 601c)을 따라, 채널 리세스 영역(6010a)에 계면 절연층(610) 및 강유전층(620)을 순차적으로 형성한다. 도 10 및 도 10b를 참조하면, 채널 리세스 영역(6010a)의 상부면(601d) 및 측부면(601e, 601f)의 일부분, 및 층간 절연층(605)의 상면에 계면 절연층(610) 및 강유전층(620)을 순차적으로 형성한다. 일 실시 예에 있어서, 계면 절연층(610)은 일 예로서, 화학기상증착법, 또는 원자층 증착법을 이용하여 결정질로 형성될 수 있다. 계면 절연층(610)은 일 예로서, 0 초과 5 nm 이하의 두께를 가질 수 있다. 일 실시 예에 있어서, 강유전층(620)은 일 예로서, 화학기상증착법, 또는 원자층 증착법을 이용하여 결정질로 형성될 수 있다. 강유전층(620)은 일 예로서, 5 내지 15 nm의 두께를 가지도록 형성될 수 있다.
강유전층(620)은 결정질의 금속 산화물을 포함할 수 있다. 강유전층(620)은 이성분계 금속 산화물(binary metal oxide)을 포함할 수 있다. 강유전층(620)은 일 예로서, 하프늄 산화물, 지르코늄 산화물, 또는 이들의 조합을 포함할 수 있다. 다른 실시 예에서, 강유전층(620)은 삼성분계 이상의 금속 산화물을 포함할 수 있다. 강유전층(620)은 일 예로서, Pb(Zr,Ti)O3, SrBi2Ta2O9 (Bi,La)4Ti3O12, BiFeO3 또는 이들의 둘 이상의 조합을 포함할 수 있다.
일 실시 예에 있어서, 강유전층(620)은 적어도 하나의 도펀트를 포함할 수 있다. 강유전층(620)이 이성분계 금속 산화물(binary metal oxide)를 포함할 경우, 강유전층(620)은 2 내지 4의 원자가(valence)를 가지는 도펀트를 포함할 수 있다. 일 예로서, 강유전층(620)은 탄소(C), 실리콘(Si), 마그네슘(Mg), 알루미늄(Al), 이트륨(Y), 게르마늄(Ge), 주석(Sn), 스트론튬(Sr), 납(Pb), 칼슘(Ca), 바륨(Ba), 티타늄(Ti), 지르코늄(Zr), 가돌리늄(Gd), 란타넘(La) 또는 이들의 조합을 포함할 수 있다.
도 11a를 참조하면, 채널 리세스 영역(6010a)의 바닥면(601a) 상에 배치되는 강유전층(620) 상에서, 바닥면(601a)에 수직한 방향을 따라 분극 스위칭 시드박막 (630) 및 절연박막(640)을 교대로 적층한다. 이때, 적층되는 분극 스위칭 시드박막(630) 및 절연박막(640)의 측면이 제2 트렌치(20b)의 측벽면(601b, 601c) 상에 배치되는 강유전층(620)과 접하도록 형성될 수 있다. 도 11b를 참조하면, 채널 리세스 영역(6010a)의 상부면(601d) 및 측부면(601e, 601f_), 층간 절연층(605)의 상면에 배치되는 강유전층(620) 상에서, 분극 스위칭 시드박막(630) 및 절연박막(640)을 교대로 적층한다.
분극 스위칭 시드박막(630)은 약 2 내지 10 nm의 두께를 가지도록 형성될 수 있다. 절연박막(640)은 약 2 내지 10nm의 두께를 가지도록 형성될 수 있다. 일 실시 예에 있어서, 분극 스위칭 시드박막(630)과 절연박막(640)의 두께는 실질적으로 동일할 수 있다.
분극 스위칭 시드박막(630)은 일 예로서, 텅스텐, 티타늄, 구리, 알루미늄, 백금, 이리듐, 루테늄, 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 또는 이들의 둘 이상의 조합을 포함할 수 있다. 절연박막(640)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘산질화물, 알루미늄질화물, 알루미늄산화물, 또는 이들의 둘 이상의 조합을 포함할 수 있다.
분극 스위칭 시드박막(630) 및 절연박막(640)을 형성하는 방법은, 일 예로서, 스퍼터링방법을 적용하되, 박막의 증착 방향이 이방성을 가지도록 공정 조건이 제어될 수 있다. 상기 공정 조건의 일 예로서, 제1 트랜치(20a)의 바닥면으로, 스퍼터링된 입자들의 이동성을 증가시키기 위해, 상기 입자들을 작용하는 소정의 바이어스를 추가로 인가할 수 있다. 그 결과, 도 11a에 도시되는 제1 트랜치(20a)의 바닥면(601a)에 수직한 방향을 따라 분극 스위칭 시드박막(630) 및 절연박막(640)이 적층되며, 측벽면(601b, 601c)상에는 분극 스위칭 시드박막 (630) 및 절연박막(640)이 적층되지 않도록 제어할 수 있다.
도 12a 및 도 12b를 참조하면, 분극 스위칭 시드박막(630) 및 절연박막(640)을 제1 트렌치(20a)의 바닥면(601a) 및 층간 절연층(605)의 상면에 수직한 방향을 따라 패터닝한다. 그 결과, 도 12a에 도시되는 바와 같이, 제1 트렌치(20a)의 측벽면(601b, 601c) 상에 배치되는 강유전층(620)과 접하며, 상기 제2 방향, 즉, z 방향을 따라 서로 교대로 배치되는 분극 스위칭 시드층 패턴(635) 및 절연층 패턴(645)을 형성할 수 있다. 한편, 분극 스위칭 시드층 패턴(635)는 제1 트렌치(20a)의 바닥면(601a) 상에 배치되는 강유전층(620)과 접할 수 있다.
도 12b를 참조하면, 상기 패터닝 결과, 채널 리세스 영역(6010a)의 상부면(201d) 및 측부면(201e, 201f), 층간 절연층(605)의 상면에 배치되는 강유전층(620)과 접하는 분극 스위칭 시드층 패턴(635)을 형성할 수 있다.
도 13을 참조하면, 분극 스위칭 시드층 패턴(635) 및 절연층 패턴(645)이 형성된 제1 트렌치(20a)의 내부에 게이트 전극막(650)을 형성할 수 있다. 또한, 분극 스위칭 시드층 패턴(635)이 형성된 채널 리세스 영역(6010)에 게이트 전극막(650)을 형성할 수 있다. 게이트 전극막(650)은 일 예로서, 텅스텐, 티타늄, 구리, 알루미늄, 백금, 이리듐, 루테늄, 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 또는 이들의 둘 이상의 조합을 포함할 수 있다. 게이트 전극막(650)은 일 예로서, 분극 스위칭 시드층 패턴(635)과 동일한 전도성 물질을 포함할 수 있다. 다른 예로서, 게이트 전극막(650)은 분극 스위칭 시드층 패턴(635)과 서로 다른 전도성 물질을 포함할 수 있다. 게이트 전극막(650)은 일 예로서, 화학기상증착법, 원자층 증착법 또는 스퍼터링법을 이용하여 형성할 수 있다.
도 13을 다시 참조하면, 게이트 전극막(650) 상에 상부 전도막(660)을 형성할 수 있다. 상부 전도막(660)은 일 예로서, 금속 재질로 이루어질 수 있다. 일 실시 예에서, 상부 전도막(660)은 게이트 전극막(650)보다 낮은 전기 저항을 가질 수 있다. 상부 전도막(660)은 일 예로서, 구리, 알루미늄, 텅스텐 등을 포함할 수 있다. 상부 전도막(660)은 일 예로서, 화학기상증착법, 원자층 증착법, 또는 스퍼터링법을 이용하여 형성할 수 있다.
도 14를 참조하면, 상부 전도막(660) 및 게이트 전극막(650)을 선택적으로 식각하여, 상부 전도층(665) 및 게이트 전극층(655)을 형성한다. 이어서, 상기 식각에 의해 노출되는 게이트 전극층(655)의 양단의 채널 구조물(6010)에 대해 불순물을 주입하는 도핑을 실시하여, 소스 전극(670) 및 드레인 전극(680)을 형성할 수 있다. 일 실시 예로서, 채널 구조물(6010)이 p형으로 도핑된 경우, 소스 및 드레인 전극(670, 680)은 채널 구조물(6010)에 n형 도펀트를 선택적으로 주입함으로써, 형성될 수 있다. 상기 도펀트 주입 방법은 일 예로서, 이온 주입 방법을 적용할 수 있다.
상술한 공정을 진행함으로써, 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자를 제조할 수 있다. 제조되는 강유전성 메모리 소자는 도 6a 내지 도 6c와 관련하여 상술한 강유전성 메모리 소자(4)와 실질적으로 동일할 수 있다.
몇몇 실시 예들에 있어서, 도 10, 도 10a 및 도 10b와 관련하여 상술한 제조 방법을 통해 형성되는 강유전층(620)은 비정질상 또는 비정질상과 결정상의 혼합상을 가짐으로써, 충분한 강유전성을 가지지 못할 수 있다. 이에 따라, 도 11a 및 도 11b의 공정을 통해, 분극 스위칭 시드박막(630) 및 절연박막(640)이 교대로 적층된 후에, 강유전층(620)에 대한 결정화 열처리를 추가로 진행할 수 있다. 상기 결정화 열처리를 통해 상기 강유전층(620)의 강유전성을 향상시킬 수 있다. 다르게는, 강유전층(620)에 대한 결정화 열처리는 도 11a 및 도 11b에 도시된 분극 스위칭 시드박막(630) 및 절연박막(640)의 적층 전에 수행될 수도 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1 2 3 4: 강유전성 메모리 소자,
101: 기판, 102: 소스 전극, 103: 드레인 전극, 105: 채널 영역,
110: 계면 절연층, 120: 강유전층, 130 330: 분극 스위칭 시드층, 140: 절연층, 150: 게이트 전극층,
440: 저항 변화 물질막, 430: 전도성 필라멘트,
601: 기판, 601a: 바닥면, 601b 601c: 측벽면, 601s1 601s2: 표면
601d 601t: 상부면, 601e 601f 601u 601v: 측부면,
605: 층간 절연층, 610: 계면 절연층, 620: 강유전성 절연층,
630: 분극 스위칭 시드박막, 635: 분극 스위칭 시드층 패턴,
640: 절연박막, 645: 절연층 패턴,
650: 게이트 전극막, 655:게이트 전극층,
660: 상부 전도막, 665: 상부 전도층,
670: 소스 영역, 680: 드레인 전극,
6010: 채널 구조물, 6010a: 채널 리세스 영역.

Claims (20)

  1. 기판;
    상기 기판 상에 배치되는 강유전층;
    상기 강유전층 상에 배치되는 게이트 전극층; 및
    상기 강유전층 및 상기 게이트 전극층 사이에 배치되는 분극 스위칭 시드층 을 포함하는
    강유전성 메모리 소자.
  2. 제1 항에 있어서,
    상기 분극 스위칭 시드층은 상기 강유전층의 일부분과 접촉하는
    강유전성 메모리 소자.
  3. 제1 항에 있어서,
    상기 분극 스위칭 시드층은 전도성 물질을 포함하는
    강유전성 메모리 소자.
  4. 제3 항에 있어서,
    상기 분극 스위칭 시드층은
    텅스텐, 티타늄, 구리, 알루미늄, 백금, 이리듐, 루테늄, 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 및 탄탈륨실리사이드 중 적어도 하나를 포함하는
    강유전성 메모리 소자.
  5. 제1 항에 있어서,
    상기 분극 스위칭 시드층은 소정의 단면적을 가지는 박막 패턴을 포함하는 강유전성 메모리 소자.
  6. 제5 항에 있어서,
    상기 분극 스위칭 시드층은 장변과 단변이 각각 2 내지 10 nm의 크기로 이루어지는 단면적을 가지는
    강유전성 메모리 소자.
  7. 제1 항에 있어서,
    상기 강유전층 및 상기 게이트 전극층 사이에 배치되는 저항 변화 물질막을 더 포함하고,
    상기 분극 스위칭 시드층으로서, 상기 저항 변화 물질막 내에 형성되는 전도성 필라멘트를 포함하는
    강유전성 메모리 소자.
  8. 제7 항에 있어서,
    상기 전도성 필라멘트는 2 내지 10 nm의 직경을 가지는
    강유전성 메모리 소자.
  9. 제1 항에 있어서,
    상기 강유전층은
    하프늄산화물, 지르코늄산화물, 및 하프늄지르코늄산화물 중 적어도 하나를 포함하는
    강유전성 메모리 소자.
  10. 제1 항에 있어서,
    상기 게이트 전극층의 양단의 상기 기판에 배치되는 소스 전극 및 드레인 전극을 더 포함하는
    강유전성 메모리 소자.
  11. 바닥면과 측벽면을 구비하는 채널 구조물을 포함하는 기판;
    상기 채널 구조물의 상기 바닥면과 상기 측벽면 상에 배치되는 강유전층;
    상기 측벽면의 상기 강유전층 상에서, 서로 교대로 적층되는 분극 스위칭 시드층 패턴 및 절연층 패턴; 및
    상기 채널 구조물 내에서 상기 분극 스위칭 시드층 패턴과 전기적으로 연결되는 게이트 전극층을 포함하는
    강유전성 메모리 소자.
  12. 제11 항에 있어서,
    상기 분극 스위칭 시드층 패턴은
    텅스텐, 티타늄, 구리, 알루미늄, 백금, 이리듐, 루테늄, 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 및 탄탈륨실리사이드 중 적어도 하나를 포함하는
    강유전성 메모리 소자.
  13. 제11 항에 있어서,
    상기 절연층 패턴은
    실리콘 산화물, 실리콘 질화물, 실리콘산질화물, 알루미늄질화물, 및 알루미늄산화물 중 적어도 하나를 포함하는
    강유전성 메모리 소자.
  14. 제11 항에 있어서,
    상기 분극 스위칭 시드층 패턴은 상기 강유전층 상에서 소정의 단면적을 가지는 박막 패턴을 가지는
    강유전성 메모리 소자.
  15. 제14 항에 있어서,
    상기 분극 스위칭 시드층 패턴은 장변과 단변이 각각 2 내지 10 nm의 크기로 이루어지는 단면적을 가지는
    강유전성 메모리 소자.
  16. 바닥면과 측벽면을 구비하는 채널 구조물을 포함하는 기판을 준비하는 단계;
    상기 채널 구조물의 상기 바닥면과 상기 측벽면 상에 강유전층을 형성하는 단계;
    상기 바닥면의 상기 강유전층 상에서, 상기 바닥면에 수직한 방향을 따라 분극 스위칭 시드박막 및 절연박막을 교대로 적층하는 단계;
    상기 분극 스위칭 시드박막 및 상기 절연박막을 상기 바닥면에 수직한 방향을 따라 패터닝하여, 상기 측벽면의 상기 강유전층 상에서, 서로 교대로 배치되는 분극 스위칭 시드층 패턴 및 절연층 패턴을 형성하는 단계; 및
    상기 분극 스위칭 시드층 패턴 및 상기 절연층 패턴 상에 배치되는 게이트 전극층을 형성하는 단계를 포함하는
    강유전성 메모리 소자의 제조 방법.
  17. 제16 항에 있어서,
    상기 분극 스위칭 시드박막은
    텅스텐, 티타늄, 구리, 알루미늄, 백금, 이리듐, 루테늄, 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 및 탄탈륨실리사이드 중 적어도 하나를 포함하는
    강유전성 메모리 소자의 제조 방법.
  18. 제16 항에 있어서,
    상기 분극 스위칭 시드박막 및 상기 절연박막을 교대로 적층하는 과정은,
    상기 적층되는 분극 스위칭 시드 박막 및 절연박막의 측면이 상기 강유전층과 접하도록 형성하는 과정을 포함하는
    강유전성 메모리 소자의 제조 방법.
  19. 제17 항에 있어서,
    상기 분극 스위칭 시드박막을 형성하는 단계는
    상기 분극 스위칭 시드박막의 두께를 2 내지 10 nm로 형성하는 단계를 더 포함하는
    강유전성 메모리 소자의 제조 방법.
  20. 제16 항에 있어서,
    상기 분극 스위칭 시드박막 및 절연박막을 교대로 적층한 후에, 상기 강유전층에 대한 결정화 열처리 공정을 더 포함하는
    강유전성 메모리 소자의 제조 방법.
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