TWI422014B - 記憶體裝置及其製造方法 - Google Patents

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Description

記憶體裝置及其製造方法
本發明係關於以相變化材料為基礎的高密度記憶體裝置，包含以硫化物或其它可程式電阻材料為基礎的材料，以及用於製造此裝置的方法。
以相變化為基礎的材料，例如以硫化物為基礎的材料或相似的材料，可以使用用於積體電路中適當大小的電流，來引發在非晶相與晶相之間的相變化。非晶相通常的特徵是具有比晶相更高的電阻，其可以很容易地被感應以指示資料。此特性已引起廣泛的注意，尤其是對於使用可程式化電阻樣以形成非揮發式記憶體電路，其可利用隨機存取方式來讀取及寫入。
由非晶相至晶相的改變通常是使用較小電流的操作。由晶相至非晶相的改變，在此稱為重置，通常是使用較高電流的操作，其包含一個短且高電流密度脈衝以熔化或打斷此晶相結構，在此相變化材料快速的冷卻之後，退火此熔化的相變化材料且允許至少一部份的相變化材料穩定至非晶相。
重置操作所順的電流強度可由降低在胞中相變化材料元件的大小及/或在電極及相變化材料之間的接觸面積，故而使用較小的絕對電流值可以有較高的電流密度穿過此相變化材料。
一種降低在記憶胞中相變化元件尺寸的方法是利用蝕刻一層相變化材料來形成小尺寸的相變化元件。然而，利用蝕刻的方式降低相變化元件的尺寸可能會造成相變化樣的損傷，係因和蝕刻物之間非等相的反應可能成造成空孔，組成及鍵結的變化的形成，或是非揮發性副產品的形成。這類的損傷可能造 成形狀的改變以及在記憶胞陣列之間的相變化元件不一致，進而造成記憶胞電性或機械性質的問題。
同時，最好是能降低在記憶胞陣列中各別記憶胞的足跡或是交接面積以達到更高密度的記憶胞裝置。然而，傳統的場效電晶體存取裝置係為水平的結構，其具有水平方向的閘極位於水平方向的通道區域之上，造成此場效電晶體具有相對大的交接面積，而限制了此陣列的密度。若試著降低水平方向場效電晶體之交接面積，由於場效電晶體相對低的電流驅動，則會有需獲得引發相變化所需電流的問題。雖然雙極電晶體(BJT)及二極體可提供比場效電晶體還要大的電流驅動，要使用雙極電晶體或二極體來控制在記憶胞中之電流，使其能適量地允許多位元的操作仍然是很困難的。
因此最好是能提供具有場效電晶體的記憶胞，其能用於高密度記憶體裝置且能提供足夠的電流引發相變化，且能解決上述蝕刻損傷的問題。
在此描述之一種記憶體裝置係包含複數條字元線於一複數條位元線之上以及複數個場效電晶體。在此複數個場效電晶體中的場效電晶體包含一個第一端電性耦接至此複數條位元線中一條對應位元線，一個第二端於此第一端之上，以及一個通道區域分隔此第一及第二端且鄰近此複數條字元線中的一條對應字元線。此對應字元線係作為此場效電晶體的閘極。一個介電質將此對應字元線與此通道區域分隔開。一個記憶體平面包含可程式電阻記憶體材料，其電性耦接至此場效電晶體各別的第二端，以及導電材料位於此可程式電阻記憶體材料上且耦接至一個共用電壓。
在某些的實施例中此垂直場效電晶體可被形成於在此對應字元線中之一個介層孔的內部，故而在一個陣列中記憶胞所配置的剖面面積可完全地由字元線及位元線的尺寸決定，故可以有高記憶體密度的陣列。
另外，通道區域及第一和第二終端係被垂直地排列故而場效電晶體可具有小尺寸的剖面面積而又能提供足夠誘發相變化的電流。此裝置之通道長度係取決於通道區域的高度且可有很小的尺寸，而此裝置之通道寬度係取決於通道區域的週長且可具有和此長度相比相當大的尺寸。故而，相對大的寬長比可被達成而可獲得較高的重置電流。
另外，在某些的實施例中此可程式電阻記憶體材料可以是一層可程式化記憶體材料的掩蓋層，其與此陣列之記憶胞之複數個電極連接，故而此陣列不會有上述蝕刻損傷的問題。
本發明其它的目的及優點係見於以下圖示、實施方式及申請專利範圍所述。
本發明以下的描述通常為參考的特定結構與方法之實施例。應了解，其不應作為限本發明僅為特定揭露的實施例及方法，而本發明可配合其它的特徵、元素、方法及實施例來施行。較佳的實施例係用以描述本發明，而不限於申請範圍之限定。本領域通常技藝者可依據以下的描述來推論出許多等效的變形。在各個實施例中的元素通常可參考其對應編號。
第1圖為一個概要圖示，其描述一個記憶胞陣列100之一部份，其實施係利用具有垂直通道之場效電晶體的記憶胞，以及包含記憶體平面之可程式電阻材料的記憶元件。
如同第1圖之概要圖示，陣列100的各個記憶胞包含場效電晶體存取裝置以及電性串聯的記憶元件，此記憶元件可被設置為複數個電阻狀態的其中之一，且能夠儲存一個或多個資料位元。
陣列100包含複數條位元線120，其包含位元線120a、120b、120c、120d，其以一個第一方向平行地延伸，且和位元線解碼器160電性連接。陣列100的場效電晶體具有第一端，其作用是耦接至對應位元線120的源極或汲極。
複數條字元線130包含字元線130a、130b、130c、130d，其以一個第二方向平行地延伸，且和字元線解碼器/驅動器150電性連接。如同第2A-2B及其對應詳細的描述，字元線130位於位元線120之上。字元線130係鄰近場效電晶體的垂直通道且作用為此電晶體的閘極端。另其他的替代實施例中，字元線130可能完全地或部份地包圍此通道，或是位於此通道旁，且由一層閘極介電層將其和此通道分隔。
記憶胞陣列100之記憶元件分別包含部份的一個記憶體平面之可程式電阻記憶體材料(請參考下圖2A-2B及其相對的詳細描述)，其位於陣列100的位元線130及字元線120之上。記憶胞的記憶元件係藉由電極250以電性耦接至場效電晶體的第二端，來提供介於場效電晶體和記憶元件之間的小接觸面積。
記憶體平面包含導電材料140(其在圖2A-2B及其相對的詳細描述)，其位於可程式電阻記憶體材料之上。記憶體平面的導電材料140係電性耦接至記憶體平面終端電路170。在此描述的實施例中記憶體平面終端為一個接地端，但亦可以是包含一個電壓源，其用來提供一個共同電壓而非接地給此記憶體平面的導電材料。
記憶胞110為陣列100中的一代表記憶胞且包含場效電晶體115及相變化記憶元件125，其電性串聯於此記憶體平面與對應位元線120之間。字元線130b係作為電晶體115的閘極端，且此第一端(作為電晶體115的源極或汲極)係耦接至位元線120b。記憶元件125，包含記憶體平面的可程式電阻記憶體材料，其於此字元線130及位元線120之上，係電性耦接於電晶體115的第二端及記憶體平面的導電性材料140之間。
讀取或寫入陣列100的記憶胞110之操作方式可以是，提供一個適當的電壓給對應字元線130b以及一個適當的電壓或電流給對應位元線120b以誘發通過記憶元件125的電流。施加電壓/電流的強度及長短係取決於所實施的操作，例如，讀取操作或寫入操作。
在重置(抹除)操作記憶胞110時，所施加給字元線130b及位元線120b的一個重置脈衝誘發了通記憶元件125的電流以引起記憶元件125的一個主動區域轉變至一個非晶相，進而設置此相變化材料至一個於重置狀態的電阻值範圍內之電阻值。重置脈衝為相對高能量的脈衝，其足夠提升至少記憶元件125的主動區域之溫度高於此相變化材料的轉換(晶化)溫度且高於熔點以將至少此主動區域設置為液態。此重置脈衝接著很快地被停止，造成相對快的退火時間，其為此主動區域快速冷卻至此轉換溫度以下的時間，使得此主動區域穩定至大致的非晶相。
在記憶胞110的設置(或程式化)操作下，一個程式化脈衝係被施加至字元線130b及位元線120b，其具有適當的大小及長短以誘發通過此憶體元件125的電流，其足夠提升至少記憶元件125一部份的主動區域之溫度高於轉換溫度，且誘發至少一部份的主動區域由非晶相轉換至結晶相，這樣的轉換降低了 記憶元件125的電阻且設置此記憶胞置所欲想的狀態。
對於記憶胞110內所儲存的資料值，在其讀取(或感應)的操作中，適當強度與長短的讀取脈衝係被施加至對應字元線130b以及對應位元線120b，以誘發流過記憶元件125的電流，而此電流且不會造成記憶元件125產生電阻狀態的改變。流過記憶胞110的電流係取決於記憶元件125的電阻值，也就是儲存於記憶胞110內儲存的資料值。儲存於記憶胞110的資料值之決定可能是利用，例如，透過感應放大器/資料輸入結構165比較位元線120b上的電流與一個適當的參考電流。或是，儲存於記憶胞110的資料值之決定可能是利用，例如，源極側藉由比較記憶體平面之導體材料140與適當的參考電流來感應。
第2A及2B為剖面圖，其描述一個實施例中在陣列中排列的記憶胞之一部份(包含代表的記憶胞110)。第2A係沿著字元線130之剖面圖而第2B圖係沿著位元線120之剖面圖。
陣列100包含一個單晶基板200，其包含具有第一導電型態的井205以及位於井區205內的位元線120。位元線120沿著一個第一方向延伸出第2A圖所描述的剖面圖且由井區內的介電溝渠絕緣結構232所分隔。位元線120包含摻雜的基板材料，其具有不同於第一導電型態的第二導電型態。在此描述的實施例中位元線120之摻雜的基板材料包含基板200濃摻雜的N型(N+)材料，且井區205包含於基板200內摻雜的P型材料。
記憶胞110的場效電晶體115包括一個第一端122，其包含摻雜的半導體材料位於對應位元線120b之上、通道區域123其包含摻雜的半導體材料位於第一端122之上、以及第二端124其包含摻雜的半導體材料位於通道區域123之上。
包含矽化物的導電覆蓋層127係位於第二端124之上。導 電覆蓋層127可能包含，例如，包含Ti、W、Co、Ni或Ta的矽化物。導電覆蓋層提供了介於摻雜矽材料與電極250之間的低電阻接觸。
在此描述的實施例中第一及第二端122及124包含濃摻雜的N型材料，且通道區域123包含摻雜的P型材料。
第一及第二端122和124、通道區域123以及導電覆蓋層127形成了一個堆疊，其係由介電質230所包圍，此介電質230將通道區域123與對應字元線130b分隔開。
字元線130，包含字元線130b其用作記憶胞110之場效電晶體115的閘極，延伸進入且穿出第2B所示之剖面圖，且包含摻雜的多晶矽材料及位於此摻雜的多晶矽之上的矽化物層。由第一及第二端122及124、通道區域123以及導電帽127形成的堆疊延伸透過位於字元線130b內的介層孔以電性耦接位元線120b至電極250，位於字元線130b內介層孔具有包圍通道區域123的側壁表面135。
電極250位於導電覆蓋層之上且延伸穿透介電質270至記憶元件125，其包含記憶體平面295之可程式電阻記憶體材料290的一部份。此可程式電阻記憶體材料可能包含，例如，由Ge、Sb、Te、Se、In、Ti、Ga、Bi、Sn、Cu、Pd、Pb、Ag、S、Si、O、P、As、N以及Au化學元素所組成之群之一。
電極250可能包含，例如氮化鈦或氮化鉭。對於後續形成包含GST(如下所述)的記憶體材料的實施例中，較適合使用氮化鈦，因為其具有和GST較好的接觸特性。氮化鈦是在半導體製程中常用的材料，且可在GST轉換時的高溫下，通常是在攝氏600-700度下，提供良好的擴散能障。另外，電極250可能包含，例如，選自鈦(Ti)、鎢(W)、鉬(Mo)、鋁(Al)、 鉭(Ta)、銅(Cu)、鉑(Pt)、銥(Ir)、鑭(La)、鎳(Ni)、釕(Ru)、氮(N)、氧(O)或其他金屬元素及其合金之元素。
記憶體平面295之導電材料140係位於可程式電阻記憶體材料290之上且耦接至一個共用電壓。在一些實施例中導電材料140可能包含一或多層導電層，其各別包含，例如，一種或多種選自由Ti、W、Mo、Al、Ta、Cu、Pt、Ir、La、Ni、N、O、Ru元素所組成之群。選用至少兩種導電層來做導電材料140的優點包含可選取第一導電層的材料使其和記憶體平面295之記憶體材料290相容，而在第一導電層上之第二導電層的材料可被選用為具有其它的優點，例如和第一導電層相比具有較高的導電率。
操作上，耦接至導電材料140的共用電壓以及提供至字元線130b及位元線120b的電壓可誘發電流從位元線120b，經由第一端122、通道區域123、第二端124、導電覆蓋層127、電極250以及記憶體材料290，流至導電材料140，反之亦然。
主動區域128是記憶元件125中的區域，在其中記憶體材料係被誘發而在介於至少二個固態相之間改變。應了解，主動區域128可在此描述的結構中被製造成極小的尺寸，故而降低需要誘發相變化的電流大小。記憶體材料290的厚度292可使用薄膜沉積技術來建立。在某些實施例中此厚度292係小於100奈米，例如，介於10奈米與100奈米之間。更進一步，電極250和導電覆蓋層127相比具有較小的寬度252，最好是小於用來形成陣列100之字元線130的製程，通常是曝光製程，的最小特徵尺寸。因此，電極250具有連接記憶體平面295之記憶體材料290的上表面，電極250的上表面具有小於導電覆蓋層上表面的表面面積。電極250小尺寸的上表面可集中記憶體平面290鄰近於電極250之部份的電流密度，故而降低需要 誘發主動區域128內相變化所需的電流大小。另外，介電質270可能提供主動區域128某些程度的熱絕緣，其也可助於降低誘發相變化所需的電流量。
如同第2A-2B圖所示，主動區域128具有磨菇的形狀，因此記憶元件125及電極250的組態通常也被稱被蘑菇狀組態。或是，亦可使用其它種類的組態。
第2C-2D圖描述另一實施例的剖面圖，其中第2A-2B圖中陣列的電極250係被省略且記憶元件125的記憶體材料290係在介電質270內的開口內延伸且連接導電覆蓋層127，造成微孔型的記憶胞。
在第2A-2B圖之剖面圖中，可程式電阻記憶體材料290為可程式電阻記憶體材料的全面覆蓋層其延伸穿過以連接陣列100之記憶胞的電極250，因此陣列100且不會有上述蝕刻損傷的問題。在第2A-2B圖中此導電材料140包含一層導電材料的全面覆蓋層位於可程式電阻記憶體材料的全面覆蓋層之上。在某些實施例中記憶體材料290以及導電材料140可以被圖案化成，例如，以形成區塊，長條或網柵，此區塊，長條或網柵的形成移除了遠離主動區域之外的記憶體材料，故主動區域不會受到蝕刻損傷。
通道區域123具有一個上視剖面通道面積，其在此所描述的實施例中係被第一維224沿著第一方向且沿著字元線130所定義，如同第2A圖所示，且第二維226沿著第二方向且沿著位元線120，其垂直於第一方向，如同於第2B圖所示。在某些實施例中此記憶體材料290可能被圖案化成為複數個記憶體區塊，其各別具有一上視剖面區塊面積。此區塊面積可能，例如，大於或等於通道區域123之上視剖面面積的十倍，故而此記憶體區塊可以由鄰近的記憶胞所共享且此主動區域不會受 到蝕刻損傷。
在又一其它的實施例中，導電材料140可能被圖案化，例如，為長條或網柵結構，而維持記憶體平面290的記憶體材料之全面覆蓋層。
如同第2A圖所示，由於場效電晶體的垂直通道結構沿著字元線130b的記憶胞密度係取決於位元線120的寬度以及鄰近位元線120之間的分隔距離。如同第2B圖所示，沿著位元線120b的記憶胞密度係取決於字元線130的寬度以及鄰近字元線130之間的分隔距離。因此陣列100之記憶胞的剖面面積乃完全取決於字元線130及位元線120的尺寸，而能允許高記憶體密度的陣列。
此外，由於通道區域123以及第一和第二端122、124係垂直排列，場效電晶體可具有小尺寸的剖面面積同時又能提供足夠的電流來引發相變化。此裝置之通道長度係取決於通道區域123的高度且可以是很小的，而此裝置的通道寬度係取決於通道區域的123的週邊且可被作成與此長度相比相對大的尺寸。因此，相對大的寬度對長度比值可被達成故而更高的重置電流可以被獲得。
記憶體平面之可程式電阻材料290的實施例可包含相變化為基礎的記憶體材料，包含硫屬(chalcogenide)化物為基礎的材料或其它的材料。硫屬化物係任意選自由四種元素氧(O)、硫(S)、硒(Se)及碲(Te)組成之群，形成周期表VIA族之群。硫屬化物包含硫屬與更具有正電性元件或自由基的化合物。硫屬合金包含硫屬與其它材料，例如轉換金屬，的組成。硫屬合金通常包含一個或多個選自元件週期表IVA族的元素，例如鍺或錫。通常，硫屬合金包含至少一種選自銻、鎵、鈀、銀的組合物。以相變化為基礎的記憶體材料已被描述於許多技術文獻 中，包含Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te，Sn/Sb/Te，In/Sb/Ge，Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te以及Te/Ge/Sb/S的合金。在Ge/Sb/Te合金的家族中，可適用的合金組成範圍相當的廣。此組成可以被定義為Tea Geb Sb100-(a+b) 。某一學者提出了最適用的合金係為在沉積的材料中Te的平均濃度低於70%，通常是低於60%，且範圍通常是介於23%至58%之間，最好是介於48%至58%之間。在此材料中，Ge的濃度係高於約5%且平均範圍由低至8%至30%上下的濃度，而殘蝕的材料通常小於50%。最好是，Ge的濃度大約由8%至40%。剩餘的主要組成元件為Sb。這些百分比為原子百分比，其構成100%組成元件的原子。請見Ovshinsky所提出之美國專利5687112案號第10-11欄。由其它學者所提出的合金包含Ge2 Sb2 Te5 、GeSb2 Te4 、GeSb4 Te7 。請參考Noboru Yamada於1997年在SPIE v.3109第28/37頁所提出的”Potential of Ge-Sb-Te Phase-Change Optical Disks for High-Data-Rate Recording”。通常，轉換金屬，例如鉻、鐵、鎳、鈮、鈀、鉑或上述之組合可以和Ge/Sb/Te組合以形成具有可程式電阻特徵的相變化合金。適用的記憶體材料可見於Ovshinsky於11-13欄之112，其在此作為參考之範例。
硫屬化物以及其它的相變化材料在某些的實施例中係被摻雜雜質以調整導電率、轉換溫度、熔點以及利用摻雜的硫屬化物之記憶元件的其它特徵。用於摻雜硫屬化物的代表性雜質包含氮、矽、氧、二氧化矽、氮化矽、銅、銀、金、鋁、氧化鋁、鉭、氧化鉭、氮化鉭及以氧化鈦。請見，例如，美國專利第6800504號以及美國專利申請公開號2005/0029502號文件。
相變化合金能夠在一個第一結構狀態以及一個第二結構狀態之間變換，其中第一結構狀態係指材料大致為非晶的固 態，第二結構狀態係指材料在此記憶胞之主動通道區域內的其局部狀態係在一個大致結晶的固態。這些合金至少是雙穩態的。此非晶相的用語係指一個相對不規則的結構，或比單晶相更不規則的結構，其具有可測得的特性，例如和結晶相相比具有更高的電阻率。此結晶相的用語係指一個相對規則的結構，其比非晶結構更有規則，其具有可測得的特性，例如具和非晶相相比具有更低的電阻率。通常，相變化材料可在不同可測得的局部規則的狀態之間作電性切換，這些狀態係在完全非晶相及完全結晶相狀態之間的範圍內。其它在非晶相與結晶相之間變換時受到影響的材料特性包含原子排列，自由電子濃度以及活化能量。此材料可能轉換至不同的固態相或二個以上的固態相的組合，以在完美的非晶相以及完美的結晶相之間調變。在此材料中的電性特性亦可能隨著改變。
相變化合金可能藉由電子脈衝的應用自某一相態改變至另一相態。目前已知較短且較高強度的脈衝容易將此相變化材料改變至一個大致的非晶相狀態。而較長且較低強度的脈衝容易將此相變化材料改變至一個大致的結晶相狀態。對於較短且較強的脈衝，其具有足夠高的能量而能讓晶體結構的鍵結斷裂，且其係足夠短而能避免原子重新排列而成為結晶相狀態。適當的脈衝數據不需太麻煩的實驗即可專用地調整用於特定的相變化合金。在以下所揭露的部份，此相變化材料係以GST代表，且可推論出其它種類的相變化材料亦可被採用。對於PCRAM的應用，在此的說明係以Ge2 Sb2 Te5 為例作為適當的材料。
其它的可程式電阻記憶體材料可被用於本發明之其它的實施例中，包含其它使用晶體相變化以決定電阻的材料，或是其它使用電子脈衝以改變電阻狀態的記憶體材料。這些範例包 含用於電阻式隨機存取記憶體(RRAM)的材料，例如金屬氧化物包含WOX 、NiO、Nb2 O5 、CuO2 、Ta2 O5 、Al2 O3 、CoO、Fe2 O3 、HfO2 、TiO2 、SrTiO3 、SrZrO3 、(BaSr)TiO3 。在此之外的範例還包含用於磁阻式隨機存取記憶體(MRAM)，例如旋轉力矩轉換(STT)MRAM，的材料，包含例如以下至少一種材料：CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2 、MnOFe2 O3 、FeOFe2 O5 、NiOFe2 O3 、MgOFe2 、EuO、Y3 Fe5 O12 。其範例請見，例如，美國專利公開號第2007/0176251號，標題為”Magnetic Memory Device and Method of Fabricating the Ssame”，其係在此作為參考之用。另外的範例包含固態的電解質材料，其係用於可程式化金屬化胞(PMC)記憶體，或奈米記憶體，例如銀摻雜的硫化鍺電解質以及銅摻雜的硫化鍺電解質。請參閱，例如，N.E. Gilbert等人於Solid-State Electronics 49(2005)1813-1819所發表的”A macro model of programmable metallization cell devices”一文，其係在此作為參考之用。
用於形成硫屬材料之方法的範例，可在使用Ar、N2 、及/或He等氣體，且在1mTorr至100mTorr的壓力下使用PVD濺鍍或磁控管濺鍍方法。且此沉積製程通常是在室溫下完成。縱橫比為1至5的準直器可被用於改善此填入表現。為了改善此填入表現，可使用數十伏至數百伏的直流偏壓。另一方面，可同時使用此直流偏壓及準直器的組合。
用於形成硫屬化物材料之方法的範例係使用化學氣相沉積CVD，可見於例如美國專利公開號2006/0172067號，其標題為”Chemical Vapor Deposition of Chalcogenide Materials”之文獻，其在此係做參考之用。
在真空中或N2之氛圍下的後退火處理係可選擇性地執行 以改善此硫屬材料的晶化狀態。此退火溫度通常是在攝氏100至400度的範圍內，且退火時間小於30分鐘。
第3-11圖係依據製程順序描述適用於製作第2A-2B圖所示的記憶胞陣列的步驟。
第3A-3B分別為剖面圖及上視圖用以描述所形成之基板，其包含井區205，井區205具有第一導電型態及位於井區205內的溝渠絕緣結構232，且延伸穿透出第3A圖所示之剖面圖。井區205可用已知的佈植及活化退火製程來形成。在此描述的實施例中井區包含矽化物基板200摻雜的P型材料。
接著，位元線120係在井區205內形成，造成第4A-4B圖之剖面圖及上視圖所示之結構。在此所示之實施例中位元線120係由離子佈植來形成摻雜的區域，其具有不同於井區205的導電型態。
接著介電材料260係在第4A-4B圖所示之結構上形成，且字元線材料係被沉積且圖案化以形成字元線130，造成於第5A-5B之剖面圖及上視圖所示結構。在此描述之實施例中此字元線材料包含多晶矽或選擇性地一層矽化物。
接著，介電質262係在第5A-5B圖所示之結構上形成且介電質係可利用，例如，化學機械研磨(CMP)平坦化。介層孔的陣列600接著遍及字元線130而形成以暴露出一部份的位元線120，形成第6A-6B圖所示之剖面圖及上視圖。在第6A-6B圖中介層孔600具有環狀剖面。然而，在某些實施例中開口600的剖面可能是環狀、橢圓、正方、長方或是不規則的形狀，取決於用以形成開口600的製程技術。
接著，一層介電材料700係在第6A-6B圖所示結構上形成，其包含形成於介層孔600陣列之內，以及包含矽的一層犧 牲層710係被形成於層700之上，造成第7圖之剖面圖所示之結構。
接著層700及矽710被非均向性地蝕刻以形成介電間隔物230，其包含在介層孔600內層700的材料，且第二層710的剩餘材料係被選擇性地移除，造成如第8A-8B圖之剖面圖及上視圖所示之結構。在此實施例中第二層710包含矽且可能藉由使用，例如，KOH或THMA的濕式蝕刻被移除。
接著磊晶製程係被執行於第8A-8B圖所示之結構上，其包含在介層孔600之內，且平坦化製程例如CMP係被執行以暴露出介電質262的上表面，故而在介層孔600中且在位元線120上表面之上形成摻雜的柱狀物。摻雜的柱狀物具有第一導電型態。具有第二導電型態的摻雜物接著在此摻雜的柱狀物的一部份內被摻雜，而具有第一導電型態之摻雜柱狀物所剩餘的部份即為摻雜區域122。具有第一導電態的摻雜物係接著在摻雜的柱狀物上半部內被佈植以形成摻雜區域124，且具有第二導電型態之摻雜柱狀物剩餘的部份即為摻雜區域123。導電覆蓋層127包含矽化物，其含有，例如，Ti、W、Co、Ni、Ta。在某一實施例中此導電覆蓋層127包含矽化鈷(CoSi)，且其形成係藉由沉積鈷及執行快速熱退火製程(RTP)故而鈷可和摻雜區域124的矽反應以形成導電覆蓋層127。應了解其它的矽化物亦可能利用這種方式形成，其可藉由利用類似於上述使用鈷的方式沉積鈦、砷、摻雜的鎳、或以上的合金。
接著，介電層270係在圖9A-9B所示結構上形成且開口1000具有相對的寬度1010，其被形成以暴露出導電覆蓋層127的一部份，造成於第10A-10B圖之剖面圖及上視圖所示之結構。
形成具有次顯影寬度1010的開口1000之步驟可能是利 用，例如，在介電質270上形成一層絕緣層且在絕緣層上形成一層犧牲層。接著，具有開口之遮罩係在此犧牲層上形成，其開口具有相當或接近於用於製作遮罩之製程所能提供最小的特徵尺寸，其中開口係在開口1000的位置上。接續的步驟係利用此遮罩分別地蝕刻此絕緣層及此犧牲層，故而在此絕緣層及犧牲層中形成介層孔，且暴露出介電層270的上表面。在移除此遮罩後，介層孔上係被施行一選擇性切除蝕刻步驟，故而蝕刻此絕緣層而留下完好的犧牲層及介電層270。接著，因為此選擇性切刻蝕刻製程，造成了將在各個介層孔中所形成之填充材料內的自我對凖孔洞，填充材料將在各個介層孔中形成。接著的步驟係在此填充材料上執行一非等向蝕刻製程以打開這此孔洞，且繼續蝕刻直到介電層270在此介層孔下的區域中被暴露出，故而形成在各個介層孔中含有填充材料的側壁間隔物。此側壁間隔物具有一開口，其尺寸係大致由孔洞之尺寸決定，故而可小於微影製程中最小的特徵尺寸。接著，介電層270係利用此側壁間隔物作為一蝕刻遮罩，故開口1000可形成具有小於微影最小特徵尺寸的寬度1010。此絕緣層及犧牲層可用例如CMP的平坦化製程移除，形成第10A-10B所示之結構。其範例可見於美國專利第7351648號及美國專利申請號11/855979之文件，其在此作為參考之用。
接著，電極250係在介電層270內部的開口1000內形成以連接第10A-10B圖所示之導電覆蓋層127，最後形成如圖11A及11B之剖面圖及上視圖所示結構。電極250可以是利用，例如，使用化學氣相沉積在第10A-10B圖所示結構上沉積電極材料，再接著進行一平坦化步驟，例如CMP。在上述之利用一絕緣層及一犧牲層形成開口1000的實施例外，其它的實施例中電極材料可能是沉積在此開口1000內且在此犧牲層與絕緣層之上。接著可用例如為CMP的平坦化步驟移除此犧牲 層與絕緣層而形成第11A-11B所示結構。
接著，記憶體材料290可藉由全面覆蓋沉積一層記憶體材料在第11A-11B圖所示結構上而形成，且導電材料140可藉由全面覆蓋沉積一層或多層導電材料140覆蓋在記憶體材料290之上，造成第2A-2B圖所示之結構。
在另一個替代實施例中，第11A-11B圖之介電層270內開口1000之內形成電極的步驟被省略。反而是記憶體材料290被形成於第10A-10B圖所示結構上包含在開口1000之內，且導電材料140係形成於記憶體材料290之上，形成如第2C-2D圖所示結構。
第12-18B圖係描述相對於第5-9圖所述形成字元線130及電晶體的終端與通道區域的另一替代實施例。
參考第4A-4B圖，矽磊晶層被形成於第4A-4B圖所示結構之上且鈍態的氧化物1250被形成於矽層之上。接著，佈植且活化退火製程係被執行以形成摻雜層1200、1210及1220於矽層之內，造成如第12圖之剖面圖所示結構。在此描述之實施例中層1200及1220包含摻雜的N型材料，且層1210包含摻雜的P型材料。
接著，層1200、1210、1220、1250係被圖案化以形成在位元線120上的摻雜區域122、123、126的堆疊1300，形成如第13圖之剖面圖所示結構。
接著，一層介電質係被形成於堆疊1300之上且介電質係被非均向性地蝕刻以形成介電間隔物1400於側壁上且圍繞著堆疊1300，形成第14圖之剖面圖所示結構。
接著，包含矽化物的導電層1500係被形成介於介電間隔物1400之間位元線120的區域之上，形成如第15A-15B圖之 剖面圖及上視圖所示結構上。矽化物的導電層1500有助於增加位元線120的導電率故而降低位元線120的負載且改善陣列的均勻性。頂部導電層1500包含一矽化物，其含有，例如，Ti、W、Co、Ni或Ta。在某一實施例中頂部導電層1500包含矽化鈷且其形成係藉由沉積鈷且執行快速熱製程(RTP)，故而鈷可和位元線120之摻雜區域的矽反應。應了解其它的矽化物亦可能藉由沈積鈦、砷、摻雜鎳或上述的合金以此種方式被成，其類似於上述使用鈷之範例的方式。
接著，介電質1600係被形成於第15A-15B所示之結構上，且介電質1600係被蝕刻以暴露出介電間隔物1400的一部份，造成如第16圖之剖面圖所示結構。
接著含有多晶矽的字元線材料1700係被沉積在第16圖所示結構上，再接續執行平坦化製程例如CMP以露出摻雜區域126的上表面，造成如第17A-17B之剖面圖及上視圖所示結構。
接著，字元線材料1700係被圖案化且矽化物製程係被執行以形成導電覆蓋層127於此摻雜的區域之上以及一導電層於字元線130之多晶矽之上，形成如第18A-18B之剖面圖及上視圖所示結構。
第19A圖及19B圖描述另一實施例中的記憶胞之一部份的剖面圖，記憶胞包含代表的記憶胞110其佈置於陣列100內，第19A圖係沿著字元線130之剖面圖而第19B圖係沿著位元線120之剖面圖。
在第19A-19B圖中陣列100包含記憶體區域1900及週邊區域1910於單晶半導體基板200之上。基板200具有大致為平面的上表面201。如同在此所述，「大致為平面」的用語係用以包含形成基板200的製程其所能容忍的範圍。「大致為平面」 的用語亦用以包含在形成基板200之後執行的製造製程，其可能導致上表面201平面化的偏差。
週邊區域1910包含邏輯元件1986，其具有閘極結構1987於閘極介電層1993之上。閘極介電層1993係位於基板200的上表面201。閘極結構1987包含位於閘極介電層1993之上的摻雜多晶矽層，以及在摻雜多晶矽之上的矽化物層。
邏輯裝置1986包含摻雜區域1988、1989位於基板200之內，其作為源極及汲極區域。介電質1996其包含一層或多層介電材料係位於邏輯裝置1986之上。
接點1965係耦接至摻雜區域1989且延伸至介電質1996上表面至線1960。接點1995係耦接至摻雜區域1988且延伸至介電質1996上表面至線1997。線1997延伸至記憶體區域1900且藉由延伸穿透介電質1996的接點1950來耦接至記憶體平面295的導電材料140。
如同第19A-19B圖所示，位於記憶體區域1910之存取電晶體第一端122及閘極介電層1993皆位於基板之此大致為平面的上表面。在第20-30圖及以下對應詳細描述中，在週邊區域中的邏輯裝置1986及記憶胞其具有垂直通道可被同時地製造。因此，記憶體裝置具有降低的複雜度以及解決了週邊和記憶體區域的設計整合問題，故而降低了成本。
在第19A-19B圖中記憶胞係被作用蘑菇形的組態。或是，亦可能使用其它種類的組態。在另一個實施例中第19A-19B圖所示陣列之電極250係被省略且記憶元件之記憶體材料290係在介電質270內的開口內延伸且連接導電覆蓋層127，造成如第2C-2D所示微孔型的記憶胞。
第20至28圖係依製程順序描述適用於第19A-19B所示記 憶胞陣列之製程。
第20圖描述一個步驟，其包含形成基板200，基板200包含井區205及位於井區205內且延伸穿透過第20圖所示剖面圖的溝渠絕緣結構232。井區205可由已知的佈植及活化退火製程來形成。在此描述的實施例中井區包含矽基板200之摻雜的P型材料。基板200具有上表面201。
接著，閘極介電層1993係形成於第20圖之基板200之週邊區域1910的上表面之上。閘極結構1987之形成係藉由沉積且圖案化摻雜的多晶矽材料，且接著形成一導電覆蓋層其包含位於摻雜多晶矽材料之上的矽化物，造成如第21圖之剖面圖所示之結構。另外，其它的技術亦可被用於形成閘極結構1987。
接著，位元線120係在井區205內被形成，且作為源極和汲極的摻雜區域1988、1989係在週邊區域1910內形成，造成如第22圖之剖面圖所示之結構。在此所示之實施例中位元線120及摻雜區域1988、1989係藉由離子佈植形成。
接著，介電質2300係在第22圖所示之結構上形成，且複數的開口2310係在介電質2300內形成以暴露出部份的位元線120，形成如第23圖所示之結構。介電質2300可能包含，例如，硼磷矽酸鹽玻璃(BPSG)或PSG。
接著，選擇性的磊晶製程係在開口2310內被執行以在位元線120上形成摻雜區域(第一端)122，形成如第24圖之剖面圖所示結構。在此所述之實施例中此摻雜區域122包含N型摻雜矽。
接著，另一個選擇性磊晶製程係在開口內被形成，且平坦化製程例如CMP係被執行以形成摻雜的柱狀物2500，形成如第25圖之剖面圖所示之結構。摻雜的柱狀物2500具有不同於 摻雜區域122的導電型態，且在此描述的實施例係包含P型摻雜矽。
接著，佈植製程係被執行以佈植摻雜物於柱狀物2500的上半部內，以形成摻雜區域(第二端)124其具有和摻雜區域122相同的導電型態，形成如第26圖之剖面圖所示之結構。介於摻雜區域122及124之間柱狀物2500剩餘部份係為存取電晶體的通道區域。
另一方面，摻雜區域122、124及通道區域123之形成可能是使用單一選擇性磊晶製程，而不是如第24-26圖所示的二次選擇性磊晶製程。例如，在另一個實施例中一個選擇性磊晶製程係被執行於第23圖之結構的開口2310內以形成填入開口2310的摻雜柱狀物，此摻雜柱狀物具有第一導電型態。接著，摻雜物係在摻雜柱狀物內被佈植以形成具有和第一導電型態不同之第二導電型態的通道區域，且在通道區域上形成第二端且具有第一導電型態。在通道上之摻雜柱狀物的部份係為第一端。
請再參考第26圖所示結構，接著一部份的介電質2300係被移除以暴露出摻雜區域122、123、124的外部表面，且介電質2700係成長於此暴露的外部表面上，形成如第27圖之剖面圖所示結構。
字元線材料，例如多晶矽，係接著被沉積在第27圖所示之結構上，且被平坦化以暴露出摻雜區域124的上表面。字元線材料係接著被圖案化且一個矽化物製程係被執行以形成導電覆蓋層127於摻雜區域124之上以及導電層於字元線頂部之上，形成如第28A及28B圖之剖面圖及上視圖所示結構。
接著，介電材料270、電極250以及記憶體平面295係被 形成，例如，如同第10A-11B及上述之詳細說明所示。介電質1996係接著被形成，且接點1950、1995、1965係被形成，且導電線1997及1960係被形成，造成如第19A-19B圖之剖面圖所示之結構。
由於週邊區域內的邏輯裝置及在記憶體區域內具有垂直通道存取電晶體的記憶胞係在所述的製程步驟內一起被製造，此記憶體裝置的週邊及記憶體區域，其複雜度及設計整合問題可被解決。
第29圖係為積體電路2910的簡化方塊圖，包含記憶體陣列2912，其實現方式係使用具有記憶體平面的記憶胞，此記憶體平面係在在此所述的垂直式通道場效電晶體存取裝置之上。記憶體平面終端電路2970係耦接至此陣列且提供了一個共用電壓給陣列2912的記憶體平面。字元線解碼器及驅動器2914，具有讀取、設置及重置模式，係耦接至且電性連接至複數條字元線2916，其延著記憶體陣列2912的列所佈置。一個位元線(欄)解碼器2918係和沿著陣列2912內之欄佈置的複數條位元線2920電性連接，以用於讀取、設置及重置位於陣列2912內的相變化記憶胞(在此未顯示)。位址係藉由匯流排2922提供至字元線解碼器及驅動器2914及位元線解碼器2918。於方塊2924內的感應放大器及資料輸入結構，其包含用於讀取、設置、及重置模式的電壓及/或電流源，係經由資料匯流排2926耦接至位元線解碼器2918。資料係經由一個資料輸入線2928由位於積體電路2910上的輸入/輸出端，或由積體電路2910內部或外部其它的資料來源，提供至方塊2924內的資料輸入結構。其它電路2930可能被包含於積體電路2910上，例如一個泛用處理器或是專用應用電路，或是提供系統單晶平功能其由陣列2912支援的模組組合。資料係經由資料輸出線2932由 方塊2924內的感應方大器提供至位於積體電路2910上的輸入/輸出端，或至積體電路2910內部或外部的其它資料目的地。
在此範例中所實施的控制器2934，其利用調整偏壓狀態機構，控制調整偏壓供應電壓及電流源2936，例如讀取、程式化、抹除、抹除確認以及程式化確認電壓及/或電流。控制器2934可能可利用本發明領域已知的專用邏輯電路實施。在另一實施例中，控制器2934包含一個泛用的處理器，其可能在相同的積體電路上實施以執行一個電腦程式以控製此裝置的操作。在另一個實施例中，可利用專用邏輯電路及一個泛用處理器的組合來實現控制器2934。
雖然本發明係參照較佳實施例及範例來加以描述，應了解這些範例係用於說明而非限縮之用。對於依據本發明之精神及下述申請專利範圍內的修改及組合，將為熟習此項技藝之人士顯而易知。申請專利範圍如以下所述。
100‧‧‧記憶胞陣列
110‧‧‧記憶胞
115‧‧‧場效電晶體
120‧‧‧位元線
120a、120b、120c、120d‧‧‧位元線
122‧‧‧第一端
123‧‧‧通道區域
124‧‧‧第二端
125‧‧‧相變化記憶元件
126‧‧‧矽材料
127‧‧‧導電覆蓋層
128‧‧‧主動區域
130‧‧‧字元線
130a、130b、130c、130d‧‧‧字元線
135‧‧‧側壁表面
140‧‧‧導電性材料
150‧‧‧字元線解碼器/驅動器
160‧‧‧位元線解碼器
165‧‧‧感應放大器/資料輸入結構
170‧‧‧記憶體平面終端電路
200‧‧‧基板
201‧‧‧上表面
205‧‧‧井區
224‧‧‧第一維
226‧‧‧第二維
230‧‧‧介電質
232‧‧‧介電溝渠絕緣結構
250‧‧‧電極
252‧‧‧寬度
260‧‧‧介電材料
262‧‧‧介電質
270‧‧‧介電質
290‧‧‧可程式電阻記憶體材料
292‧‧‧厚度
295‧‧‧記憶體平面
600‧‧‧介層孔
700‧‧‧介電材料
710‧‧‧矽化物
1000‧‧‧開口
1010‧‧‧寬度
1200、1210及1220‧‧‧摻雜層
1250‧‧‧氧化物
1300‧‧‧堆疊
1400‧‧‧介電間隔物
1500‧‧‧頂部導電層
1600‧‧‧介電質
1910‧‧‧週邊區域
1960‧‧‧線
1965‧‧‧接點
1986‧‧‧邏輯裝置
1987‧‧‧閘極結構
1988、1989‧‧‧摻雜區域
1993‧‧‧閘極介電層
1995‧‧‧接點
1996‧‧‧介電質
2300‧‧‧介電質
2310‧‧‧開口
2500‧‧‧柱狀物
2700‧‧‧介電質
2910‧‧‧積體電路
2912‧‧‧記憶體陣列
2914‧‧‧字元線解碼器及驅動器
2916‧‧‧字元線
2918‧‧‧位元線(欄)解碼器
2920‧‧‧位元線
2922‧‧‧匯流排
2924‧‧‧感應放大器/資料輸入結構
2926‧‧‧資料匯流排
2928‧‧‧資料輸入線
2930‧‧‧其它電路
2934‧‧‧控制器
2936‧‧‧調整偏壓供應電壓及電流源
2970‧‧‧記憶體平面終端電路
第1圖為一個概要圖示，其描述一個記憶胞陣列之一部份，其實施係利用具有垂直通道之場效電晶體的記憶胞，以及包含記憶體平面之可程式電阻材料的記憶元件。
第2A-2B圖係描述，依照第1圖陣列內排列之記憶胞的一個實施例，其一部份的剖面圖。
第2C及2D圖描述另一個實施例的剖面圖，其中第2A及2B圖內陣列的電極係被省略且記憶元件的記憶體材料係在介電質的開口內延伸且連接導電帽。
第3A-11B圖描述用於製造第2A-2B圖所述記憶胞陣列的製程步驟。
第12-18B圖係描述相對於第5-9圖所述製作的另一實施例。
第19A-19B圖描述第1圖之陣列內排列之記憶胞的實施例其一部份的剖面圖。
第20-28B圖描述用於製造第19A-19B圖之記憶胞陣列的製程步驟。
第29圖為一化的方塊圖示，其描述包含用記憶胞製成的記憶體陣列的積體電路，其具有位於垂直通道場效電晶體存取裝置之上的記憶體平面。
2910‧‧‧積體電路
2912‧‧‧記憶體陣列
2914‧‧‧字元線解碼器及驅動器
2916‧‧‧字元線
2918‧‧‧位元線(欄)解碼器
2920‧‧‧位元線
2922‧‧‧匯流排
2924‧‧‧感應放大器/資料輸入結構
2926‧‧‧資料匯流排
2928‧‧‧資料輸入線
2930‧‧‧其它電路
2934‧‧‧控制器
2936‧‧‧調整偏壓供應電壓及電流源
2970‧‧‧記憶體平面終端電路

Claims (20)

  1. 一種記憶體裝置，包含：複數條位元線；複數條字元線於該複數條位元線之上；複數個場效電晶體，該複數個場效電晶體中的場效電晶體包含：一第一端電性耦接至該複數條位元線中一對應位元線；一第二端於該第一端之上；一通道區域分隔該第一及該第二端且鄰近該複數條字元線中的一對應字元線，該對應字元線係作為該場效電晶體的閘極，其中該通道區域具有一上視剖面通道面積；一介電質將該對應字元線與該通道區域分隔開；以及一記憶體平面包含可程式化電阻記憶體材料，其電性耦接至該場效電晶體各別的該第二端，以及導電材料位於該可程式電阻記憶體材料上且耦接至一共用電壓，其中該記憶體平面包含可程式電阻記憶體材料區塊，其大於或等於十倍的該上視剖面通道面積。
  2. 如申請專利範圍第1項所述之裝置，更包含位於該字元線中的複數個介層孔，各自的介層孔具有一側壁表面圍繞該對應場效電晶體的該通道區域。
  3. 如申請專利範圍第2項所述之裝置，其中該場效電晶體的該第一端及該第二端及該通道區域形成一堆疊，其延伸穿透該對應介層孔。
  4. 如申請專利範圍第1項所述之裝置，更包含複數個電極電性耦接至該場效電晶體之各別的該第二端。
  5. 如申請專利範圍第4項所述之裝置，更包含一導電覆蓋層，其包含在該場效電晶體之該第二端上的矽化物，該複數個電極延伸穿透一第二介電質以連接該場效電晶體之各別導電覆蓋層的上表面。
  6. 如申請專利範圍第5項所述之裝置，其中該複數個電極具有各別的上表面與該記憶體平面之該可程式電阻記憶體材料連接，該複數個電極之該些上表面和該對應導電覆蓋層上表面相比具有較小的一表面面積。
  7. 如申請專利範圍第1項所述之裝置，其中該可程式電阻記憶體材料延伸穿過一第二介電質中之開口，該開口位於該些場效電晶體之各別的該第二端之上。
  8. 如申請專利範圍第1項所述之裝置，其中該記憶體平面包含該可程式電阻記憶體材料之一全面覆蓋層，其於該些場效電晶體之各別的該第二端之上。
  9. 一種用於製造一記憶體裝置的方法，其包含：形成複數條位元線；形成複數條字元線，於該複數條位元線之上；形成複數個場效電晶體，形成場效電晶體之步驟包含：形成一第一端，其電性耦接至該複數條位元線中一對應位元線； 形成一第二端，於該第一端之上且作為一源極或汲極；形成一通道區域，其分隔該第一端及第二端且鄰近該複數條字元線中的一對應字元線，該對應字元線係用作為該場效電晶體的一閘極，該通道區域具有一上視剖面通道面積；且形成一介電質，將該對應字元線與該通道區域分隔開；且形成一記憶體平面，其包含可程式電阻記憶體材料電性耦接至該場效電晶體之各別的該第二端，以及形成位於該可程式電阻記憶體材料上且耦接至一共用電壓的導電材料，其中該記憶體平面包含可程式電阻記憶體材料區塊，其具有一上視區塊面積大於或等於十倍的該上視剖面通道面積。
  10. 如申請專利範圍第9項所述之方法，更包含形成位於該字元線中的複數個介層孔，各別的介層孔具有一側壁表面圍繞該對應場效電晶體的該通道區域。
  11. 如申請專利範圍第10項所述之方法，其中該場效電晶體的該第一端及該第二端及該通道區域形成一堆疊，其延伸穿透該對應介層孔。
  12. 如申請專利範圍第9項所述之方法，更包含形成複數個電極，其電性耦接至該場效電晶體之各別的該第二端，其中形成該可程式電阻記憶體材料之步驟包含形成連接該電極上表面之該可程式電阻記憶體材料。
  13. 如申請專利範圍第12項所述之方法，更包含形成一導電覆蓋層，其包含在該場效電晶體之該第二端上的矽化物，其中形成該複數個電極之步驟包含形成該複數個電極，其延伸穿透一第二介電質且連接該場效電晶體之各別的導電覆蓋層上表面。
  14. 如申請專利範圍第13項所述之方法，其中該複數個電極具有各別的上表面，其連接該記憶體平面之該可程式電阻記憶體材料，該複數個電極之該些上表面和該對應導電覆蓋層上表面相比具有較小的一表面面積。
  15. 如申請專利範圍第9項所述之方法，其中形成該可程式電阻記憶體材料之步驟包含，於該場效電晶體之各別的該第二端之上的一第二介電質的開口內，形成該可程式電阻記憶體材料。
  16. 如申請專利範圍第9項所述之方法，其中形成該記憶體平面之步驟包含：形成該可程式電阻記憶體材料之一全面覆蓋層，且在該可程式電阻記憶材料之該全面覆蓋層上形成該導電材料之一全面覆蓋層。
  17. 如申請專利範圍第9項所述之方法，其中該形成該複數條字元線及該形成該複數個場效電晶體之步驟包含：形成一第二介電質於該複數條位元線上；形成該複數條字元線於該第二介電質上；形成複數個開口於該字元線中以暴露出該複數條位元線之一部份的一上表面；形成該介電質於該些開口之側壁上；以及 形成位於該複數個開口之對應開口中的該各別的場效電晶體的該第一端、該第二端及該通道區域，該第一端連接該複數條位元線之該上表面。
  18. 如申請專利範圍第17項所述之方法，其中該沿著該開口之側壁形成該介電質的步驟包含：形成該介電質於該開口之該側壁上且於該複數條位元線之該上表面的暴露出的一部份之上；及形成犧牲材料於該介電質之上；非均向性地蝕刻該介電質及該犧牲材料以暴露出該複數條位元線之該上表面的一部份；且移除該犧牲材料之殘餘部份。
  19. 如申請專利範圍第17項所述之方法，其中該形成位於該複數個開口之對應開口內的該各別的該場效電晶體的該第一端、該第二端及該通道區域包含：執行一磊晶製程於該複數個開口內以形成摻雜的柱狀物於該複數條位元線之該上表面上，該摻雜柱狀物具有一第一導電型態；佈植具有一第二導電型態之摻雜物於該摻雜柱狀物的一部份內，其中該摻雜柱狀物的剩餘部份具有該第一導電型態且為該第一端；且佈植具有該第一導電型態之摻雜物於該摻雜柱狀物之一上半部內以形成該第二端，其中該摻雜柱狀物的中間剩餘部份具有該第二導電型態且為該通道區域。
  20. 如申請專利範圍第9項所述之方法，其中該形成該複數條字元線及該形成該複數個場效電晶體之步驟包含：形成第一端材料於該複數條位元線之上，通道區域材料於該 第一端材料之上、及第二端材料於該通道區域材料之上；圖案化該第一端、該第二端材料及該通道區域材料以形成複數個堆疊於該複數條位元線之上；形成該介電質於該堆疊之一外表面上；沉積包圍該介電質的字元線材料；且圖案化該字元線材料以形成該複數條字元線。
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