CN112349774B - 具有铁电感应层的铁电存储器件及其制造方法 - Google Patents

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Abstract

本申请公开了一种具有铁电感应层的铁电存储器件及其制造方法。根据本公开的一个方面的铁电存储器件包括：具有沟道层的衬底；设置在沟道层上的第一铁电层；设置在第一铁电层上的铁电感应层，该铁电感应层包括绝缘体；设置在铁电感应层上的第二铁电层；以及设置在第二铁电层上的栅电极层。

Description

具有铁电感应层的铁电存储器件及其制造方法
相关申请的交叉引用
本申请要求于2019年8月6日提交的申请号为10-2019-0095789的韩国专利申请的优先权，其整体内容通过引用合并于此。
技术领域
本公开总体上涉及铁电存储器件及其制造方法，更具体地，涉及具有铁电感应层的铁电存储器件及其制造方法。
背景技术
通常，铁电材料指的是在没有外部电场的情况下具有自发电极化的材料。此外，当施加外部电场时，铁电材料的电极化可能呈现出电滞行为。因此，通过控制所施加的电场，可以沿电滞曲线在铁电材料中记录各种极化状态。在去除所施加的电场之后，所记录的极化可以以非易失性的方式储存在铁电材料中。该特性可以被应用于以非易失性方式储存信号信息的存储器件。
近来，研究了一种应用铁电材料作为栅极电介质层的场效应晶体管形式的铁电存储器件。该铁电存储器件的写入操作可以通过对栅电极层施加预定的写入电压以将不同的剩余极化状态作为逻辑信息记录在栅极电介质层中来执行。铁电存储器件的读取操作可以通过利用场效应晶体管的沟道电阻根据记录在栅极电介质层中的不同剩余极化状态而变化的性质而读取穿过场效应晶体管的沟道层的、具有不同幅度的沟道电流来执行。
发明内容
根据本公开的一个方面的铁电存储器件包括：具有沟道层的衬底；设置在沟道层上的第一铁电层；设置在第一铁电层上的铁电感应层，所述铁电感应层包括绝缘体；设置在铁电感应层上的第二铁电层；以及设置在第二铁电层上的栅电极层。
根据本公开的另一方面的铁电存储器件包括：衬底；设置在衬底上的栅极叠层，栅极叠层包括在与衬底垂直的方向上交替层叠的至少一个栅极结构和至少一个层间绝缘层；沟槽，其穿通栅极叠层以使层间绝缘层的侧表面和栅极结构的侧表面暴露；设置在沟槽的内表面上的第一栅极电介质层，所述第一栅极电介质层包括铁电部分和非铁电部分；以及沟道层，其设置成覆盖第一栅极电介质层。栅极结构包括：与层间绝缘层和第一栅极电介质层接触的铁电感应层；与铁电感应层接触的第二栅极电介质层；以及与第二栅极电介质层接触的栅电极层。
根据本公开的又一方面的铁电存储器件包括：衬底；设置在衬底上的栅极叠层，栅极叠层包括在与衬底垂直的方向上交替层叠的至少一个栅极结构和至少一个层间绝缘层；沟槽，其穿通栅极叠层以使至少一个层间绝缘层的侧表面和栅极结构的侧表面暴露；设置在沟槽的内表面上的第一栅极电介质层；沿沟槽的内表面设置在第一栅极电介质层上的铁电感应层；沿沟槽的内表面设置在铁电感应层上的第二栅极电介质层；以及设置成覆盖第二栅极电介质层的沟道层。栅极结构包括与第一栅极电介质层和层间绝缘层接触的栅电极层。
公开了根据本公开的又一方面的制造铁电存储器件的方法。在该方法中，在衬底上形成叠层结构，所述叠层结构包括交替层叠的层间牺牲层和层间绝缘层。形成穿通叠层结构的沟槽。在沟槽的内表面上依次形成第一铁电非晶材料层和沟道层。选择性地去除层间牺牲层以形成使层间绝缘层和第一铁电非晶材料层暴露的凹陷。在每个凹陷内部的第一铁电非晶材料层和层间绝缘层上形成铁电感应层。在凹陷内部形成与铁电感应层接触的第二铁电非晶材料层。在凹陷内部形成与第二铁电非晶材料层接触的栅电极层。使用铁电感应层执行晶化热处理以在第一铁电非晶材料层和第二铁电非晶材料层的一部分中呈现铁电性质。
公开了根据本公开的又一方面的制造铁电存储器件的方法。在该方法中，在衬底上形成叠层结构，该叠层结构包括依次层叠的层间牺牲层和层间绝缘层。形成穿通叠层结构的沟槽。在沟槽的内表面上依次形成第一铁电非晶材料层、铁电感应层、第二铁电非晶材料层和沟道层。选择性地去除层间牺牲层以形成使层间绝缘层和第一铁电非晶材料层暴露的凹陷。在每个凹陷内部的第一铁电非晶材料层和层间绝缘层上形成栅电极层。使用铁电感应层执行晶化热处理以在第一铁电非晶材料层和第二铁电非晶材料层的一部分中呈现铁电性质。
附图说明
图1A是示意性示出根据本公开的实施方式的在所施加的电场下的铁电层的极化特性的电滞曲线。
图1B示出了用于测量图1A中所示的铁电层的极化特性的铁电器件结构。
图2是示意性示出根据本公开的实施方式的铁电存储器件的剖面视图。
图3至图5是示意性示出根据本公开的实施方式的制造铁电存储器件的方法的剖面视图。
图6是示意性示出根据本公开的实施方式的铁电存储器件的电路图。
图7A是示意性示出根据本公开的实施方式的铁电存储器件的剖面视图。
图7B是图7A的区域“A”的放大视图。
图8至图11、图12A至图16A和图12B至图16B是示意性示出根据本公开的实施方式的制造铁电存储器件的方法的剖面视图。
图17A是示意性示出根据本公开的实施方式的铁电存储器件的剖面视图。
图17B是图17A的区域“B”的放大视图。
图18A至图22A和图18B至图22B是示意性示出根据本公开的实施方式的制造铁电存储器件的方法的剖面视图。
具体实施方式
现将参照附图在下文中描述各种实施方式。在附图中，为了图示清楚，层和区域的尺寸可能被放大。整体上，附图以观察者的视点来描述。如果一个元件被称为位于另一元件“之上”或“之下”，则可以理解为该元件直接位于另一元件“之上”或“之下”，或者另外的元件可以置于该元件与另一元件之间。在附图中相同的附图标记指代彼此基本上相同的元件。
此外，除非上下文另外明确使用，否则事项的单数形式的表述应被理解为包括事项的复数形式。将理解，术语“包括”或“具有”旨在指明特征、数量、步骤、操作、元件、部件或它们的组合的存在，而非用于排除一个或更多个其他特征、数量、步骤、操作、元件、部件或它们的组合的存在或者添加的可能性。此外，在执行方法或制造方法时，构成方法的每个工艺可以按照与记载的顺序不同的顺序进行，除非上下文明确地说明了特定的顺序。换言之，每个工艺可以按照与描述的顺序相同的方式被执行，可以基本上同时被执行，或者可以以相反的顺序被执行。
图1A是示意性示出根据本公开的实施方式的在所施加的电场下的铁电层的极化特性的电滞曲线1000。图1B示出了用于测量图1A中所示的铁电层的极化特性的铁电器件结构。
参照图1B，铁电器件结构1000S可以包括第一电极1001、铁电层1002和第二电极1003。铁电层1002可以被应用于根据本公开的实施方式的铁电存储器件1、2、3和4分别作为第一铁电层和第二铁电层。
参照图1A和图1B，当在铁电器件结构1000S的第一电极1001和第二电极1003之间施加电场时，铁电层1002的极化可以具有相对于所施加的电场遵循电滞曲线1000的特性。电滞曲线1000可以表示一对第一矫顽电场Ec和第二矫顽电场-Ec，以及一对第一剩余极化Pr和第二剩余极化-Pr。此时，第一剩余极化Pr可以具有第一极化取向，而第二剩余极化-Pr可以具有第二极化取向。此外，电滞曲线1000可以表示在一对各自的饱和电场Es和-Es处的一对饱和极化Ps和-Ps。
在一个实施方式中，对于具有第二剩余极化-Pr的铁电层1002，在第二电极1003接地时，可以通过在使电场增加的情况下将具有正极性的电场依次施加到第一电极1001来测量铁电层1002的极化。当所施加的电场增加到第一矫顽电场Ec或更高时，铁电层1002的极化取向可以从第二极化取向变为第一极化取向。此外，当所施加的电场增加到第一饱和电场Es或更高时，铁电层1002可以具有第一饱和极化Ps。在去除所施加的电场之后，铁电层1002可以具有第一剩余极化Pr。
在另一实施方式中，对于具有第一剩余极化Pr的铁电层1002，在第二电极1003接地时，可以通过在使电场的绝对值增加的情况下将具有负极性的电场依次施加到第一电极1001来测量铁电层1002的极化。当所施加的电场的绝对值增加到第二矫顽电场-Ec的绝对值或更高时，铁电层1002的极化取向可以从第一极化取向变为第二极化取向。此外，当所施加的电场的绝对值增加到第二饱和电场-Es或更高时，铁电层1002可以具有第二饱和极化-Ps。在去除所施加的电场之后，铁电层1002可以具有第二剩余极化-Pr。
在其他实施方式中，作为使铁电层1002中的第二剩余极化-Pr变为第一剩余极化Pr的方法，使用如下方法，其中在预定的第一工作时间段tp1内将具有大于或等于第一矫顽电场Ec的幅度的预定的第一工作电场Ep施加到铁电层1002。预定的第一工作时间段tp1可以是足以将铁电层1002中的第二极化取向切换至第一极化取向的时间。随后，铁电层1002可以通过去除第一工作电场Ep而具有第一剩余极化Pr。作为示例，可以以脉冲波的形式施加电场。
在又一其他实施方式中，可以通过控制向铁电层1002施加第一工作电场Ep的时间来在铁电层1002中记录多级极化。例如，可以通过在比第一工作时间段tp1短的时间段内将第一工作电场Ep施加到具有第二剩余极化-Pr的铁电层1002来将铁电层1002调节为具有零(0)与第一饱和极化Ps之间的极化。随后，在第一工作电场Ep被去除时，铁电层1002可以具有0与第一剩余极化Pr之间的预定的剩余极化。通过上述方法，可以在铁电层1002中储存对应于信号信息的多级剩余极化。
同样地，在预定的第二工作时间段tp2内将绝对值大于或等于第二矫顽电场-Ec的预定的第二工作电场-Ep施加到铁电层1002，从而使铁电层1002具有第二饱和极化-Ps。在该情况下，预定的第二工作时间段tp2可以是足以将铁电层1002中的第一极化取向切换至第二极化取向的时间。随后，在第二工作电场-Ep被去除时，铁电层1002可以具有第二剩余极化-Pr。因此，可以通过控制向铁电层1002施加第二工作电场-Ep的时间来在铁电层1002中记录多级极化。
例如，可以通过在比第二工作时间段tp2短的时间段内将第二工作电场-Ep施加到具有第二剩余极化-Pr的铁电层1002来将铁电层1002调节为具有零(0)与第二饱和极化-Ps之间的极化。随后，在第二工作电场-Ep被去除时，铁电层1002可以具有0与第二剩余极化-Pr之间的预定的剩余极化。通过上述方法，可以在铁电层1002中储存对应于不同信号信息的多级剩余极化。
当多个工作电压被实际施加到铁电层1002以记录多级极化时，多个工作电压之间的电压间隙必须足够大以充分识别多个级别之中的相邻级别的极化。此外，为了增加多个级别的数目，可能需要增加可以施加到铁电层1002的不同的工作电压的数目。出于这些原因，第一剩余极化Pr和第二剩余极化-Pr的较大绝对值和对应的第一饱和极化Ps和第二饱和极化-Ps的绝对值可以是有利的。
如上文所述，施加到铁电层1002以记录彼此区分的剩余极化的工作电压的最大范围可以被限定为存储器窗口(memory window)。存储器窗口可以通过将2乘以铁电层的矫顽电场的绝对值乘以铁电层的厚度来确定。在该情况下，铁电层的矫顽电场可以取决于铁电层的材料性质。因此，在铁电层中使用的铁电材料被确定之后，存储器窗口可以随着铁电层厚度的增大而变大。
同时，在本公开的实施方式中，铁电存储器件的铁电层可以包括铪氧化物、锆氧化物、铪锆氧化物或者其中两种或更多种铁电材料的组合。已报道具有四方晶体结构的铁电材料在约15纳米(15nm)或更小的厚度处呈现铁电性质，并且具有单斜晶体结构的铁电材料在超过约15nm的厚度处呈现非铁电性质。因此，当在本文中所公开的铁电层中使用上述铁电材料时，可以将铁电层的厚度控制到约15nm或更小。
在本公开的实施方式中，公开了一种铁电存储器件的结构，其能够通过引入铁电感应层将铁电层的有效厚度增大到超过约15nm的厚度，同时保持铁电层的铁电性质。这可以有效地增大铁电存储器件的存储器窗口。
图2是示意性示出根据本公开的实施方式的铁电存储器件的剖面视图。
参照图2，铁电存储器件1可以包括衬底101和设置在衬底101上的栅极结构1a。栅极结构1a可以包括第一铁电层125、铁电感应层130、第二铁电层145和栅电极层150。此外，铁电存储器件1可以包括位于衬底101中的、在第一铁电层125下面的区域中的沟道层102。此外，铁电存储器件1可以包括分别位于衬底101中的、在沟道层的两端处的区域中的源极区域112和漏极区域114。在一个实施方式中，铁电存储器件1可以是场效应晶体管类型的非易失性存储器件。
衬底101可以包括例如半导体材料。例如，衬底101可以是硅(Si)衬底、砷化镓(GaAs)衬底、磷化铟(InP)衬底、锗(Ge)衬底、或者锗硅(SiGe)衬底。在一个实施方式中，衬底101可以被掺杂而具有导电性。作为示例，衬底101可以掺杂有n型或p型掺杂剂。作为另一示例，衬底101可以包括其中掺杂有n型或p型掺杂剂的阱区。
源极区域112和漏极区域114可以是衬底101的掺杂成n型或p型的区域。当衬底101被掺杂成n型或p型时，源极区域112和漏极区域114可以是掺杂有与衬底101中使用的掺杂剂类型相反的掺杂剂的区域。沟道层102可以是衬底101的其中当电压施加在源极区域112与漏极区域114之间时具有电荷的载流子导电的区域。例如，沟道层102可以指示衬底101的具有高电子迁移率或高空穴迁移率的区域。
第一铁电层125可以设置在沟道层102上。第一铁电层125可以具有与上文参照图1A和图1B描述的铁电层1002基本上相同的铁电性质。在一个实施方式中，第一铁电层125可以包括铪氧化物、锆氧化物、铪锆氧化物或者其中两种或更多种的组合。在一个实施方式中，第一铁电层125可以包括掺杂剂。掺杂剂可以用于调节图1A的电滞曲线中的铁电层的矫顽电场的幅度。例如，第一铁电层125可以包括硅(Si)、锆(Zr)、钇(Y)、铝(Al)、钆(Gd)、锶(Sr)和镧(La)或者其中两种或更多种的组合。在一个实施方式中，第一铁电层125可以具有约5nm至约15nm的厚度。在该情况下，第一铁电层125可以具有斜方晶体结构。
铁电感应层130和第二铁电层145可以依次设置在第一铁电层125上。铁电感应层130可以具有非铁电性质。作为示例，铁电感应层130可以具有顺电性质。铁电感应层130可以具有晶相。此外，铁电感应层130可以包括绝缘体。在一个实施方式中，铁电感应层130可以包括绝缘金属氧化物。在一个实施方式中，当第一铁电层125包括铪氧化物、锆氧化物、铪锆氧化物或者其中两种或更多种的组合时，铁电感应层130可以包括镁氧化物。
在一个实施方式中，铁电感应层130可以具有约1nm至约5nm的厚度。铁电感应层130可以用作在衬底101与栅电极层150之间串联连接到第一铁电层125和第二铁电层145的电容器层。随着铁电感应层130的厚度增大，在衬底101与栅电极层150之间的电路的总电容可以增大。因此，为了防止总电容的过度劣化，铁电感应层130的厚度保持在1nm至5nm。
第二铁电层145可以具有与上文参照图1A和1B描述的铁电层1002基本上相同的铁电性质。在一个实施方式中，第二铁电层145可以包括铪氧化物、锆氧化物、铪锆氧化物或者其中两种或更多种的组合。在一个实施方式中，第二铁电层145可以包括掺杂剂。掺杂剂可以用于调节图1A的电滞曲线中的铁电层的矫顽电场的幅度。作为示例，第二铁电层145可以包括硅(Si)、锆(Zr)、钇(Y)、铝(Al)，钆(Gd)、锶(Sr)和镧(La)或者其中两种或更多种的组合作为掺杂剂。在一个实施方式中，第二铁电层145可以具有约5nm至约15nm的厚度。在该情况下，第二铁电层145可以具有斜方晶体结构。
在一个实施方式中，第一铁电层125和第二铁电层145可以由相同的材料形成。作为示例，第一铁电层125和第二铁电层145均可以是铪氧化物层、锆氧化物层或铪锆氧化物层。在另一实施方式中，第一铁电层125和第二铁电层145可以由不同的材料形成。作为示例，当第一铁电层125是铪氧化物层时，第二铁电层145可以是锆氧化物层。作为另一示例，当第一铁电层125是锆氧化物层时，第二铁电层145可以是铪氧化物层。
同时，铁电感应层130的晶格常数可以不同于第一铁电层125和第二铁电层145的晶格常数。如下文参照图3至图5描述的，当晶化工艺将第一铁电非晶材料层120和第二铁电非晶材料层140转变为第一铁电层125和第二铁电层145时，在铁电感应层130与第一铁电层125和第二铁电层145的各个界面处感生出应力，并且该应力被施加到第一铁电层125和第二铁电层145内部。应力归因于铁电感应层130与第一铁电层125和第二铁电层145之间的晶格常数差异。在晶化工艺期间，应力可以在第一铁电层125和第二铁电层145中产生晶格应变。该晶格应变可以由于第一铁电层125和第二铁电层145中的挠曲电效应而形成电场。该电场可以感应要被晶化的第一铁电层125和第二铁电层145中的每个以具有带铁电性质的四方系晶体结构。结果，被晶化的第一铁电层125和第二铁电层145可有助于稳定地确保在这两个层中的铁电性质。
栅电极层150可以设置在第二铁电层145上。栅电极层150可以包括导体。在一个实施方式中，栅电极层150的晶格常数可以不同于第二铁电层145的晶格常数。栅电极层150可以相对于第二铁电层145用作铁电感应层。换言之，在上述针对第一铁电非晶材料层120和第二铁电非晶材料层140的晶化工艺中，栅电极层150可以将应力施加到第二铁电层145。该应力可以在被晶化的第二铁电层145中形成晶格应变。该晶格应变可以由于第二铁电层145中的挠曲电效应而形成电场，并且该电场可以感应第二铁电层145以具有带铁电性质的四方晶体结构。
在一些其他实施方式中，栅电极层150可以相对于第二铁电层145不用作铁电感应层。在该情况下，第二铁电层145可以仅通过位于其下面的铁电感应层130被感应为具有四方晶体结构。
栅电极层150可以包括例如钨(W)、钛(Ti)、钽(Ta)、铜(Cu)、铝(Al)、钌(Ru)、铂(Pt)、铱(Ir)、铱氧化物、钨氮化物、钛氮化物、钽氮化物、钨碳化物、钛碳化物、钨硅化物、钛硅化物、钽硅化物、钌氧化物、或者它们中的两种或更多种的组合。当栅电极层150相对于第二铁电层145用作铁电感应层时，栅电极层150可以包括钽氮化物。
在未示出的一个实施方式中，还可以将界面绝缘层设置在沟道层102与第一铁电层125之间。界面绝缘层可以防止沟道层102和第一铁电层125之间的直接接触，以减少在沟道层102与第一铁电层125之间的界面处发生的缺陷点的集中。界面绝缘层可以包括例如硅氧化物或铝氧化物。界面绝缘层可以具有非晶相。
如上文所述，根据本公开的实施方式的铁电存储器件可以包括依次设置在衬底与栅电极层之间的第一铁电层、铁电感应层和第二铁电层。第一铁电层、铁电感应层和第二铁电层可以构成铁电存储器件的栅极电介质层结构。在该情况下，第一铁电层和第二铁电层可以用作储存剩余极化的存储器功能层。
具有顺电性质的铁电感应层可以置于第一铁电层与第二铁电层之间以帮助第一铁电层和第二铁电层稳定地确保铁电性质。也就是说，铁电感应层可以用于显著增大铁电存储器件中的具有铁电性质的栅极电介质层的厚度。因此，可以有效地增大铁电存储器件的存储器窗口。
图3至图5是示意性示出根据本公开的实施方式的制造铁电存储器件的方法的剖面视图。在一个实施方式中，本文中所描述的方法可以用于制造上文参照图2描述的铁电存储器件1。
参照图3，可以提供衬底101。衬底101可以是例如硅(Si)衬底、砷化镓(GaAs)衬底、磷化铟(InP)衬底、锗(Ge)衬底、或者锗硅(SiGe)衬底。在一个实施方式中，衬底101可以被掺杂以具有导电性。作为示例，衬底101可以掺杂有n型或p型掺杂剂。作为另一示例，衬底101可以包括其中掺杂有n型或p型掺杂剂的阱区。
第一铁电非晶材料层120、铁电感应层130、第二铁电非晶材料层140和栅电极层150可以依次形成在衬底101上。
第一铁电非晶材料层120可以包括例如铪氧化物、锆氧化物、铪锆氧化物或者其中两种或更多种的组合。第一铁电非晶材料层120可以形成为非晶态。第一铁电非晶材料层120可能在非晶态下不具有足以储存剩余极化的铁电性质。第一铁电非晶材料层120可以通过例如化学气相沉积方法、溅射方法或原子层沉积方法来形成。第一铁电非晶材料层120可以具有例如约5nm至约15nm的厚度。
铁电感应层130可以形成为晶态。铁电感应层130可以包括绝缘体。铁电感应层130可以包括例如镁氧化物，然而铁电感应层130不一定限于具有镁氧化物。铁电感应层130可以包括晶格常数不同于晶体状铪氧化物、晶体状锆氧化物或晶体状铪锆氧化物的晶格常数的材料。铁电感应层130可以通过例如化学气相沉积方法、溅射方法或原子层沉积方法来形成。铁电感应层130可以具有例如约1nm至约5nm的厚度。
第二铁电非晶材料层140可以包括例如铪氧化物、锆氧化物、铪锆氧化物或者其中两种或更多种的组合。第二铁电非晶材料层140可以形成为非晶态。第二铁电非晶材料层140可能在非晶态下不具有足以储存剩余极化的铁电性质。第二铁电非晶材料层140可以通过例如化学气相沉积方法、溅射方法或原子层沉积方法来形成。第二铁电非晶材料层140可以具有例如约5nm至约15nm的厚度。
在一个实施方式中，第一铁电非晶材料层120和第二铁电非晶材料层140可以由相同的材料形成。作为示例，第一铁电非晶材料层120和第二铁电非晶材料层140中的每一个均可以是铪氧化物层、锆氧化物层或铪锆氧化物层。在另一实施方式中，第一铁电非晶材料层120和第二铁电非晶材料层140可以由不同的材料形成。作为示例，当第一铁电非晶材料层120是铪氧化物层时，第二铁电非晶材料层140可以是锆氧化物层。作为另一示例，当第一铁电非晶材料层120是锆氧化物层时，第二铁电非晶材料层140可以是铪氧化物层。
栅电极层150可以包括导体。栅电极层150可以包括例如钨(W)、钛(Ti)、钽(Ta)、铜(Cu)、铝(Al)、钌(Ru)、铂(Pt)、铱(Ir)、铱氧化物、钨氮化物、钛氮化物、钽氮化物、钨碳化物、钛碳化物、钨硅化物、钛硅化物、钽硅化物、钌氧化物、或者它们中的两种或更多种的组合。在一个实施方式中，栅电极层150可以包括晶格常数不同于晶体状铪氧化物、晶体状锆氧化物或晶体状铪锆氧化物的晶格常数的材料。
参照图4，可以对第一铁电非晶材料层120和第二铁电非晶材料层140执行晶化热处理。在一个实施方式中，晶化热处理可以在500℃至1000℃的工艺温度下执行。此时，由于在晶化工艺期间从铁电感应层130施加的应力，第一铁电非晶材料层120和第二铁电非晶材料层140可以被转化为具有铁电性的四方晶体结构的第一铁电层125和第二铁电层145。在一些实施方式中，当栅电极层150的晶格常数不同于第二铁电层145的晶格常数时，栅电极层150可以在晶化工艺期间将应力施加到第二铁电非晶材料层140。
参照图5，第一铁电层125、铁电感应层130、第二铁电层145和栅电极层150可以被图案化以形成栅极结构1a。随后，衬底101的位于栅极结构1a两端处的区域可以被掺杂有掺杂剂以形成源极区域112和漏极区域114。通过上述工艺，可以制造根据本公开的实施方式的铁电存储器件。
图6是示意性示出根据本公开的实施方式的铁电存储器件2的电路图。
参照图6，铁电存储器件2可以包括具有其沟道串联连接的多个晶体管的阵列的存储串2a。存储串2a的一端可以连接到源极线SL并且存储串2a的另一端可以连接到位线BL。存储串2a可以具有彼此串联连接的第一存储单元晶体管MC1、第二存储单元晶体管MC2、第三存储单元晶体管MC3、第四存储单元晶体管MC4、第五存储单元晶体管MC5和第六存储单元晶体管MC6。此外，存储串2a可以包括设置在第一存储单元晶体管MC1与源极线SL之间的下选择晶体管LST，以及设置在第六存储单元晶体管MC6与位线BL之间的上选择晶体管UST。在图6中，为了便于描述，存储串2a被示出为具有六个存储单元晶体管，但是本公开不一定限于此。构成存储串2a的存储单元晶体管的数目没有限制。此外，在图6中，存储串2a被示出为具有一个下选择晶体管LST和一个上选择晶体管UST，但是本公开不一定限于此。下选择晶体管LST可以包括其沟道彼此串联连接的多个下选择晶体管。同样地，上选择晶体管UST可以包括其沟道彼此串联连接的多个上选择晶体管。
第一存储单元晶体管MC1、第二存储单元晶体管MC2、第三存储单元晶体管MC3、第四存储单元晶体管MC4、第五存储单元晶体管MC5和第六存储单元晶体管MC6可以分别具有位于源极线SL与位线BL之间的第一沟道层ch1、第二沟道层ch2、第三沟道层ch3、第四沟道层ch4、第五沟道层ch5和第六沟道层ch6。第一存储单元晶体管MC1、第二存储单元晶体管MC2、第三存储单元晶体管MC3、第四存储单元晶体管MC4、第五存储单元晶体管MC5和第六存储单元晶体管MC6可以具有分别与第一沟道层ch1、第二沟道层ch2、第三沟道层ch3、第四沟道层ch4、第五沟道层ch5和第六沟道层ch6相邻的铁电栅极电介质层。第一存储单元晶体管MC1、第二存储单元晶体管MC2、第三存储单元晶体管MC3、第四存储单元晶体管MC4、第五存储单元晶体管MC5和第六存储单元晶体管MC6的栅电极层可以各自连接到不同的第一字线WL1、第二字线WL2、第三字线WL3、第四字线WL4、第五字线WL5和第六字线WL6。上选择晶体管UST和下选择晶体管LST中的每一个可以分别被导通或关断以将位线BL与源极线SL之间的电压施加到第一沟道层ch1、第二沟道层ch2、第三沟道层ch3、第四沟道层ch4、第五沟道层ch5和第六沟道层ch6，或者从第一沟道层ch1、第二沟道层ch2、第三沟道层ch3、第四沟道层ch4、第五沟道层ch5和第六沟道层ch6去除所施加的电压。上选择晶体管UST和下选择晶体管LST的栅电极层可以分别连接到上选择线USL和下选择线LSL。
在一个实施方式中，可以如下执行对第一存储单元晶体管MC1、第二存储单元晶体管MC2、第三存储单元晶体管MC3、第四存储单元晶体管MC4、第五存储单元晶体管MC5和第六存储单元晶体管MC6中的至少一个的写入操作。当上选择晶体管UST和下选择晶体管LST被导通时，预定的写入电压可以通过相应的第一字线WL1、第二字线WL2、第三字线WL3、第四字线WL4、第五字线WL5和第六字线WL6被施加到对应的第一存储单元晶体管MC1、第二存储单元晶体管MC2、第三存储单元晶体管MC3、第四存储单元晶体管MC4、第五存储单元晶体管MC5和第六存储单元晶体管MC6的栅电极。在被施加写入电压的第一存储单元晶体管MC1、第二存储单元晶体管MC2、第三存储单元晶体管MC3、第四存储单元晶体管MC4、第五存储单元晶体管MC5和第六存储单元晶体管MC6的铁电栅极电介质层中，可以以非易失性方式记录预定的电极化。在铁电栅极电介质层中记录的电信号可以根据极化取向和极化幅度而变化。因此，第一存储单元晶体管MC1、第二存储单元晶体管MC2、第三存储单元晶体管MC3、第四存储单元晶体管MC4、第五存储单元晶体管MC5和第六存储单元晶体管MC6可以执行与非易失性存储器相关的操作。
同样地，可以如下执行对包括第一存储单元晶体管MC1、第二存储单元晶体管MC2、第三存储单元晶体管MC3、第四存储单元晶体管MC4、第五存储单元晶体管MC5和第六存储单元晶体管MC6的存储串2a的读取操作。当上选择晶体管UST和下选择晶体管LST被导通时，预定的读取电压可以通过相应的第一字线WL1、第二字线WL2、第三字线WL3、第四字线WL4、第五字线WL5和第六字线WL6被施加到对应的第一存储单元晶体管MC1、第二存储单元晶体管MC2、第三存储单元晶体管MC3、第四存储单元晶体管MC4、第五存储单元晶体管MC5和第六存储单元晶体管MC6的栅电极。
此时，记录在第一存储单元晶体管MC1、第二存储单元晶体管MC2、第三存储单元晶体管MC3、第四存储单元晶体管MC4、第五存储单元晶体管MC5和第六存储单元晶体管MC6的每个的铁电栅极电介质层中的极化能够控制流过第一存储单元晶体管MC1、第二存储单元晶体管MC2、第三存储单元晶体管MC3、第四存储单元晶体管MC4、第五存储单元晶体管MC5和第六存储单元晶体管MC6的沟道的电流的幅度。结果，记录在第一存储单元晶体管MC1、第二存储单元晶体管MC2、第三存储单元晶体管MC3、第四存储单元晶体管MC4、第五存储单元晶体管MC5和第六存储单元晶体管MC6的每个的铁电栅极电介质层中的极化能够通过第一沟道层ch1、第二沟道层ch2、第三沟道层ch3、第四沟道层ch4、第五沟道层ch5和第六沟道层ch6中的电阻确定存储串2a的电阻。通过确定电阻的差异，可以确定储存在存储串2a中的电信号。
图7A是示意性示出根据本公开的实施方式的铁电存储器件3的剖面视图。图7B是图7A的区域“A”的放大视图。图7A和图7B的铁电存储器件3可以是具有图6的电路图的铁电存储器件2的示例性实现方案。
参照图7A，铁电存储器件3可以包括衬底201和在衬底201上的栅极叠层500a。衬底201可以与上文参照图2描述的铁电存储器件1的衬底101基本上相同。栅极叠层500a可以包括在垂直于衬底201的方向上交替层叠的第一栅极结构520a、第二栅极结构520b、第三栅极结构520c、第四栅极结构520d、第五栅极结构520e、第六栅极结构520f、第七栅极结构520g和第八栅极结构520h以及第一层间绝缘层220a、第二层间绝缘层220b、第三层间绝缘层220c、第四层间绝缘层220d、第五层间绝缘层220e、第六层间绝缘层220f、第七层间绝缘层220g和第八层间绝缘层220h。在一个实施方式中，第八层间绝缘层220h可以被形成为比第一层间绝缘层220a、第二层间绝缘层220b、第三层间绝缘层220c、第四层间绝缘层220d、第五层间绝缘层220e、第六层间绝缘层220f和第七层间绝缘层220g厚。在一个实施方式中，第一层间绝缘层220a、第二层间绝缘层220b、第三层间绝缘层220c、第四层间绝缘层220d、第五层间绝缘层220e、第六层间绝缘层220f和第七层间绝缘层220g可以被形成为具有相同的厚度。同样地，第一栅极结构520a、第二栅极结构520b、第三栅极结构520c、第四栅极结构520d、第五栅极结构520e、第六栅极结构520f、第七栅极结构520g和第八栅极结构520h可以被形成为具有相同的厚度。
第一栅极结构520a、第二栅极结构520b、第三栅极结构520c、第四栅极结构520d、第五栅极结构520e、第六栅极结构520f、第七栅极结构520g和第八栅极结构520h可以电连接至上文参照图6描述的铁电存储器件2的下选择线(未示出)、字线(未示出)和上选择线(未示出)。为便于说明，图7A中简要地示出了第一栅极结构520a、第二栅极结构520b、第三栅极结构520c、第四栅极结构520d、第五栅极结构520e、第六栅极结构520f、第七栅极结构520g和第八栅极结构520h，并且将在下文参照图7B对它们进行详细描述。
铁电存储器件3可以包括具有第一部分10a和第二部分10b的沟槽10。沟槽10的第一部分10a可以形成在衬底201上以穿通栅极叠层500a，并且第二部分10b可以具有在第一部分10a下方不连续地延伸的形状并且可以形成或限定在衬底201中。沟槽10的第一部分10a可以使第一栅极结构520a、第二栅极结构520b、第三栅极结构520c、第四栅极结构520d、第五栅极结构520e、第六栅极结构520f、第七栅极结构520g和第八栅极结构520h的侧表面以及第一层间绝缘层220a、第二层间绝缘层220b、第三层间绝缘层220c、第四层间绝缘层220d、第五层间绝缘层220e、第六层间绝缘层220f、第七层间绝缘层220g和第八层间绝缘层220h的侧表面暴露。
此外，铁电存储器件3可以包括设置在衬底201与栅极叠层500a之间的源极接触层203。源极接触层203可以在垂直于衬底201的方向上(即，在z方向上)分离沟槽10的第一部分10a和第二部分10b。源极绝缘层205可以设置在源极接触层203与第一栅极结构520a之间。源极绝缘层205可以使源极接触层203与第一栅极结构520a电绝缘。源极绝缘层205可以包括例如绝缘氧化物、绝缘氮化物、绝缘氧氮化物等。
铁电存储器件3可以包括沿沟槽10的内表面设置的第一栅极电介质层410C。第一栅极电介质层410C可以在垂直于衬底201的方向上(即，在z方向上)延伸。具体地，第一栅极电介质层410C可以被设置成沿沟槽10的第一部分10a的内表面覆盖第一栅极结构520a、第二栅极结构520b、第三栅极结构520c、第四栅极结构520d、第五栅极结构520e、第六栅极结构520f、第七栅极结构520g和第八栅极结构520h以及第一层间绝缘层220a、第二层间绝缘层220b、第三层间绝缘层220c、第四层间绝缘层220d、第五层间绝缘层220e、第六层间绝缘层220f、第七层间绝缘层220g和第八层间绝缘层220h。此外，第一栅极电介质层410C可以被设置成沿沟槽10的第二部分10b的内表面覆盖衬底201。也就是说，第一栅极电介质层410C可以覆盖衬底201的沿在源极接触层203下面的沟槽10的侧壁和底部的部分。
参照图7A，第一栅极电介质层410C可以包括铁电部分412和非铁电部分414。铁电部分412可以设置成接触第一栅极结构520a、第二栅极结构520b、第三栅极结构520c、第四栅极结构520d、第五栅极结构520e、第六栅极结构520f、第七栅极结构520g和第八栅极结构520h。非铁电部分414可以设置成接触第一层间绝缘层220a、第二层间绝缘层220b、第三层间绝缘层220c、第四层间绝缘层220d、第五层间绝缘层220e、第六层间绝缘层220f、第七层间绝缘层220g和第八层间绝缘层220h。
铁电部分412和非铁电部分414可以由相同的材料形成，但是可以具有不同的晶体结构。作为示例，每个铁电部分412可以具有带铁电性质的晶体结构，而每个非铁电部分414可以具有带顺电性质的晶体结构。作为示例，铁电部分412可以各自具有斜方系晶体结构，而非铁电部分414可以各自具有四方系或单斜系晶体结构。每个铁电部分412和每个非铁电部分414可以在横向方向(即，x方向)上具有约5nm至约15nm的厚度。
第一栅极电介质层410C可以包括例如铪氧化物、锆氧化物、铪锆氧化物或者其中两种或更多种的组合。第一栅极电介质层410C可以包括掺杂剂。掺杂剂可以包括例如硅(Si)、锆(Zr)、钇(Y)、铝(Al)、钆(Gd)、锶(Sr)和镧(La)或者其中两种或更多种的组合。
参照图7A，沟道层420可以设置在第一栅极电介质层410C和源极接触层203上。沟道层420可以被设置成覆盖第一栅极电介质层410C。此外，沟道层420可以被设置成接触源极接触层203的侧表面。因此，沟道层420可以电连接到源极接触层203。沟道层420可以包括例如半导体材料。半导体材料可以包括硅(Si)、锗(Ge)，锗硅(SiGe)、砷化镓(GaAs)、砷化铟镓(InGaAs)或者其中两种或更多种的组合。在一个实施方式中，半导体材料可以被掺杂为n型或p型。作为另一示例，沟道层420可以包括导电金属氧化物。导电金属氧化物可以包括例如铟镓锌氧化物(IGZO)或铟锡氧化物(ITO)等。
参照图7A，填充材料层430可以被设置成在第一栅极结构520a、第二栅极结构520b、第三栅极结构520c、第四栅极结构520d、第五栅极结构520e、第六栅极结构520f和第七栅极结构520g共同的沟道层420之间的开放区域中填充沟槽10。作为示例，填充材料层430可以包括氧化物、氮化物或氧氮化物。
沟道接触层470可以设置在第八层间绝缘层220h共同的填充材料层430上。沟道接触层470可以电连接到位线(未示出)，使得沟道层420的一端可以电连接到位线。同时，如上文所述，沟道层420的另一端可以连接到源极接触层203，并且可以通过源极接触层203电连接到源极线(未示出)。
在下文中，将参照图7B描述第一栅极结构520a、第二栅极结构520b、第三栅极结构520c、第四栅极结构520d、第五栅极结构520e、第六栅极结构520f、第七栅极结构520g和第八栅极结构520h。第一栅极结构520a、第二栅极结构520b、第三栅极结构520c、第四栅极结构520d、第五栅极结构520e、第六栅极结构520f、第七栅极结构520g和第八栅极结构520h中的每一个可以包括铁电感应层501、铁电的第二栅极电介质层512和栅电极层503。此外，第一栅极结构520a、第二栅极结构520b、第三栅极结构520c、第四栅极结构520d、第五栅极结构520e、第六栅极结构520f、第七栅极结构520g和第八栅极结构520h中的每一个还可以包括与栅电极层503接触的导电层504。
铁电感应层501可以设置成接触第一层间绝缘层220a、第二层间绝缘层220b、第三层间绝缘层220c、第四层间绝缘层220d、第五层间绝缘层220e、第六层间绝缘层220f、第七层间绝缘层220g和第八层间绝缘层220h以及第一栅极电介质层410C的铁电部分412。铁电感应层501可以具有非铁电性质。作为示例，铁电感应层501可以具有顺电性质。铁电感应层501可以具有晶相。此外，铁电感应层501可以包括绝缘体。在一个实施方式中，铁电感应层501可以包括金属氧化物。作为示例，铁电感应层501可以包括镁氧化物。
在一个实施方式中，铁电感应层501可以具有约1nm至约5nm的厚度。在沟道层420与栅电极层503之间，铁电感应层501可以用作串联连接到第一栅极电介质层410C和铁电的第二栅极电介质层512的电容器层。随着铁电感应层501的厚度增大，沟道层420和栅电极层503之间的电路的总电容可以减小。因此，为了防止总电容的过度劣化，铁电感应层501的厚度可以保持在1纳米(1nm)至5纳米(5nm)。
铁电的第二栅极电介质层512可以设置在铁电感应层501上。具体地，第二栅极电介质层512可以接触铁电感应层501。作为示例，第二栅极电介质层512的顶表面512t、底表面512b和一侧表面512m1可以接触铁电感应层501。
第二栅极电介质层512可以具有带铁电性质的晶相。作为示例，第二栅极电介质层512可以具有斜方系的晶体结构。第二栅极电介质层512可以在与铁电感应层501共同的接触表面512t或512b垂直的方向上具有约5nm至约15nm的厚度。第二栅极电介质层512可以包括例如铪氧化物、锆氧化物、铪锆氧化物或者其中两种或更多种的组合。第二栅极电介质层512可以包括掺杂剂。掺杂剂可以包括例如硅(Si)、锆(Zr)、钇(Y)、铝(Al)、钆(Gd)、锶(Sr)和镧(La)或者其中两种或更多种的组合。
在一个实施方式中，第一栅极电介质层410C和第二栅极电介质层512可以由相同的材料形成。在另一实施方式中，第一栅极电介质层410C和第二栅极电介质层512可以由不同的材料形成。作为示例，当第一栅极电介质层410C是铪氧化物层时，第二栅极电介质层512可以是锆氧化物层。作为另一示例，当第一栅极电介质层410C是锆氧化物层时，第二栅极电介质层512可以是铪氧化物层。
在一个实施方式中，铁电感应层501的晶格常数可以不同于第一栅极电介质层410C和第二栅极电介质层512的晶格常数。在铁电感应层501与第一栅极电介质层410C之间的晶格常数差以及在铁电感应层501与第二栅极电介质层512之间的晶格常数差可以导致在将参照图13A和13B描述的用于使第一铁电非晶材料层410和第二铁电非晶材料层502晶化为第一栅极电介质层410C和第二栅极电介质层512的晶化工艺期间使来自与铁电感应层501的界面的应力施加到第一栅极电介质层410C和第二栅极电介质层512中。当第一铁电非晶材料层410和第二铁电非晶材料层502被晶化为第一栅极电介质层410C和第二栅极电介质层512时，应力可以引起第一栅极电介质层410C和第二栅极电介质层512内部的晶格应变。由于第一栅极电介质层410C和第二栅极电介质层512内部的挠曲电效应，晶格应变可以形成电场。电场可以感应第一栅极电介质层410C和第二栅极电介质层512以使它们具有带铁电性质的四方晶体结构。结果，第一栅极电介质层410C和第二栅极电介质层512具有更稳定的铁电性质。
栅电极层503可以设置在第二栅极电介质层512的侧表面512m2上。栅电极层503可以接触第二栅极电介质层512。栅电极层503可以包括导体。在一个实施方式中，栅电极层503的晶格常数可以不同于第二栅极电介质层512的晶格常数。栅电极层503可以相对于第二栅极电介质层512用作铁电感应层。也就是说，在上文所述的用于第一栅极电介质层410C和第二栅极电介质层512的晶化工艺中，在同一工艺中，栅电极层503可以将应力施加到第二铁电非晶材料层502。当第二铁电非晶材料层502被晶化为第二栅极电介质层512时，应力可以引起第二栅极电介质层512内部的晶格应变。由于第二栅极电介质层512内部的挠曲电效应，晶格应变可以形成电场，并且该电场可以感应第二栅极电介质层512以使其具有带铁电性质的四方晶体结构。栅电极层503可以在竖直方向上具有例如约5nm至约15nm的厚度。在一些其他实施方式中，栅电极层503可以相对于第二栅极电介质层512不用作铁电感应层。在这些实施方式中，第二栅极电介质层512可以仅通过铁电感应层501被感应为具有四方晶体结构。
栅电极层503可以包括钨(W)、钛(Ti)、钽(Ta)、铜(Cu)、铝(Al)、钌(Ru)、铂(Pt)、铱(Ir)、铱氧化物、钨氮化物、钛氮化物、钽氮化物、钨碳化物、钛碳化物、钨硅化物、钛硅化物、钽硅化物、钌氧化物、或者它们中的两种或更多种的组合。当栅电极层503相对于第二栅极电介质层512用作铁电感应层时，栅电极层503可以包括例如钽氮化物。
参照图7B，导电层504可以设置在栅电极层503上。导电层504可以包括与栅电极层503相比具有较低电阻率的导电材料。导电层504可被设置成接触栅电极层503和铁电感应层501。在一些其他实施方式中，通过在横向方向(即，x方向)上增大栅电极层503的厚度，可以省略导电层504。
如上文所述，根据本公开的实施方式的铁电存储器件可以具有在沟道层与栅电极层之间依次设置的铁电的第一栅极电介质层、铁电感应层和铁电的第二栅极电介质层。第一栅极电介质层、铁电感应层和第二栅极电介质层可以构成铁电存储器件的栅极电介质层结构。第一栅极电介质层和第二栅极电介质层可以用作储存剩余极化的存储器功能层。
同时，具有非铁电性质的铁电感应层可以置于第一栅极电介质层与第二栅极电介质层之间以使第一栅极电介质层和第二栅极电介质层的铁电性质稳定。换言之，铁电感应层可以用于显著增大铁电存储器件中的铁电的栅极电介质层的厚度。因此，可以有效增大铁电存储器件的存储器窗口。
图8至图11、图12A至图16A和图12B至图16B是示意性示出根据本公开的实施方式的制造铁电存储器件的方法的剖面视图。图12B至图16B分别是图12A至图16A的区域“A”的放大视图。图12B至图16B分别示出了为方便起见在图12A至图16A中未示出的所有组件。
参照图8，可以制备衬底201。在一个实施方式中，衬底201可以是半导体衬底。衬底201可以是例如硅(Si)衬底、砷化镓(GaAs)衬底、磷化铟(InP)衬底、锗(Ge)衬底、或者锗硅(SiGe)衬底。在一个实施方式中，衬底201可以被掺杂而具有导电性。作为示例，衬底201可以掺杂有n型或p型掺杂剂。作为另一示例，衬底201可以包括其中掺杂有n型或p型掺杂剂的阱区。
随后，可以在衬底201上形成牺牲层202和源极绝缘层205。牺牲层202可以包括相对于衬底201和源极绝缘层205具有刻蚀选择性的材料。牺牲层202可以在稍后参照图15A、图15B、图16A和图16B描述的工艺中被去除，并且源极接触层203可以形成在已经去除牺牲层202的空间中。也就是说，牺牲层202可以提供其中要形成源极接触层203的空间。牺牲层202可以包括例如氧化物、氮化物或氧氮化物。源极绝缘层205可以包括例如氧化物、氮化物或氧氮化物。牺牲层202和源极绝缘层205均可以通过使用例如化学气相沉积方法或原子层沉积方法来形成。
接下来，可以在源极绝缘层205上形成叠层结构200a。叠层结构200a可以包括彼此交替层叠的层间牺牲层210a、210b、210c、210d、210e、210f、210g和210h和层间绝缘层220a、220b、220c、220d、220e、220f、220g和220h。如图所示，最下面的层间牺牲层210a可以接触源极绝缘层205。最上面的层间绝缘层220h的厚度可以大于剩余的层间绝缘层220a、220b、220c、220d、220e、220f和220g的厚度。层间牺牲层210a、210b、210c、210d、210e、210f、210g和210h和层间绝缘层220a、220b、220c、220d、220e、220f、220g和220h可以通过使用例如化学气相沉积方法或原子层沉积方法来形成。
参照图9，可以在衬底201上形成穿通叠层结构200a、源极绝缘层205和牺牲层202的沟槽10'。沟槽10'可以使衬底201暴露。作为刻蚀的结果，叠层结构200a、源极绝缘层205和牺牲层202的侧表面可以暴露于沟槽10'的侧表面。沟槽10'可以通过例如各向异性刻蚀方法形成。
参照图10，可以在沟槽10'的内表面上形成第一铁电非晶材料层410。第一铁电非晶材料层410可以包括例如铪氧化物、锆氧化物、铪锆氧化物或者其中两种或更多种的组合。第一铁电非晶材料层410可以包括掺杂剂。该掺杂剂可以包括例如硅(Si)、锆(Zr)、钇(Y)、铝(Al)、钆(Gd)、锶(Sr)和镧(La)或者其中两种或更多种的组合。第一铁电非晶材料层410可以具有例如约5nm至约15nm的厚度。第一铁电非晶材料层410可以通过使用例如化学气相沉积方法或原子层沉积方法来形成。
沟道层420可以形成在第一铁电非晶材料层410上。沟道层420可以包括例如半导体材料。半导体材料可以包括硅(Si)、锗(Ge)，锗硅(SiGe)、砷化镓(GaAs)、砷化铟镓(InGaAs)或者其中两种或更多种的组合。在一个实施方式中，半导体材料可以被掺杂为n型或p型。作为另一示例，沟道层420可以包括导电金属氧化物。导电金属氧化物可以包括例如铟镓锌氧化物(IGZO)或铟锡氧化物(ITO)等。沟道层420可以通过使用例如化学气相沉积方法或原子层沉积方法来形成。
随后，可以用绝缘材料填充其中形成第一铁电非晶材料层410和沟道层420的沟槽10'以形成填充绝缘层430。绝缘材料可以包括例如氧化物、氮化物或氧氮化物。
可以对在沟槽10'外部形成的第一铁电非晶材料层410、沟道层420和填充绝缘层430执行平坦化工艺。结果，如图10中所示，第一铁电非晶材料层410、沟道层420和填充绝缘层430的顶表面可以位于与最上面的层间绝缘层220h的顶表面相同的平面上。例如，平坦化工艺可以通过化学机械研磨方法来执行。
参照图11，叠层结构200a的层间牺牲层210a、210b、210c、210d、210e、210f、210g和210h可以被选择性地去除以形成凹陷20，所述凹陷20选择性地使层间绝缘层220a、220b、220c、220d、220e、220f、220g和220h和第一铁电非晶材料层410暴露。在一个实施方式中，可以通过形成穿通叠层结构200a的单独的沟槽(未示出)并且向沟槽提供刻蚀剂以选择性地刻蚀层间牺牲层210a、210b、210c、210d、210e、210f、210g和210h来选择性地去除层间牺牲层210a、210b、210c、210d、210e、210f、210g和210h。
参照图12A和图12B，可以根据以下工艺而在凹陷20内部形成第一初始栅极结构510a、第二初始栅极结构510b、第三初始栅极结构510c、第四初始栅极结构510d、第五初始栅极结构510e、第六初始栅极结构510f、第七初始栅极结构510g和第八初始栅极结构510h。首先，可以在凹陷20内部的第一铁电非晶材料层410和层间绝缘层220a、220b、220c、220d、220e、220f、220g和220h上形成铁电感应层501。铁电感应层501可以具有非晶相。此外，铁电感应层501可以具有非铁电性质，例如顺电性质。铁电感应层501可以包括绝缘体。例如，铁电感应层501可以包括绝缘金属氧化物。例如，铁电感应层501可以包括镁氧化物。在一个实施方式中，铁电感应层501可以具有约1nm至约5nm的厚度。铁电感应层501可以通过使用例如化学气相沉积方法或原子层沉积方法来形成。
随后，可以在凹陷20内部的铁电感应层501上形成第二铁电非晶材料层502。这里，第二铁电非晶材料层502的顶表面502t、底表面502b和侧表面502m1可以接触铁电感应层501。第二铁电非晶材料层502可以包括例如铪氧化物、锆氧化物、铪锆氧化物或者其中两种或更多种的组合。第二铁电非晶材料层502可以包括掺杂剂。该掺杂剂可以包括硅(Si)、锆(Zr)、钇(Y)、铝(Al)、钆(Gd)、锶(Sr)和镧(La)或者其中两种或更多种的组合作为掺杂剂。第二铁电非晶材料层502可以通过使用例如化学气相沉积方法或原子层沉积方法来形成。在一个实施方式中，在第一铁电非晶材料层410和第二铁电非晶材料层502中的每一个被晶化之后的晶体状电介质层的晶格常数可以不同于铁电感应层501的晶格常数。因此，铁电感应层501可以在稍后描述的图13A和图13B的晶化工艺期间将应力施加到第一铁电非晶材料层410和第二铁电非晶材料层502。
栅电极层503可以形成在第二铁电非晶材料层502的侧表面502m2上。栅电极层503可以包括导体。在一个实施方式中，栅电极层503的晶格常数可以不同于在第二铁电非晶材料层502被晶化之后的晶体状电介质层的晶格常数。因此，栅电极层503可以在稍后描述的图13A和图13B的晶化工艺期间相对于第二铁电非晶材料层502用作铁电感应层。栅电极层503可以在竖直方向上具有约5nm至约15nm的厚度。栅电极层503可以包括例如钨(W)、钛(Ti)、钽(Ta)、铜(Cu)、铝(Al)、钌(Ru)、铂(Pt)、铱(Ir)、铱氧化物、钨氮化物、钛氮化物、钽氮化物、钨碳化物、钛碳化物、钨硅化物、钛硅化物、钽硅化物、钌氧化物、或者它们中的两种或更多种的组合。当栅电极层503相对于第二铁电非晶材料层502用作铁电感应层时，栅电极层503可以包括例如钽氮化物。栅电极层503可以通过使用例如化学气相沉积方法或原子层沉积方法来形成。
导电层504可以形成在栅电极层503上。导电层504可以包括与栅电极层503相比具有较低电阻率的导电材料。导电层504可以被形成为接触栅电极层503和铁电感应层501。导电层504可以通过使用例如化学气相沉积方法或原子层沉积方法来形成。在一些其他实施方式中，通过在横向方向(即，x方向)上增大栅电极层503的厚度，可以省略导电层504。可以通过上述工艺形成图12A和图12B中所示的第一初始栅极结构510a、第二初始栅极结构510b、第三初始栅极结构510c、第四初始栅极结构510d、第五初始栅极结构510e、第六初始栅极结构510f、第七初始栅极结构510g和第八初始栅极结构510h。
参照图13A和图13B，可以使用铁电感应层501对第一铁电非晶材料层410和第二铁电非晶材料层502执行晶化热处理以形成第一栅极结构520a、第二栅极结构520b、第三栅极结构520c、第四栅极结构520d、第五栅极结构520e、第六栅极结构520f、第七栅极结构520g和第八栅极结构520h。晶化热处理可以在例如500℃至1000℃的工艺温度下执行。在一个实施方式中，晶化热处理工艺可以通过将第一铁电非晶材料层410和第二铁电非晶材料层502的与铁电感应层501接触的部分转化为具有铁电性质的晶体状铁电层来执行。因此，第一铁电非晶材料层410的与铁电感应层501接触的部分可以被转化为第一栅极电介质层410C的铁电部分412。此外，第一铁电非晶材料层410的与第一层间绝缘层220a、第二层间绝缘层220b、第三层间绝缘层220c、第四层间绝缘层220d、第五层间绝缘层220e、第六层间绝缘层220f、第七层间绝缘层220g和第八层间绝缘层220h接触的部分可以被转化为第一栅极电介质层410C的非铁电部分414。
同时，由于第二铁电非晶材料层502被设置成使得其顶表面502t、侧表面502m1和底表面502b被铁电感应层501包围(如图12B中所示)，因此整个第二铁电非晶材料层502可以在晶化热处理期间被转化为铁电的第二栅极电介质层512。在一个实施方式中，如上文所述，栅电极层503可以额外地用作针对第二铁电非晶材料层502的铁电感应层。
在一个实施方式中，当执行晶化热处理时，铁电感应层501可以感应第一铁电非晶材料层410和第二铁电非晶材料层502以使它们变换成具有预定的铁电晶体结构的层。例如，第一栅极电介质层410C的铁电部分412和第二栅极电介质层512均可以具有斜方系晶体结构，并且第一栅极电介质层410C的非铁电部分414均可以具有四方系或单斜系晶体结构。
参照图14A和图14B，可以选择性地刻蚀填充绝缘层430的上部以形成凹陷。随后，可以使用导电材料填充凹陷以形成沟道接触层470。导电材料可以包括例如掺杂成n型或p型的半导体材料。作为具体示例，导电材料可以是n型掺杂硅。沟道接触层470可以被形成为在横向方向(即，x方向)上接触沟道层420。
参照图15A和15B，可以形成沟槽(未示出)以穿通第一栅极结构520a、第二栅极结构520b、第三栅极结构520c、第四栅极结构520d、第五栅极结构520e、第六栅极结构520f、第七栅极结构520g和第八栅极结构520h，第一层间绝缘层220a、第二层间绝缘层220b、第三层间绝缘层220c、第四层间绝缘层220d、第五层间绝缘层220e、第六层间绝缘层220f、第七层间绝缘层220g和第八层间绝缘层220h以及源极绝缘层205来使牺牲层202暴露。随后，可以通过向沟槽提供刻蚀剂来刻蚀和去除牺牲层202。在去除牺牲层202之后，在横向方向上暴露的第一栅极电介质层410C的非铁电部分414可以被刻蚀以形成使沟道层420暴露的侧凹陷空间30。由于形成侧凹陷空间30，因此可以将沟槽10'转化为包括彼此分离的第一部分10a和第二部分10b的沟槽10。
参照图16A和图16B，侧凹陷空间30可以被填充导电材料以形成源极接触层203。导电材料可以包括例如掺杂成n型或p型的半导体。作为具体示例，导电材料可以是n型掺杂硅。源极接触层203可以被形成为接触沟道层420的一部分。
通过上述工艺，可以制造根据本公开的实施方式的铁电存储器件。如上文所述，可以在包括绝缘体的铁电感应层分别接触第一铁电非晶材料层和第二铁电非晶材料层的情况下，针对第一铁电非晶材料层和第二铁电非晶材料层来执行晶化热处理。因此，可以有效地从第一铁电非晶材料层和第二铁电非晶材料层转换成具有铁电性质的晶体状栅极电介质层。
图17A是示意性示出根据本公开的实施方式的铁电存储器件4的剖面视图，并且图17B是图17A的区域“B”的放大视图。图17B示出了图17A中为方便起见未示出的组件。铁电存储器件4可以在第一栅极电介质层413C、铁电感应层601、第二栅极电介质层612和栅电极层603的配置上区别于上文参照图7A和图7B描述的铁电存储器件3。
参照图17A，铁电存储器件4可以包括衬底201和在衬底上的栅极叠层600a。栅极叠层600a可以包括在垂直于衬底201的方向(z方向)上交替层叠的第一栅极结构620a、第二栅极结构620b、第三栅极结构620c、第四栅极结构620d、第五栅极结构620e、第六栅极结构620f、第七栅极结构620g和第八栅极结构620h以及第一层间绝缘层220a、第二层间绝缘层220b、第三层间绝缘层220c、第四层间绝缘层220d、第五层间绝缘层220e、第六层间绝缘层220f、第七层间绝缘层220g和第八层间绝缘层220h。
第一栅极结构620a、第二栅极结构620b、第三栅极结构620c、第四栅极结构620d、第五栅极结构620e、第六栅极结构620f、第七栅极结构620g和第八栅极结构620h可以电连接至上文参照图6描述的铁电存储器件2的下选择线(未示出)、字线(未示出)和上选择线(未示出)。下文将使用图17B详细描述第一栅极结构620a、第二栅极结构620b、第三栅极结构620c、第四栅极结构620d、第五栅极结构620e、第六栅极结构620f、第七栅极结构620g和第八栅极结构620h。
铁电存储器件4可以包括具有第一部分40a和第二部分40b的沟槽40。沟槽40的第一部分40a可以被形成为穿通衬底201上的栅极叠层600a，并且第二部分40b可以具有在第一部分40a下方不连续地延伸的形状并且可以形成在衬底201中。具体地，沟槽40的第一部分40a可以使第一栅极结构620a、第二栅极结构620b、第三栅极结构620c、第四栅极结构620d、第五栅极结构620e、第六栅极结构620f、第七栅极结构620g和第八栅极结构620h的侧表面以及第一层间绝缘层220a、第二层间绝缘层220b、第三层间绝缘层220c、第四层间绝缘层220d、第五层间绝缘层220e、第六层间绝缘层220f、第七层间绝缘层220g和第八层间绝缘层220h的侧表面暴露。
铁电存储器件4可以包括沿沟槽40的内表面设置的第一栅极电介质层413C。第一栅极电介质层413C可以被设置成沿沟槽40的第一部分40a的内表面覆盖第一栅极结构620a、第二栅极结构620b、第三栅极结构620c、第四栅极结构620d、第五栅极结构620e、第六栅极结构620f、第七栅极结构620g和第八栅极结构620h以及第一层间绝缘层220a、第二层间绝缘层220b、第三层间绝缘层220c、第四层间绝缘层220d、第五层间绝缘层220e、第六层间绝缘层220f、第七层间绝缘层220g和第八层间绝缘层220h。此外，第一栅极电介质层413C可以被设置成沿沟槽40的第二部分40b的内表面覆盖衬底201。
第一栅极电介质层413C可以包括例如铪氧化物、锆氧化物、铪锆氧化物或者其中两种或更多种的组合。第一栅极电介质层413C可以整体具有晶相。作为示例，第一栅极电介质层413C可以整体具有同一四方晶体结构。第一栅极电介质层413C可以在垂直于沟槽40的内表面的方向上具有约5nm至约15nm的厚度。
铁电感应层601可以在第一部分40a和第二部分40b中设置在沟槽40中的第一栅极电介质层413C上。铁电感应层601可以具有非铁电性质。作为示例，铁电感应层601可以具有顺电性质。铁电感应层601可以具有晶相。此外，铁电感应层601可以包括绝缘体。在一个实施方式中，铁电感应层601可以包括绝缘金属氧化物。作为示例，铁电感应层601可以包括镁氧化物。在一个实施方式中，铁电感应层601可以在垂直于沟槽40的内表面的方向上具有约1nm至约5nm的厚度。铁电感应层601不覆盖源极接触层203的侧表面。
第二栅极电介质层612可以在沟槽40中设置在铁电感应层601上。第二栅极电介质层612可以包括例如铪氧化物、锆氧化物、铪锆氧化物或者其中两种或更多种的组合。第二栅极电介质层612可以具有晶相。作为示例，第二栅极电介质层612可以具有四方系晶体结构。第二栅极电介质层612可以在垂直于沟槽40的内表面的方向上具有约5nm至约15nm的厚度。第二栅极电介质层612不覆盖源极接触层203的侧表面。
沟道层420可以设置在第二栅极电介质层612上。沟道层420可以被设置成覆盖第二栅极电介质层612。此外，沟道层420可以被设置成接触源极接触层203的侧表面。因此，沟道层420可以电连接到源极接触层203。同时，填充绝缘层430可以用于填充沟槽40。沟道接触层470可以设置在填充绝缘层430上。
参照图17B，第一栅极结构620a、第二栅极结构620b、第三栅极结构620c、第四栅极结构620d、第五栅极结构620e、第六栅极结构620f、第七栅极结构620g和第八栅极结构620h均可以包括栅电极层603和导电层604。栅电极层603可以接触第一层间绝缘层220a、第二层间绝缘层220b、第三层间绝缘层220c、第四层间绝缘层220d、第五层间绝缘层220e、第六层间绝缘层220f、第七层间绝缘层220g和第八层间绝缘层220h以及第一栅极电介质层413C。栅电极层603可以包括例如钨(W)、钛(Ti)、钽(Ta)、铜(Cu)、铝(Al)、钌(Ru)、铂(Pt)、铱(Ir)、铱氧化物、钨氮化物、钛氮化物、钽氮化物、钨碳化物、钛碳化物、钨硅化物、钛硅化物、钽硅化物、钌氧化物、或者它们中的两种或更多种的组合。
在一个实施方式中，栅电极层603的晶格常数可以不同于第一栅极电介质层413C的晶格常数。因此，栅电极层603可以在要描述的制造工艺中的第一栅极电介质层413C的晶化期间用作铁电感应层。导电层604可以包括与栅电极层603相比具有较低电阻率的导电材料。导电层604可以设置在栅电极层603上。
在上述实施方式中，第一栅极电介质层413C、铁电感应层601和第二栅极电介质层612可以依次设置在沟槽40的内表面上。铁电感应层601可以在晶化工艺中将应力同时感应到第一栅极电介质层413C和第二栅极电介质层612中。因此，第一栅极电介质层413C和第二栅极电介质层612中的每一个可以具有稳定的铁电性质。在一些实施方式中，栅电极层603可以相对于第一栅极电介质层413C用作铁电感应层，从而也提高了第一栅极电介质层413C的铁电性质的稳定性。
图18A至图22A和图18B至图22B是示意性示出根据本公开的实施方式的制造铁电存储器件的方法的剖面视图。该方法可以用于制造上文参照图17A和图17B描述的铁电存储器件4。
首先，可以执行与上文参照图8和图9描述的制造工艺基本上相同的制造工艺。可以在衬底201上形成牺牲层202和源极绝缘层205。可以在源极绝缘层205上形成叠层结构，所述叠层结构包括彼此交替层叠的层间牺牲层210a、210b、210c、210d、210e、210f、210g和210h和第一层间绝缘层至第八层间绝缘层220a、220b、220c、220d、220e、220f、220g和220h。随后，可以形成穿通叠层结构到达衬底201中的沟槽40'。
参照图18A和图18B，可以在沟槽40'的内表面上依次形成第一铁电非晶材料层410、晶体状铁电感应层601、第二铁电非晶材料层602和沟道层420。第一铁电非晶材料层410、晶体状铁电感应层601、第二铁电非晶材料层602和沟道层420可以使用例如化学气相沉积方法或原子层沉积方法来形成。第一铁电非晶材料层410和第二铁电非晶材料层602均可以被形成为具有约5nm至约15nm的厚度，并且铁电感应层601可以被形成为具有约1nm至约5nm的厚度。
此后，可以形成填充绝缘层430，并且可以对在沟槽40'外部形成的第一铁电非晶材料层410、晶体状铁电感应层601、第二铁电非晶材料层602、沟道层420和填充绝缘层430进行平坦化。该工艺可以与上文参照图10描述的工艺基本上相同。
参照图19A和图19B，层间牺牲层210a、210b、210c、210d、210e、210f、210g和210h可以被选择性地去除以形成凹陷50，所述凹陷50选择性地使第一层间绝缘层至第八层间绝缘层220a、220b、220c、220d、220e、220f、220g和220h以及第一铁电非晶材料层410暴露。该工艺可以与上文参照图11描述的工艺基本上相同。
参照图20A和图20B，可以在凹陷50内部的第一铁电非晶材料层410以及第一层间绝缘层至第八层间绝缘层220a、220b、220c、220d、220e、220f、220g和220h上形成栅电极层603。此外，可以在栅电极层603上形成导电层604。导电层604可以被形成为填充其中形成栅电极层603的每个凹陷50。结果，可以形成第一栅极结构620a、第二栅极结构620b、第三栅极结构620c、第四栅极结构620d、第五栅极结构620e、第六栅极结构620f、第七栅极结构620g和第八栅极结构620h。
参照图21A和图21B，可以使用铁电感应层601对第一铁电非晶材料层410和第二铁电非晶材料层602执行晶化热处理。晶化热处理可以包括对与铁电感应层601接触的第一铁电非晶材料层410和第二铁电非晶材料层602进行热处理以在得到的层中显现铁电性质的工艺。结果，如图21A和图21B中所示，第一铁电非晶材料层410和第二铁电非晶材料层602可以被转化为具有铁电性质的晶体状第一栅极电介质层413C和第二栅极电介质层612。
参照图22A和图22B，可以选择性地去除源极绝缘层205。并且，可以另外去除第一栅极电介质层413C、铁电感应层601和第二栅极电介质层612以形成侧凹陷空间60。由于形成侧凹陷空间60，可以将沟槽40'转化为包括彼此分离的第一部分40a和第二部分40b的沟槽40。
随后，侧凹陷空间60可以被填充导电材料以形成源极接触层203。导电材料可以包括例如掺杂成n型或p型的半导体。作为具体示例，导电材料可以是n型掺杂硅。源极接触层203可以被形成为接触沟道层420的一部分。
参照图22A和图22B，填充绝缘层430的上部可以被选择性地刻蚀以形成凹陷。随后，该凹陷可以被填充导电材料以形成沟道接触层470。
通过上述工艺，可以制造根据本公开的实施方式的铁电存储器件。如上文所述，可以在包括绝缘体的铁电感应层分别接触第一铁电非晶材料层和第二铁电非晶材料层的情况下对第一铁电非晶材料层和第二铁电非晶材料层执行晶化热处理。因此，可以从第一铁电非晶材料层和第二铁电非晶材料层有效地确保具有铁电性质的晶体状栅极电介质层。
上文出于说明目的已公开了本发明构思的实施方式。本领域技术人员应认识到，在不偏离所附权利要求中所公开的本发明构思的范围和精神的情况下，可以进行各种修改、补充和替换。

Claims (14)

1.一种铁电存储器件，包括：
衬底；
设置在所述衬底上的栅极叠层，所述栅极叠层包括在与所述衬底垂直的方向上交替层叠的至少一个栅极结构和至少一个层间绝缘层；
沟槽，其穿通所述栅极叠层以使所述至少一个层间绝缘层的侧表面和所述栅极结构的侧表面暴露；
设置在所述沟槽的内表面上的第一栅极电介质层，所述第一栅极电介质层包括铁电部分和非铁电部分；以及
沟道层，其设置成覆盖所述第一栅极电介质层，
其中，所述栅极结构包括：
与所述层间绝缘层和所述第一栅极电介质层接触的铁电感应层；
与所述铁电感应层接触的第二栅极电介质层；以及
与所述第二栅极电介质层接触的栅电极层,
其中，所述第一栅极电介质层的铁电部分与所述铁电感应层接触，以及
其中，所述第一栅极电介质层的非铁电部分与所述层间绝缘层接触。
2.如权利要求1所述的铁电存储器件，
其中，所述铁电感应层包括绝缘体。
3.如权利要求2所述的铁电存储器件，
其中，所述铁电感应层包括晶体状镁氧化物。
4.如权利要求1所述的铁电存储器件，
其中，所述第一栅极电介质层和所述第二栅极电介质层中的每个包括选自铪氧化物、锆氧化物和铪锆氧化物中的至少一种。
5.如权利要求1所述的铁电存储器件，
其中，所述铁电感应层的晶格常数不同于所述第一栅极电介质层和所述第二栅极电介质层的晶格常数。
6.如权利要求1所述的铁电存储器件，
其中，所述第一栅极电介质层和所述第二栅极电介质层中的每个在与所述铁电感应层的接触表面垂直的方向上具有5nm至15nm的厚度，以及
其中，所述铁电感应层在所述层间绝缘层和所述第一栅极电介质层上具有1nm至5nm的厚度。
7.如权利要求1所述的铁电存储器件，
其中，所述第一栅极电介质层和所述第二栅极电介质层中的每个包括选自硅Si、锆Zr、钇Y、铝Al、钆Gd、锶Sr和镧La中的至少一种作为掺杂剂。
8.一种制造铁电存储器件的方法，所述方法包括：
在衬底上形成叠层结构，所述叠层结构包括交替层叠的层间牺牲层和层间绝缘层；
形成穿通所述叠层结构的沟槽；
在所述沟槽的内表面上依次形成第一铁电非晶材料层和沟道层；
选择性地去除所述层间牺牲层以形成使所述层间绝缘层和所述第一铁电非晶材料层暴露的凹陷；
在所述凹陷内部的所述第一铁电非晶材料层和所述层间绝缘层上形成铁电感应层；
在所述凹陷内部形成与所述铁电感应层接触的第二铁电非晶材料层；
在所述凹陷内部形成与所述第二铁电非晶材料层接触的栅电极层；以及
使用所述铁电感应层执行晶化热处理以在所述第一铁电非晶材料层和所述第二铁电非晶材料层的一部分中呈现铁电性质,
其中，针对所述第一铁电非晶材料层和所述第二铁电非晶材料层执行晶化热处理包括：
对所述第一铁电非晶材料层和所述第二铁电非晶材料层的与所述铁电感应层接触的部分进行热处理，以各自具有铁电性质，以及
对所述第一铁电非晶材料层的与所述层间绝缘层接触的部分进行热处理，以具有非铁电性质。
9.如权利要求8所述的方法，
其中，所述第一铁电非晶材料层和所述第二铁电非晶材料层中的每个在与所述铁电感应层的接触表面垂直的方向上具有5nm至15nm的厚度，以及
其中，所述铁电感应层被形成为在所述层间绝缘层和所述第一铁电非晶材料层上具有1nm至5nm的厚度。
10.如权利要求8所述的方法，
其中，所述第一铁电非晶材料层和所述第二铁电非晶材料层中的每个包括选自铪氧化物、锆氧化物和铪锆氧化物中的至少一种。
11.如权利要求10所述的方法，
其中，所述铁电感应层包括晶体状镁氧化物。
12.如权利要求8所述的方法，
其中，所述第二铁电非晶材料层被形成为使得所述第二铁电非晶材料层的顶表面、底表面和一侧表面被所述铁电感应层包围。
13.如权利要求8所述的方法，
其中，执行所述热处理使得被晶化为具有铁电性质的部分和被晶化为具有非铁电性质的部分具有不同的晶体结构。
14.一种制造铁电存储器件的方法，所述方法包括：
在衬底上形成叠层结构，所述叠层结构包括依次层叠的层间牺牲层和层间绝缘层；
形成穿通所述叠层结构的沟槽；
在所述沟槽的内表面上依次形成第一铁电非晶材料层、铁电感应层、第二铁电非晶材料层和沟道层；
选择性地去除所述层间牺牲层以形成使所述层间绝缘层和所述第一铁电非晶材料层暴露的凹陷；
在每个凹陷内部的所述第一铁电非晶材料层和所述层间绝缘层上形成栅电极层；以及
使用所述铁电感应层执行晶化热处理以在所述第一铁电非晶材料层和所述第二铁电非晶材料层的一部分中呈现铁电性质，
其中，针对所述第一铁电非晶材料层和所述第二铁电非晶材料层执行晶化热处理包括对与所述铁电感应层接触的所述第一铁电非晶材料层和所述第二铁电非晶材料层进行热处理以具有铁电性质。
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