KR101421394B1 - Ｒu/Ｓi 다이오드를 이용하는 교차-점 메모리 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 76
- 239000004020 conductor Substances 0.000 claims abstract description 106
- 239000000463 material Substances 0.000 claims abstract description 76
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims abstract description 74
- 229910052707 ruthenium Inorganic materials 0.000 claims abstract description 74
- 239000002210 silicon-based material Substances 0.000 claims abstract description 46
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 29
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 2
- 239000003989 dielectric material Substances 0.000 description 12
- 239000004065 semiconductor Substances 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 230000004888 barrier function Effects 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 9
- 239000010410 layer Substances 0.000 description 8
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 238000005240 physical vapour deposition Methods 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910001092 metal group alloy Inorganic materials 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- 238000007772 electroless plating Methods 0.000 description 3
- 230000006978 adaptation Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910017947 MgOx Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910003134 ZrOx Inorganic materials 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 150000004770 chalcogenides Chemical class 0.000 description 1
- 229910000424 chromium(II) oxide Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- -1 e.g. Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000012782 phase change material Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002195 soluble material Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/10—Phase change RAM [PCRAM, PRAM] devices
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
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- H10N70/821—Device geometry
- H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
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- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
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Abstract
두 개의 도체들 사이에 직렬로 결합된 저항 소자 및 다이오드를 포함한 메모리 셀들을 이용하는 메모리 장치들. 상기 다이오드들은 루테늄 재료 및 실리콘 재료를 포함한다. 상기 다이오드는 루테늄 또는 루테늄 실리사이드의 실리콘 재료 상에 계면을 더 포함한다. 루테늄 실리사이드 계면은 다결정 루테늄 실리사이드일 수 있다.
Description
본 발명은 일반적으로 반도체 메모리들에 관한 것이며, 특히 하나 이상의 실시예들에서, 본 발명은 루테늄(ruthenium) 및 실리콘(silicon)을 포함한 다이오드(diode)들을 이용하는 교차-점 메모리에 관한 것이다.
메모리 장치들은 통상적으로 컴퓨터들(computers) 또는 다른 전자 장치들에서 내부의, 반도체, 집적 회로들로서 제공된다. 예를 들면, 랜덤-액세스 메모리(RAM: random-access memory), 판독 전용 메모리(ROM: read only memory), 동적 랜덤 액세스 메모리(DRAM: dynamic random access memory), 동기식 동적 랜덤 메모리(SDRAM: synchronous dynamic random access memory), 및 플래시 메모리(flash memory)를 포함하는 많은 상이한 유형들의 메모리가 존재한다.
교차-점 메모리는 일반적으로 두 개의 도전 라인들(conductive lines), 예컨대, 액세스 라인(access line)(흔히 워드 라인(word line)으로 불리우는) 및 데이터 라인(data line)(흔히 비트 라인(bit line)으로 불리우는)의 교차 지점에서 발생하는 저항 소자에 의해 정의된다. 도 1은 액세스 라인들(138)(예컨대, 워드 라인들) 및 데이터 라인들(126)(예컨대, 비트 라인들)의 교차 지점들에서 발생하는 메모리 셀들(102)을 가진 기본 교차-점 메모리 어레이(100)의 일부의 도식이다.
어레이(array)(100)의 각각의 메모리 셀(102)은 액세스 라인(138) 및 데이터 라인(126) 사이에 결합된 저항 소자(104)를 포함한다. 저항 소자들(104)의 저항률의 차이들은 일반적으로 각각의 메모리 셀(102)에 대한 데이터 값을 정의한다. 예를 들면, 비교적 더 높은 저항률을 가진 저항 소자(104)를 갖는 메모리 셀들(102)은 로직 0과 같은, 하나의 데이터 값을 정의할 수 있는 한편, 비교적 더 낮은 저항률을 가진 저항 소자(104)를 갖는 메모리 셀들(102)은 로직 1과 같은, 상이한 데이터 값을 정의할 수 있다. 액세스 라인(138) 및 데이터 라인(126)의 특정 세트에 걸쳐 전위 차를 인가함으로써, 두 개의 라인들 사이의 결과적인 전류 흐름은 교차 지점에서 발생하는 메모리 셀(102)이 비교적 더 높거나 또는 비교적 더 낮은 저항을 갖는지 여부를 결정하기 위해 감지될 수 있다. 저항률 값들이 다른 것은 두 개 이상의 데이터 상태들을 정의하기 위해 사용될 수 있다.
교차-점 메모리는 높은 메모리 밀도를 제공하여, 통상적으로 매우 공간 효율적이다. 그러나, 보다 큰 어레이들에서, 선택되지 않거나 또는 부분적으로 선택된 메모리 셀들을 통한 누설(leakage)은 문제가 되고 있다. 위에서 서술된 이유들로 및 본 명세서를 판독하고 이해할 때 이 기술분야의 숙련자들에 의해 명백해질 이하에 서술된 다른 이유들로, 대안적인 교차-점 메모리 어레이 아키텍처들에 대한 이 기술분야에서의 요구가 존재한다.
도 1은 기본적인 교차-점 메모리 어레이의 일부의 도식이다.
도 2는 도 3a 내지 도 9b의 논의를 위한 참조의 프레임(frame)들을 제공하기 위해 일 실시예에 따른 메모리 어레이의 일부의 상면도이다.
도 3a 내지 도 3h는 일 실시예에 따른 도 2의 뷰 라인(view line)(A-A')을 따라 취해진 제조의 다양한 단계들 동안 메모리 어레이의 일부의 단면도들을 도시한다.
도 3j는 특정 실시예들에 따른 실리콘 재료상의 루테늄 실리사이드(silicide) 계면을 나타내는 다이오드의 단면도를 도시한다.
도 4a 내지 도 4h는 일 실시예에 따른 도 2의 뷰 라인(B-B')을 따라 취해진 제조의 다양한 단계들 동안 메모리 어레이의 일부의 단면도들을 도시한다.
도 5a 및 도 5b는 일 실시예에 따른 도 2의 뷰 라인들(A-A' 및 B-B')을 따라 각각 취해진 메모리 어레이의 일부의 단면도들을 도시한다.
도 6a 및 도 6b는 일 실시예에 따른 도 2의 뷰 라인들(A-A' 및 B-B')을 따라 각각 취해진 메모리 어레이의 일부의 단면도들을 도시한다.
도 7a 및 도 7b는 일 실시예에 따른 도 2의 뷰 라인들(A-A' 및 B-B')을 따라 각각 취해진 메모리 어레이의 일부의 단면도들을 도시한다.
도 8a 및 도 8b는 일 실시예에 따른 도 2의 뷰 라인들(A-A' 및 B-B')을 따라 각각 취해진 메모리 어레이의 일부의 단면도들을 도시한다.
도 9a 및 도 9b는 일 실시예에 따른 도 2의 뷰 라인들(A-A' 및 B-B')을 따라 각각 취해진 메모리 어레이의 일부의 단면도들을 도시한다.
도 2는 도 3a 내지 도 9b의 논의를 위한 참조의 프레임(frame)들을 제공하기 위해 일 실시예에 따른 메모리 어레이의 일부의 상면도이다.
도 3a 내지 도 3h는 일 실시예에 따른 도 2의 뷰 라인(view line)(A-A')을 따라 취해진 제조의 다양한 단계들 동안 메모리 어레이의 일부의 단면도들을 도시한다.
도 3j는 특정 실시예들에 따른 실리콘 재료상의 루테늄 실리사이드(silicide) 계면을 나타내는 다이오드의 단면도를 도시한다.
도 4a 내지 도 4h는 일 실시예에 따른 도 2의 뷰 라인(B-B')을 따라 취해진 제조의 다양한 단계들 동안 메모리 어레이의 일부의 단면도들을 도시한다.
도 5a 및 도 5b는 일 실시예에 따른 도 2의 뷰 라인들(A-A' 및 B-B')을 따라 각각 취해진 메모리 어레이의 일부의 단면도들을 도시한다.
도 6a 및 도 6b는 일 실시예에 따른 도 2의 뷰 라인들(A-A' 및 B-B')을 따라 각각 취해진 메모리 어레이의 일부의 단면도들을 도시한다.
도 7a 및 도 7b는 일 실시예에 따른 도 2의 뷰 라인들(A-A' 및 B-B')을 따라 각각 취해진 메모리 어레이의 일부의 단면도들을 도시한다.
도 8a 및 도 8b는 일 실시예에 따른 도 2의 뷰 라인들(A-A' 및 B-B')을 따라 각각 취해진 메모리 어레이의 일부의 단면도들을 도시한다.
도 9a 및 도 9b는 일 실시예에 따른 도 2의 뷰 라인들(A-A' 및 B-B')을 따라 각각 취해진 메모리 어레이의 일부의 단면도들을 도시한다.
다음의 상세한 설명에서, 그 일부를 형성하며, 예시로서 특정 실시예들이 도시되는 첨부한 도면들에 대한 참조가 이루어진다. 도면들에서, 유사한 번호들은 여러 개의 뷰(view)들 전체에 걸쳐 실질적으로 유사한 성분들을 설명한다. 다른 실시예들이 이용될 수 있으며, 구조적, 논리적, 및 전기적 변화들이 본 발명의 범위로부터 벗어나지 않고 이루어질 수 있다. 용어 반도체(semiconductor)는 예를 들면, 재료, 웨이퍼(wafer), 또는 기판의 층을 나타낼 수 있으며, 임의의 기본 반도체 구조를 포함한다. "반도체"는 실리콘 온 사파이어(SOS: silicon on sapphire) 기술, 실리콘 온 인슐레이터(SOI: silicon on insulator) 기술, 박막 트랜지스터(TFT: thin film transistor) 기술, 도핑되고 도핑되지 않은 반도체들, 기본 반도체 구조에 의해 지지되는 실리콘의 에피택셜 층들(epitaxial layers), 뿐만 아니라 이 기술분야의 숙련자에게 잘 알려진 다른 반도체 구조를 포함하는 것으로서 이해되어야 한다. 더욱이, 다음 설명에서 반도체에 대한 참조가 이루어질 때, 이전 프로세스 단계들은 기본 반도체 구조에서 영역들/접합들을 형성하기 위해 이용될 수 있다. 그러므로, 다음의 상세한 설명은 제한된 의미로서 취해지지 않는다.
다양한 실시예들은 두 개의 도체들, 예컨대 액세스 라인 및 데이터 라인 사이에서의 다이오드와 직렬로 결합된 저항 소자를 가진 메모리 셀들을 포함한다. 다이오들은 루테늄 및 실리콘을 포함한다.
도 2는 도 3a 내지 도 9b의 논의를 위한 참조의 프레임들을 제공하기 위해 일 실시예에 따른 메모리 어레이(200)의 일부의 상면도이다. 메모리 어레이(200)는 복수의 제 1 도체들(예컨대, 데이터 라인들)(226), 및 복수의 제 2 도체들(예컨대, 액세스 라인들)(238)의 교차 지점들에서 형성된 메모리 셀들(202)을 포함한다. 액세스 라인들(238) 및 데이터 라인들(226)은 일반적으로 교차 패턴으로 형성되지만, 도 2에 도시된 바와 같이 직교하여 형성될 필요는 없다. 메모리 어레이(200)의 도체가 액세스 라인(238)인지 또는 데이터 라인(226)인지 여부는 일반적으로 도체가 메모리 셀(202)을 선택(예컨대, 활성화)하기 위해 이용되는지 또는 선택된 메모리 셀(202)의 데이터 값을 감지(예컨대, 판독)하기 위해 이용되는지 여부에 의존한다.
도 3a 내지 도 3h는 일 실시예에 따른 도 2의 뷰 라인(A-A')을 따라 취해진 제조의 다양한 단계들 동안 메모리 어레이(200)의 일부의 단면도들을 도시한다. 도 4a 내지 도 4h는 일 실시예에 따른 도 2의 뷰 라인(B-B')을 따라 취해진 제조의 다양한 단계들 동안 메모리 어레이(200)의 일부의 단면도들을 도시한다. 도 3a 내지 도 3h의 단면도들은 도 4a 내지 도 4h의 단면도들에 대응하며, 따라서 도 3a 및 도 4a는 제조의 동일한 단계에서 취해지고, 도 3b 및 도 4b는 제조의 동일한 단계에서 취해지며, 기타도 이와 같다.
도 3a 및 도 4a는 여러 개의 프로세싱 단계들이 발생한 후 메모리 어레이의 일부를 도시한다. 일반적으로, 도 3a 및 도 4a는 메모리 어레이(200)가 형성될 지지부(220)를 도시할 수 있다. 일 예로서, 지지부(220)는 유전 재료(dielectric material)일 수 있다. 예시적인 유전 재료들은 산화 실리콘(SiO/SiO2), 질화 실리콘(SiN/Si2N/Si3N4) 또는 산질화 실리콘(SiOxNy) 재료를 포함한다. 추가적인 예시적 유전 재료들은 보로포스포실리케이트 유리(BPSG: borophosphosilicate glass), 붕소- 및 인-도핑된 이산화 실리콘 재료와 같은, 도핑된 산화 실리콘 재료들을 포함한다. 다른 유전 재료들이 반도체 제조 기술에서 알려지고 사용된다. 일반적으로, 지지부(220)는 일반적으로 그 위에 형성되는 미래의 데이터 라인들 사이에서의 전류 흐름을 억제하기 위해 선택되어야 하며, 이것은 인접한 데이터 라인들 사이의 지지부(220)에서 분리 영역들을 형성함으로써 달성될 수도 있다.
도 3a 및 도 4a는 패터닝(patterning)된 유전체(222a)를 더 도시한다. 패터닝된 유전체(222a)는 일반적으로 유전 재료이다. 패터닝된 유전체(222a)는 지지부(220)와 동일한 유전 재료일 수 있는 한편, 상이한 유전 재료들을 선택하는 것은 선택적인 제거를 가능하게 한다. 예를 들면, 패터닝된 유전체(222a)는 지지부(220) 상에 유전 재료를 형성하고, 뒤이어 미래 액세스 라인들의 형성을 위해 트렌치들(tresnches)(224)을 형성하기 위해 유전 재료의 패터닝에 의해 형성될 수 있다. 트렌치들(224)은 도 3a 및 도 4a에 도시된 바와 같이, 지지부(220)의 부분들을 노출하도록 형성될 수 있거나, 또는 트렌치들(224)은 지지부(220)의 부분들을 노출하기 전에 종단될 수 있다. 지지부(220) 및 패터닝된 유전체(222a)를 위해 상이한 유전 재료들을 선택함으로써, 지지부(220)는 패터닝된 유전체(222a)의 재료에 선택적인 제거 프로세스를 사용함으로써 정지 층으로서 작용할 수 있다. 지지부(220)의 부분들을 노출시키기 전에 종단하는 트렌치들(224)을 형성하기 위해, 예를 들면, 시한의 제거 프로세스가 사용될 수 있다.
도 3b 및 도 4b에서, 제 1 도체들(226)이 형성된다. 제 1 도체들(226)은 일반적으로 하나 이상의 도전 재료들, 예컨대, 금속들, 금속 합금들, 도전성 금속 질화물들, 다른 도전 재료들 또는 그것의 몇몇 조합을 포함하도록 형성된다. 예를 들면, 제 1 도체들(226)을 형성하는 것은 트렌치들(224)의 최하부들 및 측벽들 상에 배리어(barrier)(도 3b 또는 도 4b에 도시되지 않음)를 형성하는 것에 뒤이어 금속으로 트렌치들(224)을 채우는 것을 포함할 수 있다. 일 실시예에 대해, 배리어는 트렌치(224)의 최하부 및 측벽들을 커버(cover)하기 위해 제 1 금속 또는 금속 질화물을 형성하고, 그 후 트렌치(224)를 채우기 위해 제 2 금속(예컨대, 제 1 도체들(226)을 형성하는, 도 9a 및 도 9b의 배리어들(225) 및 도전 재료들(227)을 참조)을 형성하는 것을 포함할 수 있다. 특히, 특정 실시예들에 대해, 배리어는 단지 몇 개의 예들로서 텅스텐(tungsten), 티타늄 질화물(titanium nitride) 또는 탄탈륨(tantalum)을 포함할 수 있다. 배리어는 일반적으로 트렌치(224)를 채우는 도전 재료, 즉 배리어가 어떤 유형의 불순물들 또는 다른 확산 성분들을 완화시키고자 할지에 의존할 것이다. 도전 재료의 예들은 구리, 알루미늄, 텅스텐, 금 및/또는 그것의 합금들을 포함할 수 있다. 몇몇 실시예들에서, 시드 층(seed layer)(도시되지 않음)은 트렌치들(224)을 채우는 프로세스를 용이하게 하기 위해 사용될 수 있다. 제 1 도체들(226)을 형성하기 위한 적절한 기술들은 예를 들면, 화학 기상 증착(CVD: chemical vapor deposition), 물리 기상 증착(PVD: physical vapor deposition), 원자 층 증착(ALD: atomic layer deposition), 및 무전해 도금(electroless plating)을 포함할 수 있다. 몇몇 실시예들에 대해, 트렌치들(224)은 모든 노출된 표면들에 걸쳐 도전 재료를 형성하는 블랭킷 증착(blanket deposition) 프로세스와 같은, 패터닝된 유전체(222a)의 상부 표면을 넘어 채워진다. 이러한 상황에서, 화학적-기계적 평탄화(CMP: chemical-mechanical planarization) 프로세스는 패터닝된 유전체(222a)의 상부 표면 위로 연장하는 도전 재료의 부분들을 제거하기 위해 수행될 수 있다.
도 3c 및 도 4c에서, 제 1 도체들(226)의 일부가 제거된다. 예를 들면, 제 1 도체들의 상부 표면은 패터닝된 유전체(222a)의 상부 표면 아래에서 리세스(recess)된다. 등방성(isotropic) 또는 이방성(anisotropic) 제거 프로세스는 특정 양만큼 제 1 도체들(226)을 리세스하기 위해 예측된 특정 시간 동안 사용될 수 있다. 예를 들면, 습식 에칭(wet etching) 프로세스는 패터닝된 유전체(222a) 위에서 제 1 도체들(226)의 재료들에 선택적인 에천트(etchant)를 갖고 사용될 수 있다. 일 실시예에 대해, 제 1 도체들(226)은 그것의 원래 높이의 대략 1/2로 리세스된다. 대안으로서, 패터닝된 유전체(222a)는 제 1 도체들(226)의 원하는 높이로 형성될 수 있고, 트렌치들(224)이 채워질 수 있으며, 임의의 과잉은 예를 들어 CMP에 의해, 제거될 수 있다.
도 3d 및 도 4d에서, 루테늄 재료(228)는 제 1 도체들(226) 위에 형성된다. 예를 들면, 제 1 도체들(226)의 일부를 제거할 때 재-개방된 트렌치들(224)의 일부는 루테늄(Ru)을 포함한 재료로 채워질 수 있다. 루테늄 재료(228)를 형성하기 위한 적절한 기술들은 예를 들면, CVD, PVD, ALD, 및 무전해 도금을 포함할 수 있다. 특정 실시예들에 대해, 루테늄 재료(228)는 루테늄 또는 루테늄 실리사이드(Ru2Si3) 타겟(target)으로부터 스퍼터링(sputtering)함으로써 형성된다.
다양한 실시예들을 위해, 루테늄 재료(228)는 루테늄을 루테늄 재료(228)의 최대 금속성 성분으로 만들기 위해 충분한 수준으로 루테늄을 포함한다. 특정 실시예들을 위해, 루테늄 재료(228)는 본질적으로 기본적인 루테늄으로 구성된다. 부가적인 실시예들을 위해, 루테늄 재료(228)는 본질적으로 루테늄 실리사이드로 구성된다. 제 1 도체들(226)에 대하여 언급된 바와 같이, 루테늄 재료(228)로 트렌치들(224)을 채우는 것은 패터닝된 유전체(222a)의 상부 표면 위로 연장할 수 있으며, 이러한 과잉 재료는 표면을 평탄화하기 위해 예를 들어, CMP에 의해 제거될 수 있다.
도 3e 및 도 4e에서, 루테늄 재료(228)의 일부가 제거된다. 예를 들면, 루테늄 재료(228)의 상부 표면은 패터닝된 유전체(222a)의 상부 표면 아래에 리세스된다. 등방성 또는 이방성 제거 프로세스는 특정 양만큼 루테늄 재료(228)를 리세스하기 위해 예측된 특정 시간 동안 사용될 수 있다. 예를 들면, O3 또는 O2/Cl2에 대한 노출은 패터닝된 유전체(222a) 위의 루테늄 재료(228)의 재료들을 선택적으로 제거하기 위해 사용될 수 있다. 일 실시예를 위해, 루테늄 재료(228)는 그것의 원래 높이의 대략 1/2로 리세스된다.
도 3f 및 도 4f에서, 실리콘 재료(230)는 루테늄 재료(228) 위에 형성된다. 예를 들면, 루테늄 재료(228)의 일부를 제거할 때 재-개방된 트렌치들(224)의 일부는 실리콘(Si)을 포함한 재료로 채워질 수 있다. 실리콘 재료(230)를 형성하기 위한 적절한 기술들은 예를 들면, CVD, PVD, 및 ALD를 포함할 수 있다. 다양한 실시예들을 위해, 실리콘 재료(230)는 실리콘을 실리콘 재료(230)의 최대 성분으로 만들기 위해 충분한 수준으로 실리콘을 포함한다. 특정 실시예들을 위해, 실리콘 재료(230)는 본질적으로 단결정 실리콘, 다결정 실리콘(즉, 폴리실리콘(polysilicon)) 또는 비정질 실리콘(amorphous silicon)으로 구성된다. 부가적인 실시예들을 위해, 실리콘 재료(230)는 도전성으로 도핑된다. 추가 실시예들을 위해, 실리콘 재료(230)는 n-형 도전성을 가진다. n-형 도전성을 제공하는 것은 비소(Ar) 또는 인(P)과 같은, n-형 불순물을 갖고 도핑하는 것을 포함할 수 있다. 이러한 도핑은 실리콘 재료(230)의 형성 동안 또는 그 후 발생할 수 있다. 제 1 도체들(226)에 대하여 언급된 바와 같이, 실리콘 재료(230)로 트렌치들(224)을 채우는 것은 패터닝된 유전체(222a)의 상부 표면 위로 연장할 수 있으며, 이러한 과잉 재료는 표면을 평탄화하기 위해, 예를 들어 CMP에 의해, 제거될 수 있다.
도 3g 및 도 4g에서, 실리콘 재료(230)의 일부가 제거된다. 예를 들면, 실리콘 재료(230)의 상부 표면은 패터닝된 유전체(222a)의 상부 표면 아래에 리세스된다. 등방성 또는 이방성 제거 프로세스는 특정 양만큼 실리콘 재료(230)를 리세스하기 위해 예측된 시간 동안 사용될 수 있다. 예를 들면, 습식 에칭 프로세스는 패터닝된 유전체(222a) 위에서 실리콘 재료(230)의 재료들에 선택적인 에천트를 갖고 사용될 수 있다. 일 실시예를 위해, 실리콘 재료(230)는 그것의 원래 높이의 대략 1/2로 리세스된다. 실리콘 재료(230) 및 루테늄 재료(228)는 루테늄 재료(228) 및 실리콘 재료(230) 사이에 형성된 선택적인 루테늄 실리사이드 계면(도 3g 및 도 4g에 도시되지 않음)과 함께, 총괄하여 메모리 셀의 다이오드를 형성한다. 예를 들면, 루테늄 재료(228)가 루테늄이고 실리콘 재료(230)가 폴리실리콘인 경우, 다이오드는 어떤 루테늄 실리사이드 계면도 실리콘 재료(230)의 형성 후 형성되지 않는 실시예들을 위해 폴리실리콘 상에 루테늄의 계면을 가질 수 있거나, 또는 다이오드는 루테늄 및 폴리실리콘의 반응으로부터 형성된 폴리실리콘 상에 루테늄 실리사이드의 계면을 가질 수 있다. 실리콘 재료(230) 상에 선택적인 루테늄 실리사이드 계면의 형성에 대한 논의가 도 3j를 참조하여 이어질 것이다.
도 3h 및 도 4h에서, 제 1 전극들(232)은 실리콘 재료(230) 위에 형성될 수 있다. 제 1 전극들(232)은 일반적으로 하나 이상의 도전 재료들, 예컨대, 금속들, 금속 합금들, 도전 금속 질화물들, 다른 도전 재료들 또는 그것의 몇몇 조합을 포함하도록 형성된다. 예를 들면, 실리콘 재료(230)의 일부를 제거할 때 재-개방된 트렌치들(224)의 일부는 제 1 전극들(232)의 하나 이상의 도전 재료들로 채워질 수 있다. 루테늄 재료(228)를 형성하기 위한 적절한 기술들은 예를 들면, CVD, PVD, ALD, 및 무전해 도금을 포함할 수 있다. 제 1 도체들(226)에 대하여 언급된 바와 같이, 제 1 전극들(232)의 도전 재료들로 트렌치들(224)을 채우는 것은 패터닝된 유전체(222a)의 상부 표면 위로 연장할 수 있으며, 이러한 과잉 재료는 표면을 평탄화하기 위해, 예를 들면 CMP에 의해 제거될 수 있다.
제 1 전극(232)의 형성에 이어, 가변 저항률이 가능한 재료(234)가 제 1 전극들(232) 위에 형성된다. 가변 저항률이 가능한 재료(234)는 칼코게나이드(chalcogenide) 또는 다른 상-변화 재료들, 강유전체 재료들, 자기 저항 재료들 또는 저항률이 재료에 걸쳐 적절한 전위차의 인가를 통해 변경될 수 있는 다른 재료들을 포함할 수 있다. 몇몇 특정 예들은 NiO, Nb2O5, TiO2, HfO2, Al2O3, MgOx, ZrOx, CrO2, VO, BN 및 AlN을 포함한다. 앞서 말한 재료들은 일반적으로 그것들의 저항률을 역으로 변경할 수 있는 재료들인 것으로 고려된다. 가변 저항률이 가능한 재료(234)는 가용성 재료들을 더 포함할 수 있으며, 따라서 그것들의 저항률은 초기 값으로부터 상이한 값으로 변경될 수 있지만, 용이하게 그것의 초기 값으로 회복될 수는 없다. 예를 들면, 재료(234)는 안티-퓨즈(anti-fuse)일 수 있으며, 따라서 그것은 안티-퓨즈에 걸친 충분한 전위 차의 인가가 안티-퓨즈의 대향 측들 상의 도전 재료들이 함께 단락되도록 허용할 때까지 유전체 또는 반도체 특성들을 나타낸다. 도 3h 및 도 4h에 도시된 것과 같은 실시예들을 위해, 가변 저항률이 가능한 재료(234)는 인접 층으로서 형성될 수 있으며, 하나의 방향에서 제 1 전극들(232)의 길이에 및 또 다른 방향에서 제 2 전극(238)의 길이에 걸칠 수 있다.
가변 저항률이 가능한 재료(234)의 형성에 이어, 제 2 전극들(236)은 가변 저항률이 가능한 재료(234) 위에 형성될 수 있다. 제 1 전극들(232), 가변 저항률이 가능한 재료(234) 및 제 2 전극들(236)은 메모리 셀들의 저항 소자들을 총괄하여 형성한다. 제 2 전극들(236)은 일반적으로 하나 이상의 도전 재료들, 예컨대, 금속들, 금속 합금들, 도전 재료 질화물들, 다른 도전 재료들 또는 그것의 몇몇 조합을 포함하도록 형성된다. 제 2 전극들(236)을 형성하는 것은 예를 들면, 패터닝된 유전체(222b)를 형성하는 것, 하나 이상의 도전 재료들로 트렌치들을 채우는 것, 및 제 1 도체들(226)을 참조하여 설명된 바와 같이 리세스하는 것을 포함할 수 있다. 제 1 도체들(226)에 대하여 추가로 언급된 바와 같이, 제 2 전극들(236)의 도전 재료들로 트렌치들을 채우는 것은 패터닝된 유전체(222b)의 상부 표면 위로 연장할 수 있으며, 이러한 과잉 재료는 표면을 평탄화하기 위해, 예를 들면 CMP에 의해 제거될 수 있다. 비록 유전체(222b) 및 유전체(222a)가 동일한 유전 재료일 필요는 없지만, 패터닝된 유전체(222b)를 위한 재료들의 선택은 패터닝된 유전체(222a)에 대하여 제시된 바와 같은 동일한 가이드라인(guideline)들을 따를 수 있다.
제 2 전극들(236)의 형성에 이어, 제 2 도체들(238)은 제 2 전극들(236) 위에 형성될 수 있다. 제 2 도체들(238)은 일반적으로 하나 이상의 도전 재료들, 예를 들면 금속들, 금속 합금들, 도전 재료 질화물들, 다른 도전 재료들 또는 그것의 몇몇 조합을 포함하도록 형성된다. 제 2 도체들(238)은 제 1 도체들(226)과 동일한 구성을 가질 수 있다. 제 1 전극들(232)을 참조하여 설명된 바와 같이, 제 2 도체들(238)을 형성하는 것은 예를 들면, 하나 이상의 도전 재료들로 패터닝된 유전체(222b)의 트렌치들을 채우는 것, 및 과잉 재료를 제거하는 것을 포함할 수 있다.
도 3a 내지 도 3h 및 도 4a 내지 도 4h를 참조하여 설명된 프로세싱에 대한 대안으로서, 제 1 도체들(226), 루테늄 재료(228), 실리콘 재료(230), 제 2 전극들(236), 및 제 2 도체들(238)과 같은 구조들은 본 출원에 설명된 프로세스들 이외의 다른 프로세스들에 의해 형성될 수 있다. 일 예로서 제 1 도체들(226)을 사용할 때, 리세싱은 제 1 도체들(226)의 원하는 높이로 패터닝된 유전체(222a)를 형성하고, 하나 이상의 도전 재료들로 트렌치들(224)을 채우며, 예를 들어 CMP에 의해 임의의 과잉을 제거함으로써, 또는 원하는 높이로 하나 이상의 도전 재료들을 형성하고, 제 1 도체들(226)을 정의하기 위해 패터닝하며, 제 1 도체들(226) 사이의 공간들을 유전 재료로 채움으로써 회피될 수 있다. 본 출원에 설명된 구조들을 형성하기 위한 다른 방법들은 반도체 제조 기술에서의 숙련자들에게 명백할 것이다.
도 3j는 특정 실시예들에 따른 실리콘 재료(230) 상의 루테늄 실리사이드(Ru2Si3) 계면(229)을 나타내는 다이오드의 단면도를 도시한다. 루테늄 실리사이드 계면(229)은 실리콘 재료(230) 및 루테늄 재료(228) 사이에서 실리콘 재료(230) 상에 형성된다. 다양한 실시예들을 위해, 루테늄 실리사이드 계면(229)은 다결정 루테늄 실리사이드이다. 루테늄 실리사이드 계면(229)은 루테늄 재료(228) 및 실리콘 재료(230)를 어닐링(annealing), 예컨대 급속 열 어닐링함으로써 형성될 수 있으며, 그렇게 함으로써 루테늄 재료(228) 의 루테늄 및 실리콘 재료(230)의 실리콘의 반응을 용이하게 할 수 있다. 예를 들면, 도 3g 및 도 4g의 구조는 다결정 루테늄 실리사이드 계면(229)을 형성하기에 충분한 시간 및 온도, 예컨대, 5 내지 30분들 동안 질소(N2) 주변에서 500 내지 800℃의 온도를 겪을 수 있다.
부가적인 실시예들은 아래에서 도 5a 및 도 5b, 도 6a 및 도 6b, 도 7a 및 도 7b, 도 8a 및 도 8b, 및 도 9a 및 도 9b를 참조하여 설명될 것이다. 이들 도면들에서, 제조의 다양한 단계들이 생략된다. 그러나, 여기에 설명된 구조들은 도 3a 내지 도 3h, 도 3j, 및 도 4a 내지 도 4h를 참조하여 설명된 바와 같이 프로세싱을 사용하여 제조될 수 있다. 만일 달리 언급되지 않는다면, 도 3a 내지 도 3h, 도 3j, 및 도 4a 내지 도 4h와 함께 다양한 실시예들에 대하여 제공된 가이드라인은 도시된 실시예들의 각각에 적용가능하다.
도 5a 및 도 5b는 일 실시예에 따른 도 2의 뷰 라인들(A-A' 및 B-B')을 따라 각각 취해진 메모리 어레이의 일부의 단면도들을 도시한다. 도 3a 내지 도 3h 및 도 4a 내지 도 4h에 도시된 실시예들에 대해, 다이오드는 제 1 도체들(226)의 방향으로 인접한 메모리 셀들과 접촉하지만, 제 2 도체들(238)의 방향으로 인접한 메모리들로부터 분리된다. 도 5a 및 도 5b에 도시된 실시예를 위해, 다이오드는 제 1 도체들(226)의 방향으로 및 제 2 도체들(238)의 방향으로 인접한 메모리 셀들로부터 분리된다. 이러한 구조는 도 5a 및 도 5b에서의 패터닝된 유전체(222b)와 같은, 부가적인 패터닝된 유전체를 사용함으로써 형성될 수 있다. 예를 들면, 패터닝된 유전체(222a)는 제 1 도체들(226)의 원하는 높이로 형성될 수 있으며, 제 1 도체들(226)이 형성될 수 있다. 그 후, 패터닝된 유전체(222b)는 다이오드들 및 제 1 전극들(232)의 후속 형성을 위한 바이어스(vias)를 정의하는, 루테늄 재료(228), 실리콘 재료(230) 및 제 1 전극(232)의 적층의 원하는 높이로 형성될 수 있다. 가변 저항률이 가능한 재료(234)는 도 3h 및 도 4h를 참조하여 설명된 바와 같이 형성될 수 있고, 제 2 전극들(236) 및 제 2 도체들(238)은 도 3h 및 도 4h를 참조하여 설명된 바와 같이 형성될 수 있으며, 도 5b의 패터닝된 유전체(222c)는 도 4h의 패터닝된 유전체(222b)에 대응한다는 것을 주의하자. 비록 도 5a 및 도 5b에서 식별되지는 않지만, 루테늄 실리사이드 계면은 도 3j를 참조하여 설명된 바와 같이, 루테늄 재료(228) 및 실리콘 재료(230) 사이에 형성될 수 있다.
도 6a 및 도 6b는 일 실시예에 따른 도 2의 뷰 라인들(A-A' 및 B-B')을 따라 각각 취해진 메모리 어레이의 일부의 단면도들을 도시한다. 도 5a 및 도 5b에 도시된 실시예에 대해, 가변 저항률이 가능한 재료(234)는 제 1 도체(226)의 방향으로 및 제 2 도체(238)의 방향으로 인접한 메모리 셀들과 접촉한다. 도 6a 및 도 6b에 도시된 실시예에 대해, 가변 저항률이 가능한 재료(234)는 제 1 도체들(226)의 방향으로 및 제 2 도체들(238)의 방향으로 인접한 메모리 셀들로부터 분리된다. 프로세싱은, 패터닝된 유전체(222b)가 루테늄 재료(228), 실리콘 재료(230), 제 1 전극(232) 및 가변 저항률이 가능한 재료(234)의 적층의 원하는 높이로 형성될 수 있다는 점을 제외하고, 도 5a 및 도 5b를 참조하여 설명된 것과 유사할 수 있다. 비록 도 6a 및 도 6b에서 식별되지 않지만, 루테늄 실리사이드 계면은 도 3j를 참조하여 설명된 바와 같이, 루테늄 재료(228) 및 실리콘 재료(230) 사이에 형성될 수 있다.
도 7a 및 도 7b는 일 실시예에 따른 도 2의 뷰 라인들(A-A' 및 B-B')을 따라 각각 취해진 메모리 어레이의 일부의 단면도들을 도시한다. 도 3a 내지 도 3h 및 도 4a 내지 도 4h에 도시된 실시예에 대해, 다이오드는 메모리 셀의 저항 소자 및 제 2 도체(226) 사이에 있다. 도 7a 및 도 7b에 도시된 실시예에 대해, 다이오드는 메모리 셀의 저항 소자 및 제 2 도체(238) 사이에 있다. 더욱이, 도 3a 내지 도 3h 및 도 4a 내지 도 4h에 도시된 실시예는 제 1 도체들(226)의 방향으로 인접한 메모리 셀들과 접촉하는 메모리 셀의 다이오드를 갖는 한편, 도 7a 및 도 7b에 도시된 실시예는 제 1 도체들(226) 및 제 2 도체들(238) 둘 모두의 방향들에서 인접한 메모리 셀들로부터 분리되는 다이오드들을 가진다. 이러한 구조의 제조는 앞서 말한 논의로부터 명백해질 것이다. 비록 도 7a 및 도 7b에서 식별되지 않지만, 루테늄 실리사이드 계면은 도 3j를 참조하여 설명된 바와 같이, 루테늄(228) 및 실리콘 재료(230) 사이에 형성될 수 있다.
도 8a 및 도 8b는 일 실시예에 따른 도 2의 뷰 라인들(A-A' 및 B-B') 각각을 따라 취해진 메모리 어레이의 일부의 단면도들을 도시한다. 도 7a 및 도 7b에 도시된 실시예에 대해, 가변 저항률이 가능한 재료(234)는 제 1 도체들(226) 및 제 2 도체들(238) 둘 모두의 방향들로 인접한 메모리 셀들과 접촉한다. 도 8a 및 도 8b에 도시된 실시예에 대해, 가변 저항률이 가능한 재료(234)는 제 1 도체들(226) 및 제 2 도체들(238) 둘 모두의 방향들로 인접한 메모리 셀들로부터 분리된다. 이러한 구조의 제조는 앞서 말한 논의로부터 명백해질 것이다. 비록 도 8a 및 도 8b에서 식별되지 않지만, 루테늄 실리사이드 계면은 도 3j를 참조하여 설명된 바와 같이, 루테늄 재료(228) 및 실리콘 재료(230) 사이에 형성될 수 있다.
도 9a 및 도 9b는 일 실시예에 따른 도 2의 뷰 라인들(A-A' 및 B-B') 각각을 따라 취해진 메모리 어레이의 일부의 단면도들을 도시한다. 도 9a 및 도 9b 도시된 실시예는 배리어(225)를 갖고 형성된 제 1 도체들(226) 및 배리어 내의 도전 재료(227)의 일 예를 도시한다. 도 9a 및 도 9b에 도시된 실시예는 다이오드들이 메모리 셀의 저항 소자 및 제 2 도체(238) 사이에 형성되며, 다이오드들이 제 2 도체들(238)의 방향으로 인접한 메모리 셀들과 접촉하지만, 제 1 도체들(226)의 방향으로 인접한 메모리 셀들로부터 분리된다는 점을 제외하고, 도 3a 내지 도 3h 및 도 4a 내지 도 4h에 도시된 실시예와 유사하다. 비록 도 9a 및 도 9b에서 식별되지 않지만, 루테늄 실리사이드 계면은 도 3j를 참조하여 설명된 바와 같이, 루테늄 재료(228) 및 실리콘 재료(230) 사이에 형성될 수 있다.
대향하는 층들 사이에서의 확산을 억제하기 위한 배리어 층들, 또는 대향하는 층들 사이에서의 접착을 촉진시키기 위한 접착 층들과 같은, 부가적인 층들이 도 3a 내지 도 9b를 참조하여 설명된 구조들에서 이용될 수 있다는 것이 주의된다.
메모리 장치들은 두 개의 도체들 사이에 직렬로 결합된 다이오드 및 저항 소자를 포함한 메모리 셀들을 이용하여 설명되어 왔다. 다이오드들은 루테늄 재료 및 실리콘 재료를 포함한다. 다이오드들은 루테늄 또는 루테늄 실리사이드의 실리콘 재료상에 계면을 더 포함한다. 루테늄 실리사이드 계면은 다결정 루테늄 실리사이드일 수 있다.
비록 특정 실시예들이 본 출원에 예시되고 설명되었지만, 동일한 목적을 달성하기 위해 산출된 임의의 배열이 도시된 특정 실시예들을 대체할 수 있다는 것은 이 기술분야의 숙련자들에 의해 이해될 것이다. 실시예들의 많은 적응예들은 이 기술분야의 숙련자들에게 명백할 것이다. 따라서, 본 출원은 실시예들의 임의의 적응예들 또는 변화예들을 커버하도록 의도된다.
Claims (32)
- 제 1 도체;
제 2 도체;
상기 제 1 도체 및 상기 제 2 도체 사이에 결합된 저항 소자; 및
상기 제 1 도체 및 상기 제 2 도체 사이에서 상기 저항 소자와 직렬로 결합된 다이오드(diode)를 포함하며;
상기 저항 소자는 가변 저항률이 가능한 재료 및 상기 다이오드와 접촉하는 전극을 포함하고;
상기 가변 저항률이 가능한 재료는 상기 제 1 도체의 방향에서의 인접한 메모리 셀들 및 상기 제 2 도체의 방향에서의 인접한 메모리 셀들과 접촉하고;
상기 다이오드는 루테늄(ruthenium) 재료 및 실리콘(silicon) 재료를 포함하며;
상기 다이오드는 상기 실리콘 재료상의 루테늄 계면 및 상기 실리콘 재료상의 루테늄 실리사이드(ruthenium silicide) 계면으로 구성된 그룹으로부터 선택된 상기 실리콘 재료상의 계면을 더 포함하는, 메모리 셀(memory cell). - 청구항 1에 있어서,
상기 저항 소자의 상기 전극은 상기 다이오드의 상기 실리콘 재료와 접촉하는, 메모리 셀. - 청구항 1에 있어서,
상기 저항 소자는 퓨즈(fuse) 또는 안티-퓨즈(anti-fuse)를 포함하는, 메모리 셀. - 청구항 1에 있어서,
상기 루테늄 실리사이드 계면은 다결정 루테늄 실리사이드인, 메모리 셀. - 청구항 1에 있어서,
상기 실리콘 재료는 단결정 실리콘, 다결정 실리콘 및 비정질 실리콘(amorphous silicon)으로 구성된 상기 그룹으로부터 선택되는, 메모리 셀. - 청구항 1에 있어서,
상기 다이오드는 상기 저항 소자 및 상기 제 1 도체 사이에 있는, 메모리 셀. - 청구항 6에 있어서,
상기 다이오드의 상기 계면은 상기 다이오드의 상기 실리콘 및 상기 제 1 도체 사이에 있는, 메모리 셀. - 청구항 6에 있어서,
상기 저항 소자는,
제 1 전극;
상기 가변 저항률이 가능한 재료; 및
상기 제 2 도체 및 상기 가변 저항률이 가능한 재료 사이의 제 2 전극을 포함하는, 메모리 셀. - 삭제
- 청구항 1에 있어서,
상기 다이오드는 상기 제 1 도체의 상기 방향에서의 상기 인접한 메모리 셀들과 접촉하지만, 상기 제 2 도체의 상기 방향에서의 상기 인접한 메모리 셀들과 접촉하지 않는, 메모리 셀. - 청구항 1에 있어서,
상기 다이오드는 상기 제 1 도체의 상기 방향에서의 상기 인접한 메모리 셀들 및 상기 제 2 도체의 상기 방향에서의 상기 인접한 메모리 셀들로부터 분리되는, 메모리 셀. - 삭제
- 삭제
- 청구항 1에 있어서,
상기 다이오드는 상기 저항 소자 및 상기 제 2 도체 사이에 있는, 메모리 셀. - 청구항 14에 있어서,
상기 다이오드의 상기 실리콘은 상기 다이오드의 상기 계면 및 상기 제 2 도체 사이에 있는, 메모리 셀. - 청구항 14에 있어서,
상기 저항 소자는,
제 1 전극;
상기 가변 저항률이 가능한 재료; 및
상기 다이오드 및 상기 가변 저항률이 가능한 재료 사이의 제 2 전극을 포함하는, 메모리 셀. - 삭제
- 청구항 16에 있어서,
상기 다이오드는 상기 제 2 도체의 상기 방향에서의 상기 인접한 메모리 셀들과 접촉하지만, 상기 제 1 도체의 상기 방향에서의 상기 인접한 메모리 셀들과는 접촉하지 않는, 메모리 셀. - 삭제
- 삭제
- 삭제
- 청구항 1 내지 청구항 8, 청구항 10, 또는 청구항 11 중 어느 한 항에 있어서,
상기 메모리 셀은 메모리 장치에 포함되며,
메모리 장치는,
상기 메모리 셀을 포함하는 메모리 셀들의 어레이;
복수의 액세스 라인들; 및
복수의 데이터 라인들을 포함하며,
상기 메모리 셀은 상기 제 2 도체로서 상기 복수의 액세스 라인들의 연관된 액세스 라인 및 상기 제 1 도체로서 상기 복수의 데이터 라인들의 연관된 데이터 라인의 교차 지점에 형성되고, 상기 메모리 셀은 상기 연관된 데이터 라인 및 상기 저항 소자 사이에서 상기 저항 소자와 직렬로 결합된 상기 다이오드를 포함하며,
상기 실리콘 재료는 상기 계면 및 상기 저항 소자 사이에 있는, 메모리 셀. - 청구항 1 내지 청구항 5, 청구항 14 내지 청구항 16, 또는 청구항 18 중 어느 한 항에 있어서,
상기 메모리 셀은 메모리 장치에 포함되며,
메모리 장치는,
상기 메모리 셀을 포함하는 메모리 셀들의 어레이;
복수의 액세스 라인들; 및
복수의 데이터 라인들을 포함하며,
상기 메모리 셀은 상기 제 2 도체로서 상기 복수의 액세스 라인들의 연관된 액세스 라인 및 상기 제 1 도체로서 상기 복수의 데이터 라인들의 연관된 데이터 라인의 교차 지점에 형성되고, 상기 메모리 셀은 상기 저항 소자 및 상기 연관된 액세스 라인 사이에서 상기 저항 소자와 직렬로 결합된 상기 다이오드를 포함하며,
상기 실리콘 재료는 상기 계면 및 상기 연관된 액세스 라인 사이에 있는, 메모리 셀. - 삭제
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Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/833,314 | 2010-07-09 | ||
| US12/833,314 US8395140B2 (en) | 2010-07-09 | 2010-07-09 | Cross-point memory utilizing Ru/Si diode |
| PCT/US2011/042501 WO2012006201A2 (en) | 2010-07-09 | 2011-06-30 | Cross-point memory utilizing ru/si diode |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130025442A KR20130025442A (ko) | 2013-03-11 |
| KR101421394B1 true KR101421394B1 (ko) | 2014-07-18 |
Family
ID=45437932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020137003088A KR101421394B1 (ko) | 2010-07-09 | 2011-06-30 | Ｒu/Ｓi 다이오드를 이용하는 교차-점 메모리 |
Country Status (5)
| Country | Link |
|---|---|
| US (3) | US8395140B2 (ko) |
| KR (1) | KR101421394B1 (ko) |
| CN (1) | CN103003942B (ko) |
| TW (1) | TWI497490B (ko) |
| WO (1) | WO2012006201A2 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8975610B1 (en) | 2013-12-23 | 2015-03-10 | Intermolecular, Inc. | Silicon based selector element |
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- 2011-06-30 KR KR1020137003088A patent/KR101421394B1/ko active IP Right Grant
- 2011-06-30 WO PCT/US2011/042501 patent/WO2012006201A2/en active Application Filing
- 2011-06-30 CN CN201180034046.XA patent/CN103003942B/zh active Active
- 2011-07-08 TW TW100124339A patent/TWI497490B/zh active
-
2013
- 2013-03-11 US US13/793,150 patent/US8803125B2/en active Active
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|---|---|
| TWI497490B (zh) | 2015-08-21 |
| WO2012006201A2 (en) | 2012-01-12 |
| US9343674B2 (en) | 2016-05-17 |
| US20130187121A1 (en) | 2013-07-25 |
| US8395140B2 (en) | 2013-03-12 |
| CN103003942A (zh) | 2013-03-27 |
| TW201214435A (en) | 2012-04-01 |
| US20140346424A1 (en) | 2014-11-27 |
| CN103003942B (zh) | 2016-04-13 |
| WO2012006201A3 (en) | 2012-04-26 |
| US20120007037A1 (en) | 2012-01-12 |
| KR20130025442A (ko) | 2013-03-11 |
| US8803125B2 (en) | 2014-08-12 |
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| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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| FPAY | Annual fee payment |
Payment date: 20180628 Year of fee payment: 5 |
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| FPAY | Annual fee payment |
Payment date: 20190710 Year of fee payment: 6 |