KR20190006372A - 반도체 메모리 장치 및 도전체 구조물 - Google Patents

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Abstract

본 발명은 기판; 상기 기판 상에 적층된 복수의 게이트 전극 구조체들; 상기 게이트 전극들 사이의 절연 패턴들; 상기 복수의 게이트 전극 구조체들 및 상기 절연 패턴들을 관통하여 상기 기판과 전기적으로 연결되는 수직 채널들; 및 상기 게이트 전극 구조체들과 상기 수직 채널들 사이에 배치되는 정보 저장 패턴을 포함하고, 상기 게이트 전극 구조체는 배리어 막, 금속 게이트, 및 상기 배리어막과 상기 금속 게이트 사이에 개재된 결정립 바운더리 플러깅층을 포함하는 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치 및 도전체 구조물 {Semiconductor memory device and conductive structure}
본 발명은 반도체 메모리 장치 및 도전체 구조물에 관한 것으로서, 더욱 구체적으로는 소자 신뢰성이 높은 반도체 메모리 장치 및 도전체 구조물에 관한 것이다.
반도체 소자의 고집적화를 위하여 3차원적으로 수직 배열되는 메모리 셀들을 구비하는 수직형 반도체 소자들이 제안되고 있다. 하지만 이러한 반도체 소자들의 구조는 날로 복잡해져가고 있으며, 복잡한 구조로 인해 특정 물질막을 균일하게 형성하는 것은 더욱 어려워지고 있다. 따라서 복잡한 구조에도 불구하고 물질막을 용이하게 형성할 수 있는 방법이 요구되고 있다.
본 발명이 이루고자 하는 첫 번째 기술적 과제는 소자 신뢰성이 높은 반도체 메모리 장치를 제공하는 것이다.
본 발명이 이루고자 하는 두 번째 기술적 과제는 소자 신뢰성이 높은 도전체 구조물을 제공하는 것이다.
본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여, 기판; 상기 기판 상에 적층된 복수의 게이트 전극 구조체들; 상기 게이트 전극들 사이의 절연 패턴들; 상기 복수의 게이트 전극 구조체들 및 상기 절연 패턴들을 관통하여 상기 기판과 전기적으로 연결되는 수직 채널들; 및 상기 게이트 전극 구조체들과 상기 수직 채널들 사이에 배치되는 정보 저장 패턴을 포함하고, 상기 게이트 전극 구조체는 배리어 막, 금속 게이트, 및 상기 배리어막과 상기 금속 게이트 사이에 개재된 결정립 바운더리 플러깅층을 포함하는 반도체 메모리 장치를 제공한다.
본 발명의 다른 태양은 기판; 상기 기판 상에 적층된 복수의 게이트 전극 구조체들; 상기 게이트 전극들 사이의 절연 패턴들; 상기 복수의 게이트 전극 구조체들 및 상기 절연 패턴들을 관통하여 상기 기판과 전기적으로 연결되는 수직 채널들; 및 상기 게이트 전극 구조체들과 상기 수직 채널들 사이에 배치되는 정보 저장 패턴을 포함하고, 상기 게이트 전극 구조체는 금속 게이트, 상기 금속 게이트의 표면에 형성된 금속 질화물층을 포함하고, 상기 금속 질화물층은 산소 풍부층(oxygen-enriched layer)을 포함하는 반도체 메모리 장치를 제공한다.
본 발명은 상기 두 번째 기술적 과제를 이루기 위하여, 리세스를 갖는 절연층; 상기 리세스 내에 콘포말하게 형성된 배리어막; 상기 배리어막 상에서 상기 리세스를 매립하는 금속층; 및 상기 배리어막과 상기 금속층 사이에 개재된 결정립 바운더리 플러깅층을 포함하는 도전체 구조물을 제공한다.
본 발명의 반도체 메모리 장치는 배리어막 내에 잔존할 수 있는 할로겐 원소의 함량을 크게 낮출 수 있기 때문에 금속 도전체가 매우 균일하게 성장 가능하여 소자 신뢰성이 향상된다. 또한, 결정립 바운더리 플러깅층이 배리어막 위에 존재함으로써 산소의 존재에 따른 스텝 커버리지 개선 효과로 인해 금속 도전체의 성장이 균등하게 이루어져 소자 신뢰성이 더욱 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 예를 나타내는 블록도이다.
도 3은 3차원 반도체 메모리 장치의 셀 어레이를 간략하게 도시한 회로도로서 도 2의 메모리 블록의 셀 어레이를 나타내는 회로도이다.
도 4는 3차원 반도체 메모리 장치의 셀 어레이를 도시한 사시도이다.
도 5는 도 4의 V 부분을 확대하여 나타낸 확대 단면도이다.
도 6은 도 4의 VI로 표시한 부분을 절개한 단면을 나타낸 단면도이다.
도 7은 본 발명의 일 실시예에 있어서 도 5의 A로 표시된 부분을 금속 게이트를 생략하고 나타낸 사시도이다.
도 8은 본 발명의 다른 실시예에 있어서 도 5의 A로 표시된 부분을 금속 게이트를 생략하고 나타낸 사시도이다.
도 9는 본 발명의 다른 실시예에 있어서 도 5의 A로 표시된 부분의 금속 질화물 층을 나타낸 측단면도이다.
도 10a 내지 도 10h는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 순서에 따라 나타낸 측단면도들이다.
도 11은 도 10c의 C 부분을 나타낸 부분 단면도이다.
도 12는 도 10d의 C 부분을 나타낸 부분 단면도이다.
도 13a 내지 도 13c는 상기 도전막을 형성하는 방법을 보다 구체적으로 설명하기 위한 부분 단면도들이다.
도 14는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 셀 기둥을 중심으로 나타낸 측단면도이다.
도 15는 본 발명의 일 실시예에 따른 도전체 구조물(200)을 나타낸 측단면도이다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 장치는 메모리 셀 어레이(10), 어드레스 디코더(20), 읽기/쓰기 회로(30), 데이터 입출력 회로(40), 및 제어 로직(50)을 포함할 수 있다.
메모리 셀 어레이(10)는 복수 개의 워드 라인들(WL)을 통해 어드레스 디코더(20)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(30)에 연결될 수 있다. 메모리 셀 어레이(10)는 복수 개의 메모리 셀들을 포함한다. 예를 들어, 메모리 셀 어레이(10)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있도록 구성된다.
어드레스 디코더(20)는 워드 라인들(WL)을 통해 메모리 셀 어레이(10)에 연결될 수 있다. 어드레스 디코더(20)는 제어 로직(50)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(20)는 외부로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(20)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하여, 복수 개의 워드 라인들(WL) 중 대응하는 워드 라인을 선택한다. 또한, 어드레스 디코더(20)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하고, 디코딩된 열 어드레스를 읽기/쓰기 회로(30)에 전달한다. 예를 들어, 어드레스 디코더(20)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같이 잘 알려진 구성 요소들을 포함할 수 있다.
읽기/쓰기 회로(30)는 비트 라인들(BL)을 통해 메모리 셀 어레이(10)에 연결되고, 데이터 라인들(D/L)을 통해 데이터 입출력 회로(40)에 연결될 수 있다. 읽기/쓰기 회로(30)는 제어 로직(50)의 제어에 응답하여 동작할 수 있다. 읽기/쓰기 회로(30)는 어드레스 디코더(20)로부터 디코딩된 열 어드레스를 수신하도록 구성된다. 디코딩된 열 어드레스를 이용하여, 읽기/쓰기 회로(30)는 비트 라인(BL)을 선택한다. 예를 들어, 읽기/쓰기 회로(30)는 데이터 입출력 회로(40)로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(10)에 기입한다. 읽기/쓰기 회로(30)는 메모리 셀 어레이(10)로부터 데이터를 읽고, 읽어진 데이터를 데이터 입출력 회로(40)에 전달한다. 읽기/쓰기 회로(30)는 메모리 셀 어레이(10)의 제1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(10)의 제2 저장 영역에 기입한다. 예를 들면, 읽기/쓰기 회로(30)는 카피-백(copy-back) 동작을 수행하도록 구성될 수 있다.
읽기/쓰기 회로(30)는 페이지 버퍼(또는 페이지 레지스터) 및 열 선택 회로를 포함하는 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기/쓰기 회로(30)는 감지 증폭기, 쓰기 드라이버, 및 열 선택 회로를 포함하는 구성 요소들을 포함할 수 있다.
데이터 입출력 회로(40)는 데이터 라인들(DL)을 통해 읽기/쓰기 회로(30)에 연결될 수 있다. 데이터 입출력 회로(40)는 제어 로직(50)의 제어에 응답하여 동작한다. 데이터 입출력 회로(40)는 외부와 데이터(DATA)를 교환하도록 구성된다. 데이터 입출력 회로(40)는 외부로부터 전달되는 데이터(DATA)를 데이터 라인들(DL)을 통해 읽기/쓰기 회로(30)에 전달하도록 구성된다. 데이터 입출력 회로(40)는 읽기 및 쓰기 회로로부터 데이터 라인들(DL)을 통해 전달되는 데이터(DATA)를 외부로 출력하도록 구성된다. 예를 들어, 데이터 입출력 회로(40)는 데이터 버퍼 등과 같은 구성 요소를 포함할 수 있다.
제어 로직(50)은 어드레스 디코더(20), 읽기/쓰기 회로(30), 및 데이터 입출력 회로(40)에 연결될 수 있다. 제어 로직(50)은 반도체 장치의 동작을 제어하도록 구성된다. 제어 로직(50)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작할 수 있다.
도 2는 도 1의 메모리 셀 어레이의 예를 나타내는 블록도이다. 도 2를 참조하면, 메모리 셀 어레이(10)는 복수 개의 메모리 블록들(BLK1 내지 BLKn)을 포함할 수 있다. 각 메모리 블록은 3차원 구조(또는 수직 구조)를 가질 수 있다. 예를 들면, 각 메모리 블록은 서로 교차하는 제1 내지 제3 방향들(D1, D2, D3)로 연장된 구조물들을 포함할 수 있다. 예를 들면, 각 메모리 블록은 제3 방향(D3)으로 연장된 복수 개의 셀 스트링들을 포함한다.
도 3은 3차원 반도체 메모리 장치의 셀 어레이를 간략하게 도시한 회로도로서 도 2의 메모리 블록의 셀 어레이를 나타내는 회로도이다. 도 4는 3차원 반도체 메모리 장치의 셀 어레이를 도시한 사시도이다.
도 3을 참조하면, 본 발명의 실시예들에 따라 제조한 3차원 반도체 메모리 장치의 셀 어레이는, 공통 소오스 라인(CSL), 복수 개의 비트 라인(BL), 및 공통 소오스 라인(CSL)과 비트 라인(BL) 사이에 배치되는 복수 개의 셀 스트링(CSTR)을 포함할 수 있다.
복수 개의 비트 라인(BL)은 2차원적으로 배치되고, 각각에는 복수 개의 셀 스트링(CSTR)이 병렬로 연결된다. 공통 소오스 라인(CSL)에는 복수 개의 셀 스트링(CSTR)이 공통으로 연결될 수 있다. 즉, 복수 개의 비트 라인과 하나의 공통 소오스 라인(CSL) 사이에 복수 개의 셀 스트링(CSTR)이 배치될 수 있다. 또한, 복수 개의 공통 소오스 라인(CSL)은 2차원적으로 배치될 수 있다. 여기에서, 복수 개의 공통 소오스 라인(CSL)에는 전기적으로 동일한 전압이 인가되거나, 복수 개의 공통 소오스 라인(CSL) 각각이 전기적으로 그리고 독립적으로 제어될 수도 있다.
복수 개의 셀 스트링(CSTR) 각각은, 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 선택 트랜지스터와 스트링 선택 트랜지스터(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 또한, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST), 및 메모리 셀 트랜지스터(MCT)들은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 접지 선택 트랜지스터(GST)들의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드라인(WL0-WL3), 및 복수 개의 스트링 선택 라인(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터(MCT) 및 스트링 선택 트랜지스터(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터(MCT)들 각각은 데이터 저장 소자(data storage elements)를 포함한다.
도 4를 참조하면, 기판(110)이 제공된다. 기판(110)은 제1 도전형, 예를 들면 P형을 가질 수 있다. 기판(110) 상에 버퍼 유전막(122)이 제공될 수 있다. 버퍼 유전막(122)은 MTO(middle temperature oxide)와 같은 실리콘 산화막일 수 있다. 버퍼 유전막(122) 상에, 절연 패턴들(125) 및 절연 패턴들을 개재하여 서로 이격된 수평 전극들이 제공될 수 있다.
상기 수평 전극들은 접지 선택 라인(GSL), 제1 내지 제4 워드 라인들(WL0 내지 WL3), 및 스트링 선택 라인(SSL)을 포함할 수 있다. 절연 패턴들(125)은 실리콘 산화막일 수 있다. 버퍼 유전막(122)은 절연 패턴들(125)에 비하여 얇을 수 있다. 수평 전극들은 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물(예를 들어, 티타늄 질화물), 금속 실리사이드 또는 이들의 조합을 포함할 수 있다. 수평 전극들은, 예를 들어 배리어막, 및 배리어막 상의 금속막을 포함할 수 있다. 배리어막은 금속 질화물, 예를 들어 티타늄 질화물일 수 있다. 금속막은, 예를 들어 텅스텐일 수 있다.
절연 패턴들(125) 및 수평 전극들은 게이트 구조체(G)를 구성할 수 있다. 게이트 구조체(G)는 제1 방향(D1)을 따라 수평적으로 연장할 수 있다. 복수개의 게이트 구조체들(G)이 기판(110) 상에 제공될 수 있다. 게이트 구조체들(G)은 제1 방향과 교차하는 제2 방향(D2)으로 서로 마주볼 수 있다. 스트링 선택 라인들(SSL)은 제2 방향(D2)으로 서로 분리되고, 제1 방향(D1)으로 연장될 수 있다. 도면에는, 하나의 게이트 구조체(G)에서, 스트링 선택 라인(SSL1, SSL2)이 복수 개이고 접지 선택 라인(GSL)이 1개인 것을 도시하나, 이에 한정되지 않는다.
게이트 구조체들(G) 사이에, 제1 방향(D1)으로 신장하는 분리 영역(121)이 제공될 수 있다. 공통 소오스 라인들(CSL)이 분리 영역(121)의 기판(110)에 제공된다. 공통 소오스 라인들(CSL)은, 서로 이격되어, 기판(110) 내에서 제1 방향(D1)으로 연장할 수 있다. 공통 소오스 라인들(CSL)은, 제1 도전형과 다른 제2 도전형(예를 들면, N형)을 가질 수 있다. 도면에 도시된 것과는 달리, 공통 소오스 라인들(CSL)은 인접하는 두 접지 선택라인(GSL)의 사이에서 기판(110) 내에 제공되고 제1 방향(D1)으로 연장하는 라인 형상의 패턴일 수 있다.
복수 개의 셀 기둥들(PL)이, 수평 전극들(GSL, WL0 내지 WL3, SSL)을 관통하여 기판(110)에 연결된다. 셀 기둥들(PL)은 기판(110)으로부터 수직 방향으로 위로 연장되는(즉, 제3 방향(D3)으로 연장되는) 장축을 가질 수 있다. 셀 기둥들(PL)의 일단들은 기판(110)에 연결되고, 이들의 타단들은 제2 방향(D2)으로 연장하는 배선들에 연결될 수 있다. 상기 배선들은 서로 인접하며 제2 방향(D2)으로 연장하는 제1 배선(BL1) 및 제2 배선(BL2)을 포함할 수 있다.
하나의 스트링 선택라인(SSL)에 결합된 복수 개의 셀 기둥들(PL)은 지그 재그(zig-zag) 또는 스태거형(staggered)으로 배치될 수 있다. 복수 개의 셀 기둥들(PL)은 동일한 하나의 스트링 선택라인(SSL)에 결합된 제1 셀 기둥들(PL1) 및 제2 셀 기둥들(PL2)을 포함할 수 있다. 제1 셀 기둥들(PL1)은 분리 영역(121)에 가장 인접하고, 제2 셀 기둥들(PL2)은 분리 영역(121)에서 보다 떨어져 있다. 제2 셀 기둥들(PL2)은 제1 셀 기둥들(PL1)로부터 제1 방향(D1) 및 제2 방향(D2)으로 시프트된다. 제1 셀 기둥들(PL1) 및 제2 셀 기둥들(PL2)은, 도전 패턴(136) 및 콘택(138)을 통하여, 제1 상부 배선(BL1) 및 제2 상부 배선(BL2)에 각각 연결될 수 있다.
배선들(BL1, BL2)과 공통 소오스 라인들(CSL) 사이에 복수 개의 셀 스트링들이 제공된다. 배선들(BL1, BL2)은 플래시 메모리 장치의 비트 라인들일 수 있다. 하나의 셀 스트링은, 배선들(BL1, BL2)에 접속하는 스트링 선택 트랜지스터, 공통 소오스 라인들(CSL)에 접속하는 접지 선택 트랜지스터, 및 스트링 선택 트랜지스터와 접지 선택 트랜지스터 사이에 제공되는 복수개의 수직 스트링 메모리 셀들을 포함할 수 있다. 접지 선택 라인(GSL)은 접지 선택 트랜지스터의 접지 선택 게이트, 워드 라인들(WL0 내지 WL3)은 복수개의 수직형 메모리 셀들의 셀 게이트들, 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터의 스트링 선택 게이트에 대응될 수 있다. 복수개의 메모리 셀들(MC)이 하나의 셀 기둥(PL)에 제공된다. 접지 선택 게이트는 플래시 메모리 장치의 접지 선택 게이트일 수 있다. 스트링 선택 게이트는 플래시 메모리 장치의 스트링 선택 게이트일 수 있다.
워드 라인들(WL0 내지 WL3)과 셀 기둥들(PL) 사이에, 정보저장 요소(130)가 제공될 수 있다. 상기 정보저장 요소(130)는 전하 저장막일 수 있다. 예를 들면, 정보저장 요소(130)는 트랩 절연막, 부유 게이트 전극, 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 어느 하나일 수 있다. 도 4에는, 정보저장 요소(130)가 절연 패턴들(125)과 워드 라인들(WL0 내지 WL3) 사이로 연장하는 것이 도시되어 있다. 도시와는 달리, 정보저장 요소(130)의 적어도 일부는 절연 패턴들(125)과 셀 기둥들(PL) 사이로 연장할 수 있다. 스트링 및 접지 선택 라인들(SSL, GSL)과 셀 기둥들(PL) 사이에는, 정보저장 요소(130) 대신 게이트 절연막이 제공될 수 있다.
접지 선택 라인들(GSL)과 셀 기둥들(PL)들 사이, 또는 스트링 선택 라인들(SSL1, SSL2)과 셀 기둥들(PL)들 사이에는, 트랜지스터의 게이트 절연막으로 사용되는 유전막이 배치될 수 있다. 여기서, 유전막은 정보저장 요소(130)와 동일한 물질로 형성될 수도 있으며, 통상적인 MOSFET을 위한 게이트 절연막(예를 들면, 실리콘 산화막)일 수도 있다.
이러한 구조에서, 셀 기둥들(PL)은, 접지 선택 라인들(GSL), 워드 라인들(WL0 내지 WL3) 및 스트링 선택 라인들(SSL1, SSL2)과 함께, 셀 기둥들(PL)을 채널 영역으로 사용하는 모스펫(MOSFET)을 구성할 수 있다. 이와 달리, 셀 기둥들(PL)은, 접지 선택 라인들(GSL), 워드 라인들(WL0 내지 WL3) 및 스트링 선택 라인들(SSL1, SSL2)과 함께, 모스 커패시터(MOS capacitor)를 구성할 수도 있다.
접지 선택 라인들(GSL), 워드 라인들(WL0 내지 WL3) 및 스트링 선택 라인들(SSL1, SSL2)은 선택 트랜지스터 및 셀 트랜지스터의 게이트 전극들로서 각각 사용될 수 있다. 또한, 접지 선택 라인들(GSL), 워드 라인들(WL0 내지 WL3) 및 스트링 선택 라인들(SSL1, SSL2)에 인가되는 전압으로부터의 기생 전계(fringe field)에 의해 셀 기둥들(PL)에 반전 영역들(inversion regions)이 형성될 수 있다. 여기에서, 반전 영역의 최대 거리(또는 폭)는 반전 영역을 생성시키는 워드 라인들 또는 선택 라인들의 두께보다 클 수 있다. 이에 따라, 셀 기둥들(PL)에 형성되는 반전 영역들은 수직적으로 중첩되어, 공통 소오스 라인(CSL)으로부터 선택된 비트 라인을 전기적으로 연결하는 전류 통로를 형성할 수 있다. 즉, 셀 스트링(CSTR)은, 접지 및 스트링 선택 라인들(GSL, SSL1, SSL2)에 의해 구성되는 접지 및 스트링 트랜지스터들과, 워드 라인들(WL0 내지 WL3)에 의해 구성되는 메모리 셀 트랜지스터들(도 3의 MCT)이 직렬 연결된 구조를 가질 수 있다.
일부 실시예들에 있어서, 상기 스트링 선택 라인들(SSL1, SSL2)과 워드 라인들(WL0 내지 WL3)의 사이에는 더미 워드 라인들(DM1, DM2)이 배치될 수 있다. 상기 더미 워드 라인들(DM1, DM2)은, 상기 스트링 선택 라인들(SSL1, SSL2)에서의 문턱 전압의 산포를 균일하게 유지하여 셀 전류 감소를 방지하는 역할을 수행할 수 있다.
도 5는 도 4의 V 부분을 확대하여 나타낸 확대 단면도이다. 도 6은 도 4의 VI로 표시한 부분을 절개한 단면을 나타낸 단면도이다.
도 5 및 도 6을 참조하면, 게이트 전극 구조체(140)는 금속 게이트(141), 배리어막(145), 및 상기 금속 게이트(141)와 상기 배리어막(145) 사이에 개재된 결정립 바운더리 플러깅층(143)을 포함할 수 있다. 상기 게이트 전극 구조체(140)의 일 표면은 정보저장 요소(130)와 접촉하여 전기적인 상호작용을 통해 읽기 및 쓰기 동작을 수행할 수 있도록 구성될 수 있다.
상기 금속 게이트(141)는 예를 들면 텅스텐(W), 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt)과 같은 금속으로 이루어질 수 있다. 상기 금속 게이트(141)는 예를 들면 원자층 증착(atomic layer deposition, ALD), 화학 기상 증착(chemical vapor deposition, CVD), 또는 물리 기상 증착(physical vapor deposition, PVD)에 의하여 형성될 수 있으나, 이들 방법에 한정되는 것은 아니다.
상기 금속 게이트(141)의 표면에는 금속 질화물 층(147)이 제공될 수 있다. 여기서 금속 질화물은 금속과 질소만의 화합물을 의미할 뿐만 아니라, 금속과 질소의 화합물에 산소 및/또는 실리콘과 같은 이종의 원소가 더 포함된 경우도 포함하는 것으로 정의한다.
상기 금속 질화물 층(147)은 배리어막(145)과 결정립 바운더리 플러깅층(143)을 포함할 수 있다. 상기 결정립 바운더리 플러깅층(143)은 상기 금속 게이트(141)과 상기 배리어막(145) 사이에 개재될 수 있다. 상기 결정립 바운더리 플러깅층(143)과 상기 배리어막(145)은 실질적으로 콘포말하게 상기 금속 게이트(141)의 표면에 형성될 수 있다. 상기 결정립 바운더리 플러깅층(143)과 상기 배리어막(145)은 각각 약 2 옹스트롬 내지 약 20 옹스트롬의 두께를 가질 수 있다.
상기 배리어막(145)은 금속 질화물층(147)의 일부로서, 금속 질화물의 결정립들(grains)로 이루어질 수 있다. 상기 배리어막(145)은, 예를 들면, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 몰리브덴 질화물(MoN), 니오븀 질화물(NbN), 티타늄 산질화물(TiON), 텅스텐 실리콘 질화물(WSiN), 몰리브덴 실리콘 질화물(MoSiN), 탄탈륨 실리콘 질화물(TaSiN) 및 티타늄 실리콘 질화물(TiSiN)로부터 선택된 1종 이상을 포함할 수 있다.
상기 결정립 바운더리 플러깅층(143)은 금속 질화물층(147)의 일부로서, 금속 질화물의 결정립들을 포함하며, 상기 금속 질화물의 결정립들 사이의 계면에 산소를 포함할 수 있다. 상기 산소는 원자, 분자, 이온, 라디칼 또는 금속 산화물의 형태로 존재할 수 있다. 일부 실시예들에 있어서, 상기 결정립 바운더리 플러깅층(143)은 상기 금속 질화물의 결정립들 사이의 계면에 질소를 더 포함할 수 있다.
상기 결정립 바운더리 플러깅층(143)의 상기 금속 질화물의 결정립들 사이의 계면에 산소가 (또는 산소 및 질소가) 존재하는 것은 원자 프로브 토모그래피(atom probe tomography, APT)에 의하여 관측 및 확인될 수 있다. APT는 통상의 기술자에게 잘 알려진 분석 방법이므로 여기서는 상세한 설명을 생략한다.
도 7은 본 발명의 일 실시예에 있어서 도 5의 A로 표시된 부분을 금속 게이트(141)를 생략하고 나타낸 사시도이다.
도 7을 참조하면, 결정립 바운더리 플러깅층(143)과 배리어막(145) 내에 다수의 결정립들이 계면을 두고 서로 접하는 것을 볼 수 있다. 결정립 바운더리 플러깅층(143)의 결정립들은 산소를 포함하는 제 1 계면(IF1)을 사이에 두고 서로 접할 수 있다. 배리어막(145)의 결정립들은 산소를 포함하지 않는 제 2 계면(IF2)을 사이에 두고 서로 접할 수 있다. 일부 실시예들에 있어서, 상기 제 1 계면(IF1)에는 질소가 더 포함될 수 있다.
도 7에서는 상기 결정립 바운더리 플러깅층(143)의 모든 계면들이 산소를 포함하는 제 1 계면(IF1)을 이루는 것으로 도시되었지만, 결정립 바운더리 플러깅층(143)에 속하는 결정립들 사이의 계면이라고 하더라도 부분적으로 산소를 포함하지 않을 수 있다.
일부 실시예들에 있어서, 금속 질화물 층(147)의 금속 질화물 결정립들 중 적어도 하나는 상기 배리어막(145)과 상기 결정립 바운더리 플러깅층(143)에 걸쳐서 위치할 수 있다. 특히, 일부 실시예들에 있어서, 금속 질화물 층(147)의 금속 질화물 결정립들 중 적어도 하나는 상기 배리어막(145)과 상기 결정립 바운더리 플러깅층(143)의 전체 두께에 걸쳐서 위치할 수 있다.
도 8은 본 발명의 다른 실시예에 있어서 도 5의 A로 표시된 부분을 금속 게이트(141)를 생략하고 나타낸 사시도이다.
도 8의 실시예는 결정립 바운더리 플러깅층(143)에 속하는 결정립이 배리어막(145)에 속하는 결정립과 일체를 이룰 수 있다는 점에서 도 7의 실시예와 차이가 있다.
도 8에 도시된 바와 같이 상기 결정립 바운더리 플러깅층(143)의 결정립은 (도 8에서 수직 방향을 갖는) 칼럼 형태로 연장되어 배리어막(145)의 결정립과 일체를 이룰 수 있다. 보다 구체적으로, 결정립 바운더리 플러깅층(143)의 결정립 부분(GR1)은 배리어막(145)의 결정립 부분(GR2)과 하나의 단결정을 이룰 수 있다. 마찬가지로, 결정립 바운더리 플러깅층(143)의 결정립 부분(GR3)은 배리어막(145)의 결정립 부분(GR4)과 하나의 단결정을 이룰 수 있다.
이러한 경우 하나의 결정립, 예컨대 결정립(GR1, GR2) 또는 결정립(GR3, GR4)은 상기 결정립 바운더리 플러깅층(143)과 상기 배리어막(145)의 전체 두께에 걸쳐서 존재할 수 있다.
일부 실시예들에 있어서, 하나의 결정립, 예컨대 결정립(GR1, GR2) 또는 결정립(GR3, GR4)의 일 측면을 따라서 산소가 존재하는 제 1 계면(IF1)과 산소가 존재하지 않는 제 2 계면(IF2)가 연속될 수 있다. 또한 상기 제 1 계면(IF1)과 상기 제 2 계면(IF2) 사이의 가상적인 경계(도 8의 점선 부분)를 중심으로 결정립 바운더리 플러깅층(143)과 배리어막(145)이 구분될 수 있다.
도 9는 본 발명의 다른 실시예에 있어서 도 5의 A로 표시된 부분의 금속 질화물 층(147)을 나타낸 측단면도이다.
도 9를 참조하면, 상기 결정립 바운더리 플러깅층(143)과 상기 배리어막(145)의 전체 두께에 걸쳐서 존재하는 하나의 결정립이 존재하지 않을 수 있다. 도 9에 도시된 바와 같이 다수의 결정립들이 계면을 사이에 두고 수평 방향 뿐만 아니라 수직 방향으로도 배열될 수 있다.
이 때, 상기 다수의 결정립들 중 일부는 그 전체가 결정립 바운더리 플러깅층(143) 내에 위치될 수 있다. 상기 다수의 결정립들 중 다른 일부는 그 전체가 배리어막(145) 내에 위치될 수 있다. 상기 다수의 결정립들 중 또 다른 일부는 상기 배리어막(145)와 상기 결정립 바운더리 플러깅층(143)에 걸쳐서 위치할 수 있다.
결정립 바운더리 플러깅층(143)에 있어서 상기 다수의 결정립들 사이의 계면은 산소가 존재하는 제 1 계면(IF1)일 수 있다. 배리어막(145)에 있어서 상기 다수의 결정립들 사이의 계면은 산소가 존재하지 않는 제 2 계면(IF2)일 수 있다. 도 9에서 보는 바와 같이, 상기 결정립 바운더리 플러깅층(143)과 상기 배리어막(145)의 경계에 걸쳐서 존재하는 결정립들에 있어서, 일부 표면은 제 1 계면(IF1)에 속하고 다른 일부는 제 2 계면(IF2)에 속할 수 있다. 위에서 설명한 바와 같이 상기 제 1 계면(IF1)은 질소를 더 포함할 수 있다.
상기 결정립 바운더리 플러깅층(143) 내의 할로겐 원소의 함량은 상기 배리어막(145) 내의 할로겐 원소의 함량보다 더 낮을 수 있다. 상기 할로겐 원소는, 예를 들면, 불소(F), 염소(Cl), 브롬(Br), 또는 요오드(I)일 수 있다. 금속 질화물 층(147) 내의 할로겐 원소는 금속 게이트(141)를 형성할 때 핵형성(nucleation)을 불균일하게 만드는 원인이 될 수 있기 때문에 금속 게이트(141)를 형성하기에 앞서 금속 게이트(141)가 형성되는 표면으로부터 적어도 부분적으로 제거될 수 있다. 일부 실시예들에 있어서, 상기 결정립 바운더리 플러깅층(143) 내에는 할로겐 원소가 실질적으로 존재하지 않을 수 있다.
도 10a 내지 도 10h는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 순서에 따라 나타낸 측단면도들이다.
도 10a를 참조하면, 기판(110)이 제공된다. 상기 기판(110)은 Si, Ge, 또는 SiGe를 포함할 수 있다. 다른 일부 실시예들에 있어서, 상기 기판(110)은 SOI (silicon-on-insulator) 기판, 또는 GeOI (germanium-on-insulator) 기판을 포함할 수 있다. 기판(110)은 제 1 도전형, 예를 들면 P형의 도전형을 가질 수 있다.
기판(110) 상에 버퍼 유전막(122)이 형성될 수 있다. 버퍼 유전막(122)은, 예를 들어 실리콘 산화막일 수 있다. 버퍼 유전막(122)은, 예를 들어 열산화 공정에 의하여 형성될 수 있다. 일부 실시예들에 있어서, 버퍼 유전막(122)은 MTO(middle temperature oxide)일 수 있다.
상기 버퍼 유전막(122)의 위에는 추후 접지 선택 라인(GSL)을 형성하기 위한 희생막(123)이 제공될 수 있다. 상기 희생막(123)은 버퍼 유전막(122) 및 절연막들(124)에 대하여 습식 식각 특성이 다른 물질을 포함할 수 있다. 상기 희생막(123)은, 예를 들면 실리콘 질화막, 실리콘 산화질화막, 폴리실리콘막 또는 폴리실리콘게르마늄막을 포함할 수 있다. 상기 희생막(123)은 예를 들어, 화학 기상 증착(chemical vapor deposition, CVD) 방법에 의하여 형성될 수 있다.
희생막들(123) 및 절연막들(124)이 버퍼 유전막(122) 상에 교대로 적층되어, 제공된다. 최상층의 절연막의 두께는 다른 절연막들의 두께보다 두꺼울 수 있다. 절연막들(124)은, 예를 들어 실리콘 산화막일 수 있다. 희생막들(123)은 버퍼 유전막(122) 및 절연막들(124)에 대하여 습식 식각 특성이 다른 물질을 포함할 수 있다. 희생막들(123)은, 예를 들면 실리콘 질화막, 실리콘 산화질화막, 폴리실리콘막 또는 폴리실리콘게르마늄막을 포함할 수 있다. 희생막들(123) 및 절연막들(124)은 예를 들어, 화학적 기상 증착(CVD) 방법에 의하여 형성될 수 있다.
도 10b를 참조하면, 버퍼 유전막(122), 희생막들(123) 및 절연막들(124)을 관통하여, 기판(110)을 노출하는 셀 홀들(H)이 형성된다. 상기 셀 홀들(H)은 예컨대 포토 리소그래피 공정에 의하여 형성될 수 있다.
도 10c 및 도 10d를 참조하여, 셀 홀들(H) 내에 셀 기둥들(PL)이 형성되며, 셀 기둥들(PL)의 형성 공정을 보다 상세하게 설명하기 위하여 도 10c의 C 부분을 도 11에 나타내었고, 도 10d의 C 부분을 도 12에 나타내었다.
도 10d 및 도 11을 참조하면, 셀 홀들(H)의 측벽에 보호막(131)이 형성된다. 보호막(131)은 실리콘 산화막일 수 있다. 보호막(131) 상에 전하 저장막(133)이 형성된다. 전하 저장막(133)은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 전하 트랩막은, 예를 들면 실리콘 질화막을 포함할 수 있다. 터널 절연막(132)이 전하 저장막(133) 상에 형성된다. 터널 절연막(132)은 실리콘 산화막일 수 있다. 보호막(131), 터널 절연막(132), 및 전하 저장막(133)은 ALD 또는 CVD 방법으로 형성될 수 있다.
터널 절연막(132) 상에 제1 서브 반도체막(135a)이 형성될 수 있다. 제1 서브 반도체막(135a)을 이방성 식각하여, 기판(110)을 노출한다. 제1 서브 반도체막(135a)은 터널 절연막(132)의 측벽에만 남겨진 스페이서막으로 변화될 수 있다. 제1 서브 반도체막(135a) 상에 제2 서브 반도체막(135b)이 형성될 수 있다. 제2 서브 반도체막(135b)은 기판(110)과 접촉한다. 제1 및 제2 서브 반도체막들(135a, 135b)은 ALD 또는 CVD 방법으로 형성될 수 있다. 제1 및 제2 서브 반도체막들(135a, 135b)은 비정질 실리콘막일 수 있다.
도 10d 및 도 12를 참조하면, 열처리 공정이 수행되어, 제1 및 제2 서브 반도체막들(135a, 135b)이 반도체막(135)으로 변화될 수 있다. 반도체막(135)은 폴리 실리콘막 또는 결정질 실리콘막일 수 있다.
반도체막(135)은 셀 홀들(H)을 완전히 채우지 않도록 형성되고, 반도체막(135) 상에 절연 물질이 형성되어 셀 홀들(H)을 완전하게 채울 수 있다. 반도체막 및 절연 물질은 평탄화되어, 최상층의 절연막을 노출할 수 있다. 이에 따라 그 내부의 빈속이 충진 절연막(137)으로 채워진, 실린더 형의 반도체 기둥들(PL)이 형성될 수 있다. 반도체 기둥들(PL)은 제1 도전형의 반도체막일 수 있다. 다른 실시예들에 있어서, 도시된 것과는 달리 반도체막은 셀 홀들(H)을 채우도록 형성될 수 있다. 이 경우, 충진 절연막은 요구되지 않을 수 있다.
셀 기둥들(PL)의 상부는 리세스되어, 최상층의 절연막보다 낮게 될 수 있다. 셀 기둥들(PL)이 리세스된 셀 홀들(H) 내에 도전 패턴들(136)이 형성될 수 있다. 도전 패턴들(136)은 도핑된 폴리 실리콘 또는 금속일 수 있다. 도전 패턴들(136) 및 셀 기둥들(PL)의 윗부분에 제2 도전형의 불순물 이온을 주입하여, 드레인 영역들(D)이 형성될 수 있다. 제2 도전형은 예를 들면 N형일 수 있다.
도 10e를 참조하면, 버퍼 유전막(122), 희생막들(123) 및 절연막들(124)을 연속적으로 패터닝하여, 서로 이격되고 제1 방향으로 연장되고 기판(110)을 노출하는, 분리영역들(121)이 형성된다. 패터닝된 절연막들(124)은 절연 패턴들(125)이 된다. 그 결과 추후 접지 선택 라인(GSL)이 형성되는 위치의 희생막들이 서로 분리될 수 있다.
그전에, 분리영역들(121) 사이에서 최상층의 절연막 및 희생막을 패터닝하여, 오프닝(127)을 형성할 수 있다. 오프닝(127)은 분리영역들(121) 사이에서 제1 방향(D1)으로 연장하여 최상층의 희생막을 두개로 나눌 수 있다. 오프닝 (127) 내에 절연막(예를 들어, 실리콘 산화막)이 채워질 수 있다.
도 10f를 참조하면, 분리영역들(121)에 노출된 희생막들(123)을 선택적으로 제거하여 리세스 영역(126)을 형성한다. 리세스 영역(126)은 희생막들(123)이 제거된 영역에 해당되고, 셀 기둥들(PL) 및 절연 패턴들(125)에 의하여 정의된다. 희생막들(123)이 실리콘 질화막 또는 실리콘 산질화막을 포함하는 경우, 희생막들의 제거 공정은 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다. 리세스 영역(126)에 의하여 셀 기둥들(PL)의 측벽의 일부분들이 노출된다.
보호막(131)은, 희생막들(123)의 제거를 위한 식각 용액에 의하여 전하 저장막(133)이 손상되는 것을 방지할 수 있다. 리세스 영역(126)에 의하여 노출된 보호막(131)은 선택적으로 제거될 수 있다. 보호막(131)이 실리콘 산화막인 경우, 보호막(131)은, 예를 들어 불산을 포함하는 식각 용액에 의하여 제거될 수 있다. 이에 따라 리세스 영역(126)은 전하 저장막(133)의 일부분을 노출할 수 있다.
전술한 셀 홀들(H)의 형성을 용이하게 하기 위하여, 희생막들(123)과 절연막들(124)의 스택의 전체 높이를 줄이는 것이 바람직할 수 있다. 이에 따라, 셀 홀들(H)의 종횡비(aspect ratio)를 줄여, 희생막들(123)과 절연막들(124)의 스택의 식각이 용이하게 할 수 있다. 동일한 적층수에서, 스택의 전체 높이를 줄이는 것은 희생막들(123)의 두께 및/또는 절연막들(124)의 두께를 줄이는 것을 요구할 수 있다.
도 10g를 참조하면, 리세스 영역(126) 내에 블로킹 절연막(134)이 형성될 수 있다. 블로킹 절연막(134)은 리세스 영역(126)에 노출된 절연 패턴들(125)의 상부면 및 하부면, 그리고 전하저장막(133) 상에 콘포말하게 형성될 수 있다. 블로킹 절연막(134)은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 블로킹 절연막은 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 블로킹 절연막은 알루미늄 산화막 및 실리콘 산화막을 포함할 수 있으며, 알루미늄 산화막 및 실리콘 산화막의 적층 순서는 다양할 수 있다. 블로킹 유전막(134)은 단차도포성이 우수한 원자층 증착 공정 및/또는 화학 기상 증착 공정에 의하여 형성될 수 있다.
이어서, 블로킹 절연막(134) 상에 도전막(140a)이 형성된다. 도전막(140a)은 금속막, 금속 질화막 및 금속 실리사이드막 중의 적어도 하나를 포함할 수 있다. 도전막(140a)은 CVD 또는 ALD 방법에 의하여 형성될 수 있다. 일 예로, 도전막(140a)은 배리어막, 상기 배리어막 상의 결정립 바운더리 플러깅층, 및 상기 결정립 바운더리 플러깅층 상의 도전막을 포함할 수 있다. 상기 배리어막 및 상기 결정립 바운더리 플러깅층은 금속 질화막(예를 들어, 티타늄 질화막)일 수 있다. 상기 금속막은 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt)과 같은 금속을 포함할 수 있다.
도 13a 내지 도 13c는 상기 도전막(140a)을 형성하는 방법을 보다 구체적으로 설명하기 위한 부분 단면도들로서 도 10g의 C 부분에 대응될 수 있다.
도 13a를 참조하면, 블로킹 절연막(134) 상에 금속 질화 물질막(147a)을 형성한다. 상기 금속 질화 물질막(147a)은, 예컨대 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 몰리브덴 질화물(MoN), 니오븀 질화물(NbN), 티타늄 산질화물(TiON), 텅스텐 실리콘 질화물(WSiN), 몰리브덴 실리콘 질화물(MoSiN), 탄탈륨 실리콘 질화물(TaSiN) 및 티타늄 실리콘 질화물(TiSiN)을 포함할 수 있다.
상기 금속 질화 물질막(147a)의 두께는 대략 4 옹스트롬 내지 약 20 옹스트롬일 수 있다. 상기 금속 질화 물질막(147a)은 ALD 또는 CVD와 같은 방법에 의하여 형성될 수 있다. 상기 금속 질화 물질막(147a)을 형성하기 위하여 사용되는 금속 전구체는 할로겐 원소들을 포함할 수 있으며, 도 13a와 같이 형성된 금속 질화 물질막(147a) 내에는 미반응된 할로겐 원소라든지, 미처 제거되지 못한 할로겐 원소가 포함되어 있을 수 있다.
상기 금속 질화 물질막(147a)은 다결정질의 결정립 구조를 가질 수 있으며, 도 13a의 원 내에 묘사된 바와 같이 칼럼 형태의 결정립 구조를 가질 수 있다. 하지만, 본 발명이 여기에 한정되는 것은 아니며, 이보다 더 미세한 결정립의 구조를 가질 수도 있다.
도 13b를 참조하면, 상기 금속 질화 물질막(147a)의 노출된 표면에 대하여 액상의 산화제를 이용한 산화를 수행한다. 상기 산화를 위한 산화제로서는, 예컨대 액상의 O3, H2O, O2, NO2, NO, N2O, 알콜(alcohol), 및 금속 알콕사이드(alkoxide) 중 1종 이상을 포함할 수 있다. 특히, 상기 산화제로서는 탈이온수 내에 O3, H2O, O2, NO2, NO, 및 N2O 중의 1종 이상이 용존된 것이 사용될 수 있다. 선택적으로, 상기 산화제로서 탈이온수가 단독으로 사용될 수도 있다.
상기 금속 질화 물질막(147a)의 노출된 표면은 복잡한 지형(feature), 예컨대 종횡비가 큰 홀 패턴, 및 상기 홀 패턴으로부터 다시 측방향으로 연장되는 리세스부의 하부 표면, 상부 표면 및 측벽을 포함할 수 있다. 이러한 복잡한 상기 금속 질화 물질막(147a)의 노출된 표면은 액상의 산화제와 접촉함으로써 위치에 실질적으로 무관하게 균일하게 산화가 진행될 수 있다. 또한 마일드한 온도 조건, 예컨대 약 10℃ 내지 약 50℃의 산화제와 소정 시간 동안 접촉시키는 것으로 충분하기 때문에 제조 비용이 저렴하다.
이와 같이 산화시키면 도 13b의 원 내에 도시한 바와 같이 금속 질화 물질막(147a)의 결정립들 사이의 계면에 산소가 포함될 수 있다. 상기 금속 질화 물질막(147a)의 결정립들 사이의 계면 길이 전체에 대하여 산소가 포함될 수도 있지만 계면 길이의 일부에 대해서만 산소가 포함될 수도 있다. 이와 같이 산소가 침투한 두께에 대응되는 층을 산소 풍부층(oxygen-enriched layer)이라 할 수 있다. 이러한 산소 풍부층은 도 7 내지 도 9를 참조하여 설명한 결정립 바운더리 플러깅층(143)과 일치할 수 있다.
상기 금속 질화 물질막(147a)의 결정립들 사이의 계면 길이의 일부에 대해서만 산소가 포함된 경우(도 13b의 원 내에 도시된 바와 같음) 산소가 침투한 두께까지가 결정립 바운더리 플러깅층(143)으로서 작용할 수 있고 산소가 미처 침투하지 못한 부분은 배리어막(145)으로서 작용할 수 있다. 이 경우 결정립 바운더리 플러깅층(143) 내의 각 결정립들은 산소를 포함하는 제 1 계면(IF1)을 사이에 두고 서로 인접할 수 있고, 배리어막(145) 내의 각 결정립들은 산소를 포함하지 않는 제 2 계면(IF2)을 사이에 두고 서로 인접할 수 있다. 상기 제 1 계면(IF1)은 질소를 더 포함할 수 있다.
이와 같이 결정립 바운더리 플러깅층(143)이 형성되면서 제 1 계면(IF1)으로부터 할로겐 원소의 농도가 현저히 저감될 수 있다. 그렇기 때문에 추후 금속 게이트(141, 도 13c 참조)가 형성될 때 핵형성(nucleation)의 균일성이 크게 개선되어 신뢰성 높은 금속 게이트(141)가 얻어질 수 있다.
도 13c를 참조하면, 상기 결정립 바운더리 플러깅층(143)의 위에 금속 게이트(141)를 형성할 수 있다. 금속 게이트(141)는 ALD 또는 CVD와 같은 방법을 이용하여 형성될 수 있는데, 앞서 설명한 바와 같은 균일한 핵성장도 중요하지만 금속 게이트(141)가 퇴적되어 성장하는 과정에서의 스텝 커버리지(단차 도포성, step coverage)도 중요하다. 이러한 스텝 커버리지는 표면의 산소 농도, 즉, 제 1 계면(IF1)에서의 산소 농도에 적어도 부분적으로 의존할 수 있다. 다시 말해, 제 1 계면(IF1)에서의 산소 농도가 낮으면, 금속 게이트(141)가 퇴적되어 성장되는 속도는 빠르지만 단차 도포성이 낮아져서 소자 신뢰성이 낮아질 수 있다. 반면, 제 1 계면(IF1)에서의 산소 농도가 높으면, 금속 게이트(141)가 퇴적되어 성장되는 속도는 느리지만 단차 도포성이 높아져서 소자 신뢰성이 높아질 수 있다. 하지만 본원 발명이 특정 이론에 의하여 한정되는 것은 아니다.
위에서 설명한 바와 같은 제 1 계면(IF1)에서의 산소 농도는, 예컨대 상기 금속 질화 물질막(147a)과 액상의 산화제가 접촉한 시간, 온도, 산화제의 농도, 산화제의 산화성에 의존할 수 있다. 따라서 이러한 인자들을 조절함으로써 제 1 계면(IF1)에서의 적절한 산소 농도를 얻을 수 있다.
한편, 정보저장 요소(130) 중 블로킹 절연막(134)만이 리세스 영역(126) 내에 형성되고 터널 절연막(132)과 전하 저장막(133)은 셀 홀들(H) 내에 형성될 수 있다.
일부 실시예들에 있어서, 정보저장 요소(130)를 구성하는 터널 절연막(132), 전하 저장막(133), 및 블로킹 절연막(134) 모두가 리세스 영역(126, 도 10f 참조) 내에 형성될 수 있다. 이 경우, 보호막(131)은 형성되지 않을 수 있다. 도 10c 내지 도 10d의 공정 단계에서, 셀 홀들(H) 내에 보호막(131), 전하저장막(133), 및 터널 절연막(132)의 형성 없이, 셀 기둥들(PL)이 형성될 수 있다. 셀 기둥들(PL)은 셀 홀들(H) 내에 반도체막을 증착함으로써 형성될 수 있다. 이후, 도 10g의 공정 단계에서, 리세스 영역(126) 내에 터널 절연막(132), 전하 저장막(133), 및 블로킹 절연막(134)이 순서대로 형성될 수 있다. 이후, 블로킹 절연막(134) 상에 게이트 전극 구조체(140)가 형성될 수 있다.
일부 실시예들에 있어서, 전하 저장막(133), 및 블로킹 절연막(134)이 리세스 영역(126) 내에 형성될 수 있다. 도 10c 내지 도 10d의 공정 단계에서, 셀 홀들(H) 내에 보호막(131) 및 터널 절연막(132)의 형성 후, 셀 기둥들(PL)이 형성될 수 있다. 셀 기둥들(PL)은 도 10c 내지 도 10d의 공정 단계에서와 유사한 방법으로 형성될 수 있다. 이후, 도 10g의 공정 단계에서, 리세스 영역(126) 내에 전하 저장막(133), 및 블로킹 절연막(134)이 순서대로 형성될 수 있다. 이후, 블로킹 절연막(134) 상에 게이트 전극 구조체(140)가 형성될 수 있다.
일부 실시예들에 있어서, 정보저장 요소(130)를 구성하는 터널 절연막(132), 전하 저장막(133), 및 블로킹 절연막(134) 모두가 셀 홀들(H) 내에 형성될 수 있다. 도 10c 내지 도 10d의 공정 단계에서, 셀 홀들(H) 내에 보호막(131), 블로킹 절연막(134), 전하 저장막(133), 및 터널 절연막(132)이 순차적으로 형성된다. 터널 절연막(132) 상에 셀 기둥들(PL)이 형성될 수 있다. 셀 기둥들(PL)은 도 10c 내지 도 10d의 공정 단계에서와 유사한 방법으로 형성될 수 있다. 이후, 도 10g의 공정 단계에서, 리세스 영역(126) 내에 게이트 전극 구조체(140)가 형성될 수 있다.
일부 실시예들에 있어서, 정보저장 요소(130)는 가변저항 패턴일 수 있다. 가변저항 패턴은 그것의 저항이 변화될 수 있는, 가변저항 특성을 갖는 물질들 중의 적어도 하나를 포함할 수 있다.
일 예로, 정보저장 요소(130)는 그것에 인접한 전극을 통과하는 전류에 의해 발생하는 열에 의해 그것의 전기적 저항이 변화될 수 있는 물질(예를 들면, 상변화 물질)을 포함할 수 있다. 상변화 물질은 안티몬(antimony, Sb), 텔루리움(tellurium, Te) 및 셀레늄(selenium, Se) 중의 적어도 한 가지를 포함할 수 있다. 예를 들면, 상변화 물질은, 텔루리움(Te)은 대략 20 원자 퍼센트 내지 대략 80 원자 퍼센트의 농도를 갖고, 안티몬(Sb)은 대략 5 원자 퍼센트 내지 대략 50 원자 퍼센트의 농도를 갖고, 나머지는 게르마늄(Ge)인 칼코겐 화합물을 포함할 수 있다. 이에 더하여, 상변화 물질은, 불순물로서, N, O, C, Bi, In, B, Sn, Si, Ti, Al, Ni, Fe, Dy 및 La 중의 적어도 한 가지를 포함할 수 있다. 또는, 가변저항 패턴은 GeBiTe, InSb, GeSb 및 GaSb 중의 한가지로 형성될 수도 있다.
다른 예로, 정보저장 요소(130)는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 정보저장 요소(130)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다.
또 다른 예로, 정보저장 요소(130)는 페로브스카이트(perovskite) 화합물들 또는 전이금속 산화물들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 정보저장 요소(135)는 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 등에서 적어도 하나를 포함할 수 있다.
이러한 경우, 셀 기둥들(PL)은 도전 기둥들일 수 있다. 셀 기둥들(PL)은 도전성 물질로 형성될 수 있다. 도전성 물질은, 예를 들면 도핑된 반도체, 금속, 도전성 금속 질화물, 실리사이드, 또는 (탄소 나노 튜브 또는 그래핀 등과 같은) 나노 구조체 중의 적어도 하나를 포함할 수 있다.
이러한 구조를 위하여, 도 10c 내지 도 10d의 공정 단계에서, 셀 홀들(H) 내에 보호막(131) 및 정보저장 요소(130)가 순차적으로 형성된다. 정보저장 요소(130) 상에 셀 기둥들(PL)이 형성될 수 있다. 셀 기둥들(PL)은 도전성 물질을 증착함에 의하여 형성될 수 있다. 이후, 도 10g의 공정 단계에서, 리세스 영역(126) 내에 도전막(140)이 형성될 수 있다.
계속하여 도 10h를 참조하면, 리세스 영역(126)의 외부에 형성된 게이트 전극 구조체(140)의 일부가 제거된다. 이에 따라, 리세스 영역(126)의 내에 수평 전극들이 형성된다. 수평전극들은 접지 선택 라인(GSL), 워드 라인들(WL0 내지 WL3), 더미 워드 라인들(DM1, DM2) 및 스트링 선택 라인들(SSL1, SSL2)을 포함할 수 있다. 상부 스트링 선택 라인들(SSL1, SSL2)은 두 개로 분리될 수 있고, 이들은 제1 방향(D1)으로 연장한다.
분리영역들(121)에 형성된 게이트 전극 구조체(140)가 제거되어 기판(110)이 노출될 수 있다. 노출된 기판(110)에 제2 도전형의 불순물 이온이 고농도로 제공되어 공통 소오스 라인들(CSL)이 형성될 수 있다.
분리영역들(121)을 채우는 분리 절연막(120)이 형성된다. 제2 방향으로 정렬된 셀 기둥들(PL)은 하나의 상부 배선(BL1 또는 BL2)에 공통으로 연결될 수 있다. (도 4 참조)
도 14는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 셀 기둥을 중심으로 나타낸 측단면도이다. 도 14는 셀 홀(H)들의 바닥에 채널 콘택 영역(151)이 더 형성되는 점에서 도 4에 나타낸 실시예와 차이가 있다. 이하에서는 도 4의 실시예와 공통되는 내용은 생략하고, 서로 상이한 사항을 중심으로 반도체 메모리 장치를 설명한다.
도 14를 참조하면, 도 10b에서와 같이 셀 홀(H)을 형성한 후 상기 셀 홀(H)의 바닥에 노출된 기판(110) 상에 채널 콘택 영역(151)을 형성할 수 있다. 일부 실시예들에 있어서, 상기 채널 콘택 영역(151)은 노출된 기판(110)으로부터 선택적 에피택셜 성장(selective epitaxial growth, SEG)에 의하여 성장될 수 있다. 이 때, 상기 채널 콘택 영역(151)의 상부 표면의 레벨은 최하부에 있는 희생층(123)의 상부면보다 높도록 형성될 수 있다.
이후, 이온 주입 공정에 의해 채널 콘택 영역(151)에 p형 불순물을 주입할 수 있다. 예를 들어, 상기 p형 불순물은 알루미늄(Al), 붕소(B), 인듐(In) 또는 칼륨(K)일 수 있고, 상기 p형 불순물의 농도는 5E16 내지 1E19 atoms/cm3의 범위일 수 있다. 이와는 달리, 상기 SEG 공정에 의해 채널 콘택 영역(151)을 성장시키는 과정에서 p형 불순물을 인시츄 도핑할 수도 있다.
이어서 도 10c 내지 도 10e에서와 같이 셀 기둥(PL)들을 형성하고 분리 영역을 형성한 후 도 10f에서와 같이 희생막들(123)을 제거하고, 채널 콘택 영역(151)의 측벽 상에 열산화 공정(thermal oxidation process)을 수행하여 보조 게이트 절연막(153)을 형성할 수 있다. 상기 보조 게이트 절연막(153)은 상기 SEG 성장된 채널 콘택 영역(151)의 일부가 열산화되어 형성된 열산화막일 수 있다. 다만 상기 보조 게이트 절연막(153)의 형성을 위한 열산화 공정은 생략될 수 있다.
이어서 도 10g 및 도 10h에 도시된 바와 같이 블로킹 절연막(134), 터널 절연막(132), 및 전하 저장막(133)을 형성하고 도전막(140)을 형성한 후, 분리영역들(121)을 채우는 분리 절연막(120)을 형성할 수 있다.
도 15는 본 발명의 일 실시예에 따른 도전체 구조물(200)을 나타낸 측단면도이다.
도 15를 참조하면, 상기 도전체 구조물(200)은 수평 라인 배선(M)과 콘택 플러그(CP)를 포함할 수 있다. 상기 수평 라인 배선(M)과 콘택 플러그(CP)는 절연층(220, 230)에 의하여 정의되는 공간 내에 형성될 수 있다. 하지만 본 발명의 도전체 구조물이 이들 수평 라인 배선(M) 및 콘택 플러그(CP)에 한정되는 것은 아니다.
상기 콘택 플러그(CP)는 다른 배선층, 트랜지스터와 같은 능동 소자, 또는 커패시터와 같은 수동 소자와 전기적으로 연결되어 있을 수 있다.
상기 콘택 플러그(CP)은 도 15의 상하 방향으로 연장될 수 있고, 수평 라인 배선(M)은 시선 방향으로 연장될 수 있다. 수평 라인 배선(M)과 콘택 플러그(CP)의 사이에는 계면이 존재할 수도 있고, 일체로 형성되어 계면이 존재하지 않을 수도 있다. 수평 라인 배선(M)과 콘택 플러그(CP)는 텅스텐(W), 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt)과 같은 금속으로 이루어질 수 있다.
상기 수평 라인 배선(M)과 콘택 플러그(CP)의 표면에는 결정립 바운더리 플러깅층(243)과 배리어막(245)가 제공될 수 있다. 이들에 대해서는 도 5 내지 도 9를 참조하여 상세하게 설명하였으므로 여기서는 추가적인 설명을 생략한다. 결정립 바운더리 플러깅층(243)의 결정립들 사이에는 산소가 존재하여 제 1 계면(IF1)을 이루고 배리어막(245)의 결정립들 사이에는 산소가 존재하지 않아 제 2 계면(IF2)을 이룰 수 있다. 상기 산소는 원자, 분자, 이온, 라디칼 또는 금속 산화물의 형태로 존재할 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예들에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
110: 기판 121: 분리 영역
131: 보호막 132: 터널 절연막
133: 전하 저장막 134: 블로킹 절연막
135a, 135b: 서브 반도체막 135: 반도체막
136: 도전 패턴들 137: 층간절연막
141: 금속 게이트 143, 243: 결정립 바운더리 플러깅층
145, 245: 배리어막 147a: 금속 질화 물질막

Claims (10)

  1. 기판;
    상기 기판 상에 적층된 복수의 게이트 전극 구조체들;
    상기 게이트 전극들 사이의 절연 패턴들;
    상기 복수의 게이트 전극 구조체들 및 상기 절연 패턴들을 관통하여 상기 기판과 전기적으로 연결되는 수직 채널들; 및
    상기 게이트 전극 구조체들과 상기 수직 채널들 사이에 배치되는 정보 저장 패턴;
    을 포함하고,
    상기 게이트 전극 구조체는 배리어 막, 금속 게이트, 및 상기 배리어막과 상기 금속 게이트 사이에 개재된 결정립 바운더리 플러깅층을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 배리어 막은 다결정질의 금속 질화물을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 결정립 바운더리 플러깅층은 결정립들 사이의 계면에 산소를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 결정립 바운더리 플러깅층의 상기 결정립들 사이의 계면에 존재하는 산소는 이들의 원자, 분자, 이온, 라디칼 또는 금속 산화물의 형태로 존재하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 결정립 바운더리 플러깅층의 상기 결정립들 사이의 계면에 존재하는 산소는 원자 프로브 토모그래피(atom probe tomography, APT)에 의하여 관측 가능한 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 3 항에 있어서,
    상기 배리어막은 결정립들을 포함하고,
    상기 결정립 바운더리 플러깅층의 결정립은 상기 배리어막의 결정립들과 동일한 물질인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 3 항에 있어서,
    금속 질화물의 적어도 하나의 결정립이 상기 배리어막과 상기 결정립 바운더리 플러깅층에 걸쳐서 위치하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 2 항에 있어서,
    상기 배리어막 내의 할로겐 원소 함량에 비하여 상기 결정립 바운더리 플러깅층 내의 할로겐 원소 함량이 더 낮는 것을 특징으로 하는 반도체 메모리 장치.
  9. 기판;
    상기 기판 상에 적층된 복수의 게이트 전극 구조체들;
    상기 게이트 전극들 사이의 절연 패턴들;
    상기 복수의 게이트 전극 구조체들 및 상기 절연 패턴들을 관통하여 상기 기판과 전기적으로 연결되는 수직 채널들; 및
    상기 게이트 전극 구조체들과 상기 수직 채널들 사이에 배치되는 정보 저장 패턴;
    을 포함하고,
    상기 게이트 전극 구조체는 금속 게이트, 상기 금속 게이트의 표면에 형성된 금속 질화물층을 포함하고,
    상기 금속 질화물층은 산소 풍부층(oxygen-enriched layer)을 포함하는 반도체 메모리 장치.
  10. 리세스를 갖는 절연층;
    상기 리세스 내에 콘포말하게 형성된 배리어막;
    상기 배리어막 상에서 상기 리세스를 매립하는 금속층; 및
    상기 배리어막과 상기 금속층 사이에 개재된 결정립 바운더리 플러깅층;
    을 포함하는 도전체 구조물.
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