CN116997180A - 半导体装置 - Google Patents

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CN116997180A CN202310467637.0A CN202310467637A CN116997180A CN 116997180 A CN116997180 A CN 116997180A CN 202310467637 A CN202310467637 A CN 202310467637A CN 116997180 A CN116997180 A CN 116997180A
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Abstract

一种半导体装置可包括：位线，其在第一方向上延伸；半导体图案，其位于位线上，半导体图案包括在第一方向上彼此相对的第一竖直部分和第二竖直部分以及连接第一竖直部分和第二竖直部分的水平部分；第一字线和第二字线，其位于水平部分上，分别与第一竖直部分和第二竖直部分相邻；以及栅极绝缘图案，其位于第一竖直部分和第一字线之间以及第二竖直部分和第二字线之间。水平部分的底表面可位于低于或等于位线的最上表面的高度处。

Description

半导体装置
相关申请的交叉引用
本申请要求于2022年5月2日在韩国知识产权局提交的韩国专利申请No.10-2022-0054409的优先权，该申请中的全部内容以引用的方式并入本文。
技术领域
本公开涉及一种半导体装置，并且具体地，涉及一种包括竖直沟道晶体管的半导体装置及其制造方法。
背景技术
随着半导体装置的尺寸缩小，需要开发一种能够增加半导体装置的集成密度并提高操作速度和成品率的制造技术。因此，已经提出了具有竖直沟道晶体管的半导体装置，以增加半导体装置的集成密度并改善晶体管的电阻和电流驱动特性。
发明内容
本发明构思的示例实施例提供了一种具有改善的电特性和可靠性特性的半导体装置。
根据本发明构思的示例实施例，一种半导体装置可包括：位线，其在第一方向上延伸；半导体图案，其位于位线上，半导体图案包括在第一方向上彼此相对的第一竖直部分和第二竖直部分以及连接第一竖直部分和第二竖直部分的水平部分；第一字线和第二字线，其在水平部分上分别与第一竖直部分和第二竖直部分相邻；以及栅极绝缘图案，其位于第一竖直部分和第一字线之间以及第二竖直部分和第二字线之间。水平部分的底表面可位于低于或等于位线的最上表面的高度处。
根据本发明构思的示例实施例，一种半导体装置可包括：位线，其在第一方向上延伸；半导体图案，其位于位线上，半导体图案包括在第一方向上间隔开并且彼此相对的第一竖直部分和第二竖直部分；第一字线和第二字线，其分别位于第一竖直部分和第二竖直部分的内侧表面上；以及栅极绝缘图案，其位于第一竖直部分和第一字线之间以及第二竖直部分和第二字线之间。第一竖直部分和第二竖直部分的底表面可位于低于或等于位线的最上表面的高度处。
根据本发明构思的示例实施例，一种半导体装置可包括：位线，其在第一方向上延伸；半导体图案，其位于位线上，半导体图案包括在第一方向上间隔开并且彼此相对的第一竖直部分和第二竖直部分；第一字线和第二字线，其分别位于第一竖直部分和第二竖直部分的内侧表面上；以及栅极绝缘图案，其位于第一竖直部分和第一字线之间以及第二竖直部分和第二字线之间。第一竖直部分和第二竖直部分的底表面可位于比栅极绝缘图案的底表面高的高度处。
附图说明
图1是示出根据本发明构思的示例实施例的包括半导体装置的半导体存储器装置的框图。
图2是示意性地示出根据本发明构思的示例实施例的半导体装置的透视图。
图3是示出根据本发明构思的示例实施例的半导体装置的平面图。
图4至图6是分别沿图3的线A-A'、B-B'和C-C'截取的截面图。
图7A至图7D、图8A至图8D、图9A至图9D、图10A至图10D、图11A至图11D和图12A至图12D各自是沿图3的线D-D'截取的截面图。
图13A至图13E是示出制造图7A的半导体装置的方法的截面图。
图14A和图14B是示出制造图8A的半导体装置的方法的截面图。
图15是示出制造图9A的半导体装置的方法的截面图。
图16是示出制造图11A的半导体装置的方法的截面图。
具体实施方式
现在将参照附图更全面地描述本发明构思的示例实施例，在附图中示出了示例实施例。
图1是示出根据本发明构思的示例实施例的包括半导体装置的半导体存储器装置的框图。
参照图1，半导体存储器装置可包括存储器单元阵列1、行解码器2、读出放大器3、列解码器4和控制逻辑5。
存储器单元阵列1可包括二维或三维地布置的多个存储器单元MC。每个存储器单元MC可设置在彼此交叉的字线WL和位线BL之间，并且连接到彼此交叉的字线WL和位线BL。
每个存储器单元MC可包括彼此串联电连接的选择元件SE和数据存储元件DS。选择元件SE可设置在数据存储元件DS和字线WL之间并且连接到数据存储元件DS和字线WL，并且数据存储元件DS可通过选择元件SE连接到位线BL。选择元件SE可以是场效应晶体管(FET)，并且数据存储元件DS可由电容器、磁隧道结图案或可变电阻器实现。作为示例，选择元件SE可包括晶体管，晶体管的栅电极可连接到字线WL，并且晶体管的漏极/源极端子可分别连接到位线BL和数据存储元件DS。
行解码器2可被配置为对从外部输入的地址信息进行解码，并且基于经过解码的地址信息选择存储器单元阵列1的字线WL之一。由行解码器2解码的地址信息可被提供给行驱动器(未示出)，并且在这种情况下，行驱动器可响应于控制电路的控制，将相应的电压提供给字线WL中的所选的一条字线和字线WL中的未选字线。
读出放大器3可被配置为读出、放大和输出位线BL中的一条位线BL和参考位线之间的电压差，其中位线BL中的所述一条位线BL基于由列解码器4解码的地址信息被选择。
列解码器4可提供读出放大器3和外部装置(例如，存储器控制器)之间的数据传输路径。列解码器4可被配置为对从外部输入的地址信息进行解码，并且基于经过解码的地址信息来选择位线BL中的一条位线BL。
控制逻辑5可生成用于控制对存储器单元阵列1的写入操作或读取操作的控制信号。
图2是示意性地示出根据本发明构思的示例实施例的半导体装置的透视图。
参照图2，根据本发明构思的示例实施例的半导体装置可包括衬底100、衬底100上的外围电路结构PS、以及外围电路结构PS上的单元阵列结构CS。
外围电路结构PS可包括形成在衬底100上的核心电路和外围电路。核心电路和外围电路可包括参照图1描述的行解码器2和列解码器4、读出放大器3和控制逻辑5。外围电路结构PS可在垂直于衬底100的顶表面的第三方向D3上设置在衬底100和单元阵列结构CS之间。
单元阵列结构CS可包括位线BL、字线WL及其间的存储器单元MC(例如，见图1)。存储器单元MC(例如，见图1)可二维或三维地布置在平行于衬底100的顶表面并且在两个不同方向(例如，第一方向D1和第二方向D2)上延伸的平面上。如上所述，每个存储器单元MC(例如，见图1)可包括选择元件SE和数据存储元件DS。
在示例实施例中，每个存储器单元MC(例如，见图1)可包括用作选择元件SE的竖直沟道晶体管(VCT)。竖直沟道晶体管可被配置为包括在垂直于衬底100的顶表面的方向(即，第三方向D3)上延伸的沟道区。此外，每个存储器单元MC(例如，见图1)可包括用作数据存储元件DS的电容器。
图3是示出根据本发明构思的示例实施例的半导体装置的平面图。图4至图6是分别沿图3的线A-A'、B-B'和C-C'截取的截面图。图7A至图7D各自是沿图3的线D-D'截取的截面图。
参照图3至图6和图7A至图7D，半导体装置可包括衬底100、衬底100上的外围电路结构PS和外围电路结构PS上的单元阵列结构CS。
衬底100可以是半导体衬底。例如，衬底100可以是硅衬底、锗衬底或硅-锗衬底。
外围电路结构PS可包括集成在衬底100上的外围栅极结构PC、外围接触焊盘CP、外围接触插塞CPLG1和覆盖它们的第一层间绝缘层102。外围栅极结构PC可包括图1的读出放大器3。
单元阵列结构CS可包括具有竖直沟道晶体管的存储器单元。单元阵列结构CS可包括多个单元接触插塞CPLG2、多条位线BL、多个屏蔽结构SM、第二层间绝缘层104、多个半导体图案SP、多条字线WL、多个栅极绝缘图案Gox和数据存储图案DSP。第二层间绝缘层104可覆盖单元接触插塞CPLG2和屏蔽结构SM。
作为示例，外围电路结构PS的外围栅极结构PC可通过外围接触插塞CPLG1、外围接触焊盘CP和单元接触插塞CPLG2电连接到位线BL。在示例实施例中，第一层间绝缘层102和第二层间绝缘层104中的每一个可包括以多层结构堆叠的多个绝缘层，并且可由氧化硅、氮化硅、氮氧化硅和低k电介质材料中的至少一种形成或包括氧化硅、氮化硅、氮氧化硅和低k电介质材料中的至少一种。
位线BL可设置在衬底100上并且可在第一方向D1上延伸。可设置多条位线BL，并且在此，位线BL可在第二方向D2上彼此间隔开。位线BL可通过单元接触插塞CPLG2电连接至外围接触焊盘CP。
在示例实施例中，位线BL可由掺杂的多晶硅、金属材料(例如，Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni和Co)、导电金属氮化物材料(例如，TiN、TaN、WN、NbN、TiAlN、TiSiN、TaSiN和RuTiN)、导电金属硅化物材料和导电金属氧化物材料(例如，PtO、RuO2、IrO2、SrRuO3(SRO)、(Ba,Sr)RuO3(BSRO)、CaRuO3(CRO)和LSCo)中的至少一种形成或包括上述材料的至少一种，但是本发明构思不限于该示例。位线BL可以是由上述材料形成的单层或多层结构。在示例实施例中，位线BL可由二维半导体材料(例如，石墨烯、碳纳米管或其组合)中的至少一种形成或包括二维半导体材料(例如，石墨烯、碳纳米管或其组合)中的至少一种。
屏蔽结构SM可分别设置在位线BL之间并且可在第一方向D1上延伸。屏蔽结构SM可由导电材料(例如，金属材料)中的至少一种形成或者包括导电材料(例如，金属材料)中的至少一种。屏蔽结构SM可设置在第二层间绝缘层104中，并且屏蔽结构SM的顶表面可位于比位线BL的最上表面BLa低的高度处。
作为示例，屏蔽结构SM可由导电材料形成或包括导电材料，并且气隙或空隙可形成在屏蔽结构SM中。作为另一示例，尽管未示出，但是可在第二层间绝缘层104中设置气隙，而不是屏蔽结构SM。
半导体图案SP可设置在位线BL上。在示例实施例中，可设置多个半导体图案SP。半导体图案SP可在第一方向D1和第二方向D2上彼此间隔开。
参照图7A至图7D，半导体图案SP可包括彼此相对的第一竖直部分V1和第二竖直部分V2以及将第一竖直部分V1和第二竖直部分V2彼此连接的水平部分H。水平部分H可放置在第一竖直部分V1和第二竖直部分V2的下部附近，以将第一竖直部分V1和第二竖直部分V2彼此连接。
位线BL可具有不平坦的顶表面。位线BL的在半导体图案SP下方的顶表面可位于比位线BL的最上表面BLa低的高度处。位线BL的最上表面BLa可以是位线BL的顶表面的一部分，其位于最高水平高度处并且设置在与半导体图案SP垂直地不重叠的区域上。
半导体图案SP的水平部分H的底表面Hb可位于比位线BL的最上表面BLa低的高度处。作为示例，水平部分H的底表面Hb可以是水平部分H的位于最低水平高度处的底表面的一部分，但是本发明构思不限于该示例。水平部分H的至少一部分可掩埋或容纳于位线BL的上部中。作为示例，水平部分H的顶表面可位于比位线BL的最上表面BLa低的高度处，如图7A至图7D所示，但是本发明构思不限于该示例。作为另一实例，尽管未图示，但水平部分H的顶表面可位于高于或等于位线BL的最上表面BLa的高度处。
第一竖直部分V1和第二竖直部分V2的下部可掩埋或容纳于位线BL的上部中。第一竖直部分V1及第二竖直部分V2的底表面Vb可与水平部分H的底表面Hb实质上共面，并且可位于低于位线BL的最上表面BLa的高度处。作为示例，第一竖直部分V1和第二竖直部分V2的每个底表面Vb可以是第一竖直部分V1和第二竖直部分V2的每个底表面Vb的最下部，但本发明构思不限于该示例。第一竖直部分V1和第二竖直部分V2的下部的外侧表面可由位线BL包围。
半导体图案SP的水平部分H可包括公共源极/漏极区。第一竖直部分V1的上部可包括第一源极/漏极区，并且第二竖直部分V2的上部可包括第二源极/漏极区。第一竖直部分V1可包括在公共源极/漏极区与第一源极/漏极区之间的第一沟道区，并且第二竖直部分V2可包括在公共源极/漏极区与第二源极/漏极区之间的第二沟道区。第一竖直部分V1和第二竖直部分V2中的每一个可电连接到位线BL。即，半导体装置可具有其中一对竖直沟道晶体管共享一条位线BL的结构。
半导体图案SP可由氧化物半导体材料(例如，InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO和InxGayO)中的至少一种形成或包括氧化物半导体材料中的至少一种，但本发明构思不限于该示例。在示例实施例中，半导体图案SP可包括铟镓锌氧化物(IGZO)。半导体图案SP可具有由氧化物半导体材料制成的单层或多层结构。半导体图案SP可包括非晶、结晶或多晶氧化物半导体材料。在示例实施例中，半导体图案SP可具有比硅的带隙能量大的带隙能量。例如，半导体图案SP可具有约1.5eV至5.6eV的带隙能量。当半导体图案SP具有约2.0eV至4.0eV的带隙能量时，半导体图案SP可具有优化的沟道性能。例如，半导体图案SP可具有多晶或非晶结构，但是本发明构思不限于该示例。在示例实施例中，半导体图案SP可包括二维半导体材料，这里，二维半导体材料可包括石墨烯、碳纳米管或其组合。
字线WL可设置在第一竖直部分V1与第二竖直部分V2之间。在示例实施例中，可设置多条字线WL。字线WL可在第二方向D2上延伸，并且可在第一方向D1上彼此间隔开。
每条字线WL可包括第一字线WL1和第二字线WL2，并且第一字线WL1和第二字线WL2可在第一方向D1上彼此相对。第一字线WL1可覆盖第一竖直部分V1的面对第二竖直部分V2的内侧表面。
第一字线WL1可放置在第一竖直部分V1的第一沟道区附近并且可用于控制第一沟道区。第二字线WL2可放置在第二竖直部分V2的面向第一竖直部分V1的内侧表面附近。第二字线WL2可放置在第二竖直部分V2的第二沟道区附近并且可用于控制第二沟道区。
由于位线BL的不均匀结构，字线WL的一部分可掩埋或容纳在位线BL的上部中。因此，字线WL的掩埋部分可与位线BL水平地重叠。因此，字线WL可用于有效地控制第一沟道区和第二沟道区中的每一个的下部(例如，位于比位线BL的最上表面BLa低的高度处的第一沟道和第二沟道区中的每一个的下部)，并且因此，可改善半导体装置的电特性和可靠性特性。
在示例实施例中，第一字线WL1和第二字线WL2的下部可朝向彼此突出。在这种情况下，第一字线WL1和第二字线WL2在第一方向D1上的下部的宽度可大于第一字线WL1和第二字线WL2的上部的宽度。然而，本发明构思不限于该示例，并且在示例实施例中，尽管未示出，但是第一字线WL1和第二字线WL2的上/下部可被设置为具有基本上相同的宽度。
字线WL可由掺杂的多晶硅、金属材料(例如，Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni和Co)、导电金属氮化物材料(例如，TiN、TaN、WN、NbN、TiAlN、TiSiN、TaSiN和RuTiN)、导电金属硅化物材料和导电金属氧化物材料(例如，PtO、RuO2、IrO2、SrRuO3(SRO)、(Ba,Sr)RuO3(BSRO)、CaRuO3(CRO)和LSCo)中的至少一种形成或包括所述材料的至少一种，但本发明构思不限于该示例。字线WL可以是由上述材料形成的单层或多层结构。在示例实施例中，字线WL可由二维半导体材料(例如，石墨烯和碳纳米管)和其组合中的至少一种形成或包括二维半导体材料(例如，石墨烯和碳纳米管)和其组合中的至少一种。
栅极绝缘图案Gox可插入在半导体图案SP和字线WL之间。详细地，栅极绝缘图案Gox可插入在第一竖直部分V1的内侧表面与第一字线WL1之间以及第二竖直部分V2的内侧表面与第二字线WL2之间。栅极绝缘图案Gox可延伸到水平部分H与第二字线WL2之间的区域中。字线WL可通过栅极绝缘图案Gox与半导体图案SP间隔开。栅极绝缘图案Gox可以以均匀的厚度覆盖半导体图案SP。
在示例实施例中，如图7A至图7D所示，多个栅极绝缘图案Gox可分别插入在第一竖直部分V1和第一字线WL1之间以及第二竖直部分V2和第二字线WL2之间，并且在水平部分H上可彼此分离。即，栅极绝缘图案Gox可在水平部分H上彼此间隔开。
在另一示例实施例中，尽管未示出，栅极绝缘图案Gox可插入在第一竖直部分V1与第一字线WL1之间以及第二竖直部分V2与第二字线WL2之间，可延伸到水平部分H上的区域并且可彼此连接。
栅极绝缘图案Gox可由氧化硅、氮氧化硅和介电常数高于氧化硅的介电常数的高k电介质材料中的至少一种形成或包括氧化硅、氮氧化硅和介电常数高于氧化硅的介电常数的高k电介质材料中的至少一种。电介质材料可包括金属氧化物材料或金属氮氧化物材料。例如，用于栅极绝缘图案Gox的高k电介质材料可包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2和Al2O3中的至少一种，但是本发明构思不限于该示例。
第一绝缘图案120可插入在在第一方向D1上彼此相邻的半导体图案SP之间。在示例实施例中，可设置多个第一绝缘图案120。第一绝缘图案120可在第二方向D2上延伸以与位线BL交叉，并且可在第一方向D1上彼此间隔开。第一绝缘图案120可覆盖第一竖直部分V1和第二竖直部分V2的外侧表面的至少一部分。在示例实施例中，第一绝缘图案120可由氧化硅、氮化硅、氮氧化硅和低k电介质材料中的至少一种形成或包括氧化硅、氮化硅、氮氧化硅和低k电介质材料中的至少一种。在示例实施例中，第一绝缘图案120可具有单层或多层结构。
在示例实施例中，如图7A所示，第一绝缘图案120可与位线BL的最上表面BLa接触。第一绝缘图案120可覆盖第一竖直部分V1和第二竖直部分V2的外侧表面的未被掩埋或容纳在位线BL中的部分。半导体图案SP的水平部分H的底表面Hb可位于比第一绝缘图案120的最下面的底表面低的高度处。
作为另一示例，阻挡图案170可插入在第一绝缘图案120和位线BL之间，如图7B所示。阻挡图案170可插入在相邻的半导体图案SP之间。阻挡图案170可设置在位线BL上，以与相邻的半导体图案SP的下部相邻。在示例实施例中，可设置多个阻挡图案170。作为示例，阻挡图案170中的相邻阻挡图案可在第一方向D1上彼此间隔开，并且可分别设置在半导体图案SP的两侧。阻挡图案170可被设置为将第一绝缘图案120与位线BL竖直地分离。半导体图案SP的水平部分H的底表面Hb可位于比阻挡图案170的最下表面170b低的高度处。阻挡图案170可由绝缘材料和导电材料中的至少一种形成或包括绝缘材料和导电材料中的至少一种。绝缘材料可包括氮化硅(例如，SiNx)和金属氧化物材料(例如AlOx)中的至少一种。例如，导电材料可由金属材料中的至少一种形成或包括金属材料中的至少一种。
作为又一示例，如图7C所示，下图案180可插入在第一绝缘图案120和位线BL之间。下图案180可插入在相邻的半导体图案SP之间。下图案180可设置在位线BL上，以与相邻的半导体图案SP的下部相邻。在示例实施例中，可设置多个下图案180。作为示例，相邻的下图案180可在第一方向D1上彼此间隔开，并可分别设置在半导体图案SP的两侧。下图案180可被设置为将第一绝缘图案120与位线BL竖直地分离。半导体图案SP的水平部分H的底表面Hb可位于比下图案180的最下表面180b低的高度处。下图案180可包括氢(H)和氘(D)中的至少一种。例如，下图案180可包括含氢和氘中至少一种的氧化硅。
作为又一示例，不仅阻挡图案170而且下图案180可插入在第一绝缘图案120和位线BL之间，如图7D所示。阻挡图案170和下图案180可插入在相邻的半导体图案SP之间，并且可设置在位线BL上以与相邻的半导体图案SP的下部相邻。作为示例，下图案180可位于比阻挡图案170低的水平高度处，并且可插入在位线BL和阻挡图案170之间。在这种情况下，半导体图案SP的水平部分H的底表面Hb可位于比下图案180的最下表面180b低的高度处。然而，本发明构思不限于该示例，并且在示例实施例中，尽管未示出，但是阻挡图案170和下图案180的堆叠形状可以以各种方式改变。
阻挡图案170可防止第一竖直部分V1和第二竖直部分V2的下部被第一绝缘图案120中的氧(O)原子氧化。因此，可减小位线BL和半导体图案SP之间的接触电阻，从而改善半导体装置的电特性和可靠性特性。
下图案180的氢或氘可扩散到半导体图案SP的下部中，以消除半导体图案SP的下部的晶体结构中的缺陷。因此，可减小位线BL和半导体图案SP之间的接触电阻，从而改善半导体装置的电特性和可靠性特性。
返回参照图3至图6和图7A至图7D，第二绝缘图案130可设置在字线WL的第一字线WL1和第二字线WL2之间。在示例实施例中，可设置多个第二绝缘图案130。第二绝缘图案130可在第二方向D2上延伸以与位线BL交叉，并且可在第一方向D1上彼此间隔开。第一绝缘图案120和第二绝缘图案130可在第一方向D1上交替地布置。第二绝缘图案130可由氧化硅、氮化硅、氮氧化硅和低k电介质材料中的至少一种形成或包括氧化硅、氮化硅、氮氧化硅和低k电介质材料中的至少一种。
保护图案110可插入在字线WL和第二绝缘图案130之间。保护图案110可被设置为覆盖字线WL的内侧表面。保护图案110可由氧化硅、氮化硅和氮氧化硅中的至少一种形成或包括氧化硅、氮化硅和氮氧化硅中的至少一种。
封盖图案220可设置在字线WL的顶表面上。封盖图案220可覆盖保护图案110和第二绝缘图案130的顶表面。封盖图案220可在第二方向D2上延伸。在示例实施例中，封盖图案220可由氧化硅、氮化硅和氮氧化硅中的至少一种形成或包括氧化硅、氮化硅和氮氧化硅中的至少一种。
着陆焊盘LP可分别设置在半导体图案SP的第一竖直部分V1和第二竖直部分V2上。着陆焊盘LP可与第一竖直部分V1和第二竖直部分V2直接接触，并且可电连接到第一竖直部分V1和第二竖直部分V2。当在平面图中观看时，着陆焊盘LP可在第一方向D1和第二方向D2上彼此间隔开，并且可以以各种形状(例如，矩阵、Z字形和蜂窝形状)布置。当在平面图中观看时，每个着陆焊盘LP可具有各种形状(例如，圆形、椭圆形、矩形、正方形、菱形和六边形)。
在示例实施例中，着陆焊盘LP可由掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx和其组合中的至少一种形成，但是本发明构思不限于该示例。
第三层间绝缘层240可设置在第一绝缘图案120和第二绝缘图案130上，以填充着陆焊盘LP之间的空间。第三层间绝缘层240可由氧化硅、氮化硅和氮氧化硅中的至少一种形成或包括氧化硅、氮化硅和氮氧化硅中的至少一种，并且可具有单层或多层结构。
数据存储图案DSP可分别设置在着陆焊盘LP上。数据存储图案DSP可通过着陆焊盘LP分别电连接到半导体图案SP的第一竖直部分V1和第二竖直部分V2。
在示例实施例中，数据存储图案DSP可以是电容器，并且可包括底电极和顶电极以及插入在底电极和顶电极之间的电容器电介质层。在这种情况下，当在平面图中观看时，下电极可与着陆焊盘LP接触并且可具有各种形状(例如，圆形、椭圆形、矩形、正方形、菱形和六边形)。
可替换地，数据存储图案DSP可以是可变电阻图案，其电阻可通过施加到其上的电脉冲切换到至少两个状态之一。例如，数据存储图案DSP可由其晶体状态可根据施加到其上的电流量而改变的相变材料、钙钛矿化合物、过渡金属氧化物、磁性材料、铁磁材料和反铁磁材料中的至少一种形成或包括这些材料中的至少一种。
图8A至图8D是各自是沿图3的线D-D'截取的截面图。为了简洁描述，前面描述的元件可由相同的标号标识，而不重复其重复的描述。
参照图8A至图8D，位线BL的顶表面可在第一方向D1上直线地延伸。即使当第一方向D1上的位置改变时，位线BL的顶表面也可保持为基本相同的高度。因此，位线BL的顶表面可以是位线BL的最上表面BLa。
半导体图案SP的水平部分H可设置在位线BL的顶表面上。水平部分H的底表面Hb可与位线BL的最上表面BLa接触，并且可位于与位线BL的最上表面BLa基本上相同的高度处。
作为示例，第一绝缘图案120可与位线BL的最上表面BLa接触，如图8A所示。第一绝缘图案120可覆盖半导体图案SP的第一竖直部分V1和第二竖直部分V2的外侧表面。水平部分H的底表面Hb可位于与第一绝缘图案120的最下表面基本上相同的高度处。
作为另一示例，阻挡图案170可插入在第一绝缘图案120和位线BL之间以及在第一方向D1上彼此相邻的半导体图案SP之间，如图8B所示。水平部分H的底表面Hb可位于与阻挡图案170的最下表面170b基本上相同的高度处。
作为又一示例，下图案180可插入在第一绝缘图案120和位线BL之间以及在第一方向D1上彼此相邻的半导体图案SP之间，如图8C所示。水平部分H的底表面Hb可位于与下图案180的最下表面180b基本相同的高度处。
作为又一实例，阻挡图案170和下图案180可插入在第一绝缘图案120和位线BL之间以及在在第一方向D1上彼此相邻的半导体图案SP之间，如图8D所示。作为示例，下图案180可位于比阻挡图案170低的水平处，并且可插入在位线BL和阻挡图案170之间。在这种情况下，水平部分H的底表面Hb可位于与下图案180的最下表面180b基本上相同的高度处。然而，本发明构思不限于该示例，并且尽管未示出，但是阻挡图案170和下图案180的堆叠形状可进行各种改变。
图9A至图9D各自是沿图3的线D-D'截取的截面图。为了简洁描述，前面描述的元件可由相同的标号标识，而不重复其重复的描述。
参照图9A至图9D，半导体图案SP可包括彼此相对并彼此间隔开的第一竖直部分V1和第二竖直部分V2。字线WL可设置在第一竖直部分V1和第二竖直部分V2中的每一个上。字线WL可包括设置在第一竖直部分V1的内侧表面上的第一字线WL1和设置在第二竖直部分V2的内侧表面上的第二字线WL2。栅极绝缘图案Gox可插入在第一竖直部分V1与第一字线WL1之间以及第二竖直部分V2与第二字线WL2之间。第二绝缘图案130可被设置为填充第一字线WL1和第二字线WL2之间的空间。第一竖直部分V1和第二竖直部分V2的底表面Vb可位于与栅极绝缘图案Gox的底表面Goxb基本上相同的高度处。作为示例，栅极绝缘图案Gox的底表面Goxb可以是栅极绝缘图案Gox的底表面的最下部，但是本发明构思不限于该示例。
位线BL可具有不平坦的顶表面。位线BL的顶表面可凹入在从第一竖直部分V1的外侧表面到第二竖直部分V2的外侧表面的区域下方。位线BL可具有在第一方向D1上彼此相邻的半导体图案SP之间的区域下方的最上表面BLa。
第一竖直部分V1和第二竖直部分V2的下部以及栅极绝缘图案Gox的下部可被掩埋或容纳在位线BL的上部中。第一竖直部分V1和第二竖直部分V2的底表面Vb以及栅极绝缘图案Gox的底表面Goxb可位于比位线BL的最上表面BLa低的高度处。第一竖直部分V1和第二竖直部分V2的下部可与位线BL接触。作为示例，字线WL的一部分可掩埋或容纳于位线BL的上部中。字线WL的掩埋的部分可与位线BL水平地重叠。第一字线WL1和第二字线WL2的底表面可位于比位线BL的最上表面BLa低的高度处。
作为示例，第一绝缘图案120可与位线BL的最上表面BLa接触，如图9A所示。第一绝缘图案120可覆盖半导体图案SP的第一竖直部分V1和第二竖直部分V2的外侧表面。第一竖直部分V1和第二竖直部分V2的底表面Vb以及栅极绝缘图案Gox的底表面Goxb可位于比第一绝缘图案120的最下表面低的高度处。
作为另一示例，阻挡图案170可插入在第一绝缘图案120和位线BL之间以及在第一方向D1上彼此相邻的半导体图案SP之间，如图9B所示。第一竖直部分V1和第二竖直部分V2的底表面Vb以及栅极绝缘图案Gox的底表面Goxb可位于比阻挡图案170的最下表面170b低的高度处。
作为又一示例，下图案180可插入在第一绝缘图案120和位线BL之间以及在第一方向D1上彼此相邻的半导体图案SP之间，如图9C所示。第一竖直部分V1和第二竖直部分V2的底表面Vb以及栅极绝缘图案Gox的底表面Goxb可位于比下图案180的最下表面180b低的高度处。
作为又一示例，阻挡图案170和下图案180可插入在第一绝缘图案120和位线BL之间以及在第一方向D1上彼此相邻的半导体图案SP之间，如图9D所示。作为示例，下图案180可位于比阻挡图案170低的水平高度处，并且可插入在位线BL和阻挡图案170之间。在这种情况下，第一竖直部分V1和第二竖直部分V2的底表面Vb以及栅极绝缘图案Gox的底表面Goxb可位于比下图案180的最下表面180b低的高度。然而，本发明构思不限于该示例，并且在示例实施例中，尽管未示出，但是阻挡图案170和下图案180的堆叠形状可以以各种方式改变。
图10A至图10D各自是沿图3的线D-D'截取的截面图。为了简洁描述，前面描述的元件可由相同的标号标识，而不重复其重复的描述。
参照图10A至图10D，位线BL的顶表面可在第一方向D1上直线地延伸。即使当第一方向D1上的位置改变时，位线BL的顶表面也可保持为基本上相同的高度。因此，位线BL的顶表面可以是位线BL的最上表面BLa。
半导体图案SP的第一竖直部分V1和第二竖直部分V2可设置在位线BL的顶表面上。第一竖直部分V1和第二竖直部分V2的底表面Vb以及栅极绝缘图案Gox的底表面Goxb可与位线BL的最上表面BLa接触，并且可位于与位线BL的最上表面BLa基本上相同的高度处。
作为示例，第一绝缘图案120可与位线BL的最上表面BLa接触，如图10A所示。第一绝缘图案120可覆盖半导体图案SP的第一竖直部分V1和第二竖直部分V2的外侧表面。第一竖直部分V1和第二竖直部分V2的底表面Vb以及栅极绝缘图案Gox的底表面Goxb可位于与第一绝缘图案120的最下表面基本上相同的高度处。
作为另一示例，阻挡图案170可插入在第一绝缘图案120和位线BL之间以及在第一方向D1上彼此相邻的半导体图案SP之间，如图10B所示。第一竖直部分V1和第二竖直部分V2的底表面Vb以及栅极绝缘图案Gox的底表面Goxb可位于与阻挡图案170的最下表面170b基本上相同的高度处。
作为又一示例，下图案180可插入在第一绝缘图案120和位线BL之间以及在第一方向D1上彼此相邻的半导体图案SP之间，如图10C所示。第一竖直部分V1和第二竖直部分V2的底表面Vb以及栅极绝缘图案Gox的底表面Goxb可位于与下图案180的最下表面180b基本上相同的高度处。
作为又一示例，阻挡图案170和下图案180可插入在第一绝缘图案120和位线BL之间以及在第一方向D1上彼此相邻的半导体图案SP之间，如图10D所示。作为示例，下图案180可位于比阻挡图案170低的水平高度处，并且可插入在位线BL和阻挡图案170之间。在这种情况下，第一竖直部分V1和第二竖直部分V2的底表面Vb以及栅极绝缘图案Gox的底表面Goxb可位于与下图案180的最下表面180b基本上相同的高度处。然而，本发明构思不限于该示例，并且尽管未示出，但是阻挡图案170和下图案180的堆叠形状可进行各种改变。
图11A至图11D各自是沿图3的线D-D'截取的截面图。为了简洁描述，前面描述的元件可由相同的标号标识，而不重复其重复的描述。
参照图11A至图11D，半导体图案SP可包括彼此相对并彼此间隔开的第一竖直部分V1和第二竖直部分V2。字线WL可设置在第一竖直部分V1和第二竖直部分V2中的每一个上。字线WL可包括设置在第一竖直部分V1的内侧表面上的第一字线WL1和设置在第二竖直部分V2的内侧表面上的第二字线WL2。栅极绝缘图案Gox可插入在第一竖直部分V1与第一字线WL1之间以及第二竖直部分V2与第二字线WL2之间。第二绝缘图案130可被设置为填充第一字线WL1和第二字线WL2之间的空间。
位线BL可具有不平坦的顶表面。位线BL的顶表面可凹入在从第一竖直部分V1的外侧表面到第二竖直部分V2的外侧表面的区域下方。位线BL可具有在第一方向D1上彼此相邻的半导体图案SP之间的区域下方的最上表面BLa。
第一竖直部分V1和第二竖直部分V2的下部以及栅极绝缘图案Gox的下部可被掩埋或容纳在位线BL的上部中。第一竖直部分V1和第二竖直部分V2的底表面Vb以及栅极绝缘图案Gox的底表面Goxb可位于比位线BL的最上表面BLa低的高度处。第一竖直部分V1和第二竖直部分V2的底表面Vb可位于比栅极绝缘图案Gox的底表面Goxb高的高度处。第一竖直部分V1和第二竖直部分V2的下部可与位线BL接触。作为示例，字线WL的一部分可掩埋或容纳于位线BL的上部中。字线WL的掩埋部分可与位线BL水平地重叠。第一字线WL1和第二字线WL2的底表面可位于比位线BL的最上表面BLa低的高度处。
作为示例，第一绝缘图案120可与位线BL的最上表面BLa接触，如图11A所示。第一绝缘图案120可覆盖半导体图案SP的第一竖直部分V1和第二竖直部分V2的外侧表面。第一竖直部分V1和第二竖直部分V2的底表面Vb以及栅极绝缘图案Gox的底表面Goxb可位于比第一绝缘图案120的最下表面低的高度处。
作为另一示例，阻挡图案170可插入在第一绝缘图案120和位线BL之间以及在第一方向D1上彼此相邻的半导体图案SP之间，如图11B所示。第一竖直部分V1和第二竖直部分V2的底表面Vb以及栅极绝缘图案Gox的底表面Goxb可位于比阻挡图案170的最下表面170b低的高度处。
作为又一示例，下图案180可插入在第一绝缘图案120和位线BL之间以及在第一方向D1上彼此相邻的半导体图案SP之间，如图11C所示。第一竖直部分V1和第二竖直部分V2的底表面Vb以及栅极绝缘图案Gox的底表面Goxb可位于比下图案180的最下表面180b低的高度处。
作为又一示例，阻挡图案170和下图案180可插入在第一绝缘图案120和位线BL之间以及在第一方向D1上彼此相邻的半导体图案SP之间，如图11D所示。作为示例，下图案180可位于比阻挡图案170低的水平高度处，并且可插入在位线BL和阻挡图案170之间。在这种情况下，第一竖直部分V1和第二竖直部分V2的底表面Vb以及栅极绝缘图案Gox的底表面Goxb可位于比下图案180的最下表面180b低的高度处。然而，本发明构思不限于该示例，并且尽管未示出，但是阻挡图案170和下图案180的堆叠形状可进行各种改变。
图12A至图12D各自是沿图3的线D-D'截取的截面图。为了简洁描述，前面描述的元件可由相同的标号标识，而不重复其重复的描述。
参照图12A至图12D，位线BL可具有不平坦的顶表面。位线BL的顶表面可凹入在从第一竖直部分V1的内侧表面到第二竖直部分V2的内侧表面的区域下方。位线BL可具有在第一方向D1上彼此相邻的半导体图案SP之间的区域下方并且在第一竖直部分V1和第二竖直部分V2下方的最上表面BLa。
第一竖直部分V1和第二竖直部分V2可设置在位线BL的最上表面BLa上。第一竖直部分V1和第二竖直部分V2的底表面Vb可与位线BL的最上表面BLa接触，并且可位于与位线BL的最上表面BLa基本上相同的高度处。
栅极绝缘图案Gox的下部可被掩埋或容纳在位线BL的上部中。栅极绝缘图案Gox的底表面Goxb可位于低于位线BL的最上表面BLa的高度(即，低于第一竖直部分V1和第二竖直部分V2的底表面Vb的高度)处。
作为示例，字线WL的底表面可位于比位线BL的最上表面BLa高的高度处，如图12A至图12D所示。然而，本发明构思不限于该示例。作为另一示例，尽管未示出，但字线WL的底表面可位于低于或等于位线BL的最上表面BLa的高度处。
作为示例，第一绝缘图案120可与位线BL的最上表面BLa接触，如图12A所示。第一绝缘图案120可覆盖半导体图案SP的第一竖直部分V1和第二竖直部分V2的外侧表面。第一竖直部分V1和第二竖直部分V2的底表面Vb可位于与第一绝缘图案120的最下表面基本上相同的高度处。栅极绝缘图案Gox的底表面Goxb可位于比第一绝缘图案120的最下表面低的高度处。
作为另一示例，阻挡图案170可插入在第一绝缘图案120和位线BL之间以及在第一方向D1上彼此相邻的半导体图案SP之间，如图12B所示。第一竖直部分V1和第二竖直部分V2的底表面Vb可位于与阻挡图案170的最下表面170b基本上相同的高度处。栅极绝缘图案Gox的底表面Goxb可位于比阻挡图案170的最下表面170b低的高度处。
作为又一示例，下图案180可插入在第一绝缘图案120和位线BL之间以及在第一方向D1上彼此相邻的半导体图案SP之间，如图12C所示。第一竖直部分V1和第二竖直部分V2的底表面Vb可位于与下图案180的最下表面180b基本上相同的高度处。栅极绝缘图案Gox的底表面Goxb可位于比下图案180的最下表面180b低的高度处。
作为又一示例，阻挡图案170和下图案180可插入在第一绝缘图案120和位线BL之间以及在在第一方向D1上彼此相邻的半导体图案SP之间，如图12D所示。作为示例，下图案180可位于比阻挡图案170低的水平高度处，并且可插入在位线BL和阻挡图案170之间。在这种情况下，第一竖直部分V1和第二竖直部分V2的底表面Vb可位于与下图案180的最下表面180b基本上相同的高度。栅极绝缘图案Gox的底表面Goxb可位于比下图案180的最下表面180b低的高度处。然而，本发明构思不限于该示例，并且尽管未示出，但是阻挡图案170和下图案180的堆叠形状可进行各种改变。
图13A至图13E是示出制造图7A的半导体装置的方法的截面图。在下文中，将参照图3和图13A至图13E更详细地描述制造图7A的半导体装置的方法。为了简明描述，先前描述的元件可由相同的参考标号标识，而不重复其重叠描述。
参照图3和图13A，可在衬底100上形成位线BL。在示例实施例中，可形成多条位线BL。位线BL可在第一方向D1上延伸，并且可在第二方向D2上彼此间隔开。位线BL可被形成为电连接到其下方的互连线。位线BL的形成可包括在衬底100上沉积位线层(未示出)并且将位线层图案化以形成位线BL。
可在位线BL上顺序地形成第一绝缘层125和掩模图案MP。第一绝缘层125可覆盖衬底100的整个顶表面。在示例实施例中，第一绝缘层125可由氧化硅、氮化硅、氮氧化硅和低k电介质材料中的至少一种形成或包括氧化硅、氮化硅、氮氧化硅和低k电介质材料中的至少一种。
掩模图案MP可包括在第二方向D2上延伸并且在第一方向D1上彼此间隔开的线图案。掩模图案MP可具有掩模沟槽MTR，并且在示例实施例中，可设置多个掩模沟槽MTR。掩模沟槽MTR可在第一方向D1上彼此间隔开，并且可在第二方向D2上延伸。掩模图案MP的形成可包括在第一绝缘层125上形成掩模层(未示出)并将掩模层图案化以形成掩模图案MP。
参照图3和图13B，可在位线BL上形成第一绝缘图案120。在示例实施例中，可设置多个第一绝缘图案120。第一绝缘图案120的形成可包括使用图13A的掩模图案MP作为蚀刻掩模来蚀刻第一绝缘层125。因此，第一绝缘图案120可与图13A的掩模图案MP竖直地重叠。第一绝缘图案120可在第二方向D2上延伸。可执行蚀刻工艺以使位线BL的上部部分地凹陷。因此，位线BL的顶表面可具有不平坦的形状。
可形成第一绝缘图案120和位线BL以限定与图13A的掩模沟槽MTR竖直地重叠的沟槽区TR。在示例实施例中，可设置多个沟槽区TR，并且多个沟槽区TR可在第二方向D2上延伸。第一绝缘图案120的侧表面和位线BL的一部分可通过沟槽区TR暴露到外部。
参照图3和图13C，可形成半导体层SL以覆盖衬底100的整个顶表面。半导体层SL的形成可包括使用物理气相沉积(PVD)、热化学气相沉积(热CVD)、低压化学气相沉积(LP-CVD)、等离子体增强化学气相沉积(PE-CVD)和原子层沉积(ALD)技术中的至少一种来沉积半导体层SL。半导体层SL可共形地覆盖第一绝缘图案120的暴露的侧表面和位线BL的由沟槽区TR暴露的部分。半导体层SL可形成为部分地填充沟槽区TR。
参照图3和图13D，可部分地去除半导体层SL。半导体层SL的部分去除可包括从设置在第二方向D2上的相邻位线之间并在第一方向D1上延伸的区域去除半导体层SL，以及从第一绝缘图案120的顶表面去除半导体层SL。半导体层SL可经由去除步骤而被划分为多个半导体图案SP。每个半导体图案SP可包括彼此相对的第一竖直部分V1和第二竖直部分V2以及连接第一竖直部分V1和第二竖直部分V2的水平部分H。第一竖直部分V1和第二竖直部分V2的下部以及水平部分H的至少部分可掩埋或容纳于沟槽区TR中的位线BL的上部中。
参照图3和图13E，可形成栅极绝缘层GIL、导电层CL和保护层112以覆盖衬底100的整个顶表面。栅极绝缘层GIL、导电层CL和保护层112可共形地覆盖第一竖直部分V1和第二竖直部分V2的内侧表面、水平部分H的顶表面和第一绝缘图案120的顶表面，并可填充沟槽区TR的一部分。栅极绝缘层GIL、导电层CL和保护层112的形成可包括使用物理气相沉积(PVD)、热化学气相沉积(热CVD)、低压化学气相沉积(LP-CVD)、等离子体增强化学气相沉积(PE-CVD)和原子层沉积(ALD)技术中的至少一种来顺序沉积栅极绝缘层GIL、导电层CL和保护层112。
返回参照图3和图7A，可形成字线WL和栅极绝缘图案Gox。字线WL可被形成为包括第一竖直部分V1上的第一字线WL1和第二竖直部分V2上的第二字线WL2。在示例实施例中，字线WL的形成可包括去除第一绝缘图案120上和水平部分H上的导电层CL，以形成彼此分离的多条字线WL。
在示例实施例中，在字线WL的形成期间，可去除第一绝缘图案120上和水平部分H上的栅极绝缘层GIL，以形成彼此分离的栅极绝缘图案Gox。作为另一示例，尽管未示出，但在字线WL的形成期间，可去除第一绝缘图案120上的栅极绝缘层GIL以形成彼此分离的栅极绝缘图案Gox，并且可不去除水平部分H上的栅极绝缘层GIL并可将其保留为栅极绝缘图案Gox的一部分。在这种情况下，栅极绝缘图案Gox在水平部分H上可具有相连的字母U的形状。
作为示例，尽管未示出，但是在形成字线WL和栅极绝缘图案Gox期间可进一步去除半导体图案SP的水平部分H的一部分。在这种情况下，水平部分H可被划分为分别连接到第一竖直部分V1和第二竖直部分V2并彼此间隔开的第一子水平部分和第二子水平部分(未示出)。第一竖直部分V1与第一子水平部分可连接以具有字母L的形状，并且第二竖直部分V2与第二子水平部分可连接以具有字母L的形状。
作为示例，可形成字线WL以使得其顶表面位于比栅极绝缘图案Gox的顶表面和第一绝缘图案120的顶表面低的高度处。
可通过去除工艺去除保护层112的一部分。在去除工艺之后，可在保护层112的剩余部分上形成附加保护层(未示出)，并且保护层112的剩余部分和附加保护层可形成保护图案110。
接下来，可在第一字线WL1和第二字线WL2之间形成第二绝缘图案130。第二绝缘图案130可填充沟槽区TR。第二绝缘图案130的形成可包括形成第二绝缘层(未示出)以填充沟槽区TR并覆盖半导体图案SP、栅极绝缘图案Gox和字线WL，以及去除第二绝缘层的上部以形成彼此分离的第二绝缘图案130。第二绝缘图案130可被形成为使得其顶表面位于比栅极绝缘图案Gox的顶表面和第一绝缘图案120的顶表面低的高度处，并且与字线WL的顶表面相邻。因此，可形成第一凹陷区以暴露第二绝缘图案130的顶表面和字线WL的顶表面。第一凹陷区可在第二方向D2上延伸。
可形成封盖图案220以填充第一凹陷区。封盖图案220的形成可包括形成封盖层(未示出)以填充第一凹陷区并覆盖第一绝缘图案120的顶表面，以及去除封盖层的上部以形成彼此分离的多个封盖图案220。当形成封盖图案220时，第一绝缘图案120的顶表面以及第一竖直部分V1和第二竖直部分V2的顶表面可暴露到外部。
着陆焊盘LP可分别形成在半导体图案SP的第一竖直部分V1和第二竖直部分V2上。着陆焊盘LP的形成可包括去除第一竖直部分V1和第二竖直部分V2的上部以形成第二凹陷区，形成着陆焊盘层(未示出)以填充第二凹陷区并覆盖封盖图案220，以及去除着陆焊盘的部分以形成彼此分离的多个着陆焊盘。
可在第一绝缘图案120和第二绝缘图案130上形成第三层间绝缘层240以填充着陆焊盘LP之间的空间。可分别在着陆焊盘LP上形成数据存储图案DSP。数据存储图案DSP可通过着陆焊盘LP分别电连接到半导体图案SP的第一竖直部分V1和第二竖直部分V2。
尽管未示出，但是在形成图13A的第一绝缘层125之前，可形成辅助层以覆盖衬底100的整个顶表面。通过图13B的蚀刻工艺，可从辅助层形成辅助图案。辅助图案可包括参照图7A至图12D描述的阻挡图案170和下图案180中的至少一个。此后，可执行参照图13B至图13E描述的步骤以形成图7B至图7D的半导体装置。
图14A和图14B是示出制造图8A的半导体装置的方法的截面图。为了简明描述，先前描述的元件可由相同的参考标号标识，而不重复其重叠描述。
参照图3和图14A，在图13A的步骤之后，可在位线BL上形成第一绝缘图案120。这里，可不蚀刻位线BL。因此，位线BL的顶表面(即，位线BL的最上表面)可在第一方向D1上笔直地延伸。可形成沟槽区TR，并且在这种情况下，第一绝缘图案120的侧表面和位线BL的顶表面可通过沟槽区TR暴露到外部。
参照图3和图14B，可形成半导体层SL以覆盖衬底100的整个顶表面。半导体层SL可共形地覆盖第一绝缘图案120的暴露的侧表面和位线BL的暴露的顶表面。半导体层SL可形成为部分地填充沟槽区TR。
此后，可执行参照图13C至图13E和图7A描述的步骤以形成图8A的半导体装置。
尽管未示出，但是在形成图13A的第一绝缘层125之前，可形成辅助层以覆盖衬底100的整个顶表面，结果，可形成图8B至图8D的半导体装置。
图15是示出制造图9A的半导体装置的方法的截面图。为了简明描述，先前描述的元件可由相同的参考标号标识，而不重复其重叠描述。
参照图3和图15，在图13C的步骤之后，可去除半导体层SL的位于第一绝缘图案120的顶表面和沟槽区TR中的位线BL的顶表面上的部分。半导体层SL可经由去除步骤被划分为多个半导体图案SP。每个半导体图案SP可包括彼此相对并彼此间隔开的第一竖直部分V1和第二竖直部分V2。半导体图案SP可不包括水平部分H。作为去除工艺的结果，沟槽区TR中的位线BL的顶表面可被再次暴露到外部。
此后，可执行参照图13D、图13E和图7A描述的步骤以形成图9A的半导体装置。
尽管未示出，在参照图15描述的步骤之前执行参照图14A和图14B描述的步骤的情况下，可形成图10A的半导体装置。
尽管未示出，但是在形成图13A的第一绝缘层125之前，可形成辅助层以覆盖衬底100的整个顶表面，结果，可形成图9B至图9D和图10B至图10D的半导体装置。
图16是示出制造图11A的半导体装置的方法的截面图。
参照图3和图16，在图13C的步骤之后，可去除半导体层SL的位于第一绝缘图案120的顶表面和沟槽区TR中的位线BL的顶表面上的部分。半导体层SL可经由去除步骤被划分为多个半导体图案SP。每个半导体图案SP可包括彼此相对并彼此间隔开的第一竖直部分V1和第二竖直部分V2。半导体图案SP可不包括水平部分H。
在沟槽区TR中的位线BL的一部分可通过去除工艺被进一步去除，并且位线BL的顶表面的一部分可被暴露到外部。位线BL的暴露的顶表面可位于比第一竖直部分V1和第二竖直部分V2的最底表面低的高度处。
此后，可执行参照图13D、图13E和图7A描述的步骤以形成图11A的半导体装置。
尽管未示出，但在参照图16描述的步骤之前执行参照图14A和图14B描述的步骤的情况下，可形成图12A的半导体装置。
尽管未示出，但是在形成图13A的第一绝缘层125之前，可形成辅助层以覆盖衬底100的整个顶表面，结果，可形成图11B至图11D和图12B至图12D的半导体装置。
根据本发明构思的示例实施例，可设置字线以有效地控制沟道区的下部，结果，可改善半导体装置的电特性和可靠性特性。
根据本发明构思的示例实施例，可减小位线和半导体图案之间的接触电阻，因此，可改善半导体装置的电特性和可靠性特性。
尽管已经具体示出和描述了本发明构思的示例实施例，但是本领域的普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可在其中进行形式和细节上的改变。

Claims (20)

1.一种半导体装置，包括：
位线，其在第一方向上延伸；
半导体图案，其位于所述位线上，所述半导体图案包括在所述第一方向上彼此相对的第一竖直部分和第二竖直部分，所述半导体图案包括连接所述第一竖直部分和所述第二竖直部分的水平部分；
第一字线和第二字线，所述第一字线和所述第二字线分别位于与所述第一竖直部分和所述第二竖直部分相邻的所述水平部分上；以及
栅极绝缘图案，其位于所述第一竖直部分和所述第一字线之间以及所述第二竖直部分和所述第二字线之间，
其中，所述水平部分的底表面位于低于或等于所述位线的最上表面的高度处。
2.如权利要求1所述的半导体装置，其中，
所述半导体图案包括在所述第一方向上彼此相邻的第一半导体图案和第二半导体图案，
所述半导体装置还包括在所述第一半导体图案和所述第二半导体图案之间的下图案，并且
所述下图案包含氢和氘中的至少一种。
3.如权利要求1所述的半导体装置，其中，所述水平部分的至少一部分容纳于所述位线的上部中。
4.如权利要求3所述的半导体装置，其中，
所述半导体图案包括在所述第一方向上彼此相邻的第一半导体图案和第二半导体图案，
所述半导体装置还包括在所述第一半导体图案和所述第二半导体图案之间的辅助图案，
所述辅助图案包括阻挡图案和下图案中的至少一个，
所述阻挡图案包括绝缘材料和导电材料中的至少一种，并且
所述下图案包含氢和氘中的至少一种。
5.如权利要求4所述的半导体装置，其中，所述水平部分的底表面位于低于或等于所述辅助图案的最下表面的高度处。
6.如权利要求4所述的半导体装置，其中，
所述辅助图案包括所述阻挡图案和所述下图案二者，并且
所述下图案位于所述位线和所述阻挡图案之间。
7.一种半导体装置，包括：
位线，其在第一方向上延伸；
半导体图案，其位于所述位线上，所述半导体图案包括在所述第一方向上彼此间隔开并彼此相对的第一竖直部分和第二竖直部分；
第一字线和第二字线，所述第一字线和所述第二字线分别位于所述第一竖直部分和所述第二竖直部分的内侧表面上；以及
栅极绝缘图案，其位于所述第一竖直部分和所述第一字线之间以及所述第二竖直部分和所述第二字线之间，
其中，所述第一竖直部分和所述第二竖直部分的底表面位于低于或等于所述位线的最上表面的高度处。
8.如权利要求7所述的半导体装置，其中，
所述半导体图案包括在所述第一方向上彼此相邻的第一半导体图案和第二半导体图案，
所述半导体装置还包括位于所述第一半导体图案和所述第二半导体图案之间的辅助图案，
所述辅助图案包括阻挡图案和下图案中的至少一个，
所述阻挡图案包括绝缘材料和导电材料中的至少一种，并且
所述下图案包括氢和氘中的至少一种。
9.如权利要求8所述的半导体装置，其中，所述第一竖直部分和所述第二竖直部分的所述底表面位于低于或等于所述辅助图案的最下表面的高度处。
10.如权利要求8所述的半导体装置，其中，
所述辅助图案包括所述阻挡图案和所述下图案二者，并且
所述下图案插入在所述位线和所述阻挡图案之间。
11.如权利要求7所述的半导体装置，其中，所述第一竖直部分和所述第二竖直部分的下部被容纳在所述位线的上部中。
12.如权利要求7所述的半导体装置，其中，所述第一竖直部分和所述第二竖直部分的所述底表面位于与所述栅极绝缘图案的底表面相同的高度处。
13.如权利要求11所述的半导体装置，其中，所述第一字线和所述第二字线的底表面位于低于所述位线的所述最上表面的高度处。
14.一种半导体装置，包括：
位线，其在第一方向上延伸；
半导体图案，其位于所述位线上，所述半导体图案包括在所述第一方向上彼此间隔开并彼此相对的第一竖直部分和第二竖直部分；
第一字线和第二字线，所述第一字线和所述第二字线分别位于所述第一竖直部分和所述第二竖直部分的内侧表面上；以及
栅极绝缘图案，其位于所述第一竖直部分和所述第一字线之间以及所述第二竖直部分和所述第二字线之间，
其中，所述第一竖直部分和所述第二竖直部分的底表面位于比所述栅极绝缘图案的底表面高的高度处。
15.如权利要求14所述的半导体装置，其中，
所述半导体图案包括在所述第一方向上彼此相邻的第一半导体图案和第二半导体图案，
所述半导体装置还包括在所述第一半导体图案和所述第二半导体图案之间的辅助图案，
所述辅助图案包括阻挡图案和下图案中的至少一个，
所述阻挡图案包括绝缘材料和导电材料中的至少一种，并且
所述下图案包含氢和氘中的至少一种。
16.如权利要求15所述的半导体装置，其中，所述第一竖直部分和所述第二竖直部分的所述底表面位于低于或等于所述辅助图案的最下表面的高度处。
17.如权利要求15所述的半导体装置，其中，所述栅极绝缘图案的底表面位于比所述辅助图案的最下表面低的高度处。
18.如权利要求14所述的半导体装置，其中，所述第一竖直部分和所述第二竖直部分的下部被容纳在所述位线的上部中。
19.如权利要求14所述的半导体装置，其中，所述第一字线和所述第二字线的底表面位于低于所述位线的最上表面的高度处。
20.如权利要求14所述的半导体装置，其中，所述第一字线和所述第二字线的下部被容纳在所述位线的上部中。
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KR20130074237A (ko) * 2011-12-26 2013-07-04 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체 장치 및 그 제조방법
US10388658B1 (en) * 2018-04-27 2019-08-20 Micron Technology, Inc. Transistors, arrays of transistors, arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, and methods of forming an array of transistors
KR20220043981A (ko) * 2020-09-28 2022-04-06 삼성전자주식회사 반도체 메모리 장치

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