CN115942742A - 半导体存储器件 - Google Patents

半导体存储器件 Download PDF

Info

Publication number
CN115942742A
CN115942742A CN202210620882.6A CN202210620882A CN115942742A CN 115942742 A CN115942742 A CN 115942742A CN 202210620882 A CN202210620882 A CN 202210620882A CN 115942742 A CN115942742 A CN 115942742A
Authority
CN
China
Prior art keywords
pattern
channel
word line
memory device
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210620882.6A
Other languages
English (en)
Inventor
李基硕
金根楠
金熙中
李元锡
赵珉熙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN115942742A publication Critical patent/CN115942742A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)

Abstract

公开了一种半导体存储器件。所述半导体存储器件可以包括：位线，所述位线在第一方向上延伸；字线，所述字线在与所述第一方向垂直的第二方向上延伸；沟道图案，所述沟道图案位于所述位线上，所述沟道图案包括：连接到所述位线的水平沟道部分，以及从所述水平沟道部分起在与所述第一方向和所述第二方向垂直的第三方向上延伸的垂直沟道部分；以及栅极绝缘图案，所述栅极绝缘图案位于所述字线与所述沟道图案之间。所述沟道图案的所述水平沟道部分可以被设置为平行于向所述第一方向和所述第二方向倾斜的第四方向。

Description

半导体存储器件
相关申请的交叉引用
本申请要求于2021年8月17日在韩国知识产权局提交的韩国专利申请No.10-2021-0108331的优先权，该申请的全部内容通过引用并入于此。
技术领域
本公开涉及一种半导体存储器件，并且具体地，涉及一种包括垂直沟道晶体管的半导体存储器件以及制造半导体存储器件的方法。
背景技术
随着半导体器件的设计规则减小，可以提高半导体器件的集成密度和工作速度，但是需要新技术来提高或维持成品率。因此，提出了具有垂直沟道晶体管的半导体器件以提高半导体器件的集成密度并且改善晶体管的电阻和电流驱动特性。
发明内容
根据实施例，一种半导体存储器件可以包括：位线，所述位线在第一方向上延伸；字线，所述字线在与所述第一方向垂直的第二方向上延伸；沟道图案，所述沟道图案位于所述位线上，所述沟道图案包括：连接到所述位线的水平沟道部分，以及从所述水平沟道部分起在与所述第一方向和所述第二方向垂直的第三方向上延伸的垂直沟道部分；以及栅极绝缘图案，所述栅极绝缘图案位于所述字线与所述沟道图案之间。所述沟道图案的所述水平沟道部分可以被设置为平行于向所述第一方向和所述第二方向倾斜的第四方向。
根据实施例，一种半导体存储器件可以包括：位线，所述位线在第一方向上延伸；第一字线和第二字线，所述第一字线和所述第二字线在与所述第一方向垂直的第二方向上延伸；沟道图案，所述沟道图案被设置在所述位线上，所述沟道图案包括：在向所述第一方向和所述第二方向倾斜的第三方向上彼此间隔开的第一垂直沟道部分和第二垂直沟道部分，以及将所述第一垂直沟道部分和所述第二垂直沟道部分彼此连接的水平沟道部分；以及栅极绝缘图案，所述栅极绝缘图案被设置在所述第一字线和所述第二字线与所述沟道图案之间。
根据实施例，一种半导体存储器件可以包括：外围电路结构，所述外围电路结构包括设置在半导体衬底上的外围电路以及被设置为覆盖所述外围电路的外围电路绝缘层；位线，所述位线在所述外围电路结构上沿第一方向延伸；模制绝缘图案，所述模制绝缘图案具有在与所述第一方向垂直的第二方向上延伸以与所述位线交叉的沟槽；第一字线和第二字线，所述第一字线和所述第二字线被设置在每一个所述沟槽中并且在所述第二方向上延伸以与所述位线交叉；沟道图案，所述沟道图案被设置在所述位线上，每一个所述沟道图案包括：在向所述第一方向和所述第二方向倾斜的第三方向上彼此间隔开的第一垂直沟道部分和第二垂直沟道部分，以及被设置为将所述第一垂直沟道部分和所述第二垂直沟道部分彼此连接的水平沟道部分；栅极绝缘图案，所述栅极绝缘图案被设置在所述沟道图案与所述第一字线和所述第二字线之间并且在所述第二方向上延伸；着陆焊盘，所述着陆焊盘分别连接到所述沟道图案的所述第一垂直沟道部分和所述第二垂直沟道部分；以及数据存储图案，所述数据存储图案分别被设置在所述着陆焊盘上。
附图说明
通过参考附图详细地描述示例性实施例，对本领域的技术人员而言特征将变得显而易见，在附图中：
图1是图示根据实施例的包括半导体元件的半导体存储器件的框图。
图2是示意性地图示根据实施例的半导体存储器件的透视图。
图3是图示根据实施例的半导体存储器件的俯视图。
图4A和图4B是图示沿着图3的线A-A'、B-B'、C-C'、D-D'和E-E'截取的截面的截面图。
图5是图示根据实施例的半导体存储器件的沟道图案的图。
图6A、图6B、图6C和图6D是放大截面图，每一个放大截面图图示图4A的部分“P”。
图7是图示根据实施例的半导体存储器件的俯视图。
图8是图示沿着图3的线A-A'和B-B'截取的截面的截面图。
图9是示意性地图示根据实施例的半导体存储器件的透视图。
图10A和图10B是图示沿着图3的线A-A'、B-B'、C-C'、D-D'和E-E'截取的横截面的截面图。
图11是示意性地图示根据实施例的半导体存储器件的透视图。
图12A和图12B是图示沿着图3的线A-A'、B-B'、C-C'和D-D'截取的截面的截面图。
图13A、图14A、图15A、图16A、图17A、图18A、图19A和图20A是图示根据实施例的制造半导体存储器件的方法中的各阶段的俯视图。
图13B、图14B、图15B、图16B、图17B、图18B、图19B和图20B、图13C、图14C、图15C、图16C、图17C、图18C、图19C和图20C、图21A、图22A和图23A以及图21B、图22B和图23B是图示根据实施例的制造半导体存储器件的方法中的各阶段的截面图。
具体实施方式
图1是图示根据实施例的包括半导体元件的半导体存储器件的框图。
参考图1，半导体存储器件可以包括存储单元阵列1、行译码器2、读出放大器3、列译码器4和控制逻辑5。
存储单元阵列1可以包括二维或三维布置的多个存储单元MC。每一个存储单元MC可以设置在被设置为彼此交叉的字线WL和位线BL之间并且连接到该字线WL和该位线BL。
每一个存储单元MC可以包括彼此串联电连接的选择元件TR和数据存储元件DS。选择元件TR可以设置在数据存储元件DS与字线WL之间并且连接到数据存储元件DS和字线WL，并且数据存储元件DS可以通过选择元件TR连接到位线BL。选择元件TR可以是场效应晶体管(FET)，并且可以使用电容器、磁隧道结图案或可变电阻器中的至少一种来实现数据存储元件DS。作为示例，选择元件TR可以包括其栅电极连接到字线WL并且其漏极/源极端子分别连接到位线BL和数据存储元件DS的晶体管。
行译码器2可以被配置为对从外部输入的地址信息进行译码，并且基于译码后的地址信息来选择存储单元阵列1的字线WL之一。由行译码器2译码后的地址信息可以被提供给行驱动器，并且在这种情况下，行驱动器可以响应于控制电路的控制而向选定字线WL和未选字线WL提供相应的电压。
读出放大器3可以被配置为感测、放大并输出基于由列译码器4译码后的地址信息而选择的位线BL与参考位线之间的电压差。
列译码器4可以被用作读出放大器3与外部设备(例如，存储器控制器)之间的数据传输路径。列译码器4可以被配置为对从外部输入的地址信息进行译码，并且基于译码后的地址信息来选择位线BL之一。
控制逻辑5可以被配置为生成控制信号，所述控制信号用于控制对存储单元阵列1的数据写入操作或数据读取操作。
图2是示意性地图示根据实施例的半导体存储器件的透视图。
参考图2，半导体存储器件可以包括位于半导体衬底100上的外围电路结构PS和位于外围电路结构PS上的单元阵列结构CS。
外围电路结构PS可以包括形成在半导体衬底100上的核心电路(例如，读出放大器S/A)和外围电路(例如，字线驱动器SWD/PERI)。核心电路和外围电路可以包括参考图1描述的行译码器2和列译码器4、读出放大器3以及控制逻辑5。外围电路结构PS可以在与半导体衬底100的顶表面垂直的第三方向D3上设置在半导体衬底100与单元阵列结构CS之间。
单元阵列结构CS可以包括位线BL、字线WL以及位于位线BL与字线WL之间的存储单元MC(例如，参见图1)。存储单元MC(例如，参见图1)可以被二维地或三维地布置在沿彼此不平行的第一方向D1和第二方向D2延伸的平面上。如上所述，每一个存储单元MC(例如，参见图1)可以包括选择元件TR和数据存储元件DS。
在实施例中，可以设置垂直沟道晶体管(VCT)作为每个存储单元MC的选择元件TR(例如，参见图1)。垂直沟道晶体管可以指其沟道区域在与半导体衬底100的顶表面垂直的方向上(即，在第三方向D3上)延伸的晶体管。另外，可以设置电容器作为每个存储单元MC的数据存储元件DS(例如，参见图1)。
图3是图示根据实施例的半导体存储器件的俯视图。图4A和图4B是图示沿着图3的线A-A'、B-B'、C-C'、D-D'和E-E'截取的截面的截面图。图5是图示根据实施例的半导体存储器件的沟道图案的图。图6A、图6B、图6C和图6D是放大截面图，每一个放大截面图图示图4A的“P”部分。
参考图3、图4A和图4B，根据实施例的半导体存储器件可以包括外围电路结构PS和单元阵列结构CS。
外围电路结构PS可以包括：被集成在半导体衬底100的顶表面上的核心电路SA和外围电路PC，被设置为覆盖核心电路SA和外围电路PC的外围电路绝缘层ILD，外围接触插塞PCT，以及外围电路线PCL。
详细地，半导体衬底100可以是单晶硅衬底。半导体衬底100可以包括单元阵列区域CAR和外围电路区域PCR。
包括读出放大器3(例如，参见图1)的核心电路SA可以设置在半导体衬底100的单元阵列区域CAR上，并且外围电路PC(例如，字线驱动器和控制逻辑5(例如，参见图1))可以设置在半导体衬底100的外围电路区域PCR上。
核心电路SA和外围电路PC可以包括被集成在半导体衬底100上的NMOS晶体管和PMOS晶体管。核心电路SA和外围电路PC可以通过外围电路线PCL和外围电路接触插塞PCT电连接到位线BL和字线WL。读出放大器可以电连接到位线BL，并且每一个读出放大器可以被配置为放大并输出由一对位线BL感测的电压之间的电压电平差。
外围电路绝缘层ILD可以设置在半导体衬底100上以覆盖核心电路SA和外围电路PC、外围电路线PCL以及外围电路接触插塞PCT。外围电路绝缘层ILD可以具有基本上平坦的顶表面。外围电路绝缘层ILD可以包括垂直堆叠的多个绝缘层。例如，外围电路绝缘层ILD可以包括氧化硅层、氮化硅层、氮氧化硅层和/或低k电介质层。
单元阵列结构CS可以设置在外围电路绝缘层ILD上。单元阵列结构CS可以包括多条位线BL、沟道图案CP、第一字线WL1和第二字线WL2、栅极绝缘图案Gox以及数据存储图案DSP。
位线BL可以设置在外围电路绝缘层ILD上以在第一方向D1上例如纵向延伸并且可以在第二方向D2上彼此间隔开。这里，第一方向D1和第二方向D2可以与半导体衬底100的顶表面平行。位线BL可以在第二方向D2上具有第一宽度W1，并且第一宽度W1可以在约1nm至约50nm的范围内。
位线BL可以由例如以下各项中的至少一种形成或者包括例如以下各项中的至少一种：掺杂多晶硅、金属材料、导电金属氮化物、导电金属硅化物、导电金属氧化物或它们的组合。位线BL可以由例如以下各项中的至少一种形成：掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或它们的组合。每一条位线BL可以具有由至少一种前述材料形成的单层或多层结构。例如，位线BL可以由诸如以下二维材料和三维材料中的至少一种材料形成或者包括所述至少一种材料：碳基二维材料(例如，石墨烯)、碳基三维材料(例如，碳纳米管)或它们的组合形成。
位线BL可以通过下接触插塞LCT连接到外围电路线PCL。此外，位于与位线BL相同水平高度的下导电图案LCP可以设置在外围电路区域PCR上。下导电图案LCP可以通过下接触插塞LCT连接到外围电路线PCL。下导电图案LCP可以由与位线BL相同的导电材料形成或者包括与位线BL相同的导电材料。
下绝缘图案111可以设置在位线BL与外围电路线PCL之间并且在下导电图案LCP与外围电路线PCL之间以分别包封下接触插塞LCT。
第一绝缘图案121可以设置在位线BL之间。第一绝缘图案121可以由例如以下各项中的至少一种形成或者包括例如以下各项中的至少一种：氧化硅、氮化硅、氮氧化硅和/或低k电介质材料。
屏蔽结构SS可以分别设置在位线BL之间并且可以在第一方向D1上延伸且彼此平行。屏蔽结构SS可以由至少一种导电材料(例如，金属材料)形成或者包括所述至少一种导电材料。屏蔽结构SS可以设置在第一绝缘图案121中，并且屏蔽结构SS的顶表面可以位于比位线BL的顶表面低的水平高度处。
在实施例中，屏蔽结构SS可以由导电材料形成，并且可以在屏蔽结构SS中形成气隙或空隙。在另一实施例中，可以在第一绝缘图案121中限定气隙而不是屏蔽结构SS。
模制绝缘图案125可以设置在第一绝缘图案121和位线BL上。模制绝缘图案125可以限定沟槽T(例如，参见图15A)，所述沟槽T在第二方向D2上延伸以与位线BL交叉并且在第一方向D1上彼此间隔开。模制绝缘图案125可以在外围电路区域PCR上覆盖下导电图案LCP的顶表面。模制绝缘图案125可以由例如以下各项中的至少一种形成或者包括例如以下各项中的至少一种：氧化硅、氮化硅、氮氧化硅和/或低k电介质材料。
沟道图案CP可以设置在位线BL上。在模制绝缘图案125的每一个沟槽T(例如，参见图15A)中，沟道图案CP可以在第二方向D2上彼此间隔开。沟道图案CP可以通过模制绝缘图案125在每条位线BL上在第四方向D4上彼此间隔开，所述第四方向D4相对于第一方向D1和第二方向D2例如以斜角倾斜。这里，第四方向D4可以与半导体衬底100的顶表面平行，例如，第四方向D4可以与第一方向D1和第二方向D2位于相同的平面中并且相对于第一方向D1和第二方向D2中的每一者成斜角。沟道图案CP可以在第二方向D2上彼此间隔开特定距离。当在第二方向D2上测量时，每一个沟道图案CP的宽度可以大于位线BL的宽度。
更详细地，参考图3、图5和图6A，每一个沟道图案CP可以包括在第四方向D4上彼此相对的第一垂直沟道部分VCP1和第二垂直沟道部分VCP2，以及连接到位线BL并且被设置为将第一垂直沟道部分VCP1和第二垂直沟道部分VCP2彼此连接的水平沟道部分HCP。水平沟道部分HCP可以在第四方向D4上延伸，并且当在俯视图中观察时，每一个沟道图案CP可以具有平行四边形或菱形形状(例如，图3中的虚线平行四边形)。水平沟道部分HCP的一部分可以位于第一字线WL1与第二字线WL2之间。沟道图案CP的水平沟道部分HCP可以将第一垂直沟道部分VCP1和第二垂直沟道部分VCP2电连接到相应的位线BL。也就是说，在根据实施例的半导体存储器件中，可以设置共享一条位线BL的一对垂直沟道晶体管以。
在实施例中，沟道图案CP的第一垂直沟道部分VCP1和第二垂直沟道部分VCP2可以被布置为当在俯视图中观察时在第一方向D1或第二方向D2上形成之字形。例如，参考图3，每个沟道图案CP的第一垂直沟道部分VCP1和第二垂直沟道部分VCP2可以在第二方向D2上彼此偏移(例如，以限定平行四边形)。
更详细地，参考图6A，沟道图案CP的水平沟道部分HCP可以与位线BL的顶表面直接接触。例如，水平沟道部分HCP在位线BL的顶表面上(例如，从位线BL的顶表面起(例如，沿着第三方向D3))的厚度，可以基本上等于第一垂直沟道部分VCP1和第二垂直沟道部分VCP2在模制绝缘图案125的侧表面上(例如，从模制绝缘图案125的侧表面起(例如，沿着第一方向D1))的厚度。
第一垂直沟道部分VCP1和第二垂直沟道部分VCP2中的每一者可以具有与模制绝缘图案125接触的外侧表面和与外侧表面相对的内侧表面。第一垂直沟道部分VCP1的内侧表面和第二垂直沟道部分VCP2的内侧表面可以在第四方向D4上彼此面对。
参考图3和图5，第一垂直沟道部分VCP1和第二垂直沟道部分VCP2中的每一者可以包括第一区域R1和第二区域R2，第一区域R1是在第一方向D1上第一垂直沟道部分VCP1与第二垂直沟道部分VCP2之间的非重叠区域，第二区域R2是在第一方向D1上第一垂直沟道部分VCP1与第二垂直沟道部分VCP2之间的重叠区域。在第一垂直沟道部分VCP1和第二垂直沟道部分VCP2中的每一者中，重叠区域(即，第二区域R2)的面积可以小于非重叠区域(即，第一区域R1)的面积。因此，可以减小在第一方向D1上彼此相邻的沟道图案CP之间的耦合。
第一垂直沟道部分VCP1和第二垂直沟道部分VCP2可以在与半导体衬底100的顶表面垂直的第三方向D3上具有垂直长度，并且可以在第一方向D1上具有宽度。第一垂直沟道部分VCP1和第二垂直沟道部分VCP2的垂直长度可以是其宽度的约2至10倍。第一垂直沟道部分VCP1和第二垂直沟道部分VCP2在第一方向D1上的宽度例如厚度可以在几纳米至几十纳米的范围内。例如，第一垂直沟道部分VCP1和第二垂直沟道部分VCP2的宽度可以在1nm至30nm的范围内，或者特别地在1nm至10nm的范围内。
在每一个沟道图案CP中，水平沟道部分HCP可以包括公共源极/漏极区域，第一垂直沟道部分VCP1的上端可以包括第一源极/漏极区域，并且第二垂直沟道部分VCP2的上端可以包括第二源极/漏极区域。第一垂直沟道部分VCP1可以包括位于第一源极/漏极区域与公共源极/漏极区域之间的第一沟道区域，并且第二垂直沟道部分VCP2可以包括位于第二源极/漏极区域与公共源极/漏极区域之间的第二沟道区域。在实施例中，第一垂直沟道部分VCP1的第一沟道区域可以由第一字线WL1控制，并且第二垂直沟道部分VCP2的第二沟道区域可以由第二字线WL2控制。
在实施例中，沟道图案CP可以由至少一种氧化物半导体材料(例如，InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、InxGayO或它们的组合)形成或者包括所述至少一种氧化物半导体材料。作为示例，沟道图案CP可以由铟镓锌氧化物(IGZO)形成或者包括铟镓锌氧化物(IGZO)。沟道图案CP可以包括由氧化物半导体材料制成的单层或多层。沟道图案CP可以由非晶、单晶或多晶氧化物半导体材料形成或者包括非晶、单晶或多晶氧化物半导体材料。在实施例中，沟道图案CP的带隙能量可以大于硅的带隙能量。例如，沟道图案CP可以具有约1.5eV至5.6eV的带隙能量。在实施例中，当沟道图案CP具有约2.0eV至4.0eV的带隙能量时，它们可以具有优化的沟道特性。在实施例中，沟道图案CP可以具有多晶或非晶结构。在实施例中，沟道图案CP可以由二维半导体材料(例如，石墨烯、碳纳米管或它们的组合)形成或者包括所述二维半导体材料。
参考图3、图4A、图4B和图6A，第一字线WL1和第二字线WL2可以在第二方向D2上延伸以与位线BL和沟道图案CP交叉并且可以在第一方向D1上交替排列。成对的第一字线WL1和第二字线WL2可以被设置在每个沟道图案CP的水平沟道部分HCP上并且被设置在每个沟道图案CP的第一垂直沟道部分VCP1与第二垂直沟道部分VCP2之间。
第一字线WL1和第二字线WL2中的每一者可以具有彼此相对的内侧表面和外侧表面，并且第一字线WL1和第二字线WL2的外侧表面可以设置在水平沟道部分HCP上以彼此面对。第一字线WL1的内侧表面可以与第一垂直沟道部分VCP1的内侧表面相邻，并且第二字线WL2的内侧表面可以与第二垂直沟道部分VCP2的内侧表面相邻。第一字线WL1可以与第一垂直沟道部分VCP1的第一沟道区域相邻，并且第二字线WL2可以与第二垂直沟道部分VCP2的第二沟道区域相邻。
当在第一方向D1上测量时，第一字线WL1和第二字线WL2可以具有小于模制绝缘图案125之间的距离L1(即，沟槽的宽度)的一半的宽度。第一字线WL1和第二字线WL2的宽度可以在约1nm至约50nm的范围内。
第一字线WL1和第二字线WL2可以由例如以下各项中的至少一种形成或者包括例如以下各项中的至少一种：掺杂多晶硅、金属材料、导电金属氮化物、导电金属硅化物、导电金属氧化物或它们的组合。第一字线WL1和第二字线WL2可以由例如以下各项中的至少一种形成：掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或它们的组合。第一字线WL1和第二字线WL2可以具有由至少一种前述材料形成的单层或多层结构。在实施例中，第一字线WL1和第二字线WL2可以由二维半导体材料(例如，石墨烯、碳纳米管或它们的组合)形成或者包括所述二维半导体材料。
第一覆盖图案151和第二绝缘图案153可以设置在成对的第一字线WL1和第二字线WL2之间。第一覆盖图案151可以设置在第一字线WL1和第二字线WL2的外侧表面与第二绝缘图案153之间，并且设置在沟道图案CP的水平沟道部分HCP的顶表面与第二绝缘图案153之间。第一覆盖图案151可以具有基本上均匀的厚度，并且可以由与第二绝缘图案153不同的绝缘材料形成。第一覆盖图案151和第二绝缘图案153可以在第二方向D2上延伸。
第二覆盖图案155可以设置在第一字线WL1的顶表面和第二字线WL2的顶表面上。第二覆盖图案155可以覆盖第一覆盖图案151的顶表面和第二绝缘图案153的顶表面。第二覆盖图案155可以在第二方向D2上延伸。在实施例中，第二覆盖图案155的顶表面可以与模制绝缘图案125的顶表面基本上共面。第二覆盖图案155可以由与第二绝缘图案153不同的绝缘材料形成。如图6A进一步图示的，第一栅极绝缘图案Gox1可以设置在第一字线WL1与沟道图案CP之间，并且第二栅极绝缘图案Gox2可以设置在第二字线WL2与沟道图案CP之间。
第一栅极绝缘图案Gox1和第二栅极绝缘图案Gox2可以在第二方向D2上延伸以与第一字线WL1和第二字线WL2平行。第一栅极绝缘图案Gox1和第二栅极绝缘图案Gox2可以以均匀的厚度覆盖沟道图案CP的表面。在第二方向D2上相邻的沟道图案CP之间，栅极绝缘图案Gox可以与第一绝缘图案121的顶表面和模制绝缘图案125的侧表面直接接触。
第一栅极绝缘图案Gox1和第二栅极绝缘图案Gox2中的每一者可以具有基本上“L”形截面。换句话说，第一栅极绝缘图案Gox1和第二栅极绝缘图案Gox2中的每一者可以包括覆盖水平沟道部分HCP的水平部分和覆盖第一垂直沟道部分VCP1和第二垂直沟道部分VCP2的垂直部分。
第一栅极绝缘图案Gox1和第二栅极绝缘图案Gox2可以由例如氧化硅、氮氧化硅、介电常数比氧化硅高的高k电介质材料或它们的组合中的至少一种形成。高k电介质材料可以包括金属氧化物或金属氮氧化物中的至少一种。例如，用于栅极绝缘层的高k电介质材料可以包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或它们的组合。
然而，在图6B的实施例中，栅极绝缘图案Gox可以公共地设置在沟道图案CP与第一字线WL1和第二字线WL2之间。栅极绝缘图案Gox可以以均匀的厚度覆盖沟道图案CP的表面。栅极绝缘图案Gox的一部分可以设置在第一字线WL1与第二字线WL2之间。在这种情况下，栅极绝缘图案Gox的该部分可以与第一覆盖图案151接触。
在图6C所示的实施例中，第一沟道图案CP1和第二沟道图案CP2可以设置在位线BL上以在第一方向D1上彼此间隔开。第一沟道图案CP1可以包括：与位线BL接触的第一水平沟道部分HCP1，以及从第一水平沟道部分HCP1垂直延伸并且与第一字线WL1的外侧表面相邻的第一垂直沟道部分VCP1。第二沟道图案CP2可以包括：与位线BL接触的第二水平沟道部分HCP2，以及从第二水平沟道部分HCP2垂直延伸并且与第二字线WL2的外侧表面相邻的第二垂直沟道部分VCP2。
第一沟道图案CPl的第一水平沟道部分HCPl的侧表面和第一栅极绝缘图案Goxl的侧表面可以与第一字线WL1的内侧表面对齐，例如共面。类似地，第二沟道图案CP2的第二水平沟道部分HCP2的侧表面和第二栅极绝缘图案Gox2的侧表面可以与第二字线WL2的内侧表面对齐，例如共面。
在第一沟道图案CP1和第二沟道图案CP2在位线BL上彼此间隔开的情况下，第一覆盖图案151可以与位线BL的顶表面接触。
在图6D的实施例中，第一字线WL1可以包括设置在沟道图案CP的水平沟道部分HCP上的第一水平部分HP1和从第一水平部分HP1垂直延伸的第一垂直部分VP1。第一字线WL1的第一垂直部分VP1可以与沟道图案CP的第一垂直沟道部分VCP1的内侧表面相邻。
第二字线WL2可以包括设置在沟道图案CP的水平沟道部分HCP上的第二水平部分HP2和从第二水平部分HP2垂直延伸的第二垂直部分VP2。第二字线WL2的第二垂直部分VP2可以与沟道图案CP的第二垂直沟道部分VCP2的内侧表面相邻。
在沟道图案CP的水平沟道部分HCP上，成对的第一字线WL1和第二字线WL2可以被设置为相对于彼此对称。
第一间隔物SP1可以设置在第一字线WL1的第一水平部分HP1上，第二间隔物SP2可以设置在第二字线WL2的第二水平部分HP2上。第一间隔物SP1可以与第一字线WL1的第一水平部分HP1的侧表面对齐，例如共面，第二间隔物SP2可以与第二字线WL2的第二水平部分HP2的侧表面对齐，例如共面。另外，第一覆盖图案151和第二绝缘图案153可以设置在成对的第一间隔物SP1与第二间隔物SP2之间。
返回参考图3、图4A和图4B，着陆焊盘(landing pad，LP)可以设置在沟道图案CP的第一垂直沟道部分VCP1和第二垂直沟道部分VCP2上。着陆焊盘LP可以与第一垂直沟道部分VCP1和第二垂直沟道部分VCP2直接接触。如图6A所示，着陆焊盘LP可以包括被插置在模制绝缘图案125的侧表面与栅极绝缘图案Gox1或Gox2的侧表面之间的部分。当在俯视图中观察时，着陆焊盘LP可以具有各种形状，例如圆形、椭圆形、矩形、正方形、菱形、六边形。如图3所示，着陆焊盘LP可以被设置为在第二方向D2和第四方向D4上彼此间隔开。着陆焊盘LP可以由例如以下各项中的至少一种形成或者包括例如以下各项中的至少一种：掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或它们的组合。
第三绝缘图案165可以被设置为填充着陆焊盘LP之间的区域。换句话说，着陆焊盘LP可以通过第三绝缘图案165彼此分隔开。
在实施例中，数据存储图案DSP可以分别设置在着陆焊盘LP上。数据存储图案DSP可以通过着陆焊盘LP分别电连接到沟道图案CP的第一垂直沟道部分VCP1和第二垂直沟道部分VCP2。如图3所示，数据存储图案DSP可以被设置为在第二方向D2和第四方向D4上彼此间隔开。
在实施例中，数据存储图案DSP可以是电容器并且可以包括底电极和顶电极以及位于底电极与顶电极之间的电容器电介质层。在这种情况下，当在俯视图中观察时，底电极可以与着陆焊盘LP接触并且可以具有各种形状(例如，圆形、椭圆形、矩形、正方形、菱形和六边形)。
或者，数据存储图案DSP可以是可变电阻图案，其电阻能够通过施加到存储器元件的电脉冲被切换到至少两种状态之一。例如，数据存储图案DSP可以由以下各项中的至少一种形成或者包括以下各项中的至少一种：晶体状态能够根据向其施加的电流量而发生改变的相变材料、钙钛矿化合物、过渡金属氧化物、磁性材料、铁磁性材料或反铁磁性材料。
此外，上导电图案UCP可以设置在外围电路区域PCR的模制绝缘图案125上并且可以由与着陆焊盘LP相同的导电材料形成或者包括与着陆焊盘LP相同的导电材料。上导电图案UCP可以通过下导电通路LVP连接到下导电图案LCP。
蚀刻停止层171可以被设置为覆盖着陆焊盘LP的顶表面和上导电图案UCP的顶表面，并且第四绝缘层173可以设置在蚀刻停止层171上。第四绝缘层173可以覆盖单元阵列区域CAR的数据存储图案DSP。连接线CL可以在外围电路区域PCR中设置在第四绝缘层173上，并且连接线CL可以通过上导电通路UVP连接到上导电图案UCP。
在下文中，将描述根据一些实施例的半导体器件。在以下描述中，为了简洁起见，先前描述的元件可以通过相同的附图标记来标识，而不重复其重叠描述。
图7是图示根据实施例的半导体存储器件的俯视图。
数据存储图案DSP可以与着陆焊盘LP完全地或部分地重叠。每一个数据存储图案DSP可以与相应的着陆焊盘LP的顶表面的整个或部分区域接触。
在实施例中，当在俯视图中观察时，沟道图案CP的第一垂直沟道部分VCP1和第二垂直沟道部分VCP2可以在第一方向D1或第二方向D2上以之字形排列。当在俯视图中观察时，着陆焊盘LP和数据存储图案DSP也可以在第一方向D1或第二方向D2上以之字形或蜂窝状排列。
详细地，数据存储图案DSP或着陆焊盘LP可以被布置为在第二方向D2和第四方向D4上彼此间隔开基本上相同的距离。换句话说，在第二方向D2上彼此相邻的两个数据存储图案DSP的中心之间的距离d1可以基本上等于在第四方向D4(即，对角线方向)上彼此相邻的两个数据存储图案DSP的中心之间的距离d2。
图8是图示沿着图3的线A-A'和B-B'截取的截面的截面图。
在图8所示的实施例中，半导体存储器件可以包括字线屏蔽结构WS或气隙，字线屏蔽结构WS或气隙均被设置在相应的成对的第一字线WL1与第二字线WL2之间。字线屏蔽结构WS可以在第二方向D2上延伸以与第一字线WL1和第二字线WL2平行。
可以通过如下步骤形成字线屏蔽结构WS：当在形成了第一字线WL1和第二字线WL2之后形成第二绝缘图案153时形成绝缘层以限定间隙区域、并且用导电材料填充绝缘层的间隙区域。在这种情况下，字线屏蔽结构WS可以局部地形成在第二绝缘图案153中。或者，可以通过在形成第二绝缘图案153时使用具有差台阶覆盖特性的沉积方法来沉积绝缘层而在第二绝缘图案153中形成气隙。
图9是示意性地图示根据实施例的半导体存储器件的透视图。
参考图9，半导体存储器件可以包括位于半导体衬底100上的单元阵列结构CS和位于单元阵列结构CS上的外围电路结构PS。
在实施例中，单元阵列结构CS可以在与半导体衬底100的顶表面垂直的第三方向D3上设置在半导体衬底100与外围电路结构PS之间。如上所述，单元阵列结构CS可以包括位线BL、字线WL以及位于位线BL与字线WL之间的存储单元。每一个存储单元可以包括用作选择元件TR(例如，参见图1)的垂直沟道晶体管以及用作数据存储元件DS(例如，参见图1)的电容器。外围电路结构PS可以包括形成在设置于绝缘层上的半导体层上的核心电路和外围电路。
图10A和图10B是图示沿着图3的线A-A'、B-B'、C-C'、D-D'和E-E'截取的截面的截面图(以反映图9的结构)。
参考图3、图10A和图10B，单元阵列结构CS可以包括位线BL、第一字线WL1和第二字线WL2、沟道图案CP、数据存储图案DSP以及下金属焊盘LMP，它们设置在覆盖半导体衬底100的下绝缘图案111上。
位线BL可以设置在覆盖半导体衬底100的下绝缘图案111上。位线BL可以在第一方向D1上延伸并且可以在第二方向D2上彼此间隔开。屏蔽结构SS可以设置在位线BL之间。
第一字线WL1和第二字线WL2、沟道图案CP以及数据存储图案DSP可以被配置为具有与参考图3、图4A、图4B和图6A至图6D描述的实施例中的技术特征基本上相同的技术特征。
半导体层180可以设置在单元阵列结构CS的第四绝缘层173上。半导体层180可以是单晶硅层或多晶硅层。外围电路绝缘层ILD、外围接触插塞PCT和外围电路线PCL可以设置在半导体层180上，并且这里，外围电路绝缘层ILD可以被设置为覆盖核心电路SA和外围电路PC。
外围电路线PCL可以通过外围接触插塞PCT耦接到连接线CL，所述外围接触插塞PCT被形成为穿透外围电路绝缘层ILD和半导体层180。穿透半导体层180的外围接触插塞PCT可以被绝缘材料围绕。最上绝缘层190可以被设置为覆盖外围电路线PCL的顶表面。
图11是示意性地图示根据实施例的半导体存储器件的透视图。
参考图11，半导体存储器件可以具有芯片到芯片(C2C)结构。在C2C结构中，可以在第一半导体衬底100(例如，第一晶片)上制造包括单元阵列结构CS的上芯片，可以在与第一半导体衬底100不同的第二半导体衬底200(例如，第二晶片)上制造包括外围电路结构PS的下芯片，然后，上芯片和下芯片可以通过接合工艺彼此连接。这里，可以执行接合工艺以将形成在上芯片的最上金属层中的接合金属焊盘电连接到形成在下芯片的最上金属层中的接合金属焊盘。例如，在接合金属焊盘由铜(Cu)形成的情况下，可以以Cu到Cu接合方式执行接合工艺，但是在实施例中，接合金属焊盘还可以由例如铝(Al)或钨(W)形成或者包括例如铝(Al)或钨(W)。
单元阵列结构CS可以设置在第一半导体衬底100上，并且下金属焊盘LMP可以设置在单元阵列结构CS的最上层(例如，相对于第一半导体衬底100)中。下金属焊盘LMP可以电连接到存储单元阵列1(例如，参见图1)。
外围电路结构PS可以设置在第二半导体衬底200上，并且上金属焊盘UMP可以设置在外围电路结构PS的最上层(例如，相对于第二半导体衬底200)中。上金属焊盘UMP可以电连接到核心电路和外围电路2、3、4和5(例如，参见图1)。上金属焊盘UMP可以直接接合到单元阵列结构CS的下金属焊盘LMP并且可以与下金属焊盘LMP直接接触。也就是说，如图11所示，单元阵列结构CS的最上层和外围电路结构PS的最上层可以通过上金属焊盘UMP和下金属焊盘LMP彼此连接，例如，组合后的上金属焊盘UMP和下金属焊盘LMP可以位于第一半导体衬底100与第二半导体衬底200之间。
图12A和图12B是图示沿着图3的线A-A'、B-B'、C-C'和D-D'截取的截面的截面图(以反映图11的结构)。
参考图3、图12A和图12B，半导体存储器件可以包括单元阵列结构CS和外围电路结构PS，单元阵列结构CS包括设置在其最上层的下金属焊盘LMP，外围电路结构PS包括设置在其最上层的上金属焊盘UMP。这里，单元阵列结构CS的下金属焊盘LMP和外围电路结构PS的上金属焊盘UMP可以以接合方式彼此电连接且物理连接。下金属焊盘LMP和上金属焊盘UMP可以由至少一种金属材料(例如，铜(Cu))形成或者包括至少一种金属材料(例如，铜(Cu))。换句话说，下金属焊盘LMP可以与上金属焊盘UMP直接接触。
详细地，单元阵列结构CS可以包括位线BL、第一字线WL1和第二字线WL2、沟道图案CP、数据存储图案DSP以及下金属焊盘LMP，它们设置在覆盖半导体衬底100的下绝缘图案111上。位线BL、第一字线WL1和第二字线WL2、沟道图案CP和数据存储图案DSP可以被配置为具有与参考图3、图4A、图4B和图6A至图6D描述的实施例中的技术特征基本上相同的技术特征。
单元金属结构CCL可以设置在覆盖数据存储图案DSP的第四绝缘层173上，并且在这种情况下，单元金属结构CCL可以电连接到位线BL以及第一字线WL1和第二字线WL2。下金属焊盘LMP可以设置在单元阵列结构CS的最上层(例如，最上绝缘层190)中。
外围电路结构PS可以包括：核心电路SA和外围电路PC，其被集成在第二半导体衬底200上；外围电路接触插塞PCT和外围电路线PCL，它们电连接到核心电路SA和外围电路PC；以及上金属焊盘UMP，其电连接到外围电路线PCL。上金属焊盘UMP可以设置在外围电路结构PS的最上层(例如，外围绝缘层220)中。
下金属焊盘LMP和上金属焊盘UMP可以具有基本上相同的大小和布置。下金属焊盘LMP和上金属焊盘UMP可以由例如以下各项中的至少一种形成或者包括例如以下各项中的至少一种：铜(Cu)、铝(Al)、镍(Ni)、钴(Co)、钨(W)、钛(Ti)、锡(Sn)或它们的合金。
图13A、图14A、图15A、图16A、图17A、图18A、图19A和图20A是图示根据实施例的制造半导体存储器件的方法中的阶段的俯视图。图13B、图14B、图15B、图16B、图17B、图18B、图19B和图20B、图13C、图14C、图15C、图16C、图17C、图18C、图19C和图20C、图21A、图22A和图23A以及图21B、图22B和图23B是图示根据实施例的制造半导体存储器件的方法中的各阶段的截面图。
参考图13A、图13B和图13C，可以在半导体衬底100上形成包括核心电路SA和外围电路PC的外围电路结构PS。
半导体衬底100可以包括单元阵列区域CAR和外围电路区域PCR。包括读出放大器3(例如，参见图1)的核心电路SA可以形成在半导体衬底100的单元阵列区域CAR上。外围电路PC(例如，字线驱动器和控制逻辑5(例如，参见图1))可以形成在半导体衬底100的外围电路区域PCR上。核心电路SA和外围电路PC可以包括被集成在半导体衬底100上的NMOS晶体管和PMOS晶体管。
可以在半导体衬底100上形成外围电路绝缘层ILD以覆盖核心电路SA和外围电路PC。外围电路绝缘层ILD可以包括垂直堆叠的多个绝缘层。在实施例中，外围电路绝缘层ILD可以包括例如氧化硅层、氮化硅层、氮氧化硅层和/或低k电介质层。
可以在外围电路绝缘层ILD中形成外围接触插塞PCT和外围电路线PCL。外围接触插塞PCT和外围电路线PCL可以电连接到核心电路SA和外围电路PC。
可以在单元阵列区域CAR中并且在外围电路绝缘层ILD上形成位线BL。位线BL可以在第一方向D1上延伸并且可以在第二方向D2上彼此间隔开。
位线BL的形成可以包括：在半导体衬底100上形成下绝缘层以覆盖外围电路绝缘层ILD；形成下接触插塞LCT以穿透下绝缘层并且连接到外围电路结构PS或外围电路线PCL；在下绝缘层上沉积下导电层；以及使下导电层和下绝缘层图案化以在单元阵列区域CAR上形成位线BL。
在用于形成位线BL的蚀刻工艺期间，可以蚀刻下绝缘层以形成下绝缘图案111并且暴露外围电路绝缘层ILD。
在形成位线BL期间，可以使下导电层和下绝缘层图案化以在外围电路区域PCR上形成下导电图案LCP。下导电图案LCP可以通过下接触插塞LCT和外围电路线PCL连接到外围电路PC。
参考图14A、图14B和图14C，在形成位线BL之后，可以形成第一绝缘层120以在位线BL之间限定间隙区域。
第一绝缘层120可以被沉积在半导体衬底100上以具有基本上均匀的厚度。第一绝缘层120的沉积厚度可以小于相邻位线BL之间的距离的一半。在以这种方式沉积第一绝缘层120的情况下，位线BL之间的间隙区域可以由第一绝缘层120限定。间隙区域可以在第一方向D1上延伸以与位线BL平行。
然而，在形成第一绝缘层120之前，可以在外围电路区域PCR上形成绝缘材料115以填充下导电图案LCP之间的区域。
在形成第一绝缘层120之后，可以在第一绝缘层120上形成屏蔽结构SS以填充间隙区域。屏蔽结构SS可以形成在位线BL之间。
屏蔽结构SS的形成可以包括在第一绝缘层120上形成屏蔽层以填充间隙区域并且使屏蔽层的顶表面凹陷。
可以使用化学气相沉积(CVD)工艺在第一绝缘层120上沉积屏蔽层，并且由于CVD工艺的台阶覆盖特性，可以形成不连续的界面(例如，接缝)。此外，如果CVD工艺具有差台阶覆盖特性，则可能发生悬垂(over-hang)问题，并且在这种情况下，可能在间隙区域中形成空隙或气隙。
屏蔽结构SS可以由至少一种金属材料(例如，钨(W)、钛(Ti)、镍(Ni)或钴(Co))形成或者包括所述至少一种金属材料。在实施例中，屏蔽结构SS可以由导电二维(2D)材料(例如，石墨烯)形成或者包括所述导电二维(2D)材料。
在实施例中，可以省略形成屏蔽结构SS的工艺，并且可以用第一绝缘层120填充位线BL之间的空间。或者，第一绝缘层120可以包括被限定在位线BL之间的多个气隙。
参考图15A、图15B和图15C，在形成屏蔽结构SS之后，可以在屏蔽结构SS上形成覆盖绝缘层，并且可以对覆盖绝缘层和第一绝缘层120执行平坦化工艺以暴露位线BL的顶表面。因此，可以在位线BL与屏蔽结构SS之间形成第一绝缘图案121。
接下来，可以在第一绝缘图案121和位线BL上形成模制绝缘图案125。模制绝缘图案125可以限定沟槽T，所述沟槽T在第二方向D2上延伸并且在第一方向D1上彼此间隔开。沟槽T可以被形成为与位线BL交叉并且暴露位线BL的一部分。
在实施例中，沟道图案CP之间的距离可以根据模制绝缘图案125的宽度(例如，沟槽T之间的距离)而变化。另外，第一字线WL1与第二字线WL2之间的距离可以根据沟槽T的宽度而变化。
模制绝缘图案125可以由相对于第一绝缘图案121具有蚀刻选择性的绝缘材料形成或者包括所述绝缘材料。例如，模制绝缘图案125可以由以下各项中的至少一种形成或者包括以下各项中的至少一种：氧化硅、氮化硅、氮氧化硅和/或低k电介质材料。
参考图16A、图16B和图16C，可以形成沟道层131以共形地覆盖具有沟槽T的模制绝缘图案125。沟道层131可以在沟槽T中与位线BL接触，并且可以覆盖模制绝缘图案125的顶表面和侧表面。
可以使用例如物理气相沉积(PVD)、热化学气相沉积(热CVD)、低压化学气相沉积(LP-CVD)、等离子体增强化学气相沉积(PE-CVD)或原子层沉积(ALD)技术中的至少一种来形成沟道层131。沟道层131可以以基本上均匀的厚度覆盖沟槽T的底表面和内侧表面。沟道层131的厚度可以小于沟槽的宽度的一半。沟道层131可以被沉积为具有几纳米至几十纳米(例如，1nm到30nm)的厚度，并且特别地具有1nm至10nm的厚度。沟道层131可以由半导体材料、氧化物半导体材料或二维半导体材料中的至少一种形成或者包括半导体材料、氧化物半导体材料或二维半导体材料中的至少一种。沟道层131可以由例如硅、锗、硅锗或铟镓锌氧化物(IGZO)中的至少一种形成或者包括例如硅、锗、硅锗或铟镓锌氧化物(IGZO)中的至少一种。
可以在沟道层131上形成第一牺牲层133以填充沟槽。第一牺牲层133可以具有基本上平坦的顶表面。第一牺牲层133可以由相对于模制绝缘图案125具有蚀刻选择性的绝缘材料形成或者包括所述绝缘材料。例如，第一牺牲层133可以是氧化硅层或通过旋涂玻璃(SOG)技术形成的绝缘层之一。
参考图17A、图17B和图17C，可以在第一牺牲层133上形成掩模图案MP。
掩模图案MP可以被设置为与模制绝缘图案125交叉。掩模图案MP可以具有开口，每一个开口在向第一方向D1和第二方向D2两者倾斜的第四方向D4上具有长轴。掩模图案MP的开口可以被形成为彼此平行。
接下来，可以使用掩模图案MP作为蚀刻掩模顺序地蚀刻第一牺牲层133和沟道层131，以形成暴露第一绝缘图案121的一部分和位线BL的一部分的开口OP。
作为形成开口OP的结果，可以在每一个沟槽T中形成初步沟道图案132。初步沟道图案132可以在第二方向D2上彼此间隔开。在形成初步沟道图案132之后，可以执行灰化工艺以去除掩模图案MP。
参考图18A、图18B和图18C，在形成初步沟道图案132之后，可以形成第二牺牲层以填充开口。第二牺牲层可以由与第一牺牲层133相同的材料形成。
在形成第二牺牲层之后，可以使第一牺牲层133、第二牺牲层和初步沟道图案132平坦化以暴露模制绝缘图案125的顶表面。因此，可以形成沟道图案CP、第一牺牲图案和第二牺牲图案。沟道图案CP、第一牺牲图案和第二牺牲图案可以具有与模制绝缘图案125的顶表面共面的顶表面。
沟道图案CP可以被形成为在第二方向D2和第四方向D4上彼此间隔开。每一个沟道图案CP可以包括：与位线BL接触的水平沟道部分，以及从水平沟道部分延伸以与每个沟槽T的侧表面接触的一对垂直沟道部分。沟道图案CP可以通过介于其间的模制绝缘图案125在第四方向D4上彼此间隔开，并且可以在每个沟槽T中沿第二方向D2彼此间隔开。
在形成沟道图案CP之后，可以使用被选取为相对于模制绝缘图案125和沟道图案CP具有蚀刻选择性的蚀刻配方，来去除第一牺牲图案和第二牺牲图案。因此，可以暴露沟道图案CP的表面。在实施例中，当在俯视图中观察时，每一个沟道图案CP可以具有平行四边形或菱形形状。
此后，参考图19A、图19B和图19C，可以顺序地沉积栅极绝缘层141和栅极导电层143以共形地覆盖沟道图案CP。
栅极绝缘层141和栅极导电层143可以以基本上均匀的厚度覆盖沟道图案CP的水平沟道部分和垂直沟道部分。栅极绝缘层141和栅极导电层143的厚度之和可以小于沟槽T的宽度的一半。因此，栅极导电层143可以被沉积在栅极绝缘层141上以在沟槽中限定间隙区域。在实施例中，在形成栅极导电层143之后，可以在栅极导电层143上形成间隔物层。
可以使用例如物理气相沉积(PVD)、热化学气相沉积(热CVD)、低压化学气相沉积(LP-CVD)、等离子体增强化学气相沉积(PE-CVD)和原子层沉积(ALD)技术中的至少一种来形成栅极绝缘层141和栅极导电层143。
接下来，参考图20A、图20B和图20C，可以对栅极导电层143执行各向异性蚀刻工艺，以形成在每个沟槽T中彼此间隔开的成对的第一字线WL1和第二字线WL2。在对栅极导电层143的各向异性蚀刻工艺期间，第一字线WL1和第二字线WL2可以具有比沟道图案CP的顶表面低的顶表面。在实施例中，可以另外执行使第一字线WL1和第二字线WL2的顶表面凹陷的蚀刻工艺。
在实施例中，还可以在对栅极导电层143的各向异性蚀刻工艺期间蚀刻栅极绝缘图案Gox，并且在这种情况下，可以暴露沟道图案CP。因此，可以形成一对栅极绝缘图案Gox，如图6C所示。在实施例中，在对栅极导电层143的各向异性蚀刻工艺期间，可以顺序地蚀刻栅极绝缘图案Gox和沟道图案CP以暴露下绝缘图案111。因此，可以在每个沟槽T中形成彼此间隔开的成对的第一沟道图案CP1和第二沟道图案CP2，如图6C所示。
参考图21A和图21B，在形成第一字线WL1和第二字线WL2之后，可以在半导体衬底100上形成第一覆盖层以具有均匀的厚度。接下来，可以顺序地形成第二绝缘层和第二覆盖层以填充其中形成有第一覆盖层的沟槽。这里，第一覆盖层和第二覆盖层可以由例如以下各项中的至少一种形成或者包括例如以下各项中的至少一种：氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、碳氮化硅层(SiCN)和它们的组合。
第二绝缘层152可以由与第一覆盖层150不同的绝缘材料形成或者包括与第一覆盖层150不同的绝缘材料。第二覆盖层154可以由与第一覆盖层150相同的材料形成或者包括与第一覆盖层150相同的材料，并且可以省略第二覆盖层154。
此后，可以对第一覆盖层、第二绝缘层和第二覆盖层执行平坦化工艺以暴露模制绝缘图案125的顶表面。因此，可以形成第一覆盖图案151、第二绝缘图案153和第二覆盖图案155。第二覆盖图案155可以被形成为具有与模制绝缘图案125的顶表面共面的顶表面。
可以在一对字线WL1和WL2之间形成第一覆盖图案151以直接覆盖沟道图案CP以及第一字线WL1和第二字线WL2。
接下来，可以在半导体衬底100的顶表面上形成蚀刻停止层160。蚀刻停止层160可以由相对于模制绝缘图案125具有蚀刻选择性的绝缘材料形成或者包括所述绝缘材料。例如，蚀刻停止层160可以由以下各项中的至少一种形成或者包括以下各项中的至少一种：氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、碳氮化硅(SiCN)或它们的组合。
在形成蚀刻停止层160之后，可以在外围电路区域PCR上形成下导电通路LVP以穿透模制绝缘图案125并且耦接到下导电图案LCP。在形成下导电通路LVP之后，如图22A和图22B所示，可以在蚀刻停止层160上形成掩模图案以暴露单元阵列区域CAR，然后在单元阵列区域CAR上可以使用掩模图案作为蚀刻掩模来蚀刻蚀刻停止层160，以暴露模制绝缘图案125的顶表面和沟道图案CP的顶表面。
接下来，参考图22A和图22B，可以对沟道图案CP的一部分执行蚀刻工艺，以在模制绝缘图案125与第一栅极绝缘图案Gox1和第二栅极绝缘图案Gox2之间形成凹陷区域。因此，沟道图案CP的顶表面可以位于低于模制绝缘图案125的顶表面的水平高度。另外，沟道图案CP的顶表面可以位于与第一字线WL1和第二字线WL2的顶表面不同的水平高度。
接下来，可以在半导体衬底100上形成导电层170以填充凹陷区域。导电层170可以由例如以下各项中的至少一种形成或者包括例如以下各项中的至少一种：掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或它们的组合。
参考图23A和图23B，可以使导电层170图案化以形成分别与沟道图案CP的垂直部分接触的着陆焊盘LP。在实施例中，当形成了着陆焊盘LP时，可以在外围电路区域PCR上形成连接到下导电通路LVP的上导电图案UCP。
如图3或图7所示，着陆焊盘LP可以被布置为彼此间隔开。当在俯视图中观察时，着陆焊盘LP可以具有各种形状，例如，圆形、椭圆形、矩形、正方形、菱形、六边形。
在形成着陆焊盘LP和上导电图案UCP之后，可以形成第三绝缘图案165以填充着陆焊盘LP之间以及上导电图案UCP之间的区域。
接下来，参考图3、图4A和图4B，可以形成蚀刻停止层171以覆盖着陆焊盘LP的顶表面和上导电图案UCP的顶表面。
可以分别在着陆焊盘LP上形成数据存储图案DSP。在数据存储图案DSP包括电容器的情况下，可以顺序地形成底电极、电容器电介质层和顶电极。这里，底电极可以被形成为穿透蚀刻停止层171并且可以分别连接到着陆焊盘LP。
在形成数据存储图案DSP之后，可以形成第四绝缘层173以覆盖半导体衬底100的顶表面。上导电通路UVP可以形成在外围电路区域PCR上以穿透第四绝缘层173并且可以耦接到上导电图案UCP。
通过总结和回故，实施例提供一种具有改善的电特性和提高的集成密度的半导体存储器件。也就是说，根据实施例，被形成为具有镜像对称性的沟道图案和字线可以用于实现垂直沟道晶体管。因此，可以提高半导体存储器件的集成密度。
相邻的沟道图案可以设置在向字线和位线倾斜的方向上，因此，可以能够减小相邻的垂直沟道晶体管的沟道区域之间的耦合。另外，可以更高效地设置连接到沟道图案的着陆焊盘和数据存储图案。因此，可以改善半导体存储器件的电特性并且提高半导体存储器件的集成密度。
此外，由于使用氧化物半导体材料作为沟道图案，所以可以减小晶体管的漏电流。另外，由于外围电路与单元阵列垂直地重叠，所以可以提高半导体存储器件的集成密度。
已在本文中公开了示例性实施例，并且尽管采用了特定术语，但是它们仅在通用和描述性意义上被使用和解释，而不用于限制的目的。在一些情况下，如从提交本申请时起将对本领域的普通技术人员而言显而易见的，除非另外具体地指示，否则结合特定实施例描述的特征、特性和/或元件可以单独使用，或者与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域的技术人员将理解，在不脱离如所附权利要求中阐述的本发明的精神和范围的情况下，可以做出形式和细节上的各种改变。

Claims (20)

1.一种半导体存储器件，包括：
位线，所述位线在第一方向上延伸；
字线，所述字线在与所述第一方向垂直的第二方向上延伸；
沟道图案，所述沟道图案位于所述位线上，所述沟道图案包括：
水平沟道部分，所述水平沟道部分连接到所述位线，所述水平沟道部分在相对于所述第一方向和所述第二方向倾斜的方向上延伸，以及
垂直沟道部分，所述垂直沟道部分从所述水平沟道部分起在与所述第一方向和所述第二方向垂直的第三方向上延伸；以及
栅极绝缘图案，所述栅极绝缘图案位于所述字线与所述沟道图案之间。
2.如权利要求1所述的半导体存储器件，其中，所述沟道图案的所述水平沟道部分与所述位线的顶表面的一部分接触。
3.如权利要求1所述的半导体存储器件，还包括位于所述位线上的模制绝缘图案，所述模制绝缘图案与所述字线平行地延伸，并且所述沟道图案的所述垂直沟道部分的侧表面与所述模制绝缘图案接触。
4.如权利要求3所述的半导体存储器件，其中：
所述沟道图案的所述水平沟道部分从所述位线的顶表面起具有第一厚度，并且
所述沟道图案的所述垂直沟道部分从所述模制绝缘图案的侧表面起具有第二厚度，所述第二厚度等于所述第一厚度。
5.如权利要求1所述的半导体存储器件，其中：
所述字线具有与所述垂直沟道部分相邻的第一侧表面和与所述第一侧表面相对的第二侧表面，
所述栅极绝缘图案包括：设置在所述字线的所述第一侧表面与所述垂直沟道部分之间的第一部分，以及设置在所述字线的底表面与所述水平沟道部分之间的第二部分，并且
所述栅极绝缘图案的所述第二部分的侧表面与所述字线的所述第二侧表面对齐。
6.如权利要求1所述的半导体存储器件，其中：
所述字线具有与所述垂直沟道部分相邻的第一侧表面和与所述第一侧表面相对的第二侧表面，并且
所述沟道图案的所述水平沟道部分的侧表面与所述字线的所述第二侧表面对齐。
7.如权利要求1所述的半导体存储器件，还包括：
着陆焊盘，所述着陆焊盘连接到所述沟道图案的所述垂直沟道部分，所述着陆焊盘与所述字线的顶表面垂直地间隔开；以及
数据存储图案，所述数据存储图案位于所述着陆焊盘上。
8.如权利要求1所述的半导体存储器件，其中，所述沟道图案包括氧化物半导体材料。
9.一种半导体存储器件，包括：
位线，所述位线在第一方向上延伸；
第一字线和第二字线，所述第一字线和所述第二字线在与所述第一方向垂直的第二方向上延伸；
沟道图案，所述沟道图案位于所述位线上，所述沟道图案包括：
第一垂直沟道部分和第二垂直沟道部分，所述第一垂直沟道部分和所述第二垂直沟道部分在相对于所述第一方向和所述第二方向倾斜的第三方向上彼此间隔开，以及
水平沟道部分，所述水平沟道部分将所述第一垂直沟道部分和所述第二垂直沟道部分彼此连接；以及
栅极绝缘图案，所述栅极绝缘图案位于所述第一字线与所述沟道图案之间以及所述第二字线与所述沟道图案之间。
10.如权利要求9所述的半导体存储器件，其中，所述第一字线和所述第二字线位于所述沟道图案的所述水平沟道部分上，所述第一字线和所述第二字线在所述第一方向上彼此间隔开。
11.如权利要求9所述的半导体存储器件，其中，当在俯视图中观察时，所述沟道图案的所述水平沟道部分具有平行四边形形状。
12.如权利要求9所述的半导体存储器件，其中，所述沟道图案的所述水平沟道部分的一部分位于所述第一字线与所述第二字线之间。
13.如权利要求9所述的半导体存储器件，其中，所述栅极绝缘图案包括：
第一栅极绝缘图案，所述第一栅极绝缘图案位于所述第一字线与所述沟道图案之间；以及
第二栅极绝缘图案，所述第二栅极绝缘图案位于所述第二字线与所述沟道图案之间，所述第二栅极绝缘图案与所述第一栅极绝缘图案间隔开。
14.如权利要求9所述的半导体存储器件，还包括：
着陆焊盘，所述着陆焊盘分别连接到所述沟道图案的所述第一垂直沟道部分和所述第二垂直沟道部分，所述着陆焊盘分别与所述第一字线的顶表面和所述第二字线的顶表面垂直地间隔开；以及
数据存储图案，所述数据存储图案分别位于所述着陆焊盘上。
15.一种半导体存储器件，包括：
外围电路结构，所述外围电路结构包括：
外围电路，所述外围电路位于半导体衬底上，以及
外围电路绝缘层，所述外围电路绝缘层覆盖所述外围电路；
位线，所述位线在所述外围电路结构上沿第一方向延伸；
模制绝缘图案，所述模制绝缘图案具有沟槽，并且在与所述第一方向垂直的第二方向上延伸以与所述位线交叉；
第一字线和第二字线，所述第一字线和所述第二字线位于每一个所述沟槽中，并且在所述第二方向上延伸以与所述位线交叉；
沟道图案，所述沟道图案位于所述位线上，每一个所述沟道图案包括：
第一垂直沟道部分和第二垂直沟道部分，所述第一垂直沟道部分和所述第二垂直沟道部分在相对于所述第一方向和所述第二方向倾斜的第三方向上彼此间隔开，以及
水平沟道部分，所述水平沟道部分将所述第一垂直沟道部分和所述第二垂直沟道部分彼此连接；
栅极绝缘图案，所述栅极绝缘图案位于所述沟道图案与所述第一字线之间以及所述沟道图案与所述第二字线之间，并且在所述第二方向上延伸；
着陆焊盘，所述着陆焊盘分别连接到所述沟道图案的所述第一垂直沟道部分和所述第二垂直沟道部分；以及
数据存储图案，所述数据存储图案分别位于所述着陆焊盘上。
16.如权利要求15所述的半导体存储器件，其中，所述沟道图案在所述第二方向和所述第三方向上彼此间隔开。
17.如权利要求15所述的半导体存储器件，其中，每一个所述沟道图案的所述水平沟道部分与所述位线的顶表面的一部分接触。
18.如权利要求15所述的半导体存储器件，其中，所述沟道图案的所述水平沟道部分的一部分位于所述第一字线与所述第二字线之间。
19.如权利要求15所述的半导体存储器件，其中：
所述沟槽在所述第一方向上具有第一宽度，并且
所述第一字线和所述第二字线中的每一者在所述第一方向上的第二宽度小于所述第一宽度的一半。
20.如权利要求15所述的半导体存储器件，其中，在所述第二方向上彼此相邻的成对的所述数据存储图案之间的距离基本上等于在所述第三方向上彼此相邻的成对的所述数据存储图案之间的距离。
CN202210620882.6A 2021-08-17 2022-06-01 半导体存储器件 Pending CN115942742A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2021-0108331 2021-08-17
KR1020210108331A KR20230026608A (ko) 2021-08-17 2021-08-17 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
CN115942742A true CN115942742A (zh) 2023-04-07

Family

ID=81326450

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210620882.6A Pending CN115942742A (zh) 2021-08-17 2022-06-01 半导体存储器件

Country Status (5)

Country Link
US (1) US20230055147A1 (zh)
EP (1) EP4138133A1 (zh)
KR (1) KR20230026608A (zh)
CN (1) CN115942742A (zh)
TW (1) TWI810925B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116033750A (zh) * 2023-03-29 2023-04-28 长鑫存储技术有限公司 晶体管结构、半导体结构及其制备方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230158993A (ko) * 2022-05-13 2023-11-21 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
CN116189727B (zh) * 2023-04-26 2023-09-19 长鑫存储技术有限公司 半导体结构、存储器及半导体结构的制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8283715B2 (en) * 2010-08-12 2012-10-09 Rexchip Electronics Corporation Method and apparatus for buried word line formation
US9293204B2 (en) * 2013-04-16 2016-03-22 Silicon Storage Technology, Inc. Non-volatile memory cell with self aligned floating and erase gates, and method of making same
KR102248419B1 (ko) * 2014-09-29 2021-05-07 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN112997319B (zh) * 2018-10-09 2024-05-03 美光科技公司 形成装置的方法以及相关装置及电子系统
KR20200143113A (ko) * 2019-06-14 2020-12-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102611899B1 (ko) * 2019-09-02 2023-12-08 에스케이하이닉스 주식회사 선택소자가 내장된 불휘발성 메모리 셀 및 메모리 셀 어레이
KR20210026963A (ko) * 2019-09-02 2021-03-10 삼성전자주식회사 비휘발성 메모리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116033750A (zh) * 2023-03-29 2023-04-28 长鑫存储技术有限公司 晶体管结构、半导体结构及其制备方法

Also Published As

Publication number Publication date
EP4138133A1 (en) 2023-02-22
TWI810925B (zh) 2023-08-01
KR20230026608A (ko) 2023-02-27
TW202309892A (zh) 2023-03-01
US20230055147A1 (en) 2023-02-23

Similar Documents

Publication Publication Date Title
KR102034260B1 (ko) 반도체 디바이스 및 그 제조 방법
US11696434B2 (en) Semiconductor memory device
TWI810925B (zh) 半導體記憶體裝置
TW202230630A (zh) 半導體記憶體元件
TWI804997B (zh) 半導體記憶元件
TWI810926B (zh) 半導體記憶體裝置
US20230187548A1 (en) Semiconductor memory device
US20240147701A1 (en) Semiconductor memory device
TWI839959B (zh) 半導體記憶體裝置及其製造方法
US20230354582A1 (en) Semiconductor device
US20240015981A1 (en) Semiconductor memory device
US20240172424A1 (en) Semiconductor memory device
US20230389310A1 (en) Semiconductor memory device and method of manufacture
US20230309317A1 (en) Semiconductor Memory Device
CN117119789A (zh) 半导体存储器装置
TW202418967A (zh) 半導體記憶體裝置
KR20220155508A (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination