TW202418967A - 半導體記憶體裝置 - Google Patents

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朴碩韓
申碩浩
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Abstract

一種半導體記憶體裝置可包括：基板，包括單元陣列區及連接區；位元線，設置於基板上且在第一方向上延伸；第一主動圖案與第二主動圖案，在位元線中的每一者上交替地佈置於第一方向上；背部閘極電極，設置於第一主動圖案及第二主動圖案中相鄰的第一主動圖案與第二主動圖案之間且在第二方向上延伸以與位元線交叉；第一字元線及第二字元線，分別與第一主動圖案及第二主動圖案相鄰地設置且在第二方向上延伸；以及屏蔽導電圖案，包括線部分及板部分，線部分分別設置於位元線中相鄰的位元線之間，板部分以共用方式連接至線部分。屏蔽導電圖案的線部分在第一方向上的長度可短於位元線的長度。

Description

半導體記憶體裝置
[相關申請案的交叉參考]
本專利申請案主張優先於在2022年10月28日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0140980號，所述韓國專利申請案的全部內容併入本案供參考。
實施例是有關於一種半導體記憶體裝置。
為了滿足消費者對優異效能及低廉價格的需求而期望半導體裝置具有較高的積體度。就半導體裝置而言，半導體裝置的積體度是決定產品價格的重要因素。因此，尤其期望增大積體度。就二維半導體裝置或平面半導體裝置而言，二維半導體裝置或平面半導體裝置的積體度主要取決於單位記憶體單元所佔據的面積。因此，積體度受到精細圖案形成技術的水準的極大影響。然而，增大圖案精細度所需的極其昂貴的製程裝備會在實際上限制增大二維半導體裝置或平面半導體裝置的積體度的能力。因此，已提出各種半導體技術來提高半導體裝置的積體密度、電阻及電流驅動能力。
根據實施例，一種半導體記憶體裝置可包括：基板，包括單元陣列區及連接區；位元線，設置於基板上且在第一方向上延伸；第一主動圖案與第二主動圖案，設置於位元線中的每一者上且交替地佈置於第一方向上；背部閘極電極，分別設置於第一主動圖案及第二主動圖案中相鄰的第一主動圖案與第二主動圖案之間且在第二方向上延伸以與位元線交叉；第一字元線，分別與第一主動圖案相鄰地設置且在第二方向上延伸；第二字元線，分別與第二主動圖案相鄰地設置且在第二方向上延伸；以及屏蔽導電圖案，包括線部分及板部分，線部分分別設置於位元線中相鄰的位元線之間，板部分以共用方式連接至線部分。當在第一方向上量測時，屏蔽導電圖案的線部分的長度可短於位元線的長度。
根據實施例，一種半導體記憶體裝置可包括：基板，包括單元陣列區、在第一方向上與單元陣列區相鄰的第一連接區、以及在與第一方向交叉的第二方向上與單元陣列區相鄰的第二連接區；位元線，設置於基板上且在第一方向上延伸；間隔件絕緣層，共形地覆蓋位元線且分別對位元線之間的間隙區進行界定；屏蔽導電圖案，設置於間隔件絕緣層與基板之間，屏蔽導電圖案包括線部分及板部分，線部分設置於單元陣列區上以對間隔件絕緣層的間隙區進行填充，板部分被設置成將線部分連接至彼此；第一主動圖案及第二主動圖案，設置於位元線中的每一者上；背部閘極電極，設置於第一主動圖案與第二主動圖案之間且在第二方向上延伸以與位元線交叉；第一字元線，設置於第一主動圖案的一側處且在第二方向上延伸；第二字元線，設置於第二主動圖案的相對的側處且在第二方向上延伸；以及接觸圖案，分別耦合至第一主動圖案及第二主動圖案。屏蔽導電圖案的板部分可在第一方向及第二方向上延伸。
根據實施例，一種半導體記憶體裝置可包括：基板，包括單元陣列區、在第一方向上與單元陣列區相鄰的第一連接區、以及在與第一方向交叉的第二方向上與單元陣列區相鄰的第二連接區；位元線，設置於基板上且在第一方向上延伸；屏蔽導電圖案，包括線部分及板部分，線部分分別設置於位元線中相鄰的位元線之間，板部分以共用方式連接至線部分；第一主動圖案與第二主動圖案，設置於位元線中的每一者上且交替地佈置於第一方向上；背部閘極電極，設置於第一主動圖案及第二主動圖案中相鄰的第一主動圖案與第二主動圖案之間且在第二方向上延伸以與位元線交叉；第一字元線，分別與第一主動圖案相鄰地設置且在第二方向上延伸；第二字元線，分別與第二主動圖案相鄰地設置且在第二方向上延伸；接觸圖案，分別耦合至第一主動圖案及第二主動圖案；資料儲存圖案，分別耦合至接觸圖案；周邊主動圖案，設置於基板的第一連接區及第二連接區上，周邊主動圖案包括在與基板的頂表面正交的垂直方向上彼此相對的第一表面與第二表面；裝置隔離層，包圍周邊主動圖案；周邊電晶體，被整合於周邊主動圖案的第一表面上；位元線接觸插塞，設置於第一連接區上以穿透裝置隔離層且耦合至位元線；以及屏蔽接觸插塞，設置於第二連接區上以穿透裝置隔離層且耦合至屏蔽導電圖案的板部分。
現在將參考其中示出實例性實施例的附圖更全面地闡述實例性實施例。
圖1A是示出根據實施例的半導體記憶體裝置的平面圖。圖1B是沿著圖1A所示線A-A'截取的截面圖，以示出根據實施例的半導體記憶體裝置。圖1C是沿著圖1A所示線B-B'及C-C'截取的截面圖，以示出根據實施例的半導體記憶體裝置。圖1D是沿著圖1A所示線D-D'及E-E'以及在字元線連接區上截取的截面圖，以示出根據實施例的半導體記憶體裝置。圖2A是示出圖1B所示部分「P1」的放大截面圖。圖2B是示出圖1D所示部分「P2」的放大截面圖。
根據實施例的半導體記憶體裝置可包括記憶體單元，記憶體單元中的每一者包括垂直通道電晶體（vertical channel transistor，VCT）。
參照圖1A、圖1B、圖1C及圖1D，半導體記憶體裝置可包括單元陣列區CAR、字元線連接區WCR及位元線連接區BCR。單元陣列區CAR可在第一方向D1上設置於字元線連接區WCR之間且可在第二方向D2上設置於位元線連接區BCR之間。此處，第一方向D1與第二方向D2可平行於基板200的頂表面且可彼此垂直。在下文中，字元線連接區WCR可被稱為「第一連接區」且位元線連接區BCR可被稱為「第二連接區」。即，第一連接區WCR可在第一方向D1上設置於單元陣列區CAR的兩個側處，且第二連接區BCR可在第二方向D2上設置於單元陣列區CAR的兩個側處。
基板200可為半導體材料（例如，矽晶圓）、絕緣材料（例如，玻璃）、或者覆蓋有絕緣材料的半導體或導體中的一者。
位元線BL可設置於基板200上，以在第一方向D1上彼此間隔開。位元線BL可在不平行於第一方向D1的第二方向D2上延伸且可彼此平行。
位元線BL可自單元陣列區CAR延伸至第二連接區BCR且可在第二連接區BCR中具有端部分。
位元線BL中的每一者可包括依序堆疊的複晶矽圖案161、金屬圖案163及硬罩幕圖案165。複晶矽圖案161可由經摻雜的複晶矽形成或者包含經摻雜的複晶矽。金屬圖案163可由導電金屬氮化物材料（例如，氮化鈦及氮化鉭）或金屬材料（例如，鎢、鈦及鉭）中的至少一者形成或者包含導電金屬氮化物材料（例如，氮化鈦及氮化鉭）或金屬材料（例如，鎢、鈦及鉭）中的至少一者。金屬圖案163可由金屬矽化物材料（例如，矽化鈦、矽化鈷或矽化鎳）中的至少一者形成或者包含金屬矽化物材料（例如，矽化鈦、矽化鈷或矽化鎳）中的至少一者。硬罩幕圖案165可由絕緣材料（例如，氮化矽或氮氧化矽）中的至少一者形成或者包含絕緣材料（例如，氮化矽或氮氧化矽）中的至少一者。在實施例中，位元線BL可包含二維（two-dimensional，2D）材料及三維材料中的至少一者，且例如，位元線BL可由碳系二維材料（例如，石墨烯）、碳系三維材料（例如，碳奈米管）或其組合形成或者包含碳系二維材料（例如，石墨烯）、碳系三維材料（例如，碳奈米管）或其組合。
在實施例中，半導體記憶體裝置可包括設置於位元線BL之間的屏蔽導電圖案173。屏蔽導電圖案173可設置於間隔件絕緣層171上，間隔件絕緣層171對位元線BL中相鄰的位元線BL之間的間隙區進行界定。在屏蔽導電圖案173上可設置有頂蓋絕緣層175。
詳言之，間隔件絕緣層171可被設置成具有實質上均勻的厚度且覆蓋位元線BL的側表面及頂表面二者。間隔件絕緣層171可在相應的多對位元線BL之間對間隙區進行界定。間隔件絕緣層171的間隙區可平行於位元線BL延伸或者在第二方向D2上延伸。
間隔件絕緣層171可自單元陣列區CAR延伸至第一連接區WCR及第二連接區BCR。在實施例中，間隔件絕緣層171可包括氧化矽層、氮化矽層、氮氧化矽層及/或低k介電層。
屏蔽導電圖案173可設置於間隔件絕緣層171上，以對間隔件絕緣層171的間隙區進行填充。
屏蔽導電圖案173可由導電材料形成。根據實施例，在屏蔽導電圖案173中可形成有空氣隙或空隙。屏蔽導電圖案173可由金屬材料（例如，鎢（W）、鈦（Ti）、鎳（Ni）及鈷（Co））中的至少一者形成或者包含金屬材料（例如，鎢（W）、鈦（Ti）、鎳（Ni）及鈷（Co））中的至少一者。在實施例中，屏蔽導電圖案173可由導電二維（2D）材料（例如，石墨烯）中的至少一者形成或者包含導電二維（2D）材料（例如，石墨烯）中的至少一者。屏蔽導電圖案173可降低位元線BL中相鄰的位元線BL之間的耦合雜訊。
當在第一方向D1上量測時，屏蔽導電圖案173的長度可長於字元線WL1的長度及字元線WL2的長度。當在第二方向D2上量測時，屏蔽導電圖案173的長度可短於位元線BL的長度。屏蔽導電圖案173可自單元陣列區CAR延伸至第一連接區WCR且可在第一連接區WCR上具有端部分。
更詳言之，參照圖2B，屏蔽導電圖案173可包括線部分173a及板部分173b，線部分173a設置於位元線BL中相鄰的位元線BL之間，板部分173b以共用方式連接至線部分173a以將線部分173a連接至彼此。
屏蔽導電圖案173的線部分173a可在第二方向D2上延伸以彼此平行。在第二連接區BCR中，屏蔽導電圖案173的板部分173b可不覆蓋位元線BL的端部分。
頂蓋絕緣層175可被設置成具有實質上均勻的厚度且覆蓋屏蔽導電圖案173。在實施例中，頂蓋絕緣層175可包括氧化矽層、氮化矽層、氮氧化矽層及/或低k介電層。
在第二連接區BCR中，可提供頂蓋絕緣層175以對間隔件絕緣層171的間隙區的一些部分進行填充，如圖1C中所示。在第二連接區BCR中，頂蓋絕緣層175可與間隔件絕緣層171直接接觸。在第一連接區WCR中，頂蓋絕緣層175可覆蓋屏蔽導電圖案173的端部分，如圖1D中所示。
此外，在頂蓋絕緣層175與基板200之間可設置有平坦化絕緣層180。可提供平坦化絕緣層180，使得單元陣列區CAR上的厚度不同於第一連接區WCR及第二連接區BCR上的厚度。作為實例，平坦化絕緣層180可為藉由旋塗玻璃（spin-on-glass，SOG）技術形成的絕緣層中的一者或者可為氧化矽層。
在位元線BL中的每一者上，在第二方向D2上可交替地設置有第一主動圖案AP1與第二主動圖案AP2。第一主動圖案AP1可在第一方向D1上彼此間隔開特定距離。第二主動圖案AP2可在第一方向D1上彼此間隔開特定距離。換言之，第一主動圖案AP1及第二主動圖案AP2可在彼此不平行的第一方向D1與第二方向D2上以二維方式佈置。
在實施例中，第一主動圖案AP1及第二主動圖案AP2可由單晶半導體材料形成。舉例而言，第一主動圖案AP1及第二主動圖案AP2可由單晶矽形成。在其中第一主動圖案AP1及第二主動圖案AP2由單晶半導體材料形成的情形中，可減少半導體記憶體裝置的操作期間的漏電流。
第一主動圖案AP1及第二主動圖案AP2中的每一者可具有在第一方向D1上的長度、在第二方向D2上的寬度以及在與第一方向D1及第二方向D2垂直的方向上的高度。第一主動圖案AP1及第二主動圖案AP2中的每一者可具有實質上均勻的寬度。舉例而言，第一主動圖案AP1及第二主動圖案AP2中的每一者可在於垂直方向上彼此相對的兩個表面（下文中為第一表面與第二表面）上具有實質上相同的寬度。
第一主動圖案AP1及第二主動圖案AP2在第二方向D2上的寬度可介於自幾奈米至幾十奈米的範圍內。舉例而言，第一主動圖案AP1及第二主動圖案AP2的寬度可介於自1奈米至30奈米（或者，例如，自1奈米至10奈米）的範圍內。第一主動圖案AP1及第二主動圖案AP2中的每一者在第一方向D1上的長度可大於位元線BL的線寬。
更詳言之，參照圖2A，第一主動圖案AP1及第二主動圖案AP2中的每一者可具有在與第一方向D1及第二方向D2垂直的方向上彼此相對的第一表面與第二表面。在實施例中，第一主動圖案AP1的第一表面及第二主動圖案AP2的第一表面可與位元線BL的複晶矽圖案161接觸。在其中省略複晶矽圖案161的情形中，第一主動圖案AP1及第二主動圖案AP2可與金屬圖案163接觸。
第一主動圖案AP1及第二主動圖案AP2中的每一者可具有在第二方向D2上彼此相對的第一側表面與第二側表面。第一主動圖案AP1的第一側表面可與第一字元線WL1相鄰，且第二主動圖案AP2的第二側表面可與第二字元線WL2相鄰。
第一主動圖案AP1及第二主動圖案AP2中的每一者可包括與位元線BL相鄰的第一摻雜劑區SDR1、與接觸圖案BC相鄰的第二摻雜劑區SDR2以及位於第一摻雜劑區SDR1與第二摻雜劑區SDR2之間的通道區CHR。第一摻雜劑區SDR1及第二摻雜劑區SDR2可為第一主動圖案AP1及第二主動圖案AP2的摻雜有雜質的部分，且第一主動圖案AP1及第二主動圖案AP2中的摻雜濃度可高於通道區CHR中的摻雜濃度。
在半導體記憶體裝置的操作期間，第一主動圖案AP1的通道區CHR及第二主動圖案AP2的通道區CHR可由第一字元線WL1及第二字元線WL2以及背部閘極電極BG控制。
背部閘極電極BG可設置於位元線BL上，以在第二方向D2上彼此間隔開特定距離。背部閘極電極BG可在第一方向D1上延伸，以與位元線BL交叉。背部閘極電極BG可自單元陣列區CAR延伸至第一連接區WCR。背部閘極電極BG的端部分可設置於第一連接區WCR中。
背部閘極電極BG中的每一者可設置於在第二方向D2上彼此相鄰的第一主動圖案AP1與第二主動圖案AP2之間。即，第一主動圖案AP1可設置於背部閘極電極BG中的每一者的一側處，且第二主動圖案AP2可設置於背部閘極電極BG中的每一者的相對的側處。當在垂直方向上量測時，背部閘極電極BG可具有較第一主動圖案AP1及第二主動圖案AP2的高度小的高度。
在實施例中，背部閘極電極BG可由經摻雜的複晶矽、導電金屬氮化物材料（例如，氮化鈦及氮化鉭）、金屬材料（例如，鎢、鈦及鉭）、導電金屬矽化物材料或導電金屬氧化物材料中的至少一者形成或包含經摻雜的複晶矽、導電金屬氮化物材料（例如，氮化鈦及氮化鉭）、金屬材料（例如，鎢、鈦及鉭）、導電金屬矽化物材料或導電金屬氧化物材料中的至少一者。
在半導體記憶體裝置的操作期間，可向背部閘極電極BG施加負電壓，以增大垂直通道電晶體的臨限電壓。在此種情形中，可防止垂直通道電晶體的漏電流性質因垂直通道電晶體的臨限電壓的降低而劣化（倘若垂直通道電晶體按比例縮小，則可能發生此種情形）。
更詳言之，參照圖2A，背部閘極電極BG可具有分別位於位元線BL及接觸圖案BC附近的第一表面及第二表面。背部閘極電極BG的第一表面及第二表面可放置於與第一主動圖案AP1的第一表面及第二表面以及第二主動圖案AP2的第一表面及第二表面不同的垂直水準處。
在於第二方向D2上彼此相鄰的第一主動圖案AP1與第二主動圖案AP2之間可設置有第一絕緣圖案111。第一絕緣圖案111可設置於第一主動圖案AP1的第二摻雜劑區SDR2與第二主動圖案AP2的第二摻雜劑區SDR2之間。第一絕緣圖案111可在第一方向D1上延伸，以平行於背部閘極電極BG。第一主動圖案AP1的第二表面及第二主動圖案AP2的第二表面與背部閘極電極BG的第二表面之間的距離可相依於第一絕緣圖案111的厚度而變化。在實施例中，第一絕緣圖案111可由氧化矽、氮氧化矽或氮化矽中的至少一者形成或者包含氧化矽、氮氧化矽或氮化矽中的至少一者。
在每一背部閘極電極BG與第一主動圖案AP1及第二主動圖案AP2之間以及背部閘極電極BG與第一絕緣圖案111之間可設置有背部閘極絕緣圖案113。背部閘極絕緣圖案113可包括覆蓋背部閘極電極BG的相對的側表面的垂直部分及對垂直部分進行連接的水平部分。背部閘極絕緣圖案113的水平部分距接觸圖案BC可較背部閘極絕緣圖案113的水平部分距位元線BL近且可覆蓋背部閘極電極BG的第二表面。
在實施例中，背部閘極絕緣圖案113可由氧化矽、氮氧化矽或介電常數較氧化矽的介電常數高的高k介電材料中的至少一者形成或者包含氧化矽、氮氧化矽或介電常數較氧化矽的介電常數高的高k介電材料中的至少一者。
在位元線BL與背部閘極電極BG之間可設置有背部閘極頂蓋圖案11。背部閘極頂蓋圖案115可由絕緣材料形成或者包含絕緣材料。背部閘極頂蓋圖案115的底表面可與位元線BL的複晶矽圖案161接觸。背部閘極頂蓋圖案115可設置於背部閘極絕緣圖案113的垂直部分之間。背部閘極頂蓋圖案115在位元線BL之間的厚度可不同於背部閘極頂蓋圖案115在位元線BL上的厚度。
第一字元線WL1及第二字元線WL2可在位元線BL上在第一方向D1上延伸且可交替地佈置於第二方向D2上。
第一字元線WL1可設置於第一主動圖案AP1的一側處，且第二字元線WL2可設置於第二主動圖案AP2的相對的側處。第一字元線WL1及第二字元線WL2可與位元線BL及接觸圖案BC在垂直方向上間隔開。換言之，當在垂直視圖中觀察時，第一字元線WL1及第二字元線WL2可放置於位元線BL與接觸圖案BC之間。
第一字元線WL1及第二字元線WL2中的每一者可具有在第二方向D2上的寬度。在位元線BL上的寬度可不同於在屏蔽導電圖案173上的寬度。第一字元線WL1的一些部分可設置於在第一方向D1上彼此相鄰的第一主動圖案AP1之間。第二字元線WL2的一些部分可設置於在第一方向D1上彼此相鄰的第二主動圖案AP2之間。
在實施例中，第一字元線WL1及第二字元線WL2可由經摻雜的複晶矽、金屬材料、導電金屬氮化物材料、導電金屬矽化物材料、導電金屬氧化物材料或其組合中的至少一者形成或者包含經摻雜的複晶矽、金屬材料、導電金屬氮化物材料、導電金屬矽化物材料、導電金屬氧化物材料或其組合中的至少一者。
彼此相鄰的第一字元線WL1與第二字元線WL2可具有彼此面對的側表面。第一字元線WL1及第二字元線WL2中的每一者可具有分別靠近位元線BL及接觸圖案BC的第一表面及第二表面。
第一字元線WL1的第一表面及第二字元線WL2的第一表面可具有各種形狀。在實施例中，第一字元線WL1及第二字元線WL2中的每一者可具有L形截面。
當在垂直方向上量測時，第一字元線WL1及第二字元線WL2可具有較第一主動圖案AP1及第二主動圖案AP2的高度小的高度。當在垂直方向上量測時，第一字元線WL1及第二字元線WL2的高度可等於或小於背部閘極電極BG的高度。
第一字元線WL1及第二字元線WL2可自單元陣列區CAR延伸至第一連接區WCR。第一字元線WL1及第二字元線WL2中的每一者可包括在第一方向D1上延伸的線部分、以及在第二方向D2上延伸且連接至線部分的突出部分。
此外，在第一連接區WCR中可設置有分隔絕緣圖案300。在第一連接區WCR中的每一者中，分隔絕緣圖案300可被設置成在垂直方向上穿透第一字元線WL1及第二字元線WL2。在第一連接區WCR中，第一字元線WL1與第二字元線WL2可藉由分隔絕緣圖案300彼此斷開。
在第一字元線WL1及第二字元線WL2與第一主動圖案AP1及第二主動圖案AP2之間可設置有閘極絕緣圖案GOX。閘極絕緣圖案GOX可在第一方向D1上延伸，以平行於第一字元線WL1及第二字元線WL2。
閘極絕緣圖案GOX可由氧化矽、氮氧化矽、具有較氧化矽高的介電常數的高k介電材料或其組合中的至少一者形成或者包含氧化矽、氮氧化矽、具有較氧化矽高的介電常數的高k介電材料或其組合中的至少一者。高k介電材料可包括金屬氧化物材料或金屬氮氧化物材料。舉例而言，作為非限制性實例，用於閘極絕緣圖案GOX的高k介電材料可包括HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO 2、Al 2O 3或其組合。
參照圖2A，閘極絕緣圖案GOX可被設置成覆蓋第一主動圖案AP1的第一側表面及第二主動圖案AP2的第二側表面。閘極絕緣圖案GOX可具有實質上均勻的厚度。閘極絕緣圖案GOX中的每一者可包括與第一主動圖案AP1及第二主動圖案AP2相鄰的垂直部分、以及在第一方向D1上自垂直部分突出的水平部分。在實施例中，一對第一字元線WL1與第二字元線WL2可設置於閘極絕緣圖案GOX中的每一者的水平部分上。
閘極絕緣圖案GOX中的每一者可被設置成具有實質上L形的截面。在此種情形中，閘極絕緣圖案GOX可彼此間隔開且可被設置成具有鏡像對稱性。
在閘極絕緣圖案GOX的水平部分HP與接觸圖案BC之間可設置有第二絕緣圖案143。在實施例中，第二絕緣圖案143可由氧化矽形成或者包含氧化矽。在第一主動圖案AP1的第二摻雜劑區SDR2及第二主動圖案AP2的第二摻雜劑區SDR2與第二絕緣圖案143之間可設置有第一蝕刻停止層131及第二蝕刻停止層141。
閘極絕緣圖案GOX上的第一字元線WL1與第二字元線WL2可藉由第三絕緣圖案155彼此間隔開。第三絕緣圖案155可在第一字元線WL1與第二字元線WL2之間在第一方向D1上延伸。
在第三絕緣圖案155與第一字元線WL1及第二字元線WL2之間可設置有頂蓋層153。頂蓋層153可具有實質上均勻的厚度。
在單元陣列區CAR上可設置有第三蝕刻停止層211及第四蝕刻停止層213以及層間絕緣層231，以覆蓋第一主動圖案AP1的第二表面及第二主動圖案AP2的第二表面。層間絕緣層231可延伸至第一連接區WCR及第二連接區BCR，以覆蓋裝置隔離層STI的頂表面且覆蓋周邊閘極電極PG。
接觸圖案BC可被設置成穿透層間絕緣層231以及第三蝕刻停止層211及第四蝕刻停止層213。接觸圖案BC可分別耦合至第一主動圖案AP1及第二主動圖案AP2。換言之，接觸圖案BC可分別耦合至第一主動圖案AP1的第二摻雜劑區及第二主動圖案AP2的第二摻雜劑區。接觸圖案BC的下部寬度可大於接觸圖案BC的上部寬度。接觸圖案BC中相鄰的接觸圖案BC可藉由分隔絕緣圖案245彼此間隔開。當在平面圖中觀察時，接觸圖案BC中的每一者可具有各種形狀（例如，圓形形狀、橢圓形形狀、矩形形狀、正方形形狀、菱形形狀及六邊形形狀）中的一者。
接觸圖案BC可由經摻雜的複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合形成，但實施例並不限於此實例。
在接觸圖案BC上可設置有搭接墊LP。當在平面圖中觀察時，搭接墊LP中的每一者可具有各種形狀（例如，圓形形狀、橢圓形形狀、矩形形狀、正方形形狀、菱形形狀及六邊形形狀）中的一者。
分隔絕緣圖案245可設置於搭接墊LP之間。當在平面圖中觀察時，搭接墊LP可在第一方向D1及第二方向D2上佈置以形成矩陣形佈置。搭接墊LP可被設置成具有與分隔絕緣圖案245的頂表面實質上共面的頂表面。
搭接墊LP可由經摻雜的複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合形成，但本發明概念並不限於此實例。
在單元陣列區CAR中，在搭接墊LP上可分別設置有資料儲存圖案DSP。資料儲存圖案DSP可分別電性連接至第一主動圖案AP1及第二主動圖案AP2。資料儲存圖案DSP可在第一方向D1及第二方向D2上佈置以形成矩陣形佈置，如圖1A中所示。資料儲存圖案DSP可與搭接墊LP完全交疊或局部交疊。資料儲存圖案DSP中的每一者可與搭接墊LP中對應的搭接墊LP的頂表面的整個區或局部區接觸。
在實施例中，資料儲存圖案DSP可為電容器且可包括插入於儲存電極251與板電極255之間的電容器介電層253。在此種情形中，當在平面圖中觀察時，儲存電極251可與搭接墊LP接觸且可具有圓形形狀、橢圓形形狀、矩形形狀、正方形形狀、菱形形狀及六邊形形狀中的一者。資料儲存圖案DSP可與搭接墊LP完全交疊或局部交疊。資料儲存圖案DSP中的每一者可與搭接墊LP中對應的搭接墊LP的頂表面的整個區或局部區接觸。
在一些實施方案中，資料儲存圖案DSP可為可變電阻圖案，所述可變電阻圖案的電阻可藉由施加至上面的電性脈波而被切換至至少兩種狀態中的一者。舉例而言，資料儲存圖案DSP可由結晶狀態可相依於被施加的電流量而改變的相變材料（舉例而言，例如鈣鈦礦化合物、過渡金屬氧化物、磁性材料、鐵磁材料或者反鐵磁材料）中的至少一者形成或者包含相變材料中的至少一者。
在資料儲存圖案DSP上可設置有上部絕緣層270。上部絕緣層270可覆蓋板電極255。
在實施例中，在第一連接區WCR中可設置有耦合至第一字元線WL1及第二字元線WL2的字元線接觸插塞。在第二連接區BCR中可設置有耦合至位元線BL的位元線接觸插塞PCPa。另外，在第一連接區WCR中可設置有耦合至屏蔽導電圖案173的屏蔽接觸插塞PCPb。
此外，在基板200上以及在第一連接區WCR與第二連接區BCR中可設置有周邊主動圖案110。周邊主動圖案110可由與單元陣列區CAR的第一主動圖案AP1及第二主動圖案AP2相同的單晶半導體材料形成或者包含與單元陣列區CAR的第一主動圖案AP1及第二主動圖案AP2相同的單晶半導體材料。周邊主動圖案110可具有與基板200相鄰的第一表面及與第一表面相對的第二表面。周邊主動圖案110的第一表面可與第一主動圖案AP1的第一表面及第二主動圖案AP2的第一表面實質上共面。周邊主動圖案110的第二表面可與第一主動圖案AP1的第二表面及第二主動圖案AP2的第二表面實質上共面。
裝置隔離層STI可設置於基板200上以及第一連接區WCR及第二連接區BCR中，以穿透或包圍周邊主動圖案110。
在周邊主動圖案110的第二表面上可設置有周邊電晶體。在實施例中，周邊電晶體可構成列及行解碼器、感測放大器或控制邏輯。
詳言之，在周邊主動圖案110的第二表面上可設置有周邊閘極絕緣層215。周邊閘極電極PG可設置於周邊閘極絕緣層215上。周邊閘極電極PG可包括周邊導電圖案221、周邊金屬圖案223及周邊罩幕圖案225。
位元線接觸插塞PCPa可設置於第二連接區BCR中以穿透裝置隔離層STI且可耦合至位元線BL的端部分。屏蔽接觸插塞PCPb可設置於第一連接區WCR中以穿透裝置隔離層STI且可耦合至屏蔽導電圖案173的端部分。周邊接觸插塞PCPc可在第一連接區WCR及第二連接區BCR中耦合至周邊電晶體。
位元線接觸插塞PCPa可連接至第一周邊互連線241a。屏蔽接觸插塞PCPb可連接至第二周邊互連線241b。周邊接觸插塞PCPc可連接至第三周邊互連線241c。
在第一連接區WCR及第二連接區BCR上，可設置分隔絕緣圖案245以將第一周邊互連線241a、第二周邊互連線241b及第三周邊互連線241c彼此電性斷開。
在第一周邊互連線241a、第二周邊互連線241b及第三周邊互連線241c上可設置有周邊電路絕緣層263及上部絕緣層270。在周邊電路絕緣層263與第一周邊互連線241a、第二周邊互連線241b及第三周邊互連線241c之間可設置有蝕刻停止層247。
在下文中，將闡述根據各種實施例的半導體記憶體裝置。在以下說明中，為了簡潔起見，先前闡述的元件可使用相同的參考編號進行辨識而不對其予以贅述。
圖3A、圖3B及圖3C是沿著圖1A所示線A-A'、B-B'、C-C'、D-D'及E-E'以及在字元線連接區上截取的截面圖，以示出根據實施例的半導體記憶體裝置。
參照圖3A、圖3B及圖3C，半導體記憶體裝置可包括連接至彼此的周邊電路結構PS與單元陣列結構CS。
詳言之，單元陣列結構CS可設置於周邊電路結構PS上。如上文參照圖1A、圖1B及圖1C所闡述，單元陣列結構CS可包括：垂直通道電晶體（VCT），用作每一記憶體單元的單元電晶體；以及電容器，用作每一記憶體單元的資料儲存裝置。
周邊電路結構PS可設置於基板200與單元陣列結構CS之間。在實施例中，基板200可為單晶矽晶圓。
周邊電路結構PS可設置於基板200與單元陣列結構CS的平坦化絕緣層180之間。周邊電路結構PS可包括：核心及周邊電路PC，形成於基板200上；周邊電路絕緣層ILD，覆蓋核心及周邊電路PC且堆疊於基板200與平坦化絕緣層180之間；以及周邊金屬結構PCT及PCL，設置於周邊電路絕緣層ILD中。
核心及周邊電路PC可包括列及行解碼器、感測放大器、控制邏輯或類似裝置。在實施例中，核心及周邊電路PC可包括整合於基板200上的NMOS電晶體與PMOS電晶體。
在基板200上，周邊電路絕緣層ILD可覆蓋核心及周邊電路PC以及周邊金屬結構PCL及PCT。周邊電路絕緣層ILD可包括多個垂直堆疊的絕緣層。在實施例中，周邊電路絕緣層ILD可包括氧化矽層、氮化矽層、氮氧化矽層及/或低k介電層。
周邊金屬結構PCT及PCL可包括至少兩個金屬圖案PCL及連接至金屬圖案PCL的金屬插塞PCT。
核心及周邊電路PC可藉由周邊金屬結構PCL及PCT、第一周邊互連線241a及周邊接觸插塞PCPd電性連接至單元陣列結構CS的位元線BL。
單元陣列結構CS可包括包含與上述實施例的垂直通道電晶體類似的垂直通道電晶體（VCT）的記憶體單元。垂直通道電晶體可指其通道區在與基板200的頂表面垂直的方向上伸長的電晶體。單元陣列結構CS可包括位元線BL、第一主動圖案AP1及第二主動圖案AP2、第一字元線WL1及第二字元線WL2、以及資料儲存圖案DSP。
單元陣列結構CS的位元線BL可與周邊電路結構PS相鄰地設置。當位元線BL與周邊電路結構PS相鄰地設置時，位元線BL與核心及周邊電路PTR之間的電性連接路徑的長度可減小。
圖4A至圖24A、圖4B至圖24B及圖4C至圖24C是示出根據實施例的製作半導體記憶體裝置的方法的截面圖。圖4A至圖24A是沿著圖1A所示線A-A'截取的截面圖，圖4B至圖24B是沿著圖1A所示線B-B'及C-C'截取的截面圖，且圖4C至圖24C是沿著圖1A所示線D-D'及E-E'且在字元線連接區上截取的截面圖。
參照圖1A、圖4A、圖4B及圖4C，可製備第一基板結構，第一基板結構包括第一基板100、隱埋絕緣層101及主動層110。
隱埋絕緣層101及主動層110可設置於第一基板100上。第一基板100、隱埋絕緣層101及主動層110可構成絕緣體上矽基板（即，SOI基板）。
在實施例中，第一基板100可為矽基板、鍺基板及/或矽-鍺基板。第一基板100可包括在第一方向D1上彼此間隔開的字元線連接區（即，第一連接區WCR）及插入於字元線連接區之間的單元陣列區CAR，且可包括在第二方向D2上彼此間隔開的位元線連接區（即，第二連接區BCR）及插入於位元線連接區之間的單元陣列區CAR。第一方向D1與第二方向D2可平行於第一基板100的頂表面且可彼此平行。
隱埋絕緣層101可為可藉由植入氧隔離（separation-by-implanted oxygen，SIMOX）方法或藉由結合及層轉移方法形成的隱埋氧化物（buried oxide，BOX）層。在一些實施方案中，隱埋絕緣層101可為可藉由化學氣相沈積方法形成的絕緣層。在實施例中，隱埋絕緣層101可包括氧化矽層、氮化矽層、氮氧化矽層及/或低k介電層。
主動層110可為單晶半導體層。舉例而言，主動層110可為單晶矽基板、單晶鍺基板及/或單晶矽-鍺基板。主動層110可具有彼此相對的第一表面與第二表面。第二表面可與隱埋絕緣層101接觸。
可在主動層110中以及在第一連接區WCR及第二連接區BCR中形成裝置隔離層STI。可藉由以下方法來形成裝置隔離層STI：在第一連接區WCR及第二連接區BCR中對主動層110進行圖案化以形成暴露出隱埋絕緣層101的裝置隔離溝渠；以及使用絕緣材料對裝置隔離溝渠進行填充。裝置隔離層STI的頂表面可與主動層110的第一表面實質上共面。由於形成裝置隔離層STI，可在第一連接區WCR及第二連接區BCR中形成周邊主動圖案110。
在形成裝置隔離層STI之後，可在主動層110的第一表面上形成第一罩幕圖案MP1。第一罩幕圖案MP1可具有線形開口，線形開口設置於單元陣列區CAR上且在第一方向D1上延伸。
第一罩幕圖案MP1可包括依序堆疊的緩衝層10、第一罩幕層20、第二罩幕層30及第三罩幕層40。第三罩幕層40可由相對於第二罩幕層30具有蝕刻選擇性的材料形成。第一罩幕層20可由相對於緩衝層10及第二罩幕層30具有蝕刻選擇性的材料形成。作為實例，緩衝層10及第二罩幕層30可由氧化矽形成或者包含氧化矽，且第一罩幕層20及第三罩幕層40可由氮化矽形成或者包含氮化矽。
此後，可使用第一罩幕圖案MP1作為蝕刻罩幕而以非等向性方式對單元陣列區CAR的主動層110進行蝕刻。因此，可在單元陣列區CAR的主動層110中形成在第一方向D1上延伸的第一溝渠T1。第一溝渠T1可被形成為暴露出隱埋絕緣層101且可在第二方向D2上彼此間隔開特定距離。
參照圖1A、圖5A、圖5B及圖5C，可形成第一絕緣圖案111以對第一溝渠T1的下部部分進行填充。可藉由以下方法來形成第一絕緣圖案111：沈積絕緣材料以對第一溝渠T1進行填充；以及以等向性方式對絕緣材料進行蝕刻。第一絕緣圖案111中的每一者可被形成為局部地暴露出第一溝渠T1中對應的第一溝渠T1的側表面。
在形成第一絕緣圖案111之後，可在第一溝渠T1中形成背部閘極絕緣圖案113及背部閘極電極BG。
詳言之，在形成第一絕緣圖案111之後，可沈積閘極絕緣層以共形地覆蓋第一溝渠T1的內表面。然後，可沈積閘極導電層以對設置有閘極絕緣層的第一溝渠T1進行填充。此後，可以等向性方式對閘極導電層進行蝕刻，以分別在第一溝渠T1中形成背部閘極電極BG。可在背部閘極電極BG的形成期間移除第三罩幕層40。
在實施例中，在形成背部閘極絕緣圖案113之前，可實行氣相摻雜（gas-phase doping，GPD）製程或電漿摻雜（plasma doping，PLAD）製程以使用雜質對藉由第一溝渠T1的內側表面暴露出的主動層110進行摻雜。
可在設置有背部閘極電極BG的第一溝渠T1中形成背部閘極頂蓋圖案115。可藉由以下方法來形成背部閘極頂蓋圖案115：沈積絕緣層以對設置有背部閘極電極BG的第一溝渠T1進行填充；以及對絕緣層進行平坦化以暴露出第一罩幕層20的頂表面。在其中背部閘極頂蓋圖案115由與第二罩幕層30相同的材料（例如，氧化矽）形成的情形中，可藉由為形成背部閘極頂蓋圖案115而實行的平坦化製程移除第二罩幕層30。
同時，在形成背部閘極頂蓋圖案115之前，可實行氣相摻雜（GPD）製程或電漿摻雜（PLAD）製程，以藉由設置有背部閘極電極BG的第一溝渠將雜質注入至主動層110中。
參照圖1A、圖6A、圖6B及圖6C，在形成背部閘極頂蓋圖案115之後，可移除第一罩幕層20，且背部閘極頂蓋圖案115可具有突出至緩衝層的頂表面上方的形狀。
此後，可形成間隔件層120以共形地覆蓋緩衝層10的頂表面、背部閘極絕緣圖案113的側表面及背部閘極頂蓋圖案115的頂表面。垂直通道電晶體的主動圖案可具有由間隔件層120的沈積厚度確定的寬度。間隔件層120可由絕緣材料形成。舉例而言，間隔件層120可由氧化矽、氮氧化矽、氮化矽、碳化矽（SiC）、碳氮化矽（SiCN）或其組合中的至少一者形成或者包含氧化矽、氮氧化矽、氮化矽、碳化矽（SiC）、碳氮化矽（SiCN）或其組合中的至少一者。
在形成間隔件層120之後，可在第一連接區WCR及第二連接區BCR中在間隔件層120上形成周邊罩幕圖案50，以暴露出單元陣列區CAR。
參照圖1A、圖7A、圖7B及圖7C，可對間隔件層120實行非等向性蝕刻製程，以在每一背部閘極絕緣圖案113的側表面上形成一對間隔件121。
接下來，可對周邊主動圖案110實行使用間隔件121作為蝕刻罩幕的非等向性蝕刻製程。可在背部閘極絕緣圖案113中的每一者的兩個側處形成彼此分隔開的一對初步主動圖案PAP。由於初步主動圖案PAP的形成，可將隱埋絕緣層101暴露於外部。初步主動圖案PAP可為在第一方向D1上延伸且平行於背部閘極電極BG的線形圖案。可在於第二方向D2上彼此相鄰的初步主動圖案PAP之間形成第二溝渠T2。
在形成間隔件121之後，可移除周邊罩幕圖案50。在實施例中，可在緩衝層10上且在第一連接區WCR及第二連接區BCR中留下間隔件層120的一部分。
參照圖1A、圖8A、圖8B及圖8C，可形成第一蝕刻停止層131，以共形地覆蓋第二溝渠T2的內表面。可形成第一犧牲層133以對設置有第一蝕刻停止層131的第二溝渠T2進行填充。第一犧牲層133可被形成為對第二溝渠T2進行填充且可具有實質上平整的頂表面。
可藉由沈積絕緣材料（例如，氧化矽）來形成第一蝕刻停止層131。第一犧牲層133可由相對於第一蝕刻停止層131具有蝕刻選擇性的絕緣材料形成。舉例而言，第一犧牲層133可為藉由旋塗玻璃（SOG）技術形成的絕緣層中的一者或者可為氧化矽層。
可在第一連接區WCR及第二連接區BCR中在間隔件層120上依序堆疊第一蝕刻停止層131與第一犧牲層133。
可在第一犧牲層133上形成第二罩幕圖案MP2。第二罩幕圖案MP2可由相對於第一犧牲層133具有蝕刻選擇性的材料形成且可為在第二方向D2上延伸的線形圖案。在一些實施方案中，第二罩幕圖案MP2可為在與第一方向D1及第二方向D2交叉的方向上延伸的線形圖案。
此後，可藉由使用第二罩幕圖案MP2作為蝕刻罩幕依序對第一犧牲層133及第一蝕刻停止層131進行蝕刻而形成局部暴露出初步主動圖案PAP的開口OP。開口OP可被形成為暴露出隱埋絕緣層101的頂表面。在實施例中，在對第一犧牲層133及第一蝕刻停止層131進行的蝕刻製程期間，可移除由第二罩幕圖案MP2暴露出的間隔件121。
可以非等向性方式對暴露於開口OP的初步主動圖案PAP進行蝕刻，以在背部閘極絕緣圖案113的兩個側處形成第一主動圖案AP1及第二主動圖案AP2。即，位於背部閘極電極BG的第一側表面上的第一主動圖案AP1可被形成為在第一方向D1上彼此間隔開。第二主動圖案AP2可形成於背部閘極電極BG的第二側表面上且可在第一方向D1上彼此間隔開。在其中第二罩幕圖案MP2在對角線方向上延伸的情形中，第一主動圖案AP1與第二主動圖案AP2可被設置成在對角線方向上面對彼此。
參照圖1A、圖9A、圖9B及圖9C，在形成第一主動圖案AP1及第二主動圖案AP2之後，可形成第二犧牲層135以對開口OP進行填充。第二犧牲層135可由相對於第一蝕刻停止層131具有蝕刻選擇性的絕緣材料形成。作為實例，第二犧牲層135可由與第一犧牲層133相同的材料形成。
在形成第二犧牲層135之後，可移除第二罩幕圖案MP2。可對第一犧牲層133及第二犧牲層135實行平坦化製程，以暴露出背部閘極頂蓋圖案115的頂表面。由於對第一犧牲層133及第二犧牲層135進行的平坦化製程，可在第一連接區WCR及第二連接區BCR中暴露出緩衝層10。
參照圖1A、圖10A、圖10B及圖10C，可移除第一犧牲層133及第二犧牲層135，以暴露出位於在第二方向D2上彼此相對的第一主動圖案AP1與第二主動圖案AP2之間的第一蝕刻停止層131。
此後，可在其中形成有第一蝕刻停止層131的第二溝渠中以均勻的厚度沈積第二蝕刻停止層141。詳言之，第二蝕刻停止層141可在第一連接區WCR及第二連接區BCR中沈積於第一蝕刻停止層131、背部閘極絕緣圖案113、背部閘極頂蓋圖案115、隱埋絕緣層101的一些部分及緩衝層10上。第二蝕刻停止層141可由相對於第一蝕刻停止層131具有蝕刻選擇性的材料形成或者包含相對於第一蝕刻停止層131具有蝕刻選擇性的材料。
可形成第二絕緣圖案143以對設置有第二蝕刻停止層141的第二溝渠T2（例如，參見圖7A、圖7B及圖7C）的一部分進行填充。
可藉由以下方式來形成第二絕緣圖案143：使用旋塗玻璃（SOG）技術形成絕緣層以對第二溝渠T2進行填充；以及然後以等向性方式對絕緣層進行蝕刻。第二絕緣圖案143可由氟化物矽酸鹽玻璃（fluoride silicate glass，FSG）、旋塗玻璃（SOG）、東燃矽氮烷（tonen silazene，TOSZ）等中的至少一者形成或者包含氟化物矽酸鹽玻璃（fluoride silicate glass，FSG）、旋塗玻璃（SOG）、東燃矽氮烷（tonen silazene，TOSZ）等中的至少一者。
可相依於等向性蝕刻製程而改變第二絕緣圖案143的頂表面的水準。在實施例中，第二絕緣圖案143的頂表面可位於較背部閘極電極BG的底表面高的水準處。在一些實施方案中，第二絕緣圖案143的頂表面可位於較背部閘極電極BG的底表面低的水準處。
參照圖1A、圖11A、圖11B及圖11C，可以等向性方式對由第二絕緣圖案143暴露出的第一蝕刻停止層131及第二蝕刻停止層141進行蝕刻，以在第二溝渠T2（例如，參見圖7A、圖7B及圖7C）中暴露出第一主動圖案AP1及第二主動圖案AP2。此外，可將第一連接區WCR及第二連接區BCR中的周邊主動圖案110及裝置隔離層STI的頂表面暴露於外部。
參照圖1A、圖12A、圖12B及圖12C，可沈積閘極絕緣層151以共形地覆蓋第一主動圖案AP1的側表面及第二主動圖案AP2的側表面、背部閘極頂蓋圖案115的頂表面以及第二絕緣圖案143的頂表面。可在第一連接區WCR及第二連接區BCR中在周邊主動圖案110及裝置隔離層STI上沈積閘極絕緣層151。
可使用物理氣相沈積（physical vapor deposition，PVD）技術、熱化學氣相沈積（chemical vapor deposition，CVD）（thermal CVD）技術、低壓化學氣相沈積（low-pressure chemical vapor deposition，LP-CVD）技術、電漿增強型化學氣相沈積（plasma-enhanced chemical vapor deposition，PE-CVD）技術或原子層沈積（atomic layer deposition，ALD）技術中的至少一者來形成閘極絕緣層151。
在沈積閘極絕緣層151之後，可在第一主動圖案AP1的側表面及第二主動圖案AP2的側表面上形成第一字元線WL1及第二字元線WL2。
形成第一字元線WL1及第二字元線WL2可包括：沈積閘極導電層以共形地覆蓋閘極絕緣層151；以及對閘極導電層實行非等向性蝕刻製程。此處，閘極導電層的沈積厚度可小於第二溝渠寬度的一半。可在閘極絕緣層151上沈積閘極導電層，以在第二溝渠中對間隙區進行界定。
當對閘極導電層實行非等向性蝕刻製程時，可將閘極絕緣層151用作蝕刻停止層或者可對閘極絕緣層151進行過度蝕刻以暴露出第二絕緣圖案143。可相依於對閘極導電層進行的非等向性蝕刻製程而不同地改變第一字元線WL1的形狀及第二字元線WL2的形狀。
第一字元線WL1的頂表面及第二字元線WL2的頂表面可位於較第一主動圖案AP1的頂表面及第二主動圖案AP2的頂表面低的水準處。
在形成第一字元線WL1及第二字元線WL2之後，可實行氣相摻雜（GPD）製程或電漿摻雜（PLAD）製程，以藉由由第一字元線WL1及第二字元線WL2暴露出的閘極絕緣層151將雜質注入至第一主動圖案AP1及第二主動圖案AP2中。
參照圖1A、圖13A、圖13B及圖13C，可在其中形成有第一字元線WL1及第二字元線WL2的第二溝渠T2中依序形成頂蓋層153與第三絕緣層155。
詳言之，可在第一基板100上共形地沈積頂蓋層153。頂蓋層153可由氮化矽（SiN）、氮氧化矽（SiON）、碳化矽（SiC）、碳氮化矽（SiCN）或其組合中的至少一者形成或者包含氮化矽（SiN）、氮氧化矽（SiON）、碳化矽（SiC）、碳氮化矽（SiCN）或其組合中的至少一者。頂蓋層153可被形成為覆蓋字元線WL1及WL2。
此後，可沈積第三絕緣層155，以使用頂蓋層153對第二溝渠T2進行填充。此處，第三絕緣層155可由不同於頂蓋層153的絕緣材料形成。
同時，在形成第三絕緣層155之前，可在第一連接區WCR及第二連接區BCR中在頂蓋層153上形成第三罩幕圖案MP3以暴露出單元陣列區CAR。在此種情形中，可不在第一連接區WCR及第二連接區BCR中形成第三絕緣層155。
此後，可對第三絕緣層155、頂蓋層153及閘極絕緣層151實行平坦化製程，以暴露出背部閘極頂蓋圖案115的頂表面。因此，可暴露出第一主動圖案AP1的頂表面及第二主動圖案AP2的頂表面，且可形成閘極絕緣圖案GOX。在平坦化製程之後，可移除第三罩幕圖案MP3。
參照圖1A、圖14A、圖14B及圖14C，可在第一基板100的整個頂表面上沈積複晶矽層161。複晶矽層161可在單元陣列區CAR中與第一主動圖案AP1的頂表面及第二主動圖案AP2的頂表面接觸且可在第一連接區WCR及第二連接區BCR中沈積於頂蓋層153上。
接下來，可在複晶矽層161上形成罩幕圖案（未示出）以暴露出第一連接區WCR及第二連接區BCR，且可使用罩幕圖案作為蝕刻罩幕而以非等向性方式在第一連接區WCR及第二連接區BCR中對複晶矽層161進行蝕刻以暴露出頂蓋層153。
接下來，可在單元陣列區CAR中在複晶矽層161上以及在第一連接區WCR及第二連接區BCR中在頂蓋層153上依序形成金屬層163與硬罩幕層165。
可藉由沈積導電金屬氮化物材料（例如，氮化鈦及氮化鉭）或金屬材料（例如，鎢、鈦及鉭）中的至少一者來形成金屬層163。可藉由沈積絕緣材料（例如，氮化矽或氮氧化矽）來形成硬罩幕層165。
可在硬罩幕層165上形成罩幕圖案（未示出），以具有在第二方向D2上延伸的線形狀。然後，可使用罩幕圖案依序且以非等向性方式對硬罩幕層165、金屬層163及複晶矽層161進行蝕刻。因此，可形成在第二方向D2上延伸的位元線BL。
當形成位元線BL時，可局部地對背部閘極頂蓋圖案115進行蝕刻。另外，當形成位元線BL時，可在第一連接區WCR及第二連接區BCR中對硬罩幕層165、金屬層163、頂蓋層153及閘極絕緣層151進行蝕刻，以暴露出裝置隔離層STI的一部分及周邊主動圖案110。
參照圖1A、圖15A、圖15B及圖15C，在形成位元線BL之後，可形成間隔件絕緣層171以對位元線BL之間的間隙區進行界定。
可在第一基板100的整個頂表面上沈積間隔件絕緣層171以具有實質上均勻的厚度。間隔件絕緣層171的沈積厚度可小於位元線BL中相鄰的位元線BL之間的距離的一半。在此種情形中，可在位元線BL之間形成由間隔件絕緣層171界定的間隙區。間隙區可在平行於位元線BL的第二方向D2上延伸。
此後，可在間隔件絕緣層171上形成屏蔽導電層172。可在間隔件絕緣層171上沈積屏蔽導電層172，以對間隔件絕緣層171的間隙區進行填充。在實施例中，可使用化學氣相沈積（CVD）製程在間隔件絕緣層17上形成屏蔽導電層172。在此種情形中，由於CVD製程的階梯覆蓋性質，可在間隙區中形成不連續介面（例如，接縫）。在實施例中，屏蔽導電層172可由金屬材料（例如，鎢（W）、鈦（Ti）、鎳（Ni）及鈷（Co））中的至少一者形成或者包含金屬材料（例如，鎢（W）、鈦（Ti）、鎳（Ni）及鈷（Co））中的至少一者。在實施例中，屏蔽導電圖案173可由二維（2D）導電材料（例如，石墨烯）形成或者包含二維（2D）導電材料（例如，石墨烯）。
參照圖1A、圖16A、圖16B及圖16C，可在單元陣列區CAR及第一連接區WCR中在屏蔽導電層172上形成第四罩幕圖案MP4。換言之，可將第四罩幕圖案MP4形成為在第二連接區BCR中暴露出屏蔽導電層172。
接下來，可使用第四罩幕圖案MP4作為蝕刻罩幕而以非等向性方式對屏蔽導電層172進行蝕刻。因此，可對屏蔽導電層172的在第二連接區BCR中位於位元線BL的端部分上的部分進行蝕刻以暴露出間隔件絕緣層171。因此，可形成屏蔽導電圖案173。屏蔽導電圖案173可具有位於第一連接區WCR中的端部分。
參照圖1A、圖17A、圖17B及圖17C，在形成屏蔽導電圖案173之後，可在屏蔽導電圖案173上形成頂蓋絕緣層175。頂蓋絕緣層175可共形地覆蓋屏蔽導電圖案17且可在第二連接區BCR中對間隔件絕緣層171的間隙區進行填充。在實施例中，頂蓋絕緣層175可由氮化矽形成或者包含氮化矽。
此後，可在頂蓋絕緣層175上形成平坦化絕緣層180。可藉由沈積絕緣材料（例如，氧化矽）來形成平坦化絕緣層180。平坦化絕緣層180可由相對於頂蓋絕緣層175具有蝕刻選擇性的絕緣材料形成或者包含相對於頂蓋絕緣層175具有蝕刻選擇性的絕緣材料。作為實例，平坦化絕緣層180可為藉由旋塗玻璃（SOG）技術形成的絕緣層中的一者或者可為氧化矽層。平坦化絕緣層180可具有實質上平整的頂表面。
參照圖1A、圖18A、圖18B及圖18C，可將第二基板200結合至平坦化絕緣層180。
可使用黏合劑層將第二基板200結合至平坦化絕緣層180的頂表面。第二基板200可由單晶矽或玻璃（例如，石英）形成或者包含單晶矽或玻璃（例如，石英）。
參照圖1A、圖19A、圖19B及圖19C，在對第二基板200進行結合之後，可實行背面研光（lapping）製程以移除第一基板100。移除第一基板100可包括依序實行研磨製程及濕式蝕刻製程以暴露出隱埋絕緣層101。
接下來，參照圖1A、圖20A、圖20B及圖20C，可移除隱埋絕緣層101以暴露出主動圖案AP1及AP2、第一絕緣圖案111及背部閘極絕緣圖案113。另外，在第一連接區WCR及第二連接區BCR中，可暴露出周邊主動圖案110的第二表面。
可藉由濕式蝕刻製程或乾式蝕刻製程來對隱埋絕緣層101進行蝕刻，且主動圖案AP1及AP2可在對隱埋絕緣層101進行的蝕刻製程期間用作蝕刻停止層。
接下來，可在單元陣列區CAR上依序形成第三蝕刻停止層211與第四蝕刻停止層213。第三蝕刻停止層211可由氧化矽形成或者包含氧化矽，且可沈積於主動圖案AP1及AP2、第一絕緣圖案111以及裝置隔離層STI上。第四蝕刻停止層213可由相對於第三蝕刻停止層211具有蝕刻選擇性的材料（例如，氮化矽）形成。
此後，可在第一連接區WCR及第二連接區BCR中在周邊主動圖案110的第二表面上形成周邊電晶體。詳言之，可在第一連接區WCR及第二連接區BCR中形成周邊閘極絕緣層215，以覆蓋周邊主動圖案110的第二表面。可在周邊閘極絕緣層215上形成周邊閘極電極PG。周邊閘極電極PG可包括依序堆疊的周邊導電圖案221、周邊金屬圖案223及周邊罩幕圖案225。
可在單元陣列區CAR以及第一連接區WCR及第二連接區BCR中形成層間絕緣層231及第五蝕刻停止層233。可藉由以下方式來形成層間絕緣層231：沈積絕緣材料；以及對絕緣材料進行平坦化以暴露出周邊閘極電極PG的頂表面。第五蝕刻停止層233可由相對於層間絕緣層231具有蝕刻選擇性的絕緣材料形成或者包含相對於層間絕緣層231具有蝕刻選擇性的絕緣材料。第五蝕刻停止層233可覆蓋層間絕緣層231的頂表面及周邊閘極電極PG的頂表面。
參照圖1A、圖21A、圖21B及圖21C，可形成接觸圖案BC以穿透層間絕緣層231及第五蝕刻停止層233且可將接觸圖案BC連接至第一主動圖案AP1及第二主動圖案AP2。
形成接觸圖案BC可包括：對層間絕緣層231及第五蝕刻停止層233進行圖案化以形成分別暴露出第一主動圖案AP1及第二主動圖案AP2的孔洞；沈積導電層以對孔洞進行填充；以及對導電層進行平坦化以暴露出第五蝕刻停止層233的頂表面。
在形成接觸圖案BC之後，可在第一連接區WCR及第二連接區BCR中形成周邊接觸插塞PCPa、PCPb及PCPc。
形成周邊接觸插塞PCPa、PCPb及PCPc可包括：對第五蝕刻停止層233、層間絕緣層231及裝置隔離層STI進行圖案化以形成接觸孔洞；以及在第五蝕刻停止層233上沈積導電材料以對接觸孔洞進行填充。周邊接觸插塞PCPa、PCPb及PCPc可包括：位元線接觸插塞PCPa，被設置成穿透第五蝕刻停止層233、層間絕緣層231及裝置隔離層STI且耦合至位元線的端部分（即，金屬層163的端部分）；屏蔽接觸插塞PCPb，耦合至屏蔽導電圖案173的端部分；以及周邊接觸插塞PCPc，連接至周邊電晶體的源極/汲極區。
參照圖1A、圖22A、圖22B及圖22C，可在單元陣列區CAR以及第一連接區WCR及第二連接區BCR中在第五蝕刻停止層233上沈積導電層240。導電層240可與接觸圖案BC的頂表面及周邊接觸插塞PCPa、PCPb及PCPc的頂表面接觸。在實施例中，可同時形成導電層240以及周邊接觸插塞PCPa、PCPb及PCPc。
接下來，參照圖1A、圖23A、圖23B及圖23C，可對單元陣列區CAR中分導電層240進行圖案化以形成分別連接至接觸圖案BC的搭接墊LP。
形成搭接墊LP可包括：使用罩幕圖案而以非等向性方式對導電層240、第五蝕刻停止層233及層間絕緣層231進行蝕刻以形成凹陷區；以及使用絕緣材料對凹陷區進行填充以形成分隔絕緣圖案245。在凹陷區的形成期間，可局部地對接觸圖案BC進行蝕刻。分隔絕緣圖案245的頂表面可與搭接墊LP的頂表面實質上共面。
當形成搭接墊LP時，可對第一連接區WCR及第二連接區BCR中的導電層240進行圖案化以形成周邊電路互連線241a、241b及241c。在第一連接區WCR及第二連接區BCR中，分隔絕緣圖案245可將周邊電路互連線241a、241b及241c彼此電性分隔開。
參照圖1A、圖24A、圖24B及圖24C，可形成第六蝕刻停止層247以覆蓋搭接墊LP的頂表面以及周邊電路互連線241a、241b及241c的頂表面。第六蝕刻停止層247可覆蓋分隔絕緣圖案245的頂表面以及周邊電路互連線241a、241b及241c的頂表面。第六蝕刻停止層247可由相對於分隔絕緣圖案245具有蝕刻選擇性的絕緣材料形成或者包含相對於分隔絕緣圖案245具有蝕刻選擇性的絕緣材料。
此後，可形成儲存電極251以穿透第六蝕刻停止層247且分別將儲存電極251連接至搭接墊LP。在實施例中，儲存電極251可由經摻雜的複晶矽、導電金屬氮化物材料（例如，氮化鈦及氮化鉭）、金屬材料（例如，鎢、鈦及鉭）、導電金屬矽化物材料或導電金屬氧化物材料中的至少一者形成或者包含經摻雜的複晶矽、導電金屬氮化物材料（例如，氮化鈦及氮化鉭）、金屬材料（例如，鎢、鈦及鉭）、導電金屬矽化物材料或導電金屬氧化物材料中的至少一者。
接下來，參照圖1B、圖1C及圖1D，可形成電容器介電層253以共形地覆蓋儲存電極251。此後，可在電容器介電層253上形成板電極255。
可形成資料儲存圖案DSP，且可形成周邊電路絕緣層263以覆蓋第一連接區WCR及第二連接區BCR。然後，可在資料儲存圖案DSP及周邊電路絕緣層263上形成上部絕緣層270。
根據實施例，在包括垂直通道電晶體的半導體記憶體裝置中，主動圖案可由單晶半導體材料形成。形成單晶半導體材料的主動圖案可改善垂直通道電晶體的漏電流性質。
根據實施例，可使用背部閘極電極來增大垂直通道電晶體的臨限電壓。因此，可防止垂直通道電晶體的漏電流性質因臨限電壓的降低而劣化（倘若垂直通道電晶體按比例縮小，則可能發生此種情形）。
根據實施例，在製作包括垂直通道電晶體的半導體記憶體裝置的製程中，可以增大的製程裕度形成位元線接觸插塞及屏蔽接觸插塞。
綜上所述，實施例可提供一種具有改善的電性性質及增大的積體密度的半導體記憶體裝置。
本文中已揭露實例性實施例，且儘管採用具體用語，但該等用語僅在通常意義及闡述性意義上使用且將僅在通常意義及闡述性意義上進行解釋，而並非用以限制目的。在某些情形中，除非另外明確地指明，否則如在本申請案提出申請之前對於此項技術中具有通常知識者將顯而易見，結合一特定實施例所闡述的特徵、特性、及/或元件可單獨使用或與其他實施例所闡述的特徵、特性、及/或元件組合使用。因此，熟習此項技術者應理解，在不背離由以下申請專利範圍所陳述的本發明的精神及範圍的條件下，可作出各種形式及細節上的各種改變。
10:緩衝層 20:第一罩幕層 30:第二罩幕層 40:第三罩幕層 50、225:周邊罩幕圖案 100:第一基板 101:隱埋絕緣層 110:主動層/周邊主動圖案 111:第一絕緣圖案 113:背部閘極絕緣圖案 115:背部閘極頂蓋圖案 120:間隔件層 121:間隔件 131:第一蝕刻停止層 133:第一犧牲層 135:第二犧牲層 141:第二蝕刻停止層 143:第二絕緣圖案 151:閘極絕緣層 153:頂蓋層 155:第三絕緣圖案/第三絕緣層 161:複晶矽層/複晶矽圖案 163:金屬圖案/金屬層 165:硬罩幕圖案/硬罩幕層 171:間隔件絕緣層 172:屏蔽導電層 173:屏蔽導電圖案 173a:線部分 173b:板部分 175:頂蓋絕緣層 180:平坦化絕緣層 200:基板 211:第三蝕刻停止層 213:第四蝕刻停止層 215:周邊閘極絕緣層 221:周邊導電圖案 223:周邊金屬圖案 231:層間絕緣層 233:第五蝕刻停止層 240:導電層 241a:周邊電路互連線/第一周邊互連線 241b:周邊電路互連線/第二周邊互連線 241c:周邊電路互連線/第三周邊互連線 245:分隔絕緣圖案 247:第六蝕刻停止層/蝕刻停止層 251:儲存電極 253:電容器介電層 255:板電極 263:周邊電路絕緣層 270:上部絕緣層 300:分隔絕緣圖案 A-A'、B-B'、C-C'、D-D'、E-E':線 AP1:第一主動圖案/主動圖案 AP2:第二主動圖案/主動圖案 BC:接觸圖案 BCR:第二連接區/位元線連接區 BG:背部閘極電極 BL:位元線 CAR:單元陣列區 CHR:通道區 CS:單元陣列結構 D1:第一方向 D2:第二方向 DSP:資料儲存圖案 GOX:閘極絕緣圖案 ILD:周邊電路絕緣層 LP:搭接墊 MP1:第一罩幕圖案 MP2:第二罩幕圖案 MP3:第三罩幕圖案 MP4:第四罩幕圖案 OP:開口 P1、P2:部分 PAP:初步主動圖案 PC:核心及周邊電路 PCL:周邊金屬結構/金屬圖案 PCPa:位元線接觸插塞/周邊接觸插塞 PCPb:屏蔽接觸插塞/周邊接觸插塞 PCPc、PCPd:周邊接觸插塞 PCT:周邊金屬結構/金屬插塞 PG:周邊閘極電極 PS:周邊電路結構 SDR1:第一摻雜劑區 SDR2:第二摻雜劑區 STI:裝置隔離層 T1:第一溝渠 T2:第二溝渠 WCR:第一連接區/字元線連接區 WL1:第一字元線/字元線 WL2:第二字元線/字元線
藉由參照附圖詳細闡述示例性實施例，各特徵對於熟習此項技術者而言將變得顯而易見，在附圖中： 圖1A是示出根據實施例的半導體記憶體裝置的平面圖。 圖1B是沿著圖1A所示線A-A'截取的截面圖，以示出根據實施例的半導體記憶體裝置。 圖1C是沿著圖1A所示線B-B'及C-C'截取的截面圖，以示出根據實施例的半導體記憶體裝置。 圖1D是沿著圖1A所示線D-D'及E-E'以及在字元線連接區上截取的截面圖，以示出根據實施例的半導體記憶體裝置。 圖2A是示出圖1B所示部分「P1」的放大截面圖。 圖2B是示出圖1D所示部分「P2」的放大截面圖。 圖3A、圖3B及圖3C是沿著圖1A所示線A-A'、B-B'、C-C'、D-D'及E-E'以及在字元線連接區上截取的截面圖，以示出根據實施例的半導體記憶體裝置。 圖4A至圖24A是沿著圖1A所示線A-A'截取的截面圖，以示出根據實施例的製作半導體記憶體裝置的方法。 圖4B至圖24B是沿著圖1A所示線B-B'及C-C'截取的截面圖，以示出根據實施例的製作半導體記憶體裝置的方法。 圖4C至圖24C是沿著圖1A所示線D-D'及E-E'以及在字元線連接區上截取的截面圖，以示出根據實施例的製作半導體記憶體裝置的方法。
110:主動層/周邊主動圖案
113:背部閘極絕緣圖案
161:複晶矽層/複晶矽圖案
163:金屬圖案/金屬層
165:硬罩幕圖案/硬罩幕層
171:間隔件絕緣層
173:屏蔽導電圖案
175:頂蓋絕緣層
180:平坦化絕緣層
200:基板
215:周邊閘極絕緣層
221:周邊導電圖案
223:周邊金屬圖案
225:周邊罩幕圖案
231:層間絕緣層
233:第五蝕刻停止層
241a:周邊電路互連線/第一周邊互連線
241c:周邊電路互連線/第三周邊互連線
245:分隔絕緣圖案
247:第六蝕刻停止層/蝕刻停止層
251:儲存電極
253:電容器介電層
255:板電極
263:周邊電路絕緣層
270:上部絕緣層
A-A':線
BC:接觸圖案
BCR:第二連接區/位元線連接區
BG:背部閘極電極
BL:位元線
CAR:單元陣列區
DSP:資料儲存圖案
GOX:閘極絕緣圖案
LP:搭接墊
P1:部分
PCPa:位元線接觸插塞/周邊接觸插塞
PCPc:周邊接觸插塞
PG:周邊閘極電極
STI:裝置隔離層
WL1:第一字元線/字元線
WL2:第二字元線/字元線

Claims (10)

  1. 一種半導體記憶體裝置，包括： 基板，包括單元陣列區及連接區； 多條位元線，設置於所述基板上且在第一方向上延伸； 多個第一主動圖案與多個第二主動圖案，設置於所述多條位元線中的每一者上且交替地佈置於所述第一方向上； 多個背部閘極電極，分別設置於所述多個第一主動圖案及所述多個第二主動圖案中相鄰的第一主動圖案與第二主動圖案之間且在第二方向上延伸以與所述多條位元線交叉； 多條第一字元線，分別與所述多個第一主動圖案相鄰地設置且在所述第二方向上延伸； 多條第二字元線，分別與所述多個第二主動圖案相鄰地設置且在所述第二方向上延伸；以及 屏蔽導電圖案，包括多個線部分及板部分，所述多個線部分分別設置於所述多條位元線中相鄰的位元線之間，所述板部分以共用方式連接至所述多個線部分， 其中，當在所述第一方向上量測時，所述屏蔽導電圖案的所述多個線部分的長度短於所述多條位元線的長度。
  2. 如請求項1所述的半導體記憶體裝置，更包括： 間隔件絕緣層，共形地覆蓋所述多條位元線且分別對所述多條位元線之間的多個間隙區進行界定；以及 頂蓋絕緣層，位於所述屏蔽導電圖案上， 其中所述頂蓋絕緣層設置於所述連接區上以對所述間隔件絕緣層的所述多個間隙區進行填充。
  3. 如請求項1所述的半導體記憶體裝置，其中所述連接區包括： 第一連接區，在所述第一方向上相鄰於所述單元陣列區，以及 第二連接區，在所述第二方向上相鄰於所述單元陣列區，且 所述半導體記憶體裝置更包括： 多個位元線接觸插塞，設置於所述第一連接區上且耦合至所述多條位元線；以及 多個屏蔽接觸插塞，設置於所述第二連接區上且耦合至所述屏蔽導電圖案的所述板部分。
  4. 如請求項1所述的半導體記憶體裝置，更包括： 周邊主動圖案，設置於所述基板的所述連接區上，所述周邊主動圖案包括在與所述基板的頂表面正交的垂直方向上彼此相對的第一表面與第二表面； 裝置隔離層，設置於所述連接區上以包圍所述周邊主動圖案；以及 周邊電晶體，被整合於所述周邊主動圖案的所述第一表面上。
  5. 如請求項4所述的半導體記憶體裝置，其中，當在所述垂直方向上量測時，所述周邊主動圖案的厚度實質上等於所述多個第一主動圖案的長度及所述多個第二主動圖案的長度。
  6. 如請求項1所述的半導體記憶體裝置，當在垂直視圖中觀察時，更包括設置於所述基板與所述多條位元線之間的周邊電路結構， 其中所述周邊電路結構包括位於所述基板上的周邊電路及覆蓋所述周邊電路的周邊電路絕緣層。
  7. 如請求項1所述的半導體記憶體裝置，其中，當在所述第二方向上量測時，所述多個第一主動圖案及所述多個第二主動圖案中的每一者具有較所述位元線的寬度大的長度。
  8. 如請求項1所述的半導體記憶體裝置，更包括： 多個接觸圖案，分別耦合至所述多個第一主動圖案及所述多個第二主動圖案；以及 多個資料儲存圖案，設置於所述多個接觸圖案上。
  9. 如請求項8所述的半導體記憶體裝置，更包括： 第一絕緣圖案，位於所述位元線與所述背部閘極電極之間；以及 第二絕緣圖案，位於所述接觸圖案與所述背部閘極電極之間。
  10. 一種半導體記憶體裝置，包括： 基板，包括單元陣列區、在第一方向上與所述單元陣列區相鄰的第一連接區、以及在與所述第一方向交叉的第二方向上與所述單元陣列區相鄰的第二連接區； 多條位元線，設置於所述基板上且在所述第一方向上延伸； 間隔件絕緣層，共形地覆蓋所述多條位元線且分別對所述多條位元線之間的多個間隙區進行界定； 屏蔽導電圖案，設置於所述間隔件絕緣層與所述基板之間，所述屏蔽導電圖案包括多個線部分及板部分，所述多個線部分設置於所述單元陣列區上以對所述間隔件絕緣層的所述多個間隙區進行填充，所述板部分被設置成將所述多個線部分連接至彼此； 第一主動圖案及第二主動圖案，設置於所述多條位元線中的每一者上； 背部閘極電極，設置於所述第一主動圖案與所述第二主動圖案之間且在所述第二方向上延伸以與所述位元線交叉； 第一字元線，設置於所述第一主動圖案的一側處且在所述第二方向上延伸； 第二字元線，設置於所述第二主動圖案的與所述第一主動圖案的所述一側相對的側處且在所述第二方向上延伸；以及 多個接觸圖案，分別耦合至所述第一主動圖案及所述第二主動圖案， 其中所述屏蔽導電圖案的所述板部分在所述第一方向及所述第二方向上延伸。
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