CN117956790A - 半导体存储器件 - Google Patents

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Abstract

一种半导体存储器件可以包括：衬底，包括单元阵列区和连接区；位线，提供在衬底上并在第一方向上延伸；第一有源图案和第二有源图案，在每条位线上沿第一方向交替地布置；背栅电极，设置在第一有源图案和第二有源图案中的相邻的第一有源图案和第二有源图案之间，并在第二方向上延伸以与位线交叉；第一字线和第二字线，分别与第一有源图案和第二有源图案相邻设置并在第二方向上延伸；以及屏蔽导电图案，包括分别设置在位线中的相邻位线之间的线部分和共同连接到线部分的板部分。屏蔽导电图案的线部分在第一方向上的长度可以比位线在第一方向上的长度短。

Description

半导体存储器件
技术领域
实施方式涉及半导体存储器件。
背景技术
为满足消费者对卓越性能和低廉价格的需求，半导体器件的集成度更高是令人期望的。在半导体器件的情况下，其集成度是决定产品价格的重要因素。因此，特别期望提高的集成度。在二维或平面半导体器件的情况下，它们的集成度主要由单位存储单元占据的面积决定。因此，集成度极大地受到精细图案形成技术水平的影响。然而，提高图案精细度所需的极其昂贵的工艺设备对提高二维或平面半导体器件的集成度的能力设置了实际限制。因此，已经提出了各种半导体技术来改善半导体器件的集成密度、电阻和电流驱动能力。
发明内容
根据实施方式，一种半导体存储器件可以包括：衬底，包括单元阵列区和连接区；位线，提供在衬底上并在第一方向上延伸；第一有源图案和第二有源图案，设置在每条位线上并在第一方向上交替地布置；背栅电极，分别设置在第一有源图案和第二有源图案中的相邻的第一有源图案和第二有源图案之间，并在第二方向上延伸以与位线交叉；第一字线，分别与第一有源图案相邻设置并在第二方向上延伸；第二字线，分别与第二有源图案相邻设置并且在第二方向上延伸；以及屏蔽导电图案，包括分别设置在位线中的相邻位线之间的线部分和共同连接到线部分的板部分。当在第一方向上测量时，屏蔽导电图案的线部分的长度可以比位线的长度短。
根据实施方式，一种半导体存储器件可以包括：衬底，包括单元阵列区、在第一方向上与单元阵列区相邻的第一连接区、以及在与第一方向交叉的第二方向上与单元阵列区相邻的第二连接区；位线，提供在衬底上并在第一方向上延伸；间隔物绝缘层，共形地覆盖位线并分别限定位线之间的间隙区；屏蔽导电图案，设置在间隔物绝缘层和衬底之间，屏蔽导电图案包括提供在单元阵列区上以填充间隔物绝缘层的间隙区的线部分以及提供为将线部分彼此连接的板部分；第一有源图案和第二有源图案，设置在每条位线上；背栅电极，设置在第一有源图案和第二有源图案之间并在第二方向上延伸以与位线交叉；第一字线，设置在第一有源图案的一侧并在第二方向上延伸；第二字线，设置在第二有源图案的相反侧并在第二方向上延伸；以及接触图案，分别联接到第一有源图案和第二有源图案。屏蔽导电图案的板部分可以在第一方向和第二方向上延伸。
根据实施方式，一种半导体存储器件可以包括：衬底，包括单元阵列区、在第一方向上与单元阵列区相邻的第一连接区、以及在与第一方向交叉的第二方向上与单元阵列区相邻的第二连接区；位线，提供在衬底上并在第一方向上延伸；屏蔽导电图案，包括分别设置在位线中的相邻位线之间的线部分以及共同连接到线部分的板部分；第一有源图案和第二有源图案，设置在每条位线上并在第一方向上交替地布置；背栅电极，设置在第一有源图案和第二有源图案中的相邻的第一有源图案和第二有源图案之间，并在第二方向上延伸以与位线交叉；第一字线，分别与第一有源图案相邻设置并在第二方向上延伸；第二字线，分别与第二有源图案相邻设置并在第二方向上延伸；接触图案，分别联接到第一有源图案和第二有源图案；数据存储图案，分别联接到接触图案；外围有源图案，提供在衬底的第一连接区和第二连接区上，外围有源图案包括在垂直于衬底的顶表面的垂直方向上彼此相反的第一表面和第二表面；器件隔离层，包围外围有源图案；外围晶体管，集成在外围有源图案的第一表面上；位线接触插塞，提供在第一连接区上以穿透器件隔离层并联接到位线；以及屏蔽接触插塞，提供在第二连接区上以穿透器件隔离层，并联接到屏蔽导电图案的板部分。
附图说明
通过参照附图详细描述示例性实施方式，特征对于本领域技术人员将变得明显，附图中：
图1A是示出根据实施方式的半导体存储器件的平面图。
图1B是沿着图1A的线A-A'截取以示出根据实施方式的半导体存储器件的截面图。
图1C是沿着图1A的线B-B'和C-C'截取以示出根据实施方式的半导体存储器件的截面图。
图1D是沿着图1A的线D-D'和E-E'以及在字线连接区上截取以示出根据实施方式的半导体存储器件的截面图。
图2A是图1B的部分“P1”的放大截面图。
图2B是图1D的部分“P2”的放大截面图。
图3A、图3B和图3C是沿着图1A的线A-A'、B-B'、C-C'、D-D'和E-E'以及在字线连接区上截取以示出根据的半导体存储器件的截面图。
图4A至图24A是沿着图1A的线A-A'截取以示出根据实施方式的制造半导体存储器件的方法的截面图。
图4B至图24B是沿着图1A的线B-B'和C-C'截取以示出根据实施方式的制物半导体存储器件的方法的截面图。
图4C至图24C是沿着图1A的线D-D'和E-E'并在字线连接区上截取以示出根据实施方式的制造半导体存储器件的方法的截面图。
具体实施方式
现将参照附图更全面地描述示例实施方式，附图中示出了示例实施方式。
图1A是示出根据实施方式的半导体存储器件的平面图。图1B是沿着图1A的线A-A'截取以示出根据实施方式的半导体存储器件的截面图。图1C是沿着图1A的线B-B'和C-C'截取以示出根据实施方式的半导体存储器件的截面图。图1D是沿着图1A的线D-D'和E-E'以及在字线连接区上截取以示出根据实施方式的半导体存储器件的截面图。图2A是示出图1B的部分“P1”的放大截面图。图2B是示出图1D的部分“P2”的放大截面图。
根据实施方式的半导体存储器件可以包括存储单元，每个存储单元包括垂直沟道晶体管(VCT)。
参照图1A、图1B、图1C和图1D，半导体存储器件可以包括单元阵列区CAR、字线连接区WCR和位线连接区BCR。单元阵列区CAR可以在第一方向D1上提供在字线连接区WCR之间，并且可以在第二方向D2上提供在位线连接区BCR之间。这里，第一方向D1和第二方向D2可以平行于衬底200的顶表面，并且可以彼此垂直。在下文中，字线连接区WCR可以被称为“第一连接区”，位线连接区BCR可以被称为“第二连接区”。即，第一连接区WCR可以提供在单元阵列区CAR在第一方向D1上的两侧，第二连接区BCR可以提供在单元阵列区CAR在第二方向D2上的两侧。
衬底200可以是半导体材料(例如，硅晶片)、绝缘材料(例如，玻璃)、或者被绝缘材料覆盖的半导体或导体之一。
位线BL可以设置在衬底200上以在第一方向D1上彼此间隔开。位线BL可以在不平行于第一方向D1的第二方向D2上延伸，并且可以彼此平行。
位线BL可以从单元阵列区CAR延伸到第二连接区BCR，并且可以具有在第二连接区BCR中的端部。
每条位线BL可以包括依次堆叠的多晶硅图案161、金属图案163和硬掩模图案165。多晶硅图案161可以由掺杂的多晶硅形成或包括掺杂的多晶硅。金属图案163可以由导电的金属氮化物材料(例如，钛氮化物和钽氮化物)或金属材料(例如，钨、钛和钽)中的至少一种形成，或者包括导电的金属氮化物材料(例如，钛氮化物和钽氮化物)或金属材料(例如，钨、钛和钽)中的至少一种。金属图案163可以由金属硅化物材料(例如，钛硅化物、钴硅化物或镍硅化物)中的至少一种形成，或者包括金属硅化物材料(例如，钛硅化物、钴硅化物或镍硅化物)中的至少一种。硬掩模图案165可以由绝缘材料(例如，硅氮化物或硅氮氧化物)中的至少一种形成，或者包括绝缘材料(例如，硅氮化物或硅氮氧化物)中的至少一种。在实施方式中，位线BL可以包括二维材料和三维材料中的至少一种，例如，位线BL可以由碳基二维材料(例如，石墨烯)、碳基三维材料(例如，碳纳米管)或其组合形成，或者包括碳基二维材料(例如，石墨烯)、碳基三维材料(例如，碳纳米管)或其组合。
在实施方式中，半导体存储器件可以包括提供在位线BL之间的屏蔽导电图案173。屏蔽导电图案173可以设置在间隔物绝缘层171上，间隔物绝缘层171限定位线BL中的相邻位线BL之间的间隙区。覆盖绝缘层175可以设置在屏蔽导电图案173上。
详细地，间隔物绝缘层171可以提供为具有基本上均匀的厚度，并覆盖位线BL的侧表面和顶表面两者。间隔物绝缘层171可以限定相应对的位线BL之间的间隙区。间隔物绝缘层171的间隙区可以平行于位线BL延伸或者在第二方向D2上延伸。
间隔物绝缘层171可以从单元阵列区CAR延伸到第一连接区WCR和第二连接区BCR。在实施方式中，间隔物绝缘层171可以包括硅氧化物层、硅氮化物层、硅氮氧化物层和/或低k电介质层。
屏蔽导电图案173可以设置在间隔物绝缘层171上，以填充间隔物绝缘层171的间隙区。
屏蔽导电图案173可以由导电材料形成。根据实施方式，气隙或空隙可以形成在屏蔽导电图案173中。屏蔽导电图案173可以由金属材料(例如，钨(W)、钛(Ti)、镍(Ni)和钴(Co))中的至少一种形成，或者包括金属材料(例如，钨(W)、钛(Ti)、镍(Ni)和钴(Co))中的至少一种。在实施方式中，屏蔽导电图案173可以由导电的二维(2D)材料(例如，石墨烯)中的至少一种形成，或者包括导电的二维(2D)材料(例如，石墨烯)中的至少一种。屏蔽导电图案173可以降低位线BL中的相邻位线之间的耦合噪声。
当在第一方向D1上测量时，屏蔽导电图案173的长度可以比字线WL1和WL2的长度长。当在第二方向D2上测量时，屏蔽导电图案173的长度可以比位线BL的长度短。屏蔽导电图案173可以从单元阵列区CAR延伸到第一连接区WCR，并且可以具有在第一连接区WCR上的端部。
更详细地，参照图2B，屏蔽导电图案173可以包括设置在位线BL中的相邻位线之间的线部分173a、以及共同连接到线部分173a以将线部分173a彼此连接的板部分173b。
屏蔽导电图案173的线部分173a可以在第二方向D2上延伸以彼此平行。在第二连接区BCR中，屏蔽导电图案173的板部分173b可以不覆盖位线BL的端部。
覆盖绝缘层175可以提供为具有基本上均匀的厚度，并覆盖屏蔽导电图案173。在实施方式中，覆盖绝缘层175可以包括硅氧化物层、硅氮化物层、硅氮氧化物层和/或低k电介质层。
在第二连接区BCR中，覆盖绝缘层175可以提供为填充间隔物绝缘层171的间隙区的部分，如图1C所示。在第二连接区BCR中，覆盖绝缘层175可以与间隔物绝缘层171直接接触。在第一连接区WCR中，覆盖绝缘层175可以覆盖屏蔽导电图案173的端部，如图1D所示。
此外，平坦化绝缘层180可以设置在覆盖绝缘层175和衬底200之间。平坦化绝缘层180可以提供为使得单元阵列区CAR上的厚度不同于第一连接区WCR和第二连接区BCR上的厚度。作为示例，平坦化绝缘层180可以是通过旋涂玻璃(SOG)技术形成的绝缘层、或者硅氧化物层之一。
在每条位线BL上，第一有源图案AP1和第二有源图案AP2可以在第二方向D2上交替地设置。第一有源图案AP1可以在第一方向D1上彼此间隔开特定距离。第二有源图案AP2可以在第一方向D1上彼此间隔开特定距离。换句话说，第一有源图案AP1和第二有源图案AP2可以在彼此不平行的第一方向D1和第二方向D2上二维地布置。
在实施方式中，第一有源图案AP1和第二有源图案AP2可以由单晶半导体材料形成。例如，第一有源图案AP1和第二有源图案AP2可以由单晶硅形成。在第一有源图案AP1和第二有源图案AP2由单晶半导体材料形成的情况下，可以减少半导体存储器件的操作期间的泄漏电流。
第一有源图案AP1和第二有源图案AP2中的每个可以具有在第一方向D1上的长度、在第二方向D2上的宽度、以及在垂直于第一方向D1和第二方向D2的方向上的高度。第一有源图案AP1和第二有源图案AP2中的每个可以具有基本上均匀的宽度。例如，第一有源图案AP1和第二有源图案AP2中的每个可以在沿垂直方向彼此相反的两个表面(在下文中，称为第一表面和第二表面)上具有基本相同的宽度。
第一有源图案AP1和第二有源图案AP2在第二方向D2上的宽度可以在从几纳米到几十纳米的范围内。例如，第一有源图案AP1和第二有源图案AP2的宽度可以在从1nm至30nm(或者，例如，1nm至10nm)的范围内。第一有源图案AP1和第二有源图案AP2中的每个在第一方向D1上的长度可以大于位线BL的线宽。
更详细地，参照图2A，第一有源图案AP1和第二有源图案AP2中的每个可以具有在垂直于第一方向D1和第二方向D2的方向上彼此相反的第一表面和第二表面。在实施方式中，第一有源图案AP1和第二有源图案AP2的第一表面可以与位线BL的多晶硅图案161接触。在省略多晶硅图案161的情况下，第一有源图案AP1和第二有源图案AP2可以与金属图案163接触。
第一有源图案AP1和第二有源图案AP2中的每个可以具有在第二方向D2上彼此相反的第一侧表面和第二侧表面。第一有源图案AP1的第一侧表面可以与第一字线WL1相邻，第二有源图案AP2的第二侧表面可以与第二字线WL2相邻。
第一有源图案AP1和第二有源图案AP2中的每个可以包括与位线BL相邻的第一掺杂剂区SDR1、与接触图案BC相邻的第二掺杂剂区SDR2、以及在第一掺杂剂区SDR1和第二掺杂剂区SDR2之间的沟道区CHR。第一掺杂剂区SDR1和第二掺杂剂区SDR2可以是第一有源图案AP1和第二有源图案AP2的掺有杂质的部分，并且第一有源图案AP1和第二有源图案AP2中的掺杂浓度可以高于沟道区CHR中的掺杂浓度。
在半导体存储器件的操作期间，第一有源图案AP1和第二有源图案AP2的沟道区CHR可以由第一字线WL1和第二字线WL2以及背栅电极BG控制。
背栅电极BG可以设置在位线BL上以在第二方向D2上彼此间隔开特定距离。背栅电极BG可以在第一方向D1上延伸以与位线BL交叉。背栅电极BG可以从单元阵列区CAR延伸到第一连接区WCR。背栅电极BG的端部可以设置在第一连接区WCR中。
每个背栅电极BG可以设置在沿第二方向D2彼此相邻的第一有源图案AP1和第二有源图案AP2之间。即，第一有源图案AP1可以设置在每个背栅电极BG的一侧，第二有源图案AP2可以设置在每个背栅电极BG的相反侧。当在垂直方向上测量时，背栅电极BG可以具有比第一有源图案AP1和第二有源图案AP2的高度小的高度。
在实施方式中，背栅电极BG可以由掺杂的多晶硅、导电的金属氮化物材料(例如，钛氮化物和钽氮化物)、金属材料(例如，钨、钛和钽)、导电的金属硅化物材料或导电的金属氧化物材料中的至少一种形成，或者包括掺杂的多晶硅、导电的金属氮化物材料(例如，钛氮化物和钽氮化物)、金属材料(例如，钨、钛和钽)、导电的金属硅化物材料或导电的金属氧化物材料中的至少一种。
在半导体存储器件的操作期间，可以向背栅电极BG施加负电压，以提高垂直沟道晶体管的阈值电压。在这种情况下，可以防止垂直沟道晶体管的泄漏电流特性因垂直沟道晶体管的阈值电压降低而恶化，如果垂直沟道晶体管按比例缩小，则可能发生这种情况。
更详细地，参照图2A，背栅电极BG可以具有分别位于位线BL和接触图案BC附近的第一表面和第二表面。背栅电极BG的第一表面和第二表面可以放置在与第一有源图案AP1和第二有源图案AP2的第一表面和第二表面不同的垂直水平处。
第一绝缘图案111可以设置在沿第二方向D2彼此相邻的第一有源图案AP1和第二有源图案AP2之间。第一绝缘图案111可以设置在第一有源图案AP1和第二有源图案AP2的第二掺杂剂区SDR2之间。第一绝缘图案111可以在第一方向D1上延伸以平行于背栅电极BG。第一有源图案AP1和第二有源图案AP2的第二表面与背栅电极BG之间的距离可以取决于第一绝缘图案111的厚度而变化。在实施方式中，第一绝缘图案111可以由硅氧化物、硅氮氧化物或硅氮化物中的至少一种形成，或者包括硅氧化物、硅氮氧化物或硅氮化物中的至少一种。
背栅绝缘图案113可以设置在每个背栅电极BG与第一有源图案AP1和第二有源图案AP2之间以及在背栅电极BG与第一绝缘图案111之间。背栅绝缘图案113可以包括覆盖背栅电极BG的相反的侧表面的垂直部分和连接垂直部分的水平部分。背栅绝缘图案113的水平部分可以比距离位线BL更靠近接触图案BC，并且可以覆盖背栅电极BG的第二表面。
在实施方式中，背栅绝缘图案113可以由硅氧化物、硅氮氧化物或其介电常数高于硅氧化物的介电常数的高k电介质材料中的至少一种形成，或者包括硅氧化物、硅氮氧化物或介电常数高于硅氧化物的介电常数的高k电介质材料中的至少一种。
背栅覆盖图案115可以设置在位线BL和背栅电极BG之间。背栅覆盖图案115可以由绝缘材料形成，或者包括绝缘材料。背栅覆盖图案115的底表面可以与位线BL的多晶硅图案161接触。背栅覆盖图案115可以设置在背栅绝缘图案113的垂直部分之间。背栅覆盖图案115在位线BL之间的厚度可以不同于背栅覆盖图案115在位线BL上的厚度。
第一字线WL1和第二字线WL2可以在位线BL上沿第一方向D1延伸，并且可以在第二方向D2上交替地布置。
第一字线WL1可以设置在第一有源图案AP1的一侧，第二字线WL2可以设置在第二有源图案AP2的相反侧。第一字线WL1和第二字线WL2可以与位线BL和接触图案BC垂直地间隔开。换句话说，当在垂直视图中观察时，第一字线WL1和第二字线WL2可以放置在位线BL和接触图案BC之间。
第一字线WL1和第二字线WL2中的每条可以具有在第二方向D2上的宽度。第一字线WL1和第二字线WL2中的每条在位线BL上的宽度可以不同于在屏蔽导电图案173上的宽度。第一字线WL1的部分可以设置在沿第一方向D1彼此相邻的第一有源图案AP1之间。第二字线WL2的部分可以设置在沿第一方向D1彼此相邻的第二有源图案AP2之间。
在实施方式中，第一字线WL1和第二字线WL2可以由掺杂的多晶硅、金属材料、导电的金属氮化物材料、导电的金属硅化物材料、导电的金属氧化物材料或其组合中的至少一种形成，或者包括掺杂的多晶硅、金属材料、导电的金属氮化物材料、导电的金属硅化物材料、导电的金属氧化物材料或其组合中的至少一种。
彼此相邻的第一字线WL1和第二字线WL2可以具有彼此面对的侧表面。第一字线WL1和第二字线WL2中的每条可以具有分别靠近位线BL和接触图案BC的第一表面和第二表面。
第一字线WL1和第二字线WL2的第一表面可以具有各种形状。在实施方式中，第一字线WL1和第二字线WL2中的每条可以具有L形截面。
当在垂直方向上测量时，第一字线WL1和第二字线WL2可以具有比第一有源图案AP1和第二有源图案AP2的高度小的高度。当在垂直方向上测量时，第一字线WL1和第二字线WL2的高度可以等于或小于背栅电极BG的高度。
第一字线WL1和第二字线WL2可以从单元阵列区CAR延伸到第一连接区WCR。第一字线WL1和第二字线WL2中的每条可以包括在第一方向D1上延伸的线部分以及在第二方向D2上延伸并连接到线部分的突出部分。
此外，分离绝缘图案300可以提供在第一连接区WCR中。在每个第一连接区WCR中，分离绝缘图案300可以提供为垂直地穿透第一字线WL1和第二字线WL2。在第一连接区WCR中，第一字线WL1和第二字线WL2可以通过分离绝缘图案300彼此断开。
栅绝缘图案GOX可以设置在第一字线WL1和第二字线WL2与第一有源图案AP1和第二有源图案AP2之间。栅绝缘图案GOX可以在第一方向D1上延伸以平行于第一字线WL1和第二字线WL2。
栅绝缘图案GOX可以由硅氧化物、硅氮氧化物、具有比硅氧化物高的介电常数的高k电介质材料或其组合中的至少一种形成，或者包括硅氧化物、硅氮氧化物、具有比硅氧化物高的介电常数的高k电介质材料或其组合中的至少一种。高k电介质材料可以包括金属氧化物材料或金属氮氧化物材料。例如，作为非限制性示例，用于栅绝缘图案GOX的高k电介质材料可以包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或其组合。
参照图2A，栅绝缘图案GOX可以提供为覆盖第一有源图案AP1的第一侧表面和第二有源图案AP2的第二侧表面。栅绝缘图案GOX可以具有基本上均匀的厚度。每个栅绝缘图案GOX可以包括与第一有源图案AP1和第二有源图案AP2相邻的垂直部分以及在第二方向D2上从垂直部分突出的水平部分。在实施方式中，一对第一字线WL1和第二字线WL2可以设置在每个栅绝缘图案GOX的水平部分上。
每个栅绝缘图案GOX可以提供为具有基本上L形的截面。在这种情况下，栅绝缘图案GOX可以彼此间隔开，并且可以设置为镜像对称。
第二绝缘图案143可以设置在栅绝缘图案GOX的水平部分和接触图案BC之间。在实施方式中，第二绝缘图案143可以由硅氧化物形成或者包括硅氧化物。第一蚀刻停止层131和第二蚀刻停止层141可以设置在第一有源图案AP1和第二有源图案AP2的第二掺杂剂区SDR2与第二绝缘图案143之间。
栅绝缘图案GOX上的第一字线WL1和第二字线WL2可以通过第三绝缘图案155彼此间隔开。第三绝缘图案155可以在第一字线WL1和第二字线WL2之间沿第一方向D1延伸。
覆盖层153可以设置在第三绝缘图案155与第一字线WL1和第二字线WL2之间。覆盖层153可以具有基本上均匀的厚度。
第三蚀刻停止层211和第四蚀刻停止层213以及层间绝缘层231可以提供在单元阵列区CAR上，以覆盖第一有源图案AP1和第二有源图案AP2的第二表面。层间绝缘层231可以延伸到第一连接区WCR和第二连接区BCR，以覆盖器件隔离层STI的顶表面和外围栅电极PG。
接触图案BC可以提供为穿透层间绝缘层231以及第三蚀刻停止层211和第四蚀刻停止层213。接触图案BC可以分别联接到第一有源图案AP1和第二有源图案AP2。换句话说，接触图案BC可以分别联接到第一有源图案AP1和第二有源图案AP2的第二掺杂剂区。接触图案BC的下部宽度可以大于其上部宽度。接触图案BC中的相邻接触图案可以通过分离绝缘图案245彼此间隔开。当在平面图中观察时，每个接触图案BC可以具有各种形状(例如，圆形、椭圆形、矩形、正方形、菱形和六边形)之一。
接触图案BC可以由掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合形成，但实施方式不限于此示例。
着落垫LP可以设置在接触图案BC上。当在平面图中观察时，每个着落垫LP可以具有各种形状(例如，圆形、椭圆形、矩形、正方形、菱形和六边形)之一。
分离绝缘图案245可以设置在着落垫LP之间。当在平面图中观察时，着落垫LP可以在第一方向D1和第二方向D2上布置以形成矩阵形布置。着落垫LP可以提供为具有与分离绝缘图案245的顶表面基本上共面的顶表面。
着落垫LP可以由掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合形成，但本发明构思不限于此示例。
在单元阵列区CAR中，数据存储图案DSP可以分别设置在着落垫LP上。数据存储图案DSP可以分别电连接到第一有源图案AP1和第二有源图案AP2。如图1A所示，数据存储图案DSP可以在第一方向D1和第二方向D2上布置，以形成矩阵形布置。数据存储图案DSP可以与着落垫LP完全或部分地重叠。每个数据存储图案DSP可以与着落垫LP中的对应一个的顶表面的整个或部分区域接触。
在实施方式中，数据存储图案DSP可以是电容器，并且可以包括插置在存储电极251和板电极255之间的电容器电介质层253。在这种情况下，当在平面图中观察时，存储电极251可以与着落垫LP接触，并且可以具有圆形、椭圆形、矩形、正方形、菱形和六边形之一。数据存储图案DSP可以与着落垫LP完全或部分地重叠。每个数据存储图案DSP可以与着落垫LP中的对应一个的顶表面的整个或部分区域接触。
在一些实施例中，数据存储图案DSP可以是可变电阻图案，其电阻可通过施加于其的电脉冲切换到至少两种状态之一。例如，数据存储图案DSP可以由相变材料中的至少一种形成或者包括相变材料中的至少一种，相变材料的结晶状态可以取决于施加到其的电流量而改变，诸如例如钙钛矿化合物、过渡金属氧化物、磁性材料、铁磁材料或者反铁磁材料。
上绝缘层270可以设置在数据存储图案DSP上。上绝缘层270可以覆盖板电极255。
在实施方式中，联接到第一字线WL1和第二字线WL2的字线接触插塞可以设置在第一连接区WCR中。联接到位线BL的位线接触插塞PCPa可以设置在第二连接区BCR中。此外，联接到屏蔽导电图案173的屏蔽接触插塞PCPb可以设置在第一连接区WCR中。
此外，外围有源图案110可以设置在衬底200上以及在第一连接区WCR和第二连接区BCR中。外围有源图案110可以由与单元阵列区CAR的第一有源图案AP1和第二有源图案AP2相同的单晶半导体材料形成，或者包括与单元阵列区CAR的第一有源图案AP1和第二有源图案AP2相同的单晶半导体材料。外围有源图案110可以具有与衬底200相邻的第一表面和与第一表面相反的第二表面。外围有源图案110的第一表面可以与第一有源图案AP1和第二有源图案AP2的第一表面基本上共面。外围有源图案110的第二表面可以与第一有源图案AP1和第二有源图案AP2的第二表面基本上共面。
器件隔离层STI可以设置在衬底200上以及在第一连接区WCR和第二连接区BCR中，以穿透或包围外围有源图案110。
外围晶体管可以提供在外围有源图案110的第二表面上。在实施方式中，外围晶体管可以构成行解码器和列解码器、感测放大器或控制逻辑。
详细地，外围栅绝缘层215可以设置在外围有源图案110的第二表面上。外围栅电极PG可以设置在外围栅绝缘层215上。外围栅电极PG可以包括外围导电图案221、外围金属图案223和外围掩模图案225。
位线接触插塞PCPa可以提供在第二连接区BCR中以穿透器件隔离层STI，并且可以连接到位线BL的端部。屏蔽接触插塞PCPb可以提供在第一连接区WCR中以穿透器件隔离层STI，并且可以联接到屏蔽导电图案173的端部。外围接触插塞PCPc可以在第一连接区WCR和第二连接区BCR中联接到外围晶体管。
位线接触插塞PCPa可以连接到第一外围互连线241a。屏蔽接触插塞PCPb可以连接到第二外围互连线241b。外围接触插塞PCPc可以连接到第三外围互连线241c。
在第一连接区WCR和第二连接区BCR上，分离绝缘图案245可以提供为将第一外围互连线241a、第二外围互连线241b和第三外围互连线241c彼此电断开。
外围电路绝缘层263和上绝缘层270可以设置在第一外围互连线241a、第二外围互连线241b和第三外围互连线241c上。蚀刻停止层247可以设置在外围电路绝缘层263与第一外围互连线241a、第二外围互连线241b和第三外围互连线241c之间。
在下文中，将描述根据各种实施方式的半导体存储器件。在以下描述中，为了简洁起见，之前描述的元件可以由相同的附图标记来标识，而不重复其重叠的描述。
图3A、图3B和图3C是沿着图1A的线A-A'、B-B'、C-C'、D-D'和E-E'以及在字线连接区上截取以示出根据实施方式的半导体存储器件的截面图。
参照图3A、图3B和图3C，半导体存储器件可以包括彼此连接的外围电路结构PS和单元阵列结构CS。
详细地，单元阵列结构CS可以提供在外围电路结构PS上。如之前参照图1A、图1B和图1C所述，单元阵列结构CS可以包括用作每个存储单元的单元晶体管的垂直沟道晶体管(VCT)和用作每个存储单元的数据存储器件的电容器。
外围电路结构PS可以设置在衬底200和单元阵列结构CS之间。在实施方式中，衬底200可以是单晶硅晶片。
外围电路结构PS可以设置在衬底200和单元阵列结构CS的平坦化绝缘层180之间。外围电路结构PS可以包括形成在衬底200上的核心和外围电路PC、覆盖核心和外围电路PC并堆叠在衬底200和平坦化绝缘层180之间的外围电路绝缘层ILD、以及设置在外围电路绝缘层ILD中的外围金属结构PCT和PCL。
核心和外围电路PC可以包括行解码器和列解码器、感测放大器、控制逻辑等。在实施方式中，核心和外围电路PC可以包括集成在衬底200上的NMOS晶体管和PMOS晶体管。
在衬底200上，外围电路绝缘层ILD可以覆盖核心和外围电路PC以及外围金属结构PCL和PCT。外围电路绝缘层ILD可以包括多个垂直堆叠的绝缘层。在实施方式中，外围电路绝缘层ILD可以包括硅氧化物层、硅氮化物层、硅氮氧化物层和/或低k电介质层。
外围金属结构PCT和PCL可以包括连接到金属图案PCL的至少两个金属图案PCL和金属插塞PCT。
核心和外围电路PC可以通过外围金属结构PCL和PCT、第一外围互连线241a和外围接触插塞PCPd电连接到单元阵列结构CS的位线BL。
与在之前的实施方式中类似，单元阵列结构CS可以包括包含垂直沟道晶体管(VCT)的存储单元。垂直沟道晶体管可以指其沟道区在垂直于衬底200的顶表面的方向上伸长的晶体管。单元阵列结构CS可以包括位线BL、第一有源图案AP1和第二有源图案AP2、第一字线WL1和第二字线WL2以及数据存储图案DSP。
单元阵列结构CS的位线BL可以与外围电路结构PS相邻设置。当位线BL与外围电路结构PS相邻设置时，位线BL与核心和外围电路PTR之间的电连接路径的长度可以减小。
图4A至图24A、图4B至图24B和图4C至图24C是示出根据实施方式的制造半导体存储器件的方法的截面图。图4A至图24A是沿着图1A的线A-A'截取的截面图，图4B至图24B是沿着图1A的线B-B'和C-C'截取的截面图，图4C至图24C是沿着图1A的线D-D'和E-E'并且在字线连接区上截取的截面图。
参照图1A、图4A、图4B和图4C，可以制备包括第一衬底100、掩埋绝缘层101和有源层110的第一衬底结构。
掩埋绝缘层101和有源层110可以提供在第一衬底100上。第一衬底100、掩埋绝缘层101和有源层110可以构成绝缘体上硅衬底(即，SOI衬底)。
在实施方式中，第一衬底100可以是硅衬底、锗衬底和/或硅锗衬底。第一衬底100可以包括在第一方向D1上彼此间隔开的字线连接区(即，第一连接区WCR)以及插置在其间的单元阵列区CAR，并且可以包括在第二方向D2上彼此间隔开的位线连接区(即，第二连接区BCR)以及插置在其间的单元阵列区CAR。第一方向D1和第二方向D2可以平行于第一衬底100的顶表面，并且可以彼此平行。
掩埋绝缘层101可以是掩埋氧化物(BOX)层，其可通过注氧隔离(SIMOX)方法或通过接合和层转移方法形成。在一些实施例中，掩埋绝缘层101可以是可通过化学气相沉积方法形成的绝缘层。在实施方式中，掩埋绝缘层101可以包括硅氧化物层、硅氮化物层、硅氮氧化物层和/或低k电介质层。
有源层110可以是单晶半导体层。例如，有源层110可以是单晶硅衬底、单晶锗衬底和/或单晶硅锗衬底。有源层110可以具有彼此相反的第一表面和第二表面。第二表面可以与掩埋绝缘层101接触。
器件隔离层STI可以形成在有源层110中以及在第一连接区WCR和第二连接区BCR中。可以通过图案化第一连接区WCR和第二连接区BCR中的有源层110以形成暴露掩埋绝缘层101的器件隔离沟槽并用绝缘材料填充器件隔离沟槽来形成器件隔离层STI。器件隔离层STI的顶表面可以与有源层110的第一表面基本上共面。作为形成器件隔离层STI的结果，外围有源图案110可以形成在第一连接区WCR和第二连接区BCR中。
在形成器件隔离层STI之后，可以在有源层110的第一表面上形成第一掩模图案MP1。第一掩模图案MP1可以具有线形开口，该线形开口提供在单元阵列区CAR上并在第一方向D1上延伸。
第一掩模图案MP1可以包括依次堆叠的缓冲层10、第一掩模层20、第二掩模层30和第三掩模层40。第三掩模层40可以由相对于第二掩模层30具有蚀刻选择性的材料形成。第一掩模层20可以由相对于缓冲层10和第二掩模层30具有蚀刻选择性的材料形成。作为示例，缓冲层10和第二掩模层30可以由硅氧化物形成或者包括硅氧化物，第一掩模层20和第三掩模层40可以由硅氮化物形成或者包括硅氮化物。
此后，可以使用第一掩模图案MP1作为蚀刻掩模各向异性地蚀刻单元阵列区CAR的有源层110。因此，可以在单元阵列区CAR的有源层110中形成在第一方向D1延伸的第一沟槽T1。第一沟槽T1可以形成为暴露掩埋绝缘层101，并且可以在第二方向D2上彼此间隔开特定距离。
参照图1A、图5A、图5B和图5C，可以形成第一绝缘图案111以填充第一沟槽T1的下部。第一绝缘图案111可以通过沉积绝缘材料以填充第一沟槽T1并各向同性地蚀刻绝缘材料来形成。每个第一绝缘图案111可以形成为部分地暴露第一沟槽T1中的对应一个的侧表面。
在形成第一绝缘图案111之后，可以在第一沟槽T1中形成背栅绝缘图案113和背栅电极BG。
详细地，在形成第一绝缘图案111之后，可以沉积栅绝缘层以共形地覆盖第一沟槽T1的内表面。然后，可以沉积栅导电层以填充提供有栅绝缘层的第一沟槽T1。此后，可以各向同性地蚀刻栅导电层，以分别在第一沟槽T1中形成背栅电极BG。可以在形成背栅电极BG期间去除第三掩模层40。
在实施方式中，在形成背栅绝缘图案113之前，可以执行气相掺杂(GPD)工艺或等离子体掺杂(PLAD)工艺以用杂质掺杂通过第一沟槽T1的内侧表面暴露的有源层110。
可以在提供有背栅电极BG的第一沟槽T1中形成背栅覆盖图案115。背栅覆盖图案115可以通过沉积绝缘层以填充提供有背栅电极BG的第一沟槽T1并平坦化绝缘层以暴露第一掩模层20的顶表面来形成。在背栅覆盖图案115由与第二掩模层30相同的材料(例如，硅氧化物)形成的情况下，可以通过被执行以形成背栅覆盖图案115的平坦化工艺去除第二掩模层30。
同时，在形成背栅覆盖图案115之前，可以执行气相掺杂(GPD)工艺或等离子体掺杂(PLAD)工艺，以通过提供有背栅电极BG的第一沟槽将杂质注入有源层110中。
参照图1A、图6A、图6B和图6C，在形成背栅覆盖图案115之后，可以去除第一掩模层20，背栅覆盖图案115可以具有突出高过缓冲层的顶表面的形状。
此后，可以形成间隔物层120以共形地覆盖缓冲层10的顶表面、背栅绝缘图案113的侧表面和背栅覆盖图案115的顶表面。垂直沟道晶体管的有源图案可以具有由间隔物层120的沉积厚度决定的宽度。间隔物层120可以由绝缘材料形成。例如，间隔物层120可以由硅氧化物、硅氮氧化物、硅氮化物、硅碳化物(SiC)、硅碳氮化物(SiCN)或其组合中的至少一种形成，或者包括硅氧化物、硅氮氧化物、硅氮化物、硅碳化物(SiC)、硅碳氮化物(SiCN)或其组合中的至少一种。
在形成间隔物层120之后，可以在第一连接区WCR和第二连接区BCR中的间隔物层120上形成外围掩模图案50，以暴露单元阵列区CAR。
参照图1A、图7A、图7B和图7C，可以对间隔物层120执行各向异性蚀刻工艺，以在每个背栅绝缘图案113的侧表面上形成一对间隔物121。
接下来，可以对外围有源图案110执行使用间隔物121作为蚀刻掩模的各向异性蚀刻工艺。可以在每个背栅绝缘图案113的两侧形成彼此分离的一对初步有源图案PAP。作为形成初步有源图案PAP的结果，掩埋绝缘层101可以暴露于外部。初步有源图案PAP可以是在第一方向D1上延伸并平行于背栅电极BG的线形图案。可以在沿第二方向D2彼此相邻的初步有源图案PAP之间形成第二沟槽T2。
在形成间隔物121之后，可以去除外围掩模图案50。在实施方式中，间隔物层120的一部分可以留在缓冲层10上以及在第一连接区WCR和第二连接区BCR中。
参照图1A、图8A、图8B和图8C，可以形成第一蚀刻停止层131以共形地覆盖第二沟槽T2的内表面。可以形成第一牺牲层133以填充提供有第一蚀刻停止层131的第二沟槽T2。第一牺牲层133可以形成为填充第二沟槽T2，并且可以具有基本上平坦的顶表面。
可以通过沉积绝缘材料(例如，硅氧化物)形成第一蚀刻停止层131。第一牺牲层133可以由相对于第一蚀刻停止层131具有蚀刻选择性的绝缘材料形成。例如，第一牺牲层133可以是通过旋涂玻璃(SOG)技术形成的绝缘层或者硅氧化物层之一。
第一蚀刻停止层131和第一牺牲层133可以依次堆叠在第一连接区WCR和第二连接区BCR中的间隔物层120上。
可以在第一牺牲层133上形成第二掩模图案MP2。第二掩模图案MP2可以由相对于第一牺牲层133具有蚀刻选择性的材料形成，并且可以是在第二方向D2上延伸的线形图案。在一些实施方式中，第二掩模图案MP2可以是在与第一方向D1和第二方向D2交叉的方向上延伸的线形图案。
此后，可以通过使用第二掩模图案MP2作为蚀刻掩模依次蚀刻第一牺牲层133和第一蚀刻停止层131来形成部分地暴露初步有源图案PAP的开口OP。开口OP可以形成为暴露掩埋绝缘层101的顶表面。在实施方式中，在对第一牺牲层133和第一蚀刻停止层131的蚀刻工艺期间，可以去除由第二掩模图案MP2暴露的间隔物121。
可以各向异性地蚀刻暴露于开口OP的初步有源图案PAP，以在背栅绝缘图案113的两侧形成第一有源图案AP1和第二有源图案AP2。即，在背栅电极BG的第一侧表面上的第一有源图案AP1可以形成为在第一方向D1上彼此间隔开。第二有源图案AP2可以形成在背栅电极BG的第二侧表面上，并且可以在第一方向D1上彼此间隔开。在第二掩模图案MP2沿对角线方向延伸的情况下，第一有源图案AP1和第二有源图案AP2可以设置为在对角线方向上彼此面对。
参照图1A、图9A、图9B和图9C，在形成第一有源图案AP1和第二有源图案AP2之后，可以形成第二牺牲层135以填充开口OP。第二牺牲层135可以由相对于第一蚀刻停止层131具有蚀刻选择性的绝缘材料形成。作为示例，第二牺牲层135可以由与第一牺牲层133相同的材料形成。
在形成第二牺牲层135之后，可以去除第二掩模图案MP2。可以对第一牺牲层133和第二牺牲层135执行平坦化工艺，以暴露背栅覆盖图案115的顶表面。作为第一牺牲层133和第二牺牲层135的平坦化工艺的结果，缓冲层10可以在第一连接区WCR和第二连接区BCR中暴露。
参照图1A、图10A、图10B和图10C，可以去除第一牺牲层133和第二牺牲层135以暴露沿第二方向D2彼此相对的第一有源图案AP1和第二有源图案AP2之间的第一蚀刻停止层131。
此后，可以以均匀的厚度将第二蚀刻停止层141沉积在其中形成第一蚀刻停止层131的第二沟槽中。详细地，第二蚀刻停止层141可以在第一连接区WCR和第二连接区BCR中沉积在第一蚀刻停止层131、背栅绝缘图案113、背栅覆盖图案115、部分掩埋绝缘层101和缓冲层10上。第二蚀刻停止层141可以由相对于第一蚀刻停止层131具有蚀刻选择性的材料形成，或者包括相对于第一蚀刻停止层131具有蚀刻选择性的材料。
第二绝缘图案143可以形成为填充提供有第二蚀刻停止层141的第二沟槽T2(例如，见图7A、图7B和图7C)的一部分。
第二绝缘图案143可以通过使用旋涂玻璃(SOG)技术形成绝缘层以填充第二沟槽T2、然后各向同性地蚀刻绝缘层而形成。第二绝缘图案143可以由氟化物硅酸盐玻璃(FSG)、旋涂玻璃(SOG)、东燃硅氮烷(TOSZ)等中的至少一种形成，或者包括氟化物硅酸盐玻璃(FSG)、旋涂玻璃(SOG)、东燃硅氮烷(TOSZ)等中的至少一种。
第二绝缘图案143的顶表面的水平可以取决于各向同性蚀刻工艺而改变。在实施方式中，第二绝缘图案143的顶表面可以位于比背栅电极BG的底表面高的水平处。在一些实施例中，第二绝缘图案143的顶表面可以位于比背栅电极BG的底表面低的水平处。
参照图1A、图11A、图11B和图11C，可以各向同性地蚀刻由第二绝缘图案143暴露的第一蚀刻停止层131和第二蚀刻停止层141，以暴露第二沟槽T2(例如，见图7A、图7B和图7C)中的第一有源图案AP1和第二有源图案AP2。此外，第一连接区WCR和第二连接区BCR中的外围有源图案110和器件隔离层STI的顶表面可以暴露于外部。
参照图1A、图12A、图12B和图12C，可以沉积栅绝缘层151以共形地覆盖第一有源图案AP1和第二有源图案AP2的侧表面、背栅覆盖图案115的顶表面以及第二绝缘图案143的顶表面。在第一连接区WCR和第二连接区BCR中，栅绝缘层151可以沉积在外围有源图案110和器件隔离层STI上。
可以使用物理气相沉积(PVD)、热化学气相沉积(热CVD)、低压化学气相沉积(LP-CVD)、等离子体增强化学气相沉积(PE-CVD)或原子层沉积(ALD)技术中的至少一种形成栅绝缘层151。
在沉积栅绝缘层151之后，可以在第一有源图案AP1和第二有源图案AP2的侧表面上形成第一字线WL1和第二字线WL2。
形成第一字线WL1和第二字线WL2可以包括沉积栅导电层以共形地覆盖栅绝缘层151、以及对栅导电层执行各向异性蚀刻工艺。这里，栅导电层的沉积厚度可以小于第二沟槽的宽度的一半。栅导电层可以沉积在栅绝缘层151上，以在第二沟槽中限定间隙区。
当对栅导电层执行各向异性蚀刻工艺时，栅绝缘层151可以用作蚀刻停止层，或者栅绝缘层151可以被过蚀刻以暴露第二绝缘图案143。第一字线WL1和第二字线WL2的形状可以取决于对栅导电层的各向异性蚀刻工艺而各种各样地改变。
第一字线WL1和第二字线WL2的顶表面可以位于比第一有源图案AP1和第二有源图案AP2的顶表面低的水平处。
在形成第一字线WL1和第二字线WL2之后，可以执行气相掺杂(GPD)工艺或等离子体掺杂(PLAD)工艺，以通过由第一字线WL1和第二字线WL2暴露的栅绝缘层151将杂质注入第一有源图案AP1和第二有源图案AP2中。
参照图1A、图13A、图13B和图13C，可以在其中形成第一字线WL1和第二字线WL2的第二沟槽T2中依次形成覆盖层153和第三绝缘层155。
详细地，覆盖层153可以共形地沉积在第一衬底100上。覆盖层153可以由硅氮化物(SiN)、硅氮氧化物(SiON)、硅碳化物(SiC)、硅碳氮化物(SiCN)或其组合中的至少一种形成，或者包括硅氮化物(SiN)、硅氮氧化物(SiON)、硅碳化物(SiC)、硅碳氮化物(SiCN)或其组合中的至少一种。覆盖层153可以形成为覆盖字线WL1和WL2。
此后，可以沉积第三绝缘层155，以用第三绝缘层155填充第二沟槽T2。这里，第三绝缘层155可以由不同于覆盖层153的绝缘材料形成。
同时，在形成第三绝缘层155之前，可以在第一连接区WCR和第二连接区BCR中的覆盖层153上形成第三掩模图案MP3，以暴露单元阵列区CAR。在这种情况下，第三绝缘层155可以不形成在第一连接区WCR和第二连接区BCR中。
此后，可以对第三绝缘层155、覆盖层153和栅绝缘层151执行平坦化工艺，以暴露背栅覆盖图案115的顶表面。因此，可以暴露第一有源图案AP1和第二有源图案AP2的顶表面，并且可以形成栅绝缘图案GOX。在平坦化工艺之后，可以去除第三掩模图案MP3。
参照图1A、图14A、图14B和图14C，可以在第一衬底100的整个顶面上沉积多晶硅层161。多晶硅层161可以与单元阵列区CAR中的第一有源图案AP1和第二有源图案AP2的顶表面接触，并且可以沉积在第一连接区WCR和第二连接区BCR中的覆盖层153上。
接下来，可以在多晶硅层161上形成掩模图案(未示出)，以暴露第一连接区WCR和第二连接区BCR，并且可以使用掩模图案作为蚀刻掩模各向异性地蚀刻第一连接区WCR和第二连接区BCR中的多晶硅层161，以暴露覆盖层153。
接下来，可以在单元阵列区CAR中的多晶硅层161上以及在第一连接区WCR和第二连接区BCR中的覆盖层153上依次形成金属层163和硬掩模层165。
可以通过沉积导电的金属氮化物材料(例如，钛氮化物和钽氮化物)或金属材料(例如，钨、钛和钽)中的至少一种来形成金属层163。硬掩模层165可以通过沉积绝缘材料(例如，硅氮化物或硅氮氧化物)来形成。
掩模图案(未示出)可以在硬掩模层165上形成，以具有在第二方向D2上延伸的线形。然后，可以使用掩模图案依次且各向异性地蚀刻硬掩模层165、金属层163和多晶硅层161。因此，可以形成在第二方向D2上延伸的位线BL。
当形成位线BL时，可以部分地蚀刻背栅覆盖图案115。此外，当形成位线BL时，可以蚀刻第一连接区WCR和第二连接区BCR中的硬掩模层165、金属层163、覆盖层153和栅绝缘层151，以暴露器件隔离层STI的一部分和外围有源图案110。
参照图1A、图15A、图15B和图15C，在形成位线BL之后，可以形成间隔物绝缘层171以限定位线BL之间的间隙区。
间隔物绝缘层171可以沉积在第一衬底100的整个顶表面上，以具有基本上均匀的厚度。间隔物绝缘层171的沉积厚度可以小于位线BL中的相邻位线之间的距离的一半。在这种情况下，由间隔物绝缘层171限定的间隙区可以形成在位线BL之间。间隙区可以在第二方向D2上延伸以平行于位线BL。
此后，可以在间隔物绝缘层171上形成屏蔽导电层172。屏蔽导电层172可以沉积在间隔物绝缘层171上，以填充间隔物绝缘层171的间隙区。在实施方式中，可以使用化学气相沉积(CVD)工艺在间隔物绝缘层171上形成屏蔽导电层172。在这种情况下，由于CVD工艺的台阶覆盖特性，可能在间隙区中形成不连续的界面(例如，接缝)。在实施方式中，屏蔽导电层172可以由金属材料(例如，钨(W)、钛(Ti)、镍(Ni)和钴(Co))中的至少一种形成，或者包括金属材料(例如，钨(W)、钛(Ti)、镍(Ni)和钴(Co))中的至少一种。在实施方式中，屏蔽导电图案173可以由二维(2D)导电材料(例如，石墨烯)形成，或者包括二维(2D)导电材料(例如，石墨烯)。
参照图1A、图16A、图16B和图16C，可以在单元阵列区CAR和第一连接区WCR中的屏蔽导电层172上形成第四掩模图案MP4。换句话说，第四掩模图案MP4可以形成为暴露第二连接区BCR中的屏蔽导电层172。
接下来，可以使用第四掩模图案MP4作为蚀刻掩模各向异性地蚀刻屏蔽导电层172。因此，屏蔽导电层172的位于位线BL在第二连接区BCR中的端部上的部分可以被蚀刻以暴露间隔物绝缘层171。结果，可以形成屏蔽导电图案173。屏蔽导电图案173可以具有在第一连接区WCR中的端部。
参照图1A、图17A、图17B和图17C，在形成屏蔽导电图案173之后，可以在屏蔽导电图案173上形成覆盖绝缘层175。覆盖绝缘层175可以共形地覆盖屏蔽导电图案173，并且可以填充第二连接区BCR中的间隔物绝缘层171的间隙区。在实施方式中，覆盖绝缘层175可以由硅氮化物形成或者包括硅氮化物。
此后，可以在覆盖绝缘层175上形成平坦化绝缘层180。平坦化绝缘层180可以通过沉积绝缘材料(例如，硅氧化物)来形成。平坦化绝缘层180可以由相对于覆盖绝缘层175具有蚀刻选择性的绝缘材料形成，或者包括相对于覆盖绝缘层175具有蚀刻选择性的绝缘材料。作为示例，平坦化绝缘层180可以是通过旋涂玻璃(SOG)技术形成的绝缘层或者硅氧化物层之一。平坦化绝缘层180可以具有基本上平坦的顶表面。
参照图1A、图18A、图18B和图18C，可以将第二衬底200接合到平坦化绝缘层180。
可以使用粘合层将第二衬底200接合到平坦化绝缘层180的顶表面。第二衬底200可以由单晶硅或玻璃(例如，石英)形成，或者包括单晶硅或玻璃(例如，石英)。
参照图1A、图19A、图19B和图19C，在接合第二衬底200之后，可以执行背面研磨工艺以去除第一衬底100。去除第一衬底100可以包括依次执行研磨工艺和湿蚀刻工艺以暴露掩埋绝缘层101。
接下来，参照图1A、图20A、图20B和图20C，可以去除掩埋绝缘层101以暴露有源图案AP1和AP2、第一绝缘图案111以及背栅绝缘图案113。此外，在第一连接区WCR和第二连接区BCR中，外围有源图案110的第二表面可以被暴露。
可以通过湿蚀刻工艺或干蚀刻工艺蚀刻掩埋绝缘层101，并且在对掩埋绝缘层101的蚀刻工艺期间，可以使用有源图案AP1和AP2作为蚀刻停止层。
接下来，可以在单元阵列区CAR上依次形成第三蚀刻停止层211和第四蚀刻停止层213。第三蚀刻停止层211可以由硅氧化物形成或者包括硅氧化物，并且可以沉积在有源图案AP1和AP2、第一绝缘图案111以及器件隔离层STI上。第四蚀刻停止层213可以由相对于第三蚀刻停止层211具有蚀刻选择性的材料(例如，硅氮化物)形成。
此后，可以在第一连接区WCR和第二连接区BCR中的外围有源图案110的第二表面上形成外围晶体管。详细地，可以在第一连接区WCR和第二连接区BCR中形成外围栅绝缘层215，以覆盖外围有源图案110的第二表面。可以在外围栅绝缘层215上形成外围栅电极PG。外围栅电极PG可以包括依次堆叠的外围导电图案221、外围金属图案223和外围掩模图案225。
可以在单元阵列区CAR以及第一连接区WCR和第二连接区BCR中形成层间绝缘层231和第五蚀刻停止层233。层间绝缘层231可以通过沉积绝缘材料并平坦化绝缘材料以暴露外围栅电极PG的顶表面来形成。第五蚀刻停止层233可以由相对于层间绝缘层231具有蚀刻选择性的绝缘材料形成，或者包括相对于层间绝缘层231具有蚀刻选择性的绝缘材料。第五蚀刻停止层233可以覆盖层间绝缘层231的顶表面和外围栅电极PG的顶表面。
参照图1A、图21A、图21B和图21C，接触图案BC可以被形成以穿透层间绝缘层231和第五蚀刻停止层233，并且可以连接到第一有源图案AP1和第二有源图案AP2。
形成接触图案BC可以包括图案化层间绝缘层231和第五蚀刻停止层233以形成分别暴露第一有源图案AP1和第二有源图案AP2的孔、沉积导电层以填充孔、以及平坦化导电层以暴露第五蚀刻停止层233的顶表面。
在形成接触图案BC之后，可以在第一连接区WCR和第二连接区BCR中形成外围接触插塞PCPa、PCPb和PCPc。
形成外围接触插塞PCPa、PCPb和PCPc可以包括图案化第五蚀刻停止层233、层间绝缘层231和器件隔离层STI以形成接触孔以及在第五蚀刻停止层233上沉积导电材料以填充接触孔。外围接触插塞PCPa、PCPb和PCPc可以包括位线接触插塞PCPa、屏蔽接触插塞PCPb和外围接触插塞PCPc，位线接触插塞PCPa提供为穿透第五蚀刻停止层233、层间绝缘层231和器件隔离层STI并联接到位线的端部(即，金属层163的端部)，屏蔽接触插塞PCPb联接到屏蔽导电图案173的端部，外围接触插塞PCPc连接到外围晶体管的源极/漏极区。
参照图1A、图22A、图22B和图22C，可以在单元阵列区CAR以及第一连接区WCR和第二连接区BCR中的第五蚀刻停止层233上沉积导电层240。导电层240可以与接触图案BC的顶表面以及外围接触插塞PCPa、PCPb和PCPc的顶表面接触。在实施方式中，导电层240以及外围接触插塞PCPa、PCPb和PCPc可以同时形成。
接下来，参照图1A、图23A、图23B和图23C，可以图案化单元阵列区CAR中的导电层240以形成分别连接到接触图案BC的着落垫LP。
形成着落垫LP可以包括使用掩模图案各向异性地蚀刻导电层240、第五蚀刻停止层233和层间绝缘层231以形成凹陷区域以及用绝缘材料填充凹陷区域以形成分离绝缘图案245。在形成凹陷区域期间，可以部分地蚀刻接触图案BC。分离绝缘图案245的顶表面可以与着落垫LP的顶表面基本上共面。
当形成着落垫LP时，可以图案化第一连接区WCR和第二连接区BCR中的导电层240，以形成外围电路互连线241a、241b和241c。在第一连接区WCR和第二连接区BCR中，分离绝缘图案245可以将外围电路互连线241a、241b和241c彼此电分离。
参照图1A、图24A、图24B和图24C，可以形成第六蚀刻停止层247以覆盖着落垫LP的顶表面以及外围电路互连线241a、241b和241c的顶表面。第六蚀刻停止层247可以覆盖分离绝缘图案245的顶表面以及外围电路互连线241a、241b和241c的顶表面。第六蚀刻停止层247可以由相对于分离绝缘图案245具有蚀刻选择性的绝缘材料形成，或者包括相对于分离绝缘图案245具有蚀刻选择性的绝缘材料。
此后，可以形成存储电极251以穿透第六蚀刻停止层247并分别连接到着落垫LP。在实施方式中，存储电极251可以由掺杂的多晶硅、导电的金属氮化物材料(例如，钛氮化物和钽氮化物)、金属材料(例如，钨、钛和钽)、导电的金属硅化物材料或导电的金属氧化物材料中的至少一种形成，或者包括掺杂的多晶硅、导电的金属氮化物材料(例如，钛氮化物和钽氮化物)、金属材料(例如，钨、钛和钽)、导电的金属硅化物材料或导电的金属氧化物材料中的至少一种。
接下来，参照图1B、图1C和图1D，可以形成电容器电介质层253以共形地覆盖存储电极251。此后，可以在电容器电介质层253上形成板电极255。
可以形成数据存储图案DSP，可以形成外围电路绝缘层263以覆盖第一连接区WCR和第二连接区BCR。然后，可以在数据存储图案DSP和外围电路绝缘层263上形成上绝缘层270。
根据实施方式，在包括垂直沟道晶体管的半导体存储器件中，有源图案可以由单晶半导体材料形成。形成单晶半导体材料的有源图案可以改善垂直沟道晶体管的泄漏电流特性。
根据实施方式，背栅电极可以用于提高垂直沟道晶体管的阈值电压。因此，可以防止垂直沟道晶体管的泄漏电流特性因阈值电压降低而恶化，如果垂直沟道晶体管按比例缩小，则可能发生这种情况。
根据实施方式，在制造包括垂直沟道晶体管的半导体存储器件的过程中，位线接触插塞和屏蔽接触插塞可以以增加的工艺余量形成。
作为总结和回顾，实施方式可以提供具有改善的电特性和提高的集成密度的半导体存储器件。
这里公开了示例实施方式，并且尽管采用了特定术语，但是它们仅在一般和描述性的意义上被使用和解释，而不是出于限制的目的。在一些情况下，如在提交本申请时对本领域普通技术人员将明显的是，结合特定实施方式描述的特征、特性和/或元件可以单独使用，或者与结合其他实施方式描述的特征、特性和/或元件组合使用，除非另外特别指出。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐明的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。
本申请要求2022年10月28日在韩国知识产权局提交的第10-2022-0140980号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用整体合并于此。

Claims (20)

1.一种半导体存储器件，包括：
衬底，包括单元阵列区和连接区；
位线，提供在所述衬底上并且在第一方向上延伸；
第一有源图案和第二有源图案，设置在每条所述位线上并且在所述第一方向上交替地布置；
背栅电极，分别设置在所述第一有源图案和所述第二有源图案中的相邻的第一有源图案和第二有源图案之间，并且在第二方向上延伸以与所述位线交叉；
第一字线，分别与所述第一有源图案相邻设置并且在所述第二方向上延伸；
第二字线，分别与所述第二有源图案相邻设置并且在所述第二方向上延伸；以及
屏蔽导电图案，包括分别设置在所述位线中的相邻位线之间的线部分和共同连接到所述线部分的板部分，
其中，当在所述第一方向上测量时，所述屏蔽导电图案的所述线部分的长度比所述位线的长度短。
2.根据权利要求1所述的半导体存储器件，进一步包括：
间隔物绝缘层，共形地覆盖所述位线并且分别限定所述位线之间的间隙区；以及
覆盖绝缘层，在所述屏蔽导电图案上，
其中所述覆盖绝缘层提供在所述连接区上以填充所述间隔物绝缘层的所述间隙区。
3.根据权利要求1所述的半导体存储器件，其中所述连接区包括：
第一连接区，在所述第一方向上与所述单元阵列区相邻，以及
第二连接区，在所述第二方向上与所述单元阵列区相邻，以及
所述半导体存储器件进一步包括：
位线接触插塞，提供在所述第一连接区上并且联接到所述位线；以及
屏蔽接触插塞，提供在所述第二连接区上并且联接到所述屏蔽导电图案的所述板部分。
4.根据权利要求1所述的半导体存储器件，进一步包括：
外围有源图案，提供在所述衬底的所述连接区上，所述外围有源图案包括在垂直于所述衬底的顶表面的垂直方向上彼此相反的第一表面和第二表面；
器件隔离层，提供在所述连接区上以包围所述外围有源图案；以及
外围晶体管，集成在所述外围有源图案的所述第一表面上。
5.根据权利要求4所述的半导体存储器件，其中，当在所述垂直方向上测量时，所述外围有源图案的厚度基本上等于所述第一有源图案和所述第二有源图案的长度。
6.根据权利要求1所述的半导体存储器件，进一步包括外围电路结构，当在垂直视图中观察时，所述外围电路结构设置在所述衬底和所述位线之间，
其中所述外围电路结构包括在所述衬底上的外围电路和覆盖所述外围电路的外围电路绝缘层。
7.根据权利要求1所述的半导体存储器件，其中，当在所述第二方向上测量时，所述第一有源图案和所述第二有源图案中的每个具有比所述位线的宽度大的长度。
8.根据权利要求1所述的半导体存储器件，进一步包括：
接触图案，分别联接到所述第一有源图案和所述第二有源图案；以及
数据存储图案，设置在所述接触图案上。
9.根据权利要求8所述的半导体存储器件，进一步包括：
第一绝缘图案，在所述位线和所述背栅电极之间；以及
第二绝缘图案，在所述接触图案和所述背栅电极之间。
10.根据权利要求1所述的半导体存储器件，进一步包括栅绝缘图案，所述栅绝缘图案分别设置在所述第一有源图案和所述第二有源图案与所述第一字线和所述第二字线之间，
其中每个所述栅绝缘图案包括与所述第一有源图案和所述第二有源图案相邻的垂直部分以及在所述第一方向上从所述垂直部分突出的水平部分。
11.一种半导体存储器件，包括：
衬底，包括单元阵列区、在第一方向上与所述单元阵列区相邻的第一连接区、以及在与所述第一方向交叉的第二方向上与所述单元阵列区相邻的第二连接区；
位线，提供在所述衬底上并且在所述第一方向上延伸；
间隔物绝缘层，共形地覆盖所述位线并且分别限定所述位线之间的间隙区；
屏蔽导电图案，设置在所述间隔物绝缘层和所述衬底之间，所述屏蔽导电图案包括提供在所述单元阵列区上以填充所述间隔物绝缘层的所述间隙区的线部分以及提供为将所述线部分彼此连接的板部分；
第一有源图案和第二有源图案，设置在每条所述位线上；
背栅电极，设置在所述第一有源图案和所述第二有源图案之间并且在所述第二方向上延伸以与所述位线交叉；
第一字线，设置在所述第一有源图案的一侧并且在所述第二方向上延伸；
第二字线，设置在所述第二有源图案的相反侧并且在所述第二方向上延伸；以及
接触图案，分别联接到所述第一有源图案和所述第二有源图案，
其中所述屏蔽导电图案的所述板部分在所述第一方向和所述第二方向上延伸。
12.根据权利要求11所述的半导体存储器件，进一步包括覆盖绝缘层，所述覆盖绝缘层在所述屏蔽导电图案和所述衬底之间，
其中所述覆盖绝缘层提供在所述第一连接区上以填充所述间隔物绝缘层的所述间隙区。
13.根据权利要求11所述的半导体存储器件，进一步包括：
位线接触插塞，在所述第一连接区上联接到所述位线；以及
屏蔽接触插塞，在所述第二连接区上联接到所述屏蔽导电图案的所述板部分。
14.根据权利要求13所述的半导体存储器件，进一步包括：
外围有源图案，提供在所述衬底的所述第一连接区和所述第二连接区上，所述外围有源图案包括在垂直于所述衬底的顶表面的垂直方向上彼此相反的第一表面和第二表面；
器件隔离层，提供在所述第一连接区和所述第二连接区上以包围所述外围有源图案；以及
外围晶体管，集成在所述外围有源图案的所述第一表面上。
15.根据权利要求14所述的半导体存储器件，其中所述位线接触插塞和所述屏蔽接触插塞穿透所述器件隔离层。
16.一种半导体存储器件，包括：
衬底，包括单元阵列区、在第一方向上与所述单元阵列区相邻的第一连接区、以及在与所述第一方向交叉的第二方向上与所述单元阵列区相邻的第二连接区；
位线，提供在所述衬底上并且在所述第一方向上延伸；
屏蔽导电图案，包括分别设置在所述位线中的相邻位线之间的线部分以及共同连接到所述线部分的板部分；
第一有源图案和第二有源图案，设置在每条所述位线上并且在所述第一方向上交替地布置；
背栅电极，设置在所述第一有源图案和所述第二有源图案中的相邻的第一有源图案和第二有源图案之间，并且在所述第二方向上延伸以与所述位线交叉；
第一字线，分别与所述第一有源图案相邻设置并且在所述第二方向上延伸；
第二字线，分别与所述第二有源图案相邻设置并且在所述第二方向上延伸；
接触图案，分别联接到所述第一有源图案和所述第二有源图案；
数据存储图案，分别联接到所述接触图案；
外围有源图案，提供在所述衬底的所述第一连接区和所述第二连接区上，所述外围有源图案包括在垂直于所述衬底的顶表面的垂直方向上彼此相反的第一表面和第二表面；
器件隔离层，包围所述外围有源图案；
外围晶体管，集成在所述外围有源图案的所述第一表面上；
位线接触插塞，提供在所述第一连接区上以穿透所述器件隔离层并且联接到所述位线；以及
屏蔽接触插塞，提供在所述第二连接区上以穿透所述器件隔离层并且联接到所述屏蔽导电图案的所述板部分。
17.根据权利要求16所述的半导体存储器件，进一步包括：
间隔物绝缘层，共形地覆盖所述位线并且分别限定所述位线之间的间隙区；以及
覆盖绝缘层，在所述屏蔽导电图案上，
其中所述覆盖绝缘层提供在所述第一连接区上以填充所述间隔物绝缘层的所述间隙区。
18.根据权利要求17所述的半导体存储器件，进一步包括外围电路结构，当在垂直视图中观察时，所述外围电路结构设置在所述衬底和所述覆盖绝缘层之间，
其中所述外围电路结构包括在所述衬底上的外围电路和覆盖所述外围电路的外围电路绝缘层。
19.根据权利要求17所述的半导体存储器件，进一步包括：
栅绝缘图案，在所述第一有源图案和所述第二有源图案与所述第一字线和所述第二字线之间；
背栅绝缘图案，在所述第一有源图案和所述第二有源图案与所述背栅电极之间；
分离绝缘图案，设置在沿所述第一方向彼此相邻的所述第一字线和所述第二字线之间；
第一绝缘图案，在所述位线和所述背栅电极之间；
第二绝缘图案，在所述第一字线和所述第二字线与所述位线之间；
第三绝缘图案，在所述接触图案和所述背栅电极之间；以及
第四绝缘图案，在所述接触图案与所述第一字线和所述第二字线之间。
20.根据权利要求19所述的半导体存储器件，其中：
每个所述栅绝缘图案包括与所述第一有源图案和所述第二有源图案相邻的垂直部分以及从所述垂直部分延伸以在所述第一方向上突出的水平部分，以及
每个所述栅绝缘图案的所述水平部分设置在所述第四绝缘图案与所述第一字线和所述第二字线之间。
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