JP6758124B2 - ３次元積層チェーン型メモリ装置の製造方法 - Google Patents

Description

本発明は、３次元積層チェーン型メモリ装置の製造方法に関するものである。

従来のＥＥＰＲＯＭやフラッシュメモリと比較して高速の書き換えが可能で、且つ書き換え回数も大幅に大きく、ＤＲＡＭに匹敵する容量、速度を目指した不揮発性メモリの開発が行なわれている。このような不揮発性メモリとしては、強誘電体のヒステリシスの残留分極を利用したＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＧＭＲ（巨大磁気抵抗）効果を動作原理とするＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、相変化膜の熱変化を利用したＰＣＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、或いは、電界誘起巨大抵抗変化を動作原理とする抵抗変化膜を利用したＲＲＡＭ（登録商標：Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などがある。

このようなＰＣＲＡＭ等の不揮発性のメモリセルをＤＲＡＭに匹敵するメモリ容量とするためには高集積化する必要がある。高集積化のためには、相変化素子及びトランジスタの微細化が必要となる。しかし、リソグラフィーには限界があるため、微細化には限界がある。また、微細化に伴って相変化素子及びトランジスタの特性が劣化するので、設計通りの特性が得られない問題点がある。また、ＦｅＲＡＭやＲＲＡＭ（登録商標）なども同様の問題点を有する。

ＦｅＲＡＭにおいては、複数のセルを横方向に鎖状に接続したＣｈａｉｎＦｅＲＡＭ（登録商標）が提案されている（例えば、特許文献１参照）。従来のＦｅＲＡＭにおいてはワード線とビット線以外にプレート線を必要とするため、プレート電極を駆動する駆動線と選択したセルのプレート線を駆動するためのプレートデコーダ回路を必要としている。そのため、微細化や高速駆動が困難であった。

そこで、ＣｈａｉｎＦｅＲＡＭ（登録商標）においては、一つのトランジスタと一つのキャパシタを並列に接続して一つのセルとし、それを直列に接続して鎖状構造とすることで、プレート線を複数のセルで共有化している。そのため、大幅なセルサイズの縮小とプレートデコーダ回路の削減が可能になった。また、共有化したプレート線の抵抗を低減することができるため、プレート線駆動に必要な時間が短縮され、高速化が可能になる。

また、ＣｈａｉｎＦｅＲＡＭ（登録商標）では、スタンバイ状態のセルのセルトランジスタは全てオン状態であり、アクセスするセルのセルトランジスタのみをオフにする。この状態で、プレート線を駆動すると、アクセスするセルのみに電圧が印加されて強誘電体キャパシタのデータが読みだされるため、ランダムアクセスとなる。しかし、このようなＣｈａｉｎＦｅＲＡＭ（登録商標）も２次元構造であるため、集積化には限界がある。

一方、ＰＣＲＡＭにおいては、メモリ素子を３次元的に積層した３次元積層チェーン型ＰＣＲＡＭが提案されている（例えば、特許文献２参照）。３次元積層チェーン型ＰＣＲＡＭでは、ゲート電極を層間絶縁膜を介して複数層積層し、積層体を貫通する貫通孔を形成し、貫通孔の側壁にゲート絶縁膜、チャネル層及び相変化膜を順次積層している。セルに情報を書き込む際には相変化膜に微弱な電流を流して相変化膜の結晶状態を変化させている。

特開２００１−２５７３２０号公報 特開２００８−１６０００４号公報

チェーン型のＦｅＲＡＭにおいても、さらなる高集積化のために３次元構造を採用することが考えられる。例えば、３次元積層チェーン型ＰＣＲＡＭにおける相変化膜を強誘電体膜に置き換えて３次元化することが考えられる。しかし、相変化膜を強誘電体膜に置き換えただけでは、メモリとして動作しないという問題があるので、図３６及び図３７を参照してその事情を説明する。

図３９は、３次元積層チェーン型メモリ装置のセル構造の説明図であり、図３９（ａ）は３次元積層チェーン型ＰＣＲＡＭのメモリセルの円筒状開口部を挟む円環ゲート構造の片側の断面図であり、図３９（ｂ）は３次元積層チェーン型ＦｅＲＡＭに適用した場合のメモリセルの円筒状開口部を挟む円環ゲート構造の片側の断面図である。図３９（ａ）に示すように、３次元積層チェーン型ＰＣＲＡＭは、ゲート電極１０１を層間絶縁膜１０２を介して複数層積層し、積層体を貫通する貫通孔を形成し、貫通孔の側壁にゲート絶縁膜１０３、多結晶シリコンチャネル層１０４及び相変化膜１０５を順次積層して形成している。

一方、３次元積層チェーン型ＦｅＲＡＭに適用した場合には、ゲート電極１１１を層間絶縁膜１１２を介して複数層積層し、積層体を貫通する貫通孔を形成し、貫通孔の側壁にゲート絶縁膜１１３、多結晶シリコンチャネル層１１４及び強誘電体膜１１５を順次積層して形成することになる。したがって、３次元積層チェーン型ＰＣＲＡＭのメモリセルにおける相変化膜１０５を強誘電体膜１１５に置き換えただけの構造である。

図４０は、３次元積層チェーン型ＦｅＲＡＭの動作状態におけるバイアス状態の説明図であり、図４０（ａ）はスタンバイ状態の説明図であり、図４０（ｂ）はアクティブ状態の説明図である。なお、各図における右上図は、等価回路図であり、右下図はヒステリシス特性を示している。

図４０（ａ）に示すように、スタンバイ状態では、全てのトランジスタのゲートをオンにして、多結晶シリコンチャネル層１１４を同一電位に保持している。図４０（ｂ）に示すように、一つのセルを選択するアクティブ状態においては、選択した一つのセルのトランジスタのみをオフにして、多結晶シリコンチャネル層１１４の一端にＶ_ｄｄを印加し、他端にＶ_ｓｓを印加する。この時、選択した一つのセルのトランジスタのゲート電極１１３の直下の多結晶シリコンチャネル層１１４には電流が流れないので、当該個所の強誘電体層１１５の両端に電圧を印加しようとする。しかし、図から明らかなように、当該個所の強誘電体層１１５を電極で挟み込む構造ではないため、当該個所の強誘電体層１１５の両端に十分な電圧が印加されないため、メモリとして動作しないという問題がある。これらの問題はメモリ材料として強誘電体膜を用いたに場合に限らない。例えば、メモリ材料として相変化膜を用いた場合は、結晶構造を良好に変化させることが出来なくなり、抵抗変化膜を用いた場合には、十分な抵抗が変化が起こせなくなる問題がある。

したがって、本発明ではメモリ材料が対向電極間に挟まれている構造が必要とされるメモリ素子を有効に機能させ、同時にそれらのメモリ素子を3次元に積層することで良好なメモリ動作をする３次元積層チェーン型メモリ装置を実現することを目的とする。

一つの態様では、３次元積層チェーン型メモリ装置は、層間絶縁膜を介して積層した複数のゲート電極と、前記層間絶縁膜及び複数のゲート電極を貫通する貫通孔と、前記貫通孔内において前記層間絶縁膜及び前記ゲート電極の露出部を覆うゲート絶縁膜と、前記ゲート絶縁膜を覆う半導体チャネル層と、前記半導体チャネル層を覆うメモリ物質膜とを少なくとも有し、前記貫通孔内において、前記層間絶縁膜が前記ゲート電極より突出して前記層間絶縁膜と前記ゲート電極の積層方向に沿って周期的な凹部を有し、前記メモリ物質膜が前記凹部に充填されて、前記半導体チャネル層が前記凹部に充填された前記メモリ物質膜に対する電圧印加電極となる。

他の態様では、３次元積層チェーン型メモリ装置の製造方法は、層間絶縁膜を介して複数のゲート電極層を積層する工程と、前記層間絶縁膜及び複数のゲート電極層を貫通する開口部を形成する工程と、前記開口部内に露出するゲート電極層をサイドエッチングして凹部を形成する工程と、前記開口部内において前記層間絶縁膜と前記ゲート電極層の露出面にゲート絶縁膜を成膜する工程と、前記ゲート電極層の露出面に半導体チャネル層を前記半導体チャネル層に凹部が形成されるように成膜する工程と、前記半導体チャネル層の露出面に前記半導体チャネル層に形成された前記凹部を埋め込むようにメモリ物質膜を形成する工程とを少なくとも有する。

一つの側面として、３次元積層構造とメモリ構造とを組み合わせて良好なメモリ動作をする３次元積層チェーン型メモリ装置を実現することが可能になる。

本発明の実施の形態の３次元積層チェーン型メモリ装置の構成説明図である。 本発明の実施の形態の３次元積層チェーン型メモリ装置の要部断面図である。 本発明の実施の形態の３次元積層チェーン型メモリ装置の等価回路図である。 本発明の実施の形態の３次元積層チェーン型メモリ装置の動作の説明図である。 本発明の実施例１の３次元積層チェーン型ＦｅＲＡＭの概略的斜視図である。 本発明の実施例１の３次元積層チェーン型ＦｅＲＡＭの説明図である。 本発明の実施例１の３次元積層チェーン型ＦｅＲＡＭの製造工程の途中までの説明図である。 本発明の実施例１の３次元積層チェーン型ＦｅＲＡＭの製造工程の図７以降の途中までの説明図である。 本発明の実施例１の３次元積層チェーン型ＦｅＲＡＭの製造工程の図８以降の途中までの説明図である。 本発明の実施例１の３次元積層チェーン型ＦｅＲＡＭの製造工程の図９以降の途中までの説明図である。 本発明の実施例１の３次元積層チェーン型ＦｅＲＡＭの製造工程の１０以降の途中までの説明図である。 本発明の実施例１の３次元積層チェーン型ＦｅＲＡＭの製造工程の図１１以降の途中までの説明図である。 本発明の実施例１の３次元積層チェーン型ＦｅＲＡＭの製造工程の図１２以降の途中までの説明図である。 本発明の実施例１の３次元積層チェーン型ＦｅＲＡＭの製造工程の図１３以降の途中までの説明図である。 本発明の実施例１の３次元積層チェーン型ＦｅＲＡＭの製造工程の図１４以降の途中までの説明図である。 本発明の実施例１の３次元積層チェーン型ＦｅＲＡＭの製造工程の図１５以降の途中までの説明図である。 本発明の実施例１の３次元積層チェーン型ＦｅＲＡＭの製造工程の図１６以降の途中までの説明図である。 本発明の実施例１の３次元積層チェーン型ＦｅＲＡＭの製造工程の図１７以降の途中までの説明図である。 本発明の実施例１の３次元積層チェーン型ＦｅＲＡＭの製造工程の図１８以降の途中までの説明図である。 本発明の実施例１の３次元積層チェーン型ＦｅＲＡＭの製造工程の図１９以降の途中までの説明図である。 本発明の実施例１の３次元積層チェーン型ＦｅＲＡＭの製造工程の図２０以降の途中までの説明図である。 本発明の実施例１の３次元積層チェーン型ＦｅＲＡＭの製造工程の図２１以降の説明図である。 本発明の実施例２の３次元積層チェーン型ＦｅＲＡＭの説明図である。 本発明の実施例３の３次元積層チェーン型ＦｅＲＡＭのメモリセル部の要部断面図である。 本発明の実施例４の３次元積層チェーン型ＦｅＲＡＭのメモリセル部の要部断面図である。 本発明の実施例５の３次元積層チェーン型ＦｅＲＡＭのメモリセル部の要部断面図である。 本発明の実施例６の３次元積層チェーン型ＦｅＲＡＭの概略的断面図である。 本発明の実施例６の３次元積層チェーン型ＦｅＲＡＭの途中までの製造工程の説明図である。 本発明の実施例６の３次元積層チェーン型ＦｅＲＡＭの図２８以降の途中までの製造工程の説明図である。 本発明の実施例６の３次元積層チェーン型ＦｅＲＡＭの図２９以降の途中までの製造工程の説明図である。 本発明の実施例６の３次元積層チェーン型ＦｅＲＡＭの図３０以降の製造工程の説明図である。 本発明の実施例７の３次元積層チェーン型ＦｅＲＡＭの概略的断面図である。 本発明の実施例７の３次元積層チェーン型ＦｅＲＡＭの途中までの製造工程の説明図である。 本発明の実施例７の３次元積層チェーン型ＦｅＲＡＭの図３３以降の途中までの製造工程の説明図である。 本発明の実施例７の３次元積層チェーン型ＦｅＲＡＭの図３４以降の途中までの製造工程の説明図である。 本発明の実施例７の３次元積層チェーン型ＦｅＲＡＭの図３５以降の製造工程の説明図である。 本発明の実施例８の３次元積層チェーン型ＰＣＲＡＭの説明図である。 本発明の実施例９の３次元積層チェーン型ＲＲＡＭの説明図である。 ３次元積層チェーン型メモリ装置のセル構造の説明図である。 ３次元積層チェーン型ＦｅＲＡＭの動作状態におけるバイアス状態の説明図である。

ここで、図１乃至図４を参照して、本発明の実施の形態の３次元積層チェーン型メモリ装置を説明する。図１は、本発明の実施の形態の３次元積層チェーン型メモリ装置の構成説明図であり、上図はメモリセル部の概略的断面図であり、下図は上図において破線で囲ったキャパシタ部を示す要部斜視図である。上図に示すように、層間絶縁膜２を介して複数のゲート電極１を積層し、層間絶縁膜２及び複数のゲート電極１を貫通する開口部３を形成する。開口部３内において層間絶縁膜２及びゲート電極１の露出部を覆うようにゲート絶縁膜５、半導体チャネル層６及びメモリ物質膜７を設ける。この時、開口部３内において、層間絶縁膜２をゲート電極１より突出させて層間絶縁膜２とゲート電極１の積層方向に沿って周期的な凹部４を形成し、この凹部４にメモリ物質膜５が充填されるようにする。その結果、下図に示すように、メモリセル部において、メモリ物質層７は半導体チャネル層６により積層方向において挟み込まれた構造になるので、半導体チャネル層６が凹部４に充填されたメモリ物質膜７に対する電圧印加電極となる。

図２は、本発明の実施の形態の３次元積層チェーン型メモリ装置の要部断面図であり、ここでは、図１におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図を示している。開口部（５）において、絶縁体膜８をメモリ物質膜７、半導体チャネル層６及びゲート絶縁膜５は同心円環状に配置されており、その他の領域はゲート電極１となる。

図３は、本発明の実施の形態の３次元積層チェーン型メモリ装置の等価回路図であり、ここでは、図において破線で囲った４つのセルを積層した部分が３次元積層チェーン型メモリ装置のメモリブロックの等価回路となる。図に示すように、３次元積層チェーン型メモリ装置の回路構成としては、一つのメモリセルは並列に接続された一つのトランジスタと一つの強誘電体キャパシタで構成され、一つのメモリブロックは複数の前記メモリセルが直列に接続されることで構成され、そのメモリブロックの一端子がビット線に接続され、かつ他方の端子がプレート線に接続される。

図４は、本発明の実施の形態の３次元積層チェーン型メモリ装置の動作の説明図であり、図４（ａ）はスタンバイ状態の説明図であり、図４（ｂ）はアクティブ状態の説明図である。なお、図４（ａ）及び図４（ｂ）において、左図はメモリセル部の概略的断面図であり、右上図は３次元積層チェーン型メモリ装置の等価回路図であり、右下図はヒステリシス特性の説明図である。

図４（ａ）に示すように、スタンバイ状態では、全てのセルのトランジスタはオン状態であり、半導体チャネル層６の両端はビット線及びプレート線を介してＶ_ｓｓの電圧が印加された状態となり、各セルのメモリ物質膜７には電圧が印加されない。図４（ｂ）に示すように、プレート線にＶ_ｄｄの電圧を印加し、選択したセルのトランジスタのみオフ状態とする。この時、選択したセルのトランジスタの半導体チャネル層６にはキャリアが流れないので、選択したセルのメモリ物質膜７に電圧が印加されて、データの書き込み或いは読み出しが行われることになる。

ゲート電極１としては、多結晶シリコン、Ｃｏシリサイド或いはＮｉシリサイド等を用いることができる。また、ゲート電極１の高さは５０ｎｍ〜１２０ｎｍ程度とし、直径は５０ｎｍ以上とする。層間絶縁膜２としては、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ Ｏｒｔｈｏｓｉｌｉｃａｔｅ）膜、熱ＣＶＤＳｉＯ_２膜、ＨＤＰ（高密度プラズマ）−ＳｉＯ_２膜や、ＳｉＯＦ膜、有機ポリマー系或いはポーラスシリカ系のＬｏｗ−ｋ膜を用いることができる。また、層間絶縁膜２の膜厚は５０ｎｍ程度とし、凹部４を形成するための庇部の長さは５０ｎｍ〜１５０ｎｍ程度とする。また、開口部３の直径は、１００ｎｍ〜２００ｎｍ程度とし、メモリ物質膜７形成後に残る開口部残留隙間の直径は、例えば、２５ｎｍ以上になるようにする。但し、場合によっては０ｎｍでも良い。ゲート絶縁膜５としては、ＴＥＯＳ膜、熱ＣＶＤＳｉＯ_２膜、ＨＤＰ−ＳｉＯ_２膜或いはＡＬＤ（原子層堆積法）−ＳｉＯ_２膜等を用いることができる。また、ゲート絶縁膜５の膜厚は５ｎｍ〜１０ｎｍ程度とする。

半導体チャネル層６としては、多結晶シリコン、アモルファスシリコン、原子層堆積法によるシリコン層等のシリコン系半導体層や、ＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）等の酸化物系半導体層を用いることができる。また、半導体チャネル層６の厚さは、８ｎｍ〜１５ｎｍ程度とする。なお、半導体チャネル層６を低抵抗化するために、成膜後にレーザアニールを施しても良い。

メモリ物質膜７としては、強誘電体膜、相変化膜或いは抵抗変化膜のいずれかを用い、強誘電体膜を用いた場合には、３次元チェーン型ＦｅＲＡＭになり、相変化膜を用いた場合には、３次元チェーン型ＰＣＲＡＭになり、抵抗変化膜を用いた場合には、３次元チェーン型ＲＲＡＭ（ＲＲＡＭは登録商標）となる。強誘電体膜としては、ＨｆＯ_Ｘ系強誘電体材料、例えば、Ａｌ：ＨｆＯ_２, Ｓｉ：ＨｆＯ_２, Ｇｄ：ＨｆＯ_２, Ｙ：ＨｆＯ_２, ＨｆＺｒＯ等や、バリア膜と強誘電体膜の積層構造、例えば、ＨｆＯ_Ｘ／ＰＺＴ, ＨｆＯ_Ｘ／ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）, ＨｆＯ_Ｘ/ＢＳＴ（Ｂａ_ｘＳｒ_１−ｘＴｉＯ_３）等が挙げられる。相変化膜としては、例えば、ＧＳＴ（Ｇｅ−Ｓｂ−Ｔｅ）, Ｇａ−Ｓｂ, Ｇａ−Ｓｂ−Ｇｅ等が挙げられる。抵抗変化膜としては、例えば、ＨｆＯ_Ｘ, ＮｉＯ_Ｘ, ＴａＯ_Ｘ が挙げられる。メモリ物質膜７の厚さは、５ｎｍ〜２００ｎｍ程度とする。メモリ物質膜７の厚さが５ｎｍ未満の場合は材料の耐圧が不足することが懸念され、２００ｎｍを超える場合はデバイス動作に十分な残留電荷が得られない懸念が生じる。

メモリ物質膜７の半導体チャネル層６に接する側と反対の面は絶縁体膜８で覆っても良く、絶縁体膜８としては、ＴＥＯＳ膜、熱ＣＶＤＳｉＯ_２膜、ＨＤＰ−ＳｉＯ_２膜やＬｏｗ−ｋ膜を用いることができる。或いは、絶縁体膜８としては、水素或いは水分の拡散を防止する拡散防止膜を用いても良く、拡散防止膜としては、例えば、Ａｌ_２Ｏ_３膜或いはＳｉＮ膜等が挙げられる。

メモリ物質膜７の半導体チャネル層６に接する側と反対の面をＴｉＮ等の導電体膜により覆っても良く、結晶性改善の熱処理工程において、歪を与えることにより、メモリ物質膜７の特性が向上する。

凹部４における半導体チャネル層６の側面を除いた表面にＴｉＮやＷ等の半導体チャネル層６より導電率の高い導電体膜を設けても良い。このような導電体膜を設けることによって、半導体チャネル層６の実効的にソース・ドレイン領域となる部分の比抵抗を低減することができる。また、メモリ物質膜７を挟む部分が導電体膜になるのでメモリ物質膜７に十分な電圧を印加することができる。なお、成膜方法としては、ＭＯＣＶＤ（有機金属気相成長）法を用いれば良い。

層間絶縁膜２の庇部を形成する張出部の端部の角部に、意図的にトリミングを施して丸みを設けても良い。このように、丸みを設けることによって、層間絶縁膜２による庇部にゲート絶縁膜５、半導体チャネル層６及びメモリ物質膜７を形成する原料ガスが入りやすくなるので、ボイドの発生を抑制することができる。

本発明の実施の形態においては、層間絶縁膜２に庇部を形成してメモリセル部においてゲート電極１とメモリ物質膜７が対向する部分に凹部４を形成しているので、凹部４に充填されたメモリ物質膜７の上下の両端部に半導体チャネル層６が接することになる。その結果、半導体チャネル層６によってメモリ物質膜７を図４（ｂ）において上下から挟み込むことになるので、十分な電圧が印加され、メモリ素子として機能することになる。

次に、図５乃至図２２を参照して、本発明の実施例１の３次元積層チェーン型ＦｅＲＡＭを説明する。図５は、本発明の実施例１の３次元積層チェーン型ＦｅＲＡＭの概略的斜視図であり、ここでは、３次元積層チェーン型ＦｅＲＡＭ２０のメモリセル部の引き出し部や入出力部などの図示及び説明は省略する。 図５に示すように、プレート引出線２４半導体基板側に並列に複数本設けられる。プレート引出線２４上に設けられるワード引出線２３とメモリセル上部に設けられるビット引出線２２は、それぞれプレート引出線２４に対して直交する方向に並列に複数本設けられる。メモリセルのトランジスタのゲート電極となるｎ型多結晶Ｓｉ層４６は層間絶縁膜４７で分離され、ゲート電極引出電極２１は、ビット引出線２２と逆方向に引き出される。ゲート電極引出線２１、ビット引出線２２、ワード引出線２３及びプレート引出線２４、それぞれビアを介して配線層に接続される。

図６は、本発明の実施例１の３次元積層チェーン型ＦｅＲＡＭの説明図であり、右図が、概略的要部断面図であり、右図が対応する等価回路図である。なお、ここでは、後述する製造工程の説明図におけるＢ−Ｂ′を結ぶ一点鎖線に沿った断面図として示している。なお、ここでは、ゲート電極を２層積層した場合を示している。

左図に示すように、Ｓｉ基板３１にｎ型アモルファスＳｉ層３７をワード線に繋がるゲート電極とする縦型トランジスタを形成し、チャネル層となるｎ型アモルファスＳｉ層４１をプレート線となるＷ層３３に接続する。

この縦型トランジスタを形成したＳｉ基板３１上に、窒化膜４４及びＳｉＯ_２膜４５を形成した後、層間絶縁膜４７を介してｎ型多結晶Ｓｉ層４６，４８からなる２層のゲート電極を積層し、その上にＳｉＯ_２膜４９を設ける。ＳｉＯ_２膜４９乃至ｎ型多結晶Ｓｉ層４６を貫通する開口部５０を設ける。開口部５０内において層間絶縁膜４７及びｎ型多結晶Ｓｉ層４６,４８の露出部を覆うようにゲート絶縁膜５２、Ｓｉチャネル層５３及び強誘電体膜５４を順次成膜する。この時、開口部５０内において、層間絶縁膜４７及びＳｉＯ_２膜４９をｎ型多結晶Ｓｉ層４６，４８より突出させて層間絶縁膜４７とｎ型多結晶Ｓｉ層４６，４８の積層方向に沿って２か所の凹部５１を形成し、この凹部５１に強誘電体膜５４が充填されるようにする。また、強誘電体膜５４の対向する背面の間隙にはＳｉＯ_２膜５５を埋め込む。その結果、互いに対向するｎ型多結晶Ｓｉ層４６，４８同士の間に中空円筒状の強誘電体キャパシタが形成される。

右図に示すように、Ｓｉチャネル層５３の上端部にはビット線５６が接続され、左図には図示してないビット線選択トランジスタに接続され、下端部には、縦型トランジスタが接続され、縦型トランジスタのゲート電極には左図には図示してないワード線選択トランジスタが接続される。また、メモリセルのトランジスタのゲート電極となるｎ型アモルファスＳｉ層４６，４８には左図には図示していないゲート選択トランジスタが夫々接続される。

次に、図７乃至図２２を参照して、本発明の実施例１の３次元積層チェーン型ＦｅＲＡＭの製造工程を説明する。なお、各図における図（ａ）は平面図であり、図（ｂ）は図（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図であり、図（ｃ）は図（ａ）におけるＢ−Ｂ′を結ぶ一点鎖線に沿った断面図である。まず、図７に示すように、Ｓｉ基板３１上に、ＳｉＯ_２膜３２及びＷ層３３を堆積したのち、ストライプ状にエッチングする。この時、ストライプ状にエッチングされたＷ層３３がプレート線となる。

次いで、図８に示すように、全面にＳｉＯ_２膜を堆積したのち、ＣＭＰ（化学機械研磨）法により平坦化することによって、ストライプ状パターンの間をＳｉＯ_２膜３４で埋め込む。次いで、全面にＳｉＮ膜３５、ＳｉＯ_２膜３６、ｎ型アモルファスシリコン層３７及びＳｉＯ_２膜３８を順次堆積する。

次いで、図９に示すように、ＳｉＯ２膜３８乃至ＳｉＮ膜３５を、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いて選択エッチングすることによって開口３９を形成して、Ｗ層３３を露出させる。

次いで、図１０に示すように、全面にゲート絶縁膜４０を成膜する。次いで、図１１に示すように、異方性エッチングにより平坦部に積層したゲート絶縁膜４０を除去したのち、全面にｎ型アモルファスＳｉ層４１を堆積し、ＣＭＰ法により平坦化して、開口部３９にｎ型アモルファスＳｉ層４１を埋め込む。

次いで、図１２に示すように、Ｗ層３３が延在するＡ−Ａ′方向に沿って、分離溝４２を形成する。この分離溝４２によってワード線が切り出される。次いで、図１３に示すように、全面にＳｉＯ_２膜４３を堆積したのち、ＣＭＰ法で平坦化することによって、分離溝４２をＳｉＯ_２膜４３で埋め込む。

次いで、図１４に示すように、全面にＳｉＮ膜４４及びＳｉＯ_２膜４５を堆積したのち、例えば、厚さが６２ｎｍのｎ型多結晶Ｓｉ膜４６、厚さが５０ｎｍのＳｉＯ_２膜からなる層間絶縁膜４７、厚さが６２ｎｍのｎ型多結晶Ｓｉ膜４８及びＳｉＯ_２膜４９を順次成膜する。なお、図１４においては、Ｂ−Ｂ′に沿った断面図は省略する。

次いで、図１５に示すように、ｎ型アモルファスＳｉ膜３７が存在する領域においてＳｉＮ膜４４に達する開口部５０を形成する。ここでは、開口部５０の直径は、例えば、１００ｎｍとする。なお、図１５以降においては、Ａ−Ａ′を結ぶ断面図における下部構造の一部の図示は省略する。

次いで、図１６に示すように、マイクロ波エッチング装置を用いて多結晶Ｓｉ／ＳｉＯ２高選択比、例えば、選択比が２２程度の等方性エッチングによりｎ多結晶Ｓｉ層３６，３８をサイドエッチングして層間絶縁膜４７及びＳｉＯ_２膜４９の張出部が１２０ｍｍの凹部５１を形成する。なお、ここでは、エッチングガスとして、８０ｍｌ／分の流量のＣＦ_４と２０ｍｌ／分の流量のＯ_２との混合ガスを用いて、０．７Ｔｏｒｒの雰囲気下で、ウェーハステージの温度を７０℃とし、１３００Ｗのパワーを印加する。

次いで、図１７に示すように、ＡＬＤ法を用いて開口部５０の側面部分の厚さが例えば、６ｎｍのＳｉＯ_２膜を開口部５０の表面に堆積してゲート絶縁膜５２とする。次いで、図１８に示すように、異方性ドライエッチングにより、ＳｉＯ_２膜４９の平坦表面及びＳｉＮ膜４４上に堆積したゲート絶縁膜５２を除去する。次いで、露出しているＳｉＮ膜４４を除去して開口部５０において、ｎ型アモルファスＳｉ膜３７を露出させる。

次いで、図１９に示すように、ＡＬＤ法を用いて、全面に厚さが例えば、１０ｎｍのＳｉチャネル層５３を堆積する。この場合のＳｉチャネル層５３の比抵抗ρは任意であるが、ここでは、例えば、７．３５×１０^−５Ω・ｍとする。

次いで、図２０に示すように、ＡＬＤ法を用いて、厚さが、例えば、３０ｎｍのＨｆＺｒＯからなる強誘電体膜５４を形成することによって、凹部５１を埋め込む。この時、図示は省略しているが、図４に示すように、強誘電体膜５４の凹部５１に位置する背面には凹部が形成される。この時、互いに対向する強誘電体膜５４の対向面により形成される貫通穴の残留間隙の直径は２８ｎｍになる。次いで、全面にＳｉＯ_２膜５５を堆積することによって、残留間隙を埋め込む。なお、このＳｉＯ_２膜５５は図示を省略している強誘電体膜５４の凹部５１に位置する背面に形成された凹部内にも充填されている。

次いで、図２１に示すように、ＣＭＰ法により、ＳｉＯ_２膜４９が露出するまで研磨することによって、ＳｉＯ_２膜４９の表面より上に堆積したＳｉＯ_２膜５５、強誘電体膜５４及びＳｉチャネル層５３を研磨して平坦化する。

次いで、図２２に示すように、分離溝４２で切り出されたワード線の延在方向に沿ってビット線５６を形成することによって、本発明の実施例１の３次元積層チェーン型ＦｅＲＡＭの基本構造が完成する。

本発明の実施例１においては、層間絶縁膜４７及びＳｉＯ_２膜４９に庇部を形成して、ゲート電極となるｎ型多結晶シリコン４６，４８の側面に凹部５１を形成し、この凹部５１を埋め込むように強誘電体膜５４を形成している。その結果、メモリセル部においては、強誘電体膜５４は図において上下方向がＳｉチャネル層５３に挟まれ、このＳｉチャネル層５３が電圧印加電極となるので、強誘電体膜５４に十分電圧が印加され、書き込み及び読み出しを確実に行うことが可能になる。

次に、図２３を参照して、本発明の実施例２の３次元積層チェーン型ＦｅＲＡＭを説明するが、メモリセルの積層数を４層にした以外は、上記の実施例１と同様である。図２３は、本発明の実施例２の３次元積層チェーン型ＦｅＲＡＭの説明図である。

図に示すように、Ｓｉ基板３１にｎ型アモルファスＳｉ層３７をワード線に繋がるゲート電極とする縦型トランジスタを形成し、チャネル層となるｎ型アモルファスＳｉ層４１をプレート線となるＷ層３３に接続する。

この縦型トランジスタを形成したＳｉ基板３１上に、ＳｉＮ膜４４及びＳｉＯ_２膜４５を形成した後、層間絶縁膜４７，５７，５９を介してｎ型多結晶Ｓｉ層４６，４８，５８，６０からなる４層のゲート電極を積層し、その上にＳｉＯ_２膜４９を設ける。次いで、開口部５０を設けるが、開口部５０内において、層間絶縁膜４７，５７，５９及びＳｉＯ_２膜４９をｎ型多結晶Ｓｉ層４６，４８，５８，６０より突出させて層間絶縁膜４７，５７，５９とｎ型多結晶Ｓｉ層４６，４８，５８，６０の積層方向に沿って４か所の凹部５１を形成する。開口部５０内において層間絶縁膜４７，５７，５９及びｎ型多結晶Ｓｉ層４６,４８，５８，６０の露出部を覆うようにゲート絶縁膜５２、Ｓｉチャネル層５３及び強誘電体膜５４を順次成膜し、この凹部５１に強誘電体膜５４が充填されるようにする。また、強誘電体膜５４の対向する背面の間隙にはＳｉＯ_２膜５５を埋め込む。その結果、互いに対向するｎ型多結晶Ｓｉ層４６，４８，５８，６０同士の間に中空円筒状の強誘電体キャパシタが形成される。このように、３次元積層チェーン型ＦｅＲＡＭを構成する場合のゲート積層数は任意である。

次に、図２４を参照して、本発明の実施例３の３次元積層チェーン型ＦｅＲＡＭを説明するが、Ｓｉチャネル層の凹部における側面以外の露出表面に、Ｓｉチャネル層の導電率の高い導電体膜を設けた以外は、上記の実施例２と基本的に同様である。図２４は、本発明の実施例３の３次元積層チェーン型ＦｅＲＡＭのメモリセル部の要部断面図である。

図に示すように、層間絶縁膜４７，５７，５９を介してｎ型多結晶Ｓｉ層４６，４８，５８，６０からなる４層のゲート電極を積層する。次いで、開口部５０を設けるが、開口部５０内において、層間絶縁膜４７，５７，５９及びＳｉＯ_２膜４９をｎ型多結晶Ｓｉ層４６，４８，５８，６０より突出させて層間絶縁膜４７，５７，５９とｎ型多結晶Ｓｉ層４６，４８，５８，６０の積層方向に沿って４か所の凹部５１を形成する。開口部５０内において層間絶縁膜４７，５７，５９及びｎ型多結晶Ｓｉ層４６,４８，５８，６０の露出部を覆うようにゲート絶縁膜５２及びＳｉチャネル層５３を順次成膜する。

次いで、ＭＯＣＶＤ法を用いてＳｉチャネル層の導電率より高い導電体膜として、例えば、ＴｉＮ膜６１を堆積する。この時、ＭＯＣＶＤ法では、凹部５１のアスペクト比が大きい場合には、凹部の奥部まで原料ガスが拡散していかないので、ＴｉＮ膜６１はＳｉチャネル層５３の凹部における側面には堆積せず、それ以外の露出表面に堆積する。次いで、この凹部５１に強誘電体膜５４が充填されるようにする。また、強誘電体膜５４の対向する背面の間隙をＳｉＯ_２膜５５で埋め込む。

その結果、Ｓｉチャネル層５３において、実効的にソース・ドレイン領域となる部分は、ＴｉＮ膜６１との積層構造になるので全体の低抵抗化を図ることができる。また、互いに対向するｎ型多結晶Ｓｉ層４６，４８，５８，６０同士の間に中空円筒状の強誘電体キャパシタが形成されるが、中空円筒状の強誘電体キャパシタの強誘電体膜５４の上下面は低抵抗のＴｉＮ膜６１と接するので、十分な電圧が印加されるようになる。

次に、図２５を参照して、本発明の実施例４の３次元積層チェーン型ＦｅＲＡＭを説明するが、強誘電体膜としてＰＺＴを用いた以外は、上記の実施例２と基本的に同様である。図２５は、本発明の実施例４の３次元積層チェーン型ＦｅＲＡＭのメモリセル部の説明図であり、上図はメモリセル部の概略的断面図であり、下図は上図において破線で囲ったキャパシタ部を示す要部斜視図である。

図に示すように、層間絶縁膜４７，５７，５９を介してｎ型多結晶Ｓｉ層４６，４８，５８，６０からなる４層のゲート電極を積層する。次いで、開口部５０を設けるが、開口部５０内において、層間絶縁膜４７，５７，５９及びＳｉＯ２膜４９をｎ型多結晶Ｓｉ層４６，４８，５８，６０より突出させて層間絶縁膜４７，５７，５９とｎ型多結晶Ｓｉ層４６，４８，５８，６０の積層方向に沿って４か所の凹部５１を形成する。開口部５０内において層間絶縁膜４７，５７，５９及びｎ型多結晶Ｓｉ層４６,４８，５８，６０の露出部を覆うようにゲート絶縁膜５２及びＳｉチャネル層５３を順次成膜する。

次いで、強誘電体膜として、ＰＺＴ膜６３を形成するが、その前に厚さが例えば５ｎｍのＨｆＯ_ｘ膜６２をバリア膜として形成する。ＰＺＴ膜６３は、Ｓｉチャネル層５３と合金化するので、合金化を防止するためにバリア膜を形成する。なお、強誘電体膜としてＳＢＴ膜やＢＳＴ膜を用いた場合にもＳｉチャネル層５３と合金化するので、バリア膜を設ける必要がある。また、ＰＺＴ膜６３の対向する背面の間隙はＳｉＯ_２膜５５で埋め込む。

このように、ＰＺＴを強誘電体膜としても用いても、バリア膜を設けることによって、ＰＺＴ膜とＳｉチャネル層との合金化を防止することができるので、トランジスタ特性及び強誘電体特性が劣化することがない。

次に、図２６を参照して、本発明の実施例５の３次元積層チェーン型ＦｅＲＡＭを説明するが、強誘電体膜の対向する背面の間隙をＴｉＮ膜で充填した以外は、上記の実施例２と基本的に同様である。図２６は、本発明の実施例５の３次元積層チェーン型ＦｅＲＡＭのメモリセル部の説明図であり、上図はメモリセル部の概略的断面図であり、下図は上図において破線で囲ったキャパシタ部を示す要部斜視図である。

図に示すように、層間絶縁膜４７，５７，５９を介してｎ型多結晶Ｓｉ層４６，４８，５８，６０からなる４層のゲート電極を積層する。次いで、開口部５０を設けるが、開口部５０内において、層間絶縁膜４７，５７，５９及びＳｉＯ_２膜４９をｎ型多結晶Ｓｉ層４６，４８，５８，６０より突出させて層間絶縁膜４７，５７，５９とｎ型多結晶Ｓｉ層４６，４８，５８，６０の積層方向に沿って４か所の凹部５１を形成する。開口部５０内において層間絶縁膜４７，５７，５９及びｎ型多結晶Ｓｉ層４６,４８，５８，６０の露出部を覆うようにゲート絶縁膜５２、Ｓｉチャネル層５３及び強誘電体膜５４を順次成膜する。

次いで、強誘電体膜５４の対向する背面の間隙をＴｉＮ膜６４で埋め込む。次いで、熱処理を行うことで、強誘電体膜５４の結晶性を改善する。この時、ＴｉＮ膜６４を設けておくと、強誘電体膜５４に歪が印加されるためにキャパシタ特性が向上する。このような作用効果は、強誘電体膜としてＨｆＯ_ｘ系の強誘電体膜を用いた場合に顕著である。

次に、図２７乃至図３１を参照して、本発明の実施例６の３次元積層チェーン型ＦｅＲＡＭを説明するが、層間絶縁膜の張出部の端部の角に丸みを設けた以外は、上記の実施例２と基本的に同様である。図２７は、本発明の実施例６の３次元積層チェーン型ＦｅＲＡＭの概略的断面図である。

図に示すように、Ｓｉ基板３１にｎ型アモルファスＳｉ層３７をワード線に繋がるゲート電極とする縦型トランジスタを形成し、チャネル層となるｎ型アモルファスＳｉ層４１をプレート線となるＷ層３３に接続する。

この縦型トランジスタを形成したＳｉ基板３１上に、窒化膜４４及びＳｉＯ_２膜４５を形成した後、層間絶縁膜４７，５７，５９を介してｎ型多結晶Ｓｉ層４６，４８，５８，６０からなる４層のゲート電極を積層し、その上にＳｉＯ_２膜４９を設ける。次いで、開口部５０を設けるが、開口部５０内において、層間絶縁膜４７，５７，５９及びＳｉＯ_２膜４９をｎ型多結晶Ｓｉ層４６，４８，５８，６０より突出させて層間絶縁膜４７，５７，５９とｎ型多結晶Ｓｉ層４６，４８，５８，６０の積層方向に沿って４か所の凹部５１を形成するとともに、層間絶縁膜４７，５７，５９及びＳｉＯ_２膜４９の張出部の端部の角に丸み６５を持たせる。

次いで、開口部５０内において層間絶縁膜４７，５７，５９及びｎ型多結晶Ｓｉ層４６,４８，５８，６０の露出部を覆うようにゲート絶縁膜５２、Ｓｉチャネル層５３及び強誘電体膜５４を順次成膜し、この凹部５１に強誘電体膜５４が充填されるようにする。また、強誘電体膜５４の対向する背面の間隙にはＳｉＯ_２膜５５を埋め込む。

次に、図２８乃至図３１を参照して、本発明の実施例６の３次元積層チェーン型ＦｅＲＡＭの製造工程を説明する。まず、図２８に示すように、上述の図１４と同様にＳｉ基板３１上にトランジスタやプレート線等を形成したのち、マイクロ波エッチング装置を用いて多結晶Ｓｉ／ＳｉＯ_２高選択比、例えば、選択比が２２程度の等方性エッチングによりｎ多結晶Ｓｉ層４６，４８，５８，６０をサイドエッチングして層間絶縁膜４７，５７，５９及びＳｉＯ_２膜４９の張出部が１２０ｍｍの凹部５１を形成する。なお、ここでは、エッチングガスとして、８０ｍｌ／分の流量のＣＦ_４と２０ｍｌ／分の流量のＯ_２との混合ガスを用いて、０．７Ｔｏｒｒの雰囲気下で、ウェーハステージの温度を７０℃とし、１３００Ｗのパワーを印加する。

次いで、図２９に示すように、ＣＦ_４をエッチャントして等方性エッチングを施すことにより、層間絶縁膜４７，５７，５９及びＳｉＯ_２膜４９の張出部の端部の角をトリミングして丸み６５を持たせる。

次いで、図３０に示すように、ＡＬＤ法を用いて開口部５０内において層間絶縁膜４７，５７，５９及びｎ型多結晶Ｓｉ層４６，４８，５８，６０の露出部を覆うようにゲート絶縁膜５２、Ｓｉチャネル層５３及び強誘電体膜５４を順次成膜する。この時、層間絶縁膜４７，５７，５９の端部の角に丸み６５を形成しているので、庇部に原料ガスが入りやすくなるので、ボイドを発生することなく良好な成膜が可能になる。

次いで、図３１に示すように、強誘電体膜５４の対向する背面の間隙をＳｉＯ_２膜５５により埋め込む。以降は、実施例１の製造工程と同様に、ビット線等を形成すれば良い。

次に、図３２乃至図３６を参照して、本発明の実施例７の３次元積層チェーン型ＦｅＲＡＭを説明するが、強誘電体膜の背面に水素や水分の拡散を防止する拡散防止膜を設けた以外は、上記の実施例６と基本的に同様である。図３２は、本発明の実施例７の３次元積層チェーン型ＦｅＲＡＭの概略的断面図である。

図に示すように、Ｓｉ基板３１にｎ型アモルファスＳｉ層３７をワード線に繋がるゲート電極とする縦型トランジスタを形成し、チャネル層となるｎ型アモルファスＳｉ層４１をプレート線となるＷ層３３に接続する。

この縦型トランジスタを形成したＳｉ基板３１上に、窒化膜４４及びＳｉＯ_２膜４５を形成した後、層間絶縁膜４７，５７，５９を介してｎ型多結晶Ｓｉ層４６，４８，５８，６０からなる４層のゲート電極を積層し、その上にＳｉＯ_２膜４９を設ける。次いで、開口部５０を設けるが、開口部５０内において、層間絶縁膜４７，５７，５９及びＳｉＯ_２膜４９をｎ型多結晶Ｓｉ層４６，４８，５８，６０より突出させて層間絶縁膜４７，５７，５９とｎ型多結晶Ｓｉ層４６，４８，５８，６０の積層方向に沿って４か所の凹部５１を形成するとともに、層間絶縁膜４７，５７，５９及びＳｉＯ_２膜４９の張出部の端部の角に丸み６５を持たせる。

次いで、開口部５０内において層間絶縁膜４７，５７，５９及びｎ型多結晶Ｓｉ層４６,４８，５８，６０の露出部を覆うようにゲート絶縁膜５２、Ｓｉチャネル層５３、強誘電体膜５４及び拡散防止膜６６を順次成膜し、この凹部５１に強誘電体膜５４が充填されるようにする。また、強誘電体膜５４の対向する背面の間隙はＳｉＯ_２膜５５で埋め込む。

次に、図３３乃至図３６を参照して、本発明の実施例７の３次元積層チェーン型ＦｅＲＡＭの製造工程を説明する。まず、上述の図２８と同様に、Ｓｉ基板３１上にトランジスタやプレート線等を形成したのち、マイクロ波エッチング装置を用いて多結晶Ｓｉ／ＳｉＯ_２高選択比、例えば、選択比が２２程度の等方性エッチングによりｎ多結晶Ｓｉ層４６，４８，５８，６０をサイドエッチングして層間絶縁膜４７，５７，５９及びＳｉＯ_２膜４９の張出部が１２０ｍｍの凹部５１を形成する。なお、ここでは、エッチングガスとして、８０ｍｌ／分の流量のＣＦ_４と２０ｍｌ／分の流量のＯ_２との混合ガスを用いて、０．７Ｔｏｒｒの雰囲気下で、ウェーハステージの温度を７０℃とし、１３００Ｗのパワーを印加する。

次いで、図３３に示すように、ＣＦ_４をエッチャントして等方性エッチングを施すことにより、層間絶縁膜４７，５７，５９及びＳｉＯ_２膜４９の張出部の端部の角をトリミングして丸み６５を持たせる。

次いで、図３４に示すように、ＡＬＤ法を用いて開口部５０内において層間絶縁膜４７，５７，５９及びｎ型多結晶Ｓｉ層４６，４８，５８，６０の露出部を覆うようにゲート絶縁膜５２、Ｓｉチャネル層５３及び強誘電体膜５４を順次成膜する。この時、層間絶縁膜４７，５７，５９の端部の角に丸み６５を形成しているので、庇部に原料ガスが入りやすくなるので、ボイドを発生することなく良好な成膜が可能になる。

次いで、図３５に示すように、厚さが例えば、２０ｎｍのＡｌ_２Ｏ_３膜を拡散防止膜６６として成膜する。次いで、図３６に示すように、拡散防止膜６６の対向する背面の間隙をＳｉＯ_２膜５５により埋め込む。以降は、実施例１の製造工程と同様に、ビット線等を形成すれば良い。

本発明の実施例７においては、強誘電体膜５４の背面に拡散防止膜６６を設けているので、水素や水分の侵入による強誘電体膜５４の劣化を抑制することができる。なお、ここでは、拡散防止膜としてＡｌ_２Ｏ_３膜を用いているが、ＳｉＮ膜を用いても良い。また、強誘電体膜としてＢＳＴ膜やＳＢＴ膜を用いた場合にもＰＺＴ膜と同様に水素や水分によって劣化するので、拡散防止膜を設けることが望ましい。さらに、上述の実施例１乃至実施例５においても、拡散防止膜を設けても良いものである。

次に、図３７を参照して、本発明の実施例８の３次元積層チェーン型ＰＣＲＡＭを説明するが、メモリ物質膜として強誘電体膜の代わりに相変化膜を設けた以外は、基本的な構造及び製造工程は、上記の実施例２と同様である。図３７は、本発明の実施例８の３次元積層チェーン型ＰＣＲＡＭの説明図であり、上図はメモリセル部の概略的断面図であり、下図は上図において破線で囲ったキャパシタ部を示す要部斜視図である。

図に示すように、Ｓｉ基板３１にｎ型アモルファスＳｉ層３７をワード線に繋がるゲート電極とする縦型トランジスタを形成し、チャネル層となるｎ型アモルファスＳｉ層４１をプレート線となるＷ層３３に接続する。

この縦型トランジスタを形成したＳｉ基板３１上に、窒化膜４４及びＳｉＯ_２膜４５を形成した後、層間絶縁膜４７，５７，５９を介してｎ型多結晶Ｓｉ層４６，４８，５８，６０からなる４層のゲート電極を積層し、その上にＳｉＯ_２膜４９を設ける。次いで、開口部５０を設けるが、開口部５０内において、層間絶縁膜４７，５７，５９及びＳｉＯ_２膜４９をｎ型多結晶Ｓｉ層４６，４８，５８，６０より突出させて層間絶縁膜４７，５７，５９とｎ型多結晶Ｓｉ層４６，４８，５８，６０の積層方向に沿って４か所の凹部５１を形成する。

開口部５０内において層間絶縁膜４７，５７，５９及びｎ型多結晶Ｓｉ層４６,４８，５８，６０の露出部を覆うようにゲート絶縁膜５２、Ｓｉチャネル層５３及び相変化膜６７を順次成膜し、この凹部５１に相変化膜６７が充填されるようにする。また、相変化膜６７の対向する背面の間隙にはＳｉＯ_２膜５５を埋め込む。その結果、互いに対向するｎ型多結晶Ｓｉ層４６，４８，５８，６０同士の間に中空円筒状の相変化材料メモリ部が形成される。なお、ここでは、相変化膜６７として、ＧＳＴ膜を用いる。

本発明の実施例８のように、メモリ物質膜として相変化膜を用いた場合にも、メモリセル部においては、相変化膜６７は下図に示すように上下方向がＳｉチャネル層５３に挟まれ、このＳｉチャネル層５３が電圧印加電極となる。したがって、相変化膜６７には十分電圧が印加されて電流が流れるので、相変化膜の結晶構造を良好に変化させることができる。なお、この実施例８においても実施例６と同様に層間絶縁膜の張出部の端部の角に丸みを持たせても良い。

次に、図３８を参照して、本発明の実施例９の３次元積層チェーン型ＲＲＡＭ（ＲＲＡＭは登録商標）を説明するが、メモリ物質膜として強誘電体膜の代わりに抵抗変化膜を設けた以外は、基本的な構造及び製造工程は、上記の実施例２と同様である。図３８は、本発明の実施例９の３次元積層チェーン型ＲＲＡＭの説明図であり、上図はメモリセル部の概略的断面図であり、下図は上図において破線で囲ったキャパシタ部を示す要部斜視図である。

図に示すように、Ｓｉ基板３１にｎ型アモルファスＳｉ層３７をワード線に繋がるゲート電極とする縦型トランジスタを形成し、チャネル層となるｎ型アモルファスＳｉ層４１をプレート線となるＷ層３３に接続する。

この縦型トランジスタを形成したＳｉ基板３１上に、窒化膜４４及びＳｉＯ_２膜４５を形成した後、層間絶縁膜４７，５７，５９を介してｎ型多結晶Ｓｉ層４６，４８，５８，６０からなる４層のゲート電極を積層し、その上にＳｉＯ_２膜４９を設ける。次いで、開口部５０を設けるが、開口部５０内において、層間絶縁膜４７，５７，５９及びＳｉＯ_２膜４９をｎ型多結晶Ｓｉ層４６，４８，５８，６０より突出させて層間絶縁膜４７，５７，５９とｎ型多結晶Ｓｉ層４６，４８，５８，６０の積層方向に沿って４か所の凹部５１を形成する。

開口部５０内において層間絶縁膜４７，５７，５９及びｎ型多結晶Ｓｉ層４６,４８，５８，６０の露出部を覆うようにゲート絶縁膜５２、Ｓｉチャネル層５３及び抵抗変化膜６８を順次成膜し、この凹部５１に抵抗変化膜６８が充填されるようにする。また、抵抗変化膜６８の対向する背面の間隙にはＳｉＯ_２膜５５を埋め込む。その結果、互いに対向するｎ型多結晶Ｓｉ層４６，４８，５８，６０同士の間に中空円筒状の抵抗変化材料メモリが形成される。なお、ここでは、抵抗変化膜として、ＨｆＯ_ｘ膜を用いる。

本発明の実施例９のように、メモリ物質膜として抵抗変化膜を用いた場合にも、メモリセル部においては、抵抗変化膜６８は下図に示すように上下方向がＳｉチャネル層５３に挟まれ、このＳｉチャネル層５３が電圧印加電極となる。したがって、抵抗変化膜６８には十分電圧が印加されて電界誘起巨大抵抗変化により抵抗が変化する。なお、この実施例９においても、実施例６と同様に層間絶縁膜の張出部の端部の角に丸みを持たせても良い。

ここで、実施例１乃至実施例９を含む本発明の実施の形態に関して、以下の付記を付す。
（付記１）層間絶縁膜を介して積層した複数のゲート電極と、前記層間絶縁膜及び複数のゲート電極を貫通する開口部と、前記開口部内において前記層間絶縁膜及び前記ゲート電極の露出部を覆うゲート絶縁膜と、前記ゲート絶縁膜を覆う半導体チャネル層と、前記半導体チャネル層を覆うメモリ物質膜とを少なくとも有し、前記開口部内において、前記層間絶縁膜が前記ゲート電極より突出して、前記層間絶縁膜と前記ゲート電極の積層方向に沿って周期的な凹部を有し、前記メモリ物質膜が前記凹部に充填されて、前記半導体チャネル層が前記凹部に充填された前記メモリ物質膜に対する電圧印加電極となる３次元積層チェーン型メモリ装置。
（付記２）前記メモリ物質膜が、強誘電体膜、相変化膜或いは抵抗変化膜のいずれかである付記１に記載の３次元積層チェーン型メモリ装置。
（付記３）前記半導体チャネル層とメモリ物質膜との間に合金化防止層をさらに有する付記１または付記２に記載の３次元積層チェーン型メモリ装置。
（付記４）前記メモリ物質膜の前記半導体チャネル層に接する側と反対の面が絶縁体膜により覆われている付記１乃至付記３のいずれか１に記載の３次元積層チェーン型メモリ装置。
（付記５）前記絶縁体膜が、水素或いは水分の拡散を防止する拡散防止膜である付記４に記載の３次元積層チェーン型メモリ装置。
（付記６）前記拡散防止膜が、アルミニウム酸化膜或いはシリコン窒化膜のいずれかである付記５に記載の３次元積層チェーン型メモリ装置。
（付記７）前記メモリ物質膜の前記半導体チャネル層に接する側と反対の面が導電体膜により覆われている付記１乃至付記３のいずれか１に記載の３次元積層チェーン型メモリ装置。
（付記８）前記導電体膜はＴｉＮ膜である付記７に記載の３次元積層チェーン型メモリ装置。
（付記９）前記半導体チャネル層の前記凹部における側面以外の露出表面に、前記半導体チャネル層より導電率の高い導電体膜をさらに有する付記１乃至付記８のいずれか１に記載の３次元積層チェーン型メモリ装置。
（付記１０）層間絶縁膜を介して複数のゲート電極層を積層する工程と、前記層間絶縁膜及び複数のゲート電極層を貫通する開口部を形成する工程と、前記開口部内に露出するゲート電極層をサイドエッチングして凹部を形成する工程と、前記開口部内において前記層間絶縁膜と前記ゲート電極層の露出面にゲート絶縁膜を成膜する工程と、前記ゲート電極層の露出面に半導体チャネル層を前記半導体チャネル層に凹部が形成されるように成膜する工程と、前記半導体チャネル層の露出面に前記半導体チャネル層に形成された凹部を埋め込むようにメモリ物質膜を形成する工程とを少なくとも有する３次元積層チェーン型メモリ装置の製造方法。
（付記１１）前記メモリ物質膜の前記半導体チャネル層に接する側と反対の露出面に絶縁体膜を成膜する工程をさらに有する付記１０に記載の３次元積層チェーン型メモリ装置の製造方法。
（付記１２）前記メモリ物質膜の前記半導体チャネル層に接する側と反対の露出面に導電体膜を成膜する工程と、前記導電体膜を設けた状態で熱処理を行う工程をさらに有する付記１１に記載の３次元積層チェーン型メモリ装置の製造方法。
（付記１３）前記ゲート絶縁膜の成膜工程の前に、前記層間絶縁膜の端部の角部をトリミングして丸みを持たせる工程をさらに有する付記１０乃至付記１２のいずれか１に記載の３次元積層チェーン型メモリ装置の製造方法。

１ ゲート電極
２ 層間絶縁膜
３ 開口部
４ 凹部
５ ゲート絶縁膜
６ 半導体チャネル層
７ メモリ物質膜
８ 絶縁体膜
２０ ３次元積層チェーン型ＦｅＲＡＭ
２１ ゲート電極引出線
２２ ビット引出線
２３ ワード引出線
２４ プレート引出線
３１ シリコン基板
３２ ＳｉＯ_２膜
３３ Ｗ層
３４ ＳｉＯ_２膜
３５ ＳｉＮ膜
３６ ＳｉＯ_２膜
３７ ｎ型アモルファスＳｉ層
３８ ＳｉＯ_２膜
３９ 開口部
４０ ゲート絶縁膜
４１ ｎ型アモルファスＳｉ層
４２ 分離溝
４３ ＳｉＯ_２膜
４４ ＳｉＮ膜
４５ ＳｉＯ_２膜
４６，５８，５８，６０ ｎ型多結晶Ｓｉ層
４７，５７，５９ 層間絶縁膜
４８ ｎ型多結晶Ｓｉ層
４９ ＳｉＯ_２膜
５０ 開口部
５１ 凹部
５２ ゲート絶縁膜
５３ Ｓｉチャネル層
５４ 強誘電体膜
５５ ＳｉＯ_２膜
５６ ビット線
６１ ＴｉＮ膜
６２ ＨｆＯ_ｘ膜
６３ ＰＺＴ膜
６４ ＴｉＮ膜
６５ 丸み
６６ 拡散防止膜
６７ 相変化膜
６８ 抵抗変化膜
１０１，１１１ ゲート電極
１０２，１１２ 層間絶縁膜
１０３，１１３ ゲート絶縁膜
１０４，１１４ 多結晶シリコンチャネル層
１０５ 相変化膜
１１５ 強誘電体膜

Claims (2)

1. 層間絶縁膜を介して複数のゲート電極層を積層する工程と、
   前記層間絶縁膜及び複数のゲート電極層を貫通する開口部を形成する工程と、
   前記開口部内に露出するゲート電極層をサイドエッチングして凹部を形成する工程と、
   前記開口部内において前記層間絶縁膜と前記ゲート電極層の露出面にゲート絶縁膜を成膜する工程と、
   前記ゲート電極層の露出面に半導体チャネル層を前記半導体チャネル層に凹部が形成されるように成膜する工程と、
   前記半導体チャネル層の露出面に前記半導体チャネル層に形成された前記凹部を埋め込むようにメモリ物質膜を形成する工程と
   前記メモリ物質膜の前記半導体チャネル層に接する側と反対の露出面に導電体膜を成膜する工程と、
   前記導電体膜を設けた状態で熱処理を行う工程と
   を少なくとも有する３次元積層チェーン型メモリ装置の製造方法。
2. 前記ゲート絶縁膜の成膜工程の前に、前記層間絶縁膜の端部の角部をトリミングして丸みを持たせる工程をさらに有する請求項１に記載の３次元積層チェーン型メモリ装置の製造方法。

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