CN108987400A - 具有铁电层的半导体器件及其制造方法 - Google Patents

具有铁电层的半导体器件及其制造方法 Download PDF

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Abstract

在根据本公开的实施例的半导体器件的制造方法中，在衬底上形成包括交替层叠的层间绝缘层和层间牺牲层的层叠结构。在衬底上形成穿过层叠结构的沟槽。在沟槽的侧壁上形成晶体状衬垫绝缘层。在晶体状衬垫绝缘层上形成铁电绝缘层和沟道层。选择性地去除层间牺牲层和晶体状衬垫绝缘层，以形成选择性地暴露铁电绝缘层的凹部。用导电层填充凹部以形成电极层。

Description

具有铁电层的半导体器件及其制造方法
相关申请的交叉引用
本申请要求在2017年5月31日提交的申请号为10-2017-0067730的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本公开的各种实施例总体而言涉及一种半导体器件，更具体地，涉及具有铁电层的半导体器件及其制造方法。
背景技术
近年来，研发了一种通过改变薄膜的电阻来记录信号信息的半导体器件。半导体器件中的存储元件的电阻状态对应于外部施加的电流或电压而可逆地变化，并且已改变的电阻状态可以以非易失性的方式储存为预定的电信号信息。非易失性储存器件可以包括，例如，磁性随机存取存储器(MRAM)、相变随机存取存储器(PCRAM)、电阻式随机存取存储器(ReRAM)、铁电式存储器等。
同时，随着设计规则的减小和集成度的增加，已经持续对能保证结构稳定性和储存操作的可靠性两者的半导体器件的结构进行了研究。最近，作为研究的结果，提出了一种三维储存单元结构。
发明内容
根据本公开的一个方面，公开了一种半导体器件的制造方法。在半导体器件的制造方法中，在衬底上形成包括交替层叠的层间绝缘层和层间牺牲层的层叠结构。在衬底上形成穿过层叠结构的沟槽。在沟槽的侧壁上形成晶体状衬垫绝缘层。在晶体状衬垫绝缘层上形成铁电绝缘层和沟道层。选择性地去除层间牺牲层和晶体状衬垫绝缘层，以形成选择性地暴露铁电绝缘层的凹部。用导电材料填充凹部以形成电极层。
根据本公开的另一个方面，公开了一种半导体器件。半导体器件包括层叠结构，该层叠结构包括在衬底上交替层叠的层间绝缘层和电极层。此外，半导体器件包括沟槽，该沟槽穿过衬底上的层叠结构，并且将层间绝缘层的侧表面和电极层的侧表面暴露在沟槽的侧壁中。此外，半导体器件包括铁电绝缘层和晶体状衬垫绝缘层，该铁电绝缘层设置在穿过衬底上的层叠结构的沟槽的侧壁上，该晶体状衬垫绝缘层设置在沟槽中的层间绝缘层的侧壁表面与铁电绝缘层的侧壁表面之间。
附图说明
图1是示意性地示出根据本公开的实施例的半导体器件的电路图。
图2A是示意性地示出根据本公开的实施例的半导体器件的截面图。
图2B是图2A的区域M的放大视图。
图3是示意性地示出根据本公开的实施例的半导体器件的制造方法的流程图。
图4至图15是示意性地示出根据本公开的实施例的半导体器件的制造方法的截面图。
具体实施方式
在下文中将参照附图来描述各种实施例。在附图中，为了图示清楚，可以夸大层和区域的尺寸。就观察者的视角来描述附图。如果一个元件被称为位于另一元件上，则可以理解为，该元件直接位于另一元件上，或者可以在该元件与另一个元件之间插入另外的元件。在整个说明书中，相同的附图标记指代相同的元件。
此外，除非在上下文中另外明确地使用，否则单词的单数形式的表达应该被理解为包括单词的复数形式。可以理解，术语“包括”或“具有”旨在指定特征、数量、步骤、操作、元件、部分或其组合的存在，但不用于排除存在或可能添加一个或多个其他特征、数量、步骤、操作、组件、部分或其组合。此外，在执行方法或制造方法时，构成该方法的每个工艺可以与所规定的顺序不同地发生，除非在上下文中明确描述了特定顺序。换言之，每个工艺可以以与所述顺序相同的方式来执行，可以基本上同时执行，或者可以以相反的顺序来执行。
图1是示意性地示出根据本公开的实施例的半导体器件10的电路图。在这个实施例中，半导体器件10可以包括应用铁电绝缘层作为栅极电介质层的晶体管型存储单元。
参照图1，半导体器件10可以包括具有多个串10a和10b的单元阵列，每个串10a和10b的一端可以连接到公共源极线SL，并且每个串10a和10b的另一端可以连接到不同的位线BL1和BL2。尽管在图1中，为了便于解释，示出了串10a和10b的配置具有第一串10a和第二串10b，但本公开不一定限于此，并且构成单元阵列的串的数量不受限制。
第一串10a可以具有彼此串联连接的第一存储单元晶体管至第六存储单元晶体管MC1、MC2、MC3、MC4、MC5和MC6。第二串10b可以具有彼此串联连接的第七存储单元晶体管至第十二存储单元晶体管MC7、MC8、MC9、MC10、MC11和MC12。为了便于说明，尽管在图1中示出第一串10a和第二串10b每个都设有六个存储单元晶体管，但是本公开并不一定限于此，并且构成第一串10a和第二串10b的存储单元晶体管的数量不限于六个。
如图1所示，第一单元串10a中的第一存储单元晶体管至第六存储单元晶体管MC1、MC2、MC3、MC4、MC5和MC6可以连接到不同的第一字线至第六字线WL1、WL2、WL3、WL4、WL5和WL6。同样，第二串10b中的第七存储单元晶体管至第十二存储单元晶体管MC7、MC8、MC9、MC10、MC11和MC12可以连接到不同的第七字线至第十二字线WL7、WL8、WL9、WL10、WL11和WL12。
在一个实施例中，第一存储单元晶体管至第十二存储单元晶体管MC1、MC2、……和MC12中的每一个可以包括铁电绝缘层以作为栅极电介质层。在第一存储单元晶体管至第十二存储单元晶体管MC1、MC2、……和MC12的每一个中，当为阈值电压或更高电压的栅极电压通过第一字线至第六字线WL1、WL2、WL3、WL4、WL5和WL6被施加到栅电极层时，铁电绝缘层中的电偶极子可以在预定方向上被极化。此外，即使在完成栅极电压的施加之后，铁电绝缘层仍能维持电偶极子的极化状态。对应的第一存储单元晶体管至第十二存储单元晶体管MC1、MC2、……和MC12的沟道电阻ch1、ch2、……和ch12可以根据铁电绝缘层的极化状态而变化。此时，沟道电阻ch1、ch2、……和ch12可以是由沿第一存储单元晶体管至第十二存储单元晶体管MC1、MC2、……和MC12的源极区域与漏极区域之间的沟道层传导的载流子所表示的电阻。第一存储单元晶体管至第十二存储单元晶体管MC1、MC2、……和MC12中的铁电绝缘层的电偶极子的极化状态可以以非易失性方式来记录，并且第一存储单元晶体管至第十二存储单元晶体管MC1、MC2、……和MC12的沟道电阻ch1、ch2、……和ch12可以被确定或测量为对应于极化状态。
根据本公开的一个实施例的半导体器件的驱动方法，可以独立地控制从第一字线至第六字线WL1、WL2、WL3、WL4、WL5和WL6施加的栅极电压。因此，可以独立地确定或控制构成第一串10a的存储单元晶体管MC1、MC2、MC3、MC4、MC5和MC6的沟道电阻。同时，将第一串10a的总沟道电阻确定为彼此串联连接的存储单元晶体管MC1、MC2、MC3、MC4、MC5和MC6的沟道电阻之和。因此，多个不同的电信号可以通过独立地控制施加到存储单元晶体管MC1、MC2、MC3、MC4、MC5和MC6的栅电极层的栅极电压而储存在第一串10a中。
同样，多个不同的电信号可以通过独立地控制施加到存储单元晶体管MC7、MC8、MC9、MC10、MC11和MC12的栅电极层的栅极电压而储存在第二串10b中。
根据本公开的一个实施例，半导体器件可以以三维结构实现，在该三维结构中多个存储单元晶体管垂直地层叠在源极线与位线之间，如下所述。
图2A是示意性地示出根据本公开的实施例的半导体器件20的截面图。图2B是图2A的区域M的放大视图。根据本公开的实施例的半导体器件20可以包括应用铁电绝缘层作为栅极电介质层的晶体管型存储单元。
参照图2A和图2B，半导体器件20可以包括衬底101、衬底101上的基底导电层105和布置在基底导电层105上的层叠结构200。
在一个实施例中，衬底101可以是半导体衬底。例如，半导体衬底可以是硅(Si)衬底、砷化镓(GaAs)衬底、磷化铟(InP)衬底、锗(Ge)衬底或硅锗(SiGe)衬底。半导体衬底可以掺杂有n型掺杂剂或p型掺杂剂以具有导电性。在另一个实施例中，衬底101可以是绝缘衬底(诸如，绝缘体上硅衬底)。在另一个实施例中，衬底101可以是导电衬底(诸如，金属衬底)。
基底导电层105可以设置在衬底101上。基底导电层105可以包括，例如，掺杂半导体、金属、导电金属氮化物或导电金属硅化物。作为示例，当衬底101是包括硅材料的半导体衬底时，基底导电层105可以是包含n型掺杂硅的半导体材料层。作为另一个示例，基底导电层105可以包括钨(W)、钛(Ti)、铜(Cu)、铝(Al)、氮化钨、氮化钛、氮化钽、硅化钨、硅化钛、硅化钽或其两种或更多种的组合。
虽然未示出，但是衬底101可以包括掺杂有n型掺杂剂或p型掺杂剂的阱。各种类型的半导体集成电路可以布置在衬底101与基底导电层105之间。
层叠结构200可以设置在基底导电层105上。层叠结构200可以包括交替层叠的层间绝缘层110a、110b、110c、110d、110e和110f以及电极层210a、210b、210c、210d、210e和210f。
层间绝缘层110a、110b、110c、110d、110e和110f可以包括例如氧化硅、氮化硅或氮氧化硅。电极层210a、210b、210c、210d、210e和210f可以包括例如金属、导电金属氧化物、导电金属碳化物、导电金属硅化物或其两种或更多种的组合。电极层210a、210b、210c、210d、210e和210f可以包括，例如钨(W)、钛(Ti)、铜(Cu)、铝(Al)、铂(Pt)、铱(Ir)、钌(Ru)、氮化钨、氮化钛、氮化钽、氧化铱、氧化钌、碳化钨、碳化钛、硅化钨、硅化钛、硅化钽或其两种或更多种的组合。
参照图2A和图2B，半导体器件20可以包括延伸穿过层叠结构200并到达基底导电层105的第一沟槽1。在一些实施例中，第一沟槽1延伸到衬底101上的基底导电层105中。此外，半导体器件20可以包括铁电绝缘层155、界面绝缘层165和沟道层175，它们顺序地布置在第一沟槽1的侧壁表面上。铁电绝缘层155可以包括例如氧化铪、氧化锆、铪锆氧化物或它们的组合。铁电绝缘层155可以包括掺杂剂。掺杂剂可以包括，例如，碳(C)、硅(Si)、镁(Mg)、铝(Al)、钇(Y)、氮(N)、锗(Ge)、锡(Sn)、锶(Sr)、铅(Pb)、钙(Ca)、钡(Ba)、钛(Ti)、锆(Zr)、钆(Gd)、镧(La)，或其两种或更多种的组合。铁电绝缘层155可以具有晶体结构。作为示例，铁电绝缘层155可以具有斜方晶系的晶体结构。例如，铁电绝缘层155可以具有约五(5)纳米(nm)至约十五(15)nm的厚度。
界面绝缘层165可以在对半导体器件20的读取操作中抑制穿过沟道层175的电子移动到铁电绝缘层155，从而防止由于在铁电绝缘层155中的缺陷部位中俘获的电子而产生泄漏电流。此外，界面绝缘层165可以在半导体器件的制造过程中起到抑制材料在沟道层175与铁电绝缘层155之间扩散的作用。界面绝缘层165可以包括例如氧化硅或氧化铝。界面绝缘层165可以具有非晶相。在一些实施例中，可以省略界面绝缘层165。在这种情况下，铁电绝缘层155和沟道层175可以彼此直接交界。
沟道层175可以包括例如半导体材料。例如，沟道层175可以是n型掺杂硅层或本质硅层(intrinsic silicon layer)。沟道层175可以在沟槽1延伸到层叠结构200之下或之外的区域中连接到基底导电层105，并且可以连接到层叠结构200上的沟道接触层190。位线连接图案250可以设置在沟道接触层190上。位线连接图案250可以将沟道接触层190电连接到位线(未示出)。
填充第一沟槽1的内部的填充材料层180可以设置在沟道层175上。作为示例，填充材料层180可以包括氧化物、氮化物或氮氧化物。
根据本公开的一个实施例，半导体器件20可以包括设置在由第一沟槽1暴露的层间绝缘层110a、110b、110c、110d、110e和110f的侧壁表面与铁电绝缘层155之间的晶体状衬垫绝缘层145a。同时，晶体状衬垫绝缘层145a可以不存在或不布置在电极层210a、210b、210c、210d、210e和210f与铁电绝缘层155之间。
如后面所述，在半导体器件20的制造过程中，晶体状衬垫绝缘层145a可以用作铁电绝缘层155的晶化热处理的覆盖层。在半导体器件20中使用晶体状衬垫绝缘层145a执行晶化热处理之后，可以去除晶体状衬垫绝缘层145a的部分，以允许铁电绝缘层155的部分直接与电极层210a、210b、210c、210d、210e和210f交界。
晶体状衬垫绝缘层145a可以包括例如氧化镁、氧化钙、氧化锶、氧化钡、氧化铝、氧化镓、氧化钇、氧化钪、氧化钽、氧化锆、铪锆氧化物、氧化钛、氧化镧、氧化钆、锆硅氧化物、铪硅氧化物、钛硅氧化物，或其两种或更多种的组合。
例如，晶体状衬垫绝缘层145a可以具有顺电性或反铁电性。晶体状衬垫绝缘层145a可以比铁电绝缘层155更薄。例如，晶体状衬垫绝缘层145a可以具有约一(1)nm至约五(5)nm的厚度。例如，晶体状衬垫绝缘层145a可以具有立方晶系的晶体结构或四方晶系的晶体结构。
再次参考图2A，半导体器件20可以包括第二沟槽2，该第二沟槽2延伸穿过层叠结构200以及到达并延伸至基底导电层105中。半导体器件20可以包括设置在第二沟槽2的内壁表面上的间隔件绝缘层220和填充在间隔件绝缘层220上的第二沟槽2的第一源极线连接图案230。第一源极线连接图案230可以在第二沟槽2的底部的界面处直接电连接到基底导电层105。另外，第一源极线连接图案230可以电连接到布置在第一源极线连接图案230上的第二源极线连接图案255。第二源极线连接图案255可以将第一源极线连接图案230电连接到源极线(未示出)。
第二源极线连接图案255和位线连接图案250可以在层叠结构200上通过层间绝缘层240而在横向方向上彼此电绝缘。
根据本公开的实施例的半导体器件20可以具有垂直布置在基底导电层105上的多个存储单元晶体管。多个存储单元晶体管可以包括分别用作栅电极的电极层210a、210b、210c、210d、210e和210f。电极层210a、210b、210c、210d、210e和210f可以分别连接到不同的字线(未示出)。栅电极层210a、210b、210c、210d、210e和210f可以使用从字线施加的电压来独立地控制相邻铁电绝缘层155中的极化状态。因此，可以独立地控制多个存储单元晶体管中的每个存储单元晶体管的沟道层175的沟道电阻。因此，通过垂直层叠多个存储单元晶体管形成的串可以实现多个不同的沟道信号。因此，串可以有效地储存不同的电信号，从而实现多电平信号。
图3是示意性地说明根据本公开的实施例的半导体器件的制造方法的流程图。
参照图3，在操作S110中，可以在衬底上形成层叠结构。此时，层叠结构可以包括交替层叠的层间绝缘层和层间牺牲层。层间绝缘层和层间牺牲层可以彼此具有刻蚀选择性。在一个实施例中，基底导电层可以形成在衬底与层叠结构之间。
在操作S120中，可以在衬底上形成穿过层叠结构的沟槽。层间绝缘层的侧表面和层间牺牲层的侧表面可以被暴露在沟槽的侧壁表面上。
在操作S130中，可以在沟槽的侧壁表面上形成晶体状衬垫绝缘层。例如，晶体状衬垫绝缘层可以具有顺电性或反铁电性。例如，晶体状衬垫绝缘层可以具有立方晶系的晶体结构或四方晶系的晶体结构。
在一个实施例中，可以通过沿沟槽内壁形成非晶态金属氧化物层且通过热处理使金属氧化物层晶化而形成晶体状衬垫绝缘层。金属氧化物层可以包括例如氧化镁、氧化钙、氧化锶、氧化钡、氧化铝、氧化镓、氧化钇、氧化钪、氧化钽、氧化锆、铪锆氧化物、氧化钛、氧化镧、氧化钆、锆硅氧化物、铪硅氧化物、钛硅氧化物，或其两种或更多种的组合。
在操作S140中，可以在晶体状衬垫绝缘层上形成铁电绝缘层和沟道层。铁电绝缘层可以包括例如氧化铪、氧化锆、铪锆氧化物，或其两种或更多种的组合。在一个实施例中，铁电绝缘层可以包括掺杂剂。掺杂剂可以包括，例如，碳(C)、硅(Si)、镁(Mg)、铝(Al)、钇(Y)、氮(N)、锗(Ge)、锡(Sn)、锶(Sr)、铅(Pb)、钙(Ca)、钡(Ba)、钛(Ti)、锆(Zr)、钆(Gd)、镧(La)，或其两种或更多种的组合。
铁电绝缘层可以是晶化层。作为示例，铁电绝缘层可以具有斜方晶系的晶体结构。铁电绝缘层的晶格常数可以与晶体状衬垫绝缘层的晶格常数不同。沟道层可以包括，例如，半导体材料。沟道层可以包括，例如，n型掺杂硅层或本质硅层。
在一个实施例中，铁电绝缘层和沟道层可以通过在晶体状衬垫绝缘层上依次形成非晶铁电材料层和半导体材料层或沟道层，并采用晶体状衬垫绝缘层作为覆盖层对铁电材料层执行晶化热处理而形成。
在一些实施例中，在形成非晶铁电材料层之后，界面绝缘层可以进一步形成在非晶铁电材料层上。界面绝缘层可以包括氧化硅或氧化铝。在界面绝缘层上形成半导体材料层或沟道层之后，可以执行晶化热处理工艺。
虽然不必以任何一种理论来明确地描述，但是如果存在与非晶铁电材料层接触的某种覆盖层，则作为晶化工艺的结果是，非晶铁电材料层形成具有改善的铁电性能的铁电绝缘层。
在本理论的一个示例中，当覆盖层具有与铁电材料层不同的晶格常数时，在晶化热处理工艺期间，可以在铁电材料层中产生拉伸应变或压缩应变。由于已产生的应变而导致的应力可以将铁电材料层转换成铁电绝缘层，该铁电绝缘层具有铁电性改善的晶体结构。因此，在晶化热处理后，铁电绝缘层的铁电性能够有效地改善。
在本理论的另一个示例中，当铁电材料层包括掺杂元素时，覆盖层可以防止掺杂元素从铁电材料层扩散出去。因此，在晶化工艺中，铁电材料层可以保持其原子排列和铁电性能。此后，当保留掺杂元素时，使铁电绝缘层晶化可以具有相对改善的铁电性。
在操作S150中，可以选择性地去除层间牺牲层和晶体状衬垫绝缘层，以形成选择性地暴露铁电绝缘层的凹部。
在一个实施例中，可以通过使用湿法刻蚀工艺选择性地去除层间牺牲层来形成凹部，以暴露晶体状衬垫绝缘层的侧表面，并对已暴露的晶体状衬垫绝缘层的侧表面进行湿法刻蚀，以暴露铁电绝缘层的侧表面。
在操作S160中，可以用导电材料来填充凹部以形成电极层。电极层可以包括例如金属、金属氮化物、金属碳化物、金属硅化物，或其两种或更多种的组合。电极层可以直接与铁电绝缘层交界。
通过上述工艺，可以制造根据本公开的实施例的半导体器件。例如，半导体器件可以是具有在垂直方向上依次层叠在衬底上的多个存储单元晶体管的储存器件。
图4至图15是示意性地示出根据本公开的实施例的半导体器件的制造方法的截面图。
参照图4，可以准备衬底101。在一个实施例中，衬底101可以是半导体衬底。例如，半导体衬底可以是硅(Si)衬底、砷化镓(GaAs)衬底、磷化铟(InP)衬底、锗(Ge)衬底或硅锗(SiGe)衬底。半导体衬底可以掺杂有n型掺杂剂或p型掺杂剂以具有导电性。在另一个实施例中，衬底101可以是绝缘衬底(诸如绝缘体上硅衬底)。在另一个实施例中，衬底101可以是导电衬底(诸如金属衬底)。
基底导电层105可以在衬底101上形成。基底导电层105可以包括，例如，掺杂半导体、金属、导电金属氮化物或导电金属硅化物。在一个实施例中，当衬底101是硅材料的半导体衬底时，基底导电层105可以是包含n型掺杂硅的半导体材料层。例如，基底导电层105可以使用已知的方法(诸如化学气相沉积、原子层沉积或溅射)来形成。
虽然未示出，但是衬底101可以包括n型掺杂阱区或p型掺杂阱区。各种类型的集成电路可以布置在衬底101与基底导电层105之间。
可以在基底导电层105上形成层叠结构100。层叠结构100可以通过将层间绝缘层110a、110b、110c、110d、110e和110f与层间牺牲层120a、120b、120c、120d、120e和120f依次层叠来形成。层间绝缘层110a、110b、110c、110d、110e和110f与层间牺牲层120a、120b、120c、120d、120e和120f可以相对于彼此具有刻蚀选择性。作为示例，层间绝缘层110a、110b、110c、110d、110e和110f可以包括氧化物，而层间牺牲层120a、120b、120c、120d、120e和120f可以包括氮化物。作为另一个示例，层间绝缘层110a、110b、110c、110d、110e和110f可以包括氮化物，而层间牺牲层120a、120b、120c、120d、120e和120f可以包括氧化物。
在一个实施例中，当层叠结构100形成在基底导电层105上时，层间绝缘层110a首先形成在基底导电层105上，而层间牺牲层120a可以形成在层间绝缘层110a上。然后，另一个层间绝缘层和另一个层间牺牲层可以依次层叠在层间牺牲层120a上。
在图4中，层间绝缘层110a、110b、110c、110d、110e和110f与层间牺牲层120a、120b、120c、120d、120e和120f分别由六层组成，但不一定限于此。层间绝缘层和层间牺牲层的层叠层的数量可以不同地改变。
第一上绝缘层130可以形成在层叠结构100的最上层间牺牲层120f上。第一上绝缘层130和层间牺牲层120a、120b、120c、120d、120e和120f可以相对于彼此具有刻蚀选择性。作为示例，第一上绝缘层130可以由与层间绝缘层110a、110b、110c、110d、110e和110f相同的材料形成。第一上绝缘层130的厚度可以大于绝缘层110a、110b、110c、110d、110e和110f的厚度。
例如，层间绝缘层110a、110b、110c、110d、110e和110f、层间牺牲层120a、120b、120c、120d、120e和120f以及第一上绝缘层130可以使用化学气相沉积方法、原子层沉积方法、涂覆方法等来形成。
参照图5，第一沟槽1可以穿过层叠结构100和第一上绝缘层130来形成，以暴露出基底导电层105。在一个实施例中，可以通过对层叠结构100和第一上绝缘层130执行各向异性刻蚀来形成第一沟槽1。作为示例，各向异性刻蚀可以通过使用等离子体的干刻蚀方法来执行。如图所示，第一沟槽1的侧壁可以暴露层间绝缘层110a、110b、110c、110d、110e、110f的侧壁和层间牺牲层120a、120b、120c、120d、120e、120f的侧壁以及基底导电层。
参照图6，可以在第一沟槽1的内壁面上和第一沟槽1外的第一上绝缘层130上形成晶体状衬垫绝缘层145。晶体状衬垫绝缘层145可以通过在第一沟槽1的内壁上和第一上绝缘层130上形成非晶态金属氧化物层且通过热处理使金属氧化物层晶化来形成。在一个实施例中，例如，可以使用原子层沉积法、化学气相沉积法等形成金属氧化物层。例如，热处理晶化可以在氧气气氛或惰性气体气氛中在约400摄氏度(℃)至约1000℃的温度范围下执行。
金属氧化物层可以包括例如氧化镁、氧化钙、氧化锶、氧化钡、氧化铝、氧化镓、氧化钇、氧化钪、氧化钽、氧化锆、铪锆氧化物、氧化钛、氧化镧、氧化钆、锆硅氧化物、铪硅氧化物、钛硅氧化物，或其两种或更多种的组合。
例如，晶体状衬垫绝缘层145可以具有顺电性能或反铁电性能。作为示例，晶体状衬垫绝缘层145可以具有立方晶系的晶体结构或四方晶系的晶体结构。晶体状衬垫绝缘层145可以具有约一(1)nm至约五(5)nm的厚度。
参照图7，可以在晶体状衬垫绝缘层145上形成铁电绝缘层155、界面绝缘层165和沟道层175。铁电绝缘层155、界面绝缘层165和沟道层175可以如下形成。首先，可以在晶体状衬垫绝缘层145上形成非晶铁电材料层。接着，可以在铁电材料层上形成用作界面绝缘层165的绝缘材料层。接着，可以在绝缘材料层上形成用作沟道层175的半导体材料层。然后，可以在氧气气氛或惰性气体气氛中对层叠结构100进行热处理，以使铁电材料层晶化。结果，可以形成具有铁电性的铁电绝缘层155。
用于形成铁电绝缘层155、界面绝缘层165和沟道层175的材料层可以例如使用原子层沉积法、化学气相沉积法等形成。例如，使铁电材料层晶化的工艺可以在约400℃至约1000℃的温度范围下执行。
同时，在使非晶铁电材料层晶化的工艺中，晶体状衬垫绝缘层145可以起到针对铁电材料层的覆盖层的作用。晶体状衬垫绝缘层145的晶格常数可以与铁电绝缘层155的晶格常数不同。如上所述，如果在通过热处理使非晶铁电材料层晶化时包含覆盖铁电材料层的覆盖层，则可以改善晶化后形成的铁电绝缘层155的铁电性。作为示例，铁电绝缘层155可以具有斜方晶系的晶体结构。作为示例，铁电绝缘层155可以具有大约五(5)nm至大约十五(15)nm的厚度。
铁电材料层可包括例如氧化铪、氧化锆、铪锆氧化物，或其两种或更多种的组合。在一个实施例中，铁电材料层可以包括掺杂剂。掺杂剂可以包括，例如，碳(C)、硅(Si)、镁(Mg)、铝(Al)、钇(Y)、氮(N)、锗(Ge)、锡(Sn)、锶(Sr)、铅(Pb)、钙(Ca)、钡(Ba)、钛(Ti)、锆(Zr)、钆(Gd)、镧(La)，或其两种或更多种的组合。用于形成界面绝缘层165的绝缘材料层可以包括，例如，氧化硅或氮化硅。用于形成沟道层175的半导体材料层可以包括，例如，n型掺杂硅层或本质硅层。
参照图8，在第一沟槽1的内壁和第一上绝缘层130上形成的晶体状衬垫绝缘层145、铁电绝缘层155、界面绝缘层165和沟道层175可以各向异性地刻蚀。结果，形成在第一沟槽1的底表面上和第一上绝缘层130的上表面上的晶体状衬垫绝缘层145、铁电绝缘层155、界面绝缘层165和沟道层175的部分被选择性地去除。在一个实施例中，各向异性刻蚀可以通过使用等离子体的干刻蚀方法来执行。在另一个实施例中，各向异性刻蚀可以通过回蚀方法来执行。
作为各向异性刻蚀的结果，可以暴露在沟槽1的底表面处的基底导电层105，并且晶体状衬垫绝缘层145、铁电绝缘层155、界面绝缘层165和沟道层175可以保留或设置在第一沟槽1的侧壁上。
参照图9，可以用绝缘层180来填充第一沟槽1。可以通过化学气相沉积法、涂覆法等来执行填充第一沟槽1的工艺。绝缘层180可以包括例如氧化硅、氮化硅、氮氧化硅等。
在用绝缘层180填充第一沟槽1之后，可以执行用于去除存在于第一上绝缘层130上的绝缘层180或用于去除与第一上绝缘层130共有的绝缘层180的平坦化工艺。因此，嵌入的绝缘层180的上表面和第一上绝缘层130的上表面可以位于同一平面上。平坦化工艺可以通过例如化学机械抛光方法或回蚀方法来执行。
随后，可以将绝缘层180回蚀以形成在第一沟槽1内部的凹部。接着，可以用导电层填充凹部以形成沟道接触层190。可以使用例如化学气相沉积方法、涂覆方法等来填充凹部。可以通过平坦化工艺进一步去除形成在第一上绝缘层130上的导电层的一部分。因此，沟道接触层190的上表面和第一上绝缘层130的上表面可以位于同一平面上。
沟道接触层190可以包括例如金属或金属氮化物。沟道接触层190可以用于减小沟道层175与下面描述的图15的位线连接图案250之间的电阻。
参照图10，可以形成穿过层叠结构100的第二沟槽2，以暴露基底导电层105。第二沟槽2的侧壁表面可以暴露层间绝缘层110a、110b、110c、110d、110e和110f的侧表面、层间牺牲层120a、120b、120c、120d、120e和120f的侧表面、第一上绝缘层130的侧表面以及基底导电层105中的侧表面。
参照图11，可以利用第二沟槽2选择性地去除层间牺牲层120a、120b、120c、120d、120e和120f。在一个实施例中，可以通过将具有刻蚀选择性的刻蚀剂提供至第二沟槽2中的第一上绝缘层130而选择性地去除层间牺牲层120a、120b、120c、120d、120e和120f。接着，使用刻蚀剂对层间牺牲层120a、120b、120c、120d、120e和120f进行湿法刻蚀。结果，可以形成暴露晶体状衬垫绝缘层145的部分侧表面的第一凹部3。
参照图12，可以选择性地去除由第一凹部3暴露的晶体状衬垫绝缘层145。可以使用湿法刻蚀工艺选择性地去除晶体状衬垫绝缘层145。结果，可以形成选择性地暴露铁电绝缘层155的部分的第二凹部4。因此，其部分侧表面被去除的晶体状衬垫绝缘层145可以以图案的形式被保留为晶体状衬垫绝缘层145a。晶体状衬垫绝缘层145a可以位于第一沟槽1中的层间绝缘层110a、110b、110c、110d、110e和110f的侧壁表面与铁电绝缘层155之间。另一方面，晶体状衬垫绝缘层145a不存在于电极层210a、210b、210c、210d、210e和210f与铁电绝缘层155之间。
在一些实施例中，形成第一凹部3和第二凹部4的工艺是在同一时间或大约同一时间共同进行的。即，在形成第一凹部3的时候，层间牺牲层120a、120b、120c、120d、120e和120f以及晶体状衬垫绝缘层145可以通过一种或更多种湿法刻蚀液来一起去除。
参照图13，第一凹部3和第二凹部4可以用导电材料来填充以形成电极层210a、210b、210c、210d、210e和210f。电极层210a、210b、210c、210d、210e和210f可以接触铁电绝缘层155的侧表面的暴露部分。电极层210a、210b、210c、210d、210e和210f可以包括例如金属、导电金属氮化物、导电金属碳化物、导电金属硅化物或其两种或更多种的组合。电极层210a、210b、210c、210d、210e和210f可以包括例如钨(W)、钛(Ti)、铜(Cu)、氮化钨、氮化钛、氮化钽、碳化钨、碳化钛、硅化钨、硅化钛、硅化钽或其两种或更多种的组合。
参照图14，可以在第二沟槽2的侧壁表面上形成间隔件绝缘层220。间隔件绝缘层220可以通过沿第二沟槽2的侧壁表面形成绝缘层并对绝缘层进行各向异性刻蚀来去除第二沟槽2的底部上的一部分绝缘层而形成。例如，可以使用化学气相沉积方法或原子层沉积方法来形成绝缘层。
接着，可以用导电材料填充其中形成有间隔件绝缘层220的第二沟槽2，以形成第一源极线连接图案230。第一源极线连接图案230可以包括例如导电金属氮化物、导电金属碳化物、导电金属硅化物或其两种或更多种的组合。第一源极线连接图案230可以包括，例如钨(W)、钛(Ti)、铜(Cu)、氮化钨、氮化钛、氮化钽、碳化钨、碳化钛、硅化钨、硅化钛、硅化钽或其两种或更多种的组合。
间隔件绝缘层220可以电绝缘第一源极线连接图案230与电极层210a、210b、210c、210d、210e和210f。
参照图15，可以在第一上绝缘层130上形成第二上绝缘层240。第二上绝缘层240可以包括例如氧化硅、氮化硅或氮氧化硅。例如，第二上绝缘层240可以使用化学气相沉积法或涂覆法来形成。
接着，可以在第二上绝缘层240中形成与沟道接触层190电连接的位线连接图案250。另外，可以在第二上绝缘层240中形成与第一源极线连接图案230电连接的第二源极线连接图案255。形成位线连接图案250和第二源极线连接图案255的工艺可以如下进行。可以选择性地刻蚀第二上绝缘层240，以形成分别暴露沟道接触层190和第一源极线连接图案230的接触图案。然后，可以用导电材料填充接触图案。导电材料可以包括，例如钨(W)、钛(Ti)、铜(Cu)、氮化钨、氮化钛、氮化钽、碳化钨、碳化钛、硅化钨、硅化钛、硅化钽或其两种或更多种的组合。
第一源极线连接图案230和第二源极线连接图案255可以将基底导电层105电连接到半导体器件的源极线(未示出)。位线连接图案250可以将沟道层175电连接到位线(未示出)。
通过执行上述工艺，可以制造根据本公开的实施例的半导体器件。根据上述实施例，可以提供一种三维结构的储存器件的制造方法，其中铁电绝缘层155和电极层210a、210b、210c、210d、210e和210f被用作栅极电介质层和栅电极层。在该制造工艺中，晶体状衬垫绝缘层145可以设置为覆盖铁电材料层，并且可以在铁电材料层的晶化热处理期间有效地起到对于铁电材料层的覆盖层的作用。因此，在晶化热处理之后，铁电绝缘层155的铁电性能够有效地改善。因此，可以提供确保具有结构可靠性和功能可靠性的半导体器件及其制造方法。
已经出于说明目的而公开了本发明构思的实施例。本领域的普通技术人员将理解，在不脱离所附权利要求中所公开的发明构思的范围和精神的情况下，各种修改、添加和替换是可能的。

Claims (20)

1.一种半导体器件的制造方法，所述方法包括：
在衬底上形成层叠结构，所述层叠结构包括交替层叠的层间绝缘层和层间牺牲层；
在衬底上形成穿过层叠结构的沟槽；
在沟槽的侧壁表面上形成晶体状衬垫绝缘层；
在晶体状衬垫绝缘层上形成铁电绝缘层和沟道层；
选择性地去除层间牺牲层和晶体状衬垫绝缘层以形成选择性地暴露铁电绝缘层的凹部；以及
通过用导电层填充凹部来形成电极层。
2.如权利要求1所述的方法，其中，层间绝缘层和层间牺牲层彼此具有刻蚀选择性。
3.如权利要求1所述的方法，其中，晶体状衬垫绝缘层的晶格常数不同于铁电绝缘层的晶格常数。
4.如权利要求1所述的方法，其中，形成晶体状衬垫绝缘层的步骤包括：
沿沟槽的内壁形成非晶态金属氧化物层；以及
通过热处理使金属氧化物层晶化。
5.如权利要求4所述的方法，其中，金属氧化物层包括从氧化镁、氧化钙、氧化锶、氧化钡、氧化铝、氧化镓、氧化钇、氧化钪、氧化钽、氧化锆、铪锆氧化物、氧化钛、氧化镧、氧化钆、锆硅氧化物、铪硅氧化物和钛硅氧化物组成的组中选择的至少一种。
6.如权利要求1所述的方法，其中，形成铁电绝缘层和沟道层的步骤包括：
在晶体状衬垫绝缘层上形成非晶铁电材料层；
在铁电材料层上形成半导体材料层；以及
通过使用晶体状衬垫绝缘层作为覆盖层的热处理来使铁电材料层晶化。
7.如权利要求6所述的方法，还包括：在形成铁电材料层之后在铁电材料层上形成界面绝缘层并且在界面绝缘层上形成半导体材料层；
其中，界面绝缘层包括氧化硅或氧化铝。
8.如权利要求1所述的方法，其中，铁电绝缘层包括氧化铪、氧化锆和铪锆氧化物中的至少一种。
9.如权利要求8所述的方法，其中，铁电绝缘层包括从碳C、硅Si、镁Mg、铝Al、钇Y、氮N、锗Ge、锡Sn、锶Sr、铅Pb、钙Ca、钡Ba、钛Ti、锆Zr和钆Gd组成的组中选择的至少一种。
10.如权利要求1所述的方法，其中，形成所述凹部的步骤包括：
通过湿法刻蚀选择性地去除层间牺牲层，以暴露晶体状衬垫绝缘层的侧壁；以及
湿法刻蚀所暴露的晶体状衬垫绝缘层的侧壁，以暴露铁电绝缘层。
11.一种半导体器件，包括：
层叠结构，其包括在衬底上交替层叠的层间绝缘层和电极层；
沟槽，其穿过层叠结构进入衬底中，所述沟槽将层间绝缘层的侧表面和电极层的侧表面暴露在沟槽的侧壁中；
铁电绝缘层，其设置在沟槽的侧壁上；以及
晶体状衬垫绝缘层，其设置在层间绝缘层的侧表面与铁电绝缘层的侧表面之间。
12.如权利要求11所述的半导体器件，还包括：
沟道层，其设置在铁电绝缘层上；以及
源极线连接图案和位线连接图案，其设置在层叠结构的下方和上方并且分别电连接到沟道层。
13.如权利要求11所述的半导体器件，还包括与电极层电连接的字线；
其中，与电极层接触的铁电绝缘层中的剩余极化状态由施加到字线的电压来确定。
14.如权利要求11所述的半导体器件，其中，晶体状衬垫绝缘层的晶格常数不同于铁电绝缘层的晶格常数。
15.如权利要求11所述的半导体器件，其中，晶体状衬垫绝缘层包括从氧化镁、氧化钙、氧化锶、氧化钡、氧化铝、氧化镓、氧化钇、氧化钪、氧化钽、氧化锆、铪锆氧化物、氧化钛、氧化镧、氧化钆、锆硅氧化物、铪硅氧化物和钛硅氧化物组成的组中选择的至少一种。
16.如权利要求11所述的半导体器件，其中，铁电绝缘层包括氧化铪、氧化锆和铪锆氧化物中的至少一种。
17.如权利要求16所述的半导体器件，其中，铁电绝缘层包括从碳C、硅Si、镁Mg、铝Al、钇Y、氮N、锗Ge、锡Sn、锶Sr、铅Pb、钙CA、钡BA、钛Ti、锆Zr和钆Gd组成的组中选择的至少一种。
18.如权利要求11所述的半导体器件，其中，晶体状衬垫绝缘层的厚度比铁电绝缘层的厚度薄。
19.如权利要求11所述的半导体器件，其中，晶体状衬垫绝缘层的厚度为1纳米至5纳米，而铁电绝缘层的厚度为5纳米至15纳米。
20.如权利要求11所述的半导体器件，其中，电极层包括从钨W、钛Ti、铜Cu、铝Al、铂Pt、铱Ir、钌Ru、氮化钨、氮化钛、氮化钽、氧化铱、氧化钌、碳化钨、碳化钛、硅化钨、硅化钛和硅化钽组成的组中选择的至少一种。
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