CN113488541A - 半导体器件、存储器件及其形成方法 - Google Patents

半导体器件、存储器件及其形成方法 Download PDF

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Abstract

本申请的实施例提供了一种半导体器件，包含介电层、导电层、电极层和氧化物半导体层。介电层具有第一表面和与第一表面相对的第二表面。导电层设置在介电层的第一表面上。电极层设置在介电层的第二表面上。氧化物半导体层设置在介电层的第二表面和电极层之间，其中，氧化物半导体层包括由公式1(InxSnyTizMmOn)表示的材料。在公式1中，0<x<1，0≤y<1，0<z<1，0<m<1，0<n<1，并且M表示至少一种金属。根据本申请的另一实施例，还提供了存储器件。根据本申请的又一实施例，还提供了形成存储器件的方法。

Description

半导体器件、存储器件及其形成方法
技术领域
本申请的实施例涉及半导体器件、存储器件以及形成存储器件的方法。
背景技术
半导体器件用于诸如个人计算机、手机、数码相机和其它电子设备之类的各种电子应用中。通常通过以下方式制造半导体器件：依次在半导体衬底上方沉积绝缘层或介电层、导电层和半导体层，并使用光刻和蚀刻技术来对各种材料层进行图案化以在其上方形成电路元件(component)和元件(element)。
半导体工业通过不断减小最小部件大小来不断提高各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多部件集成到给定区域中。然而，随着最小部件大小减小，出现了应解决的附加问题。
发明内容
根据本申请的实施例，提供了一种半导体器件，包括：介电层，具有第一表面和与第一表面相对的第二表面；导电层，设置在介电层的第一表面上；电极层，设置在介电层的第二表面上；以及氧化物半导体层，设置在介电层的第二表面和电极层之间，其中，氧化物半导体层包括由公式1表示的材料：InxSnyTizMmOn[公式1]，其中，在公式1中，0<x<1，0≤y<1，0<z<1，0<m<1，0<n<1，并且M表示至少一种金属。
根据本申请的另一实施例，提供了一种存储器件，包括：多层堆叠件，设置在衬底上并包括交替堆叠的多个导电层与多个介电层；多个介电柱，设置在衬底上并穿透多层堆叠件；沟道层，位于多个介电柱的侧表面上，其中，沟道层包括由公式1表示的材料：InxSnyTizMmOn[公式1]，其中，在公式1中，0<x<1，0≤y<1，0<z<1，0<m<1，0<n<1，并且M表示至少一种金属；以及铁电层，设置在沟道层与多个导电层和多个介电层中的每个之间。
根据本申请的又一实施例，提供了一种形成存储器件的方法，包括：在衬底上形成多层堆叠件，其中，多层堆叠件包括交替堆叠的多个介电层和多个导电层，并具有穿透其中的沟槽；在沟槽的侧壁上形成铁电层，其中，铁电层覆盖多个介电层和多个导电层的侧壁；以及在铁电层上形成沟道层，其中，沟道层包括由公式1表示的材料：InxSnyTizMmOn[公式1]，其中，在公式1中，0<x<1，0≤y<1，0<z<1，0<m<1，0<n<1，并且M表示至少一种金属；以及形成穿透多层堆叠件的多个介电柱。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1C图示了按照本发明的一些实施例的存储器件的简化透视图、电路图和俯视图。
图2至图27E图示了按照本发明的一些实施例的制造存储器件的方法中的各种视图。
图28图示了按照本发明的一些其它实施例的存储器件的简化透视图。
图29图示了按照本发明的一些其它实施例的存储器件的简化透视图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
各种实施例提供诸如3D存储器件之类的半导体器件。在一些实施例中，3D存储器件是包括多个垂直堆叠的存储器单元的场效应晶体管(FET)存储器电路。在一些实施例中，3D存储器件的各存储器单元被认为是FET，该FET包含充当栅电极的字线区、充当第一源极/漏极电极的位线区以及充当第二源极/漏极电极的源极线区、栅极电介质以及作为沟道区的氧化物半导体(OS)。在一些实施例中，每个存储器单元被认为是薄膜晶体管(TFT)。
按惯例，使用铟镓锌氧化物(IGZO)作为沟道区的氧化物半导体。尽管镓含量的增加可以使器件的截止电流减小从而提供了改善的亚阈值摆幅，但这也使迁移率降低。另外，由于弱的Zn-O键合，在基于IGZO的氧化物半导体中常常观察到与锌相关缺陷。以上问题将使基于IGZO的晶体管的稳定性和迁移率下降。根据各个实施例，使用不含Ga和Zn的金属氧化物作为沟道区的氧化物半导体，以提高TFT器件的迁移率和器件稳定性。
图1A、图1B和图1C图示了根据一些实施例的存储器件(或存储器阵列)的示例。图1A以局部三维视图图示了简化的存储器件200的部分的示例；图1B图示了存储器件200的电路图；并且图1C图示了按照一些实施例的存储器件200的俯视图。存储器件200包含可以布置成行和列的栅格的多个存储器单元202。存储器单元202可以进一步垂直堆叠，以提供三维存储器件，由此增加器件密度。存储器件200可以设置在半导体管芯的后道工序(BEOL)中。例如，存储器件可以设置在诸如形成在半导体衬底上的一个或多个有源器件(例如，晶体管)上方的半导体管芯的互连层中。
参考图1A至图1C，存储器件200是诸如NOR闪存存储器件等之类的闪存存储器件。在一些其它实施例中，存储器件200是诸如磁阻式随机存取存储器(MRAM)阵列、电阻式随机存取存储器(RRAM)阵列等之类的另一类型的非易失性存储器阵列。在一些实施例中，每个存储器单元202的栅极电耦接到相应字线(例如，导电线72(或导电层))，每个存储器单元202的第一源极/漏极区电耦接到相应位线(例如，导电线116B)，并且每个存储器单元202的第二源极/漏极区电耦接到相应源极线(例如，导电线116A)，该源极线将第二源极/漏极区耦接到地。存储器件200的同一水平行中的存储器单元202可以共享公共字线，而存储器件200的同一垂直列中的存储器单元202可以共享公共源极线和公共位线。
存储器件200包含多个垂直堆叠的导电线72(例如，字线)，在导电线72中的相邻导电线之间设置有介电层52。导电线72在平行于下面衬底(在图1A和图1B中未明确图示)的主表面的方向上延伸。导电线72可以具有阶梯构造，使得下导电线72比上导电线72更长并超过上导电线72的端点横向延伸。例如，在图1A中，图示了导电线72的多个堆叠层，其中，最顶部的导电线72最短而最底部的导电线72最长。导电线72的相应长度可以在朝向下面衬底的方向上增加。以这种方式，可以能从存储器件200上方触及导电线72的每个的部分，并且可以使导电接触件分别被制作成至导电线72的暴露部分。
存储器件200还包含交替布置的导电柱106(例如，电连接到位线)和导电柱108(例如，电连接到源极线)。导电柱106和108(或电极层)可以各自在垂直于导电线72的方向上延伸。介电材料98A/98B设置在导电柱106和导电柱108中的相邻导电柱之间并将其隔离。
成对的导电柱106和108以及相交的导电线72限定每个存储器单元202的边界，并且隔离柱102设置在相邻成对的导电柱106和108之间并将其隔离。在一些实施例中，导电柱108电耦接到地。尽管图1A图示了导电柱106相对于导电柱108的特定布置，但应该了解，在其它实施例中，可以交换导电柱106和108的布置。
在一些实施例中，存储器件200还可以包含氧化物半导体(OS)材料作为沟道层92。沟道层92(或氧化物半导体层)可以为存储器单元202提供沟道区。例如，当通过对应的导电线72施加适当的电压(例如，高于对应的存储器单元202的相应阈值电压(Vth))时，沟道层92的与导电线72相交的区域可以使电流能够从导电柱106流到导电柱108(例如，在箭头206所指示的方向上)。
在一些实施例中，沟道层92包含由公式1表示的材料：
InxSnyTizMmOn[公式1]
其中，在公式1中，0<x<1，0≤y<1，0<z<1，0<m<1，0<n<1，并且M表示至少一种金属。在一些实施例中，金属M表示n型金属氧化物的金属。例如，在一个实施例中，当沟道层92被制成100nm的薄膜时，其薄层电阻为1×103ohm/sq至1×1010ohm/sq。在某些实施例中，金属M是Sc、V、Cr、Cu、Y、Nb、Ru、Ag和W中的至少一种。在一些实施例中，可以使用由公式1表示的沟道层92来替换常规的基于铟镓锌氧化物(IGZO)的氧化物半导体以降低制造成本，同时提供高迁移率并提高器件稳定性。例如，形成在沟道层92中的SnO2、In2O3和TiO2可以用作网络形成剂、迁移率增强剂和电荷抑制剂，而金属M的附加金属掺杂负责使载流子浓度增加。此外，可以使用沟道层92中的TiO2作为电荷抑制剂，并与Ga相比，相对便宜。
在一些实施例中，介电层90(或铁电层90)设置在沟道层92与导电线72和介电层52中的每个之间，并且介电层90可以用作各存储器单元202的栅极电介质。在一些实施例中，介电层90包含诸如氧化铪、氧化铪锆、掺硅氧化铪等之类的铁电材料。在一些实施例中，介电层90包含在两个SiOx层之间的SiNx层(例如，ONO结构)。
在一些实施例中，介电层90包含铁电材料，介电层90可以在两个不同方向中的一个方向上极化，并且可以通过跨介电层90施加适当的电压差并产生适当的电场来改变极化方向。该极化可以是相对局部化的(例如，一般包含在存储器单元202的每个边界内)，并且介电层90的连续区域可以跨多个存储器单元202延伸。取决于介电层90(或铁电层90)的特定区域的极化方向，对应的存储器单元202的阈值电压变化，并且可以存储数字值(例如，0或1)。例如，当介电层90(或铁电层90)的区域具有第一电极化方向时，对应的存储器单元202可以具有相对低的阈值电压，并且当介电层90的区域具有第二电极化方向时，对应的存储器单元202可以具有相对高的阈值电压。两个阈值电压之差可以被称为阈值电压偏移。较大的阈值电压偏移使读取存储在对应的存储器单元202中的数字值更容易(例如，更不容易出错)。
在这样的实施例中，为了在存储器单元202上执行写操作，跨介电层90(或铁电层90)的对应于存储器单元202的部分施加写电压。在一些实施例中，例如通过向对应的导电线72(例如，字线)和对应的导电柱106/108(例如，位线/源极线)施加适当的电压来施加写电压。通过跨介电层90的部分施加写电压，可以改变介电层90的区域的极化方向。结果，对应的存储器单元202的对应的阈值电压也可以从低阈值电压切换到高阈值电压，或反之亦然，并且数字值可存储在存储器单元202中。因为导电线72与导电柱106和108相交，所以可以选择单个存储器单元202用于写操作。
在这样的实施例中，为了在存储器单元202上执行读操作，将读电压(低阈值电压与高阈值电压之间的电压)施加到对应的导电线72(例如，字线)。取决于介电层90(或铁电层90)的对应的区域的极化方向，可以接通或可以不接通存储器单元202。结果，导电柱106可以通过或可以不通过导电柱108(例如，耦接到地的源极线)放电，并且可确定存储在存储器单元202中的数字值。因为导电线72与导电柱106和108相交，所以可以选择单个存储器单元202用于读操作。
图1A进一步图示了在后续图中使用的存储器件200的参考截面。截面B-B'沿着导电线72的纵向轴线并在例如平行于存储器单元202的电流流动方向的方向上。截面C-C'垂直于截面B-B’并延伸穿过介电材料98A/98B和隔离柱102。截面D-D'垂直于截面B-B'，并延伸穿过介电材料98A/98B和导电柱106。为了清楚起见，后续附图参考这些参考截面。
图2至图27E是按照本发明的一些实施例的制造存储器件的中间阶段的各种视图。参考图2，提供衬底50。衬底50可以是诸如体半导体、绝缘体上半导体(SOI)衬底等之类的半导体衬底，其可以是被掺杂(例如，用p型或n型掺杂物)或未掺杂的。衬底50可以是诸如逻辑管芯、存储器管芯、ASIC管芯等之类的集成电路管芯。衬底50可以是互补金属氧化物半导体(CMOS)管芯，并且可以被称为阵列下CMOS(CUA)。衬底50可以是诸如硅晶圆之类的晶圆。通常，SOI衬底是形成在绝缘体层上的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底(通常为硅或玻璃衬底)上。也可以使用诸如多层或梯度衬底之类的其它衬底。在一些实施例中，衬底50的半导体材料可以包含硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷化镓砷、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷化镓铟砷；或其组合。
图2进一步图示了可以在衬底50上方形成的电路。电路包含在衬底50的顶表面处的晶体管。晶体管可以包括在衬底50的顶表面上方的栅极介电层302以及在栅极介电层302上方的栅电极304。源极/漏极区306在栅极介电层302和栅电极304的相对侧设置在衬底50中。栅极间隔件308沿着栅极介电层302的侧壁形成，并将源极/漏极区306与栅电极304分开适当的横向距离。晶体管可以包含鳍式场效应晶体管(FinFET)、纳米结构(例如，纳米片、纳米线、全环栅等)、FET(纳米FET)、平面FET等或其组合，并且可以是由先栅极工艺或后栅极工艺形成。
第一层间电介质(ILD)310环绕并隔离源极/漏极区306、栅极介电层302和栅电极304，并且第二ILD 312在第一ILD 310上方。源极/漏极接触件314延伸穿过第二ILD 312和第一ILD 310，并电耦接到源极/漏极区306，并且栅极接触件316延伸穿过第二ILD 312，并电耦接到栅电极304。互连结构320在第二ILD 312、源极/漏极接触件314和栅极接触件316上方。互连结构320包含例如一个或多个堆叠的介电层324和形成在一个或多个介电层324中的导电部件322。互连结构320可以电连接到栅极接触件316和源极/漏极接触件314以形成功能电路。在一些实施例中，由互连结构320形成的功能电路可以包含逻辑电路、存储器电路、读出放大器、控制器、输入/输出电路、图像传感器电路等或其组合。尽管图2论述了形成在衬底50上方的晶体管，但其它有源器件(例如，二极管等)和/或无源器件(例如，电容器、电阻器等)也可以形成为功能电路的部分。
参考图3A和图3B，在图2的结构上方形成多层堆叠件58。为了简单和清楚的目的，可以在后续附图中省略衬底50、晶体管、ILD和互连结构320。尽管多层堆叠件58被示出为与互连结构320的介电层324接触，但可以在衬底50与多层堆叠件58之间设置任何数量的中间层。例如，可以在衬底50和多层堆叠件58之间设置在绝缘层(例如，低k介电层)中包括导电部件的一个或多个附加互连层。在一些实施例中，可以对导电部件进行图案化，以为衬底50和/或存储器件200上的有源器件提供电力线、地线和/或信号线(参见图1A和图1B)。在一些实施例中，可以在多层堆叠件58上方设置包括绝缘层中的导电部件(例如，低k介电层)的一个或多个互连层。
如在图3A和图3B中图示的，多层堆叠件58包含牺牲层53A至53D(统称为牺牲层53)和介电层52A至52E(统称为介电层52)的交替层。牺牲层53可以被图案化并且在后续步骤中被替换以限定导电线72(例如，字线)。牺牲层53可以包含诸如氧化硅、氮化硅、氮氧化硅、其组合等之类的介电材料。介电层52可以包含诸如氧化硅、氮化硅、氮氧化硅、其组合等之类的绝缘材料。牺牲层53和介电层52包含具有不同蚀刻选择性的不同材料。在一些实施例中，牺牲层53包含氮化硅，并且介电层52包含氧化硅。牺牲层53和介电层52中的每个可以使用例如化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、等离子增强CVD(PECVD)等形成。
尽管图3A和图3B图示了特定数量的牺牲层53和介电层52，但其它实施例可以包含不同数量的牺牲层53和介电层52。此外，尽管多层堆叠件58被图示为具有介电层作为最顶层和最底层，但本发明不限于此。在一些实施例中，多层堆叠件58的最顶层和最底层中的至少一个是牺牲层。
图4至图11和图12B是按照一些实施例的制造存储器件200的阶梯结构的中间阶段的视图。图4至图11和图12B是沿着图1A中图示的参考截面B-B’图示的。图12A被图示为图12B中示出的结构的三维视图。
如在图4中图示的，在多层堆叠件58上方形成光刻胶56。在一些实施例中，通过旋涂技术形成光刻胶56，并通过可接受光刻技术对该光刻胶进行图案化。对光刻胶56进行图案化可以在区60中暴露多层堆叠件58，同时掩盖多层堆叠件58的剩余部分。例如，多层堆叠件58的最顶层(例如，介电层52E)可以在区60中暴露。
如在图5图示的，使用光刻胶56作为掩模来蚀刻区60中的多层堆叠件58的暴露部分。蚀刻可以是诸如干法蚀刻(例如，反应离子蚀刻(RIE)、中性束蚀刻(NBE)等)、湿法蚀刻等或其组合之类的任何可接受蚀刻工艺。蚀刻可以是各向异性的。蚀刻可以除去区60中的介电层52E和牺牲层53D的部分并限定开口61。因为介电层52E与牺牲层53D具有不同的材料组分，所以用于除去这些层的暴露部分的蚀刻剂可能不同。在一些实施例中，牺牲层53D在蚀刻介电层52E时充当蚀刻停止层，并且介电层52D在蚀刻牺牲层53D时充当蚀刻停止层。结果，可以在不除去多层堆叠件58的剩余层的情况下选择性除去介电层52E和牺牲层53D的部分，并且可以将开口61延伸到期望深度。可选地，在开口61达到期望深度之后，可以使用时间模式蚀刻工艺来停止对开口61的蚀刻。在所得结构中，介电层52D在区60中暴露。
如在图6中图示的，修整光刻胶56，以暴露多层堆叠件58的附加部分。在一些实施例中，通过使用诸如横向蚀刻之类的可接受除去技术来修整光刻胶56。修整的结果是光刻胶56的宽度减小，并且多层堆叠件58在区60和区62中的部分可以暴露。例如，介电层52D的顶表面可在区60中暴露，并且介电层52E的顶表面可以在区62中暴露。
如在图7中图示的，通过使用光刻胶56作为掩模的可接受蚀刻工艺来除去区60和区62中的介电层52E、牺牲层53D、介电层52D和牺牲层53C的部分。蚀刻可以是诸如干法蚀刻(例如，RIE、NBE等)、湿法蚀刻等或其组合之类的任何可接受蚀刻工艺。蚀刻可以是各向异性的。蚀刻可以将开口61进一步延伸到多层堆叠件58中。因为牺牲层53D和53C与介电层52E和52D具有不同的材料组分，所以用于除去这些层的暴露部分的蚀刻剂可能不同。在一些实施例中，通过使用光刻胶56作为掩模并使用将下面的牺牲层53D和53C用作蚀刻停止层来除去区62和60中的介电层52E和52D的部分。此后，通过使用光刻胶56作为掩模并将下面的介电层52D和52C用作蚀刻停止层来除去区62和60中的牺牲层53D和53C的暴露部分。在所得结构中，介电层52C在区60中暴露，并且介电层52D在区62中暴露。
如在图8中图示的，修整光刻胶56，以暴露多层堆叠件58的附加部分。在一些实施例中，通过使用诸如横向蚀刻之类的可接受除去技术来修整光刻胶56。修整的结果是光刻胶56的宽度减小，并且多层堆叠件58在区60、区62和区64中的部分可以暴露。例如，介电层52C的顶表面可以在区60中暴露；介电层52D的顶表面可以在区62中暴露；并且介电层52E的顶表面可以在区64中暴露。
如在图9中图示的，通过使用光刻胶56作为掩模的可接受蚀刻工艺来除去区60、区62和区64中的介电层52E、52D和52C以及牺牲层53D、53C和53B的部分。蚀刻可以是诸如干法蚀刻(例如，RIE、NBE等)、湿法蚀刻等或其组合之类的任何可接受蚀刻工艺。蚀刻可以是各向异性的。蚀刻可以将开口61进一步延伸到多层堆叠件58中。因为介电层52C至52E与牺牲层53B至53D具有不同的材料组分，所以用于除去这些层的暴露部分的蚀刻剂可能不同。在一些实施例中，通过使用光刻胶56作为掩模并将下面的牺牲层53D、53C和53B用作蚀刻停止层来除去区64、62和60中的介电层52E、52D和52C的部分。此后，通过使用光刻胶56作为掩模并将下面的介电层52D、52C和52B用作蚀刻停止层来除去区64、62和60中的牺牲层53D、53C和53B的暴露部分。在所得结构中，介电层52B在区60中暴露；介电层52C在区62中暴露；并且介电层52D在区64中暴露。
如在图10中图示的，修整光刻胶56，以暴露多层堆叠件58的附加部分。在一些实施例中，通过使用诸如横向蚀刻之类的可接受除去技术来修整光刻胶56。修整的结果是光刻胶56的宽度减小，并且多层堆叠件58在区60、区62、区64和区66中的部分可以暴露。例如，介电层52B的顶表面可以在区60中暴露；介电层52C的顶表面可以在区62中暴露；并且介电层52D的顶表面可以在区64中暴露；并且介电层52E的顶表面可以在区66中暴露。
如在图11中图示的，通过使用光刻胶56作为掩模的可接受蚀刻工艺来除去区60、区62、区64和区66中的介电层52E、52D、52C和52B的部分。蚀刻可以是诸如干法蚀刻(例如，RIE、NBE等)、湿法蚀刻等或其组合之类的任何可接受蚀刻工艺。蚀刻可以是各向异性的。蚀刻可以将开口61进一步延伸到多层堆叠件58中。在一些实施例中，通过将光刻胶56用作掩模并将下面的牺牲层53D、53C、53B和53A用作蚀刻停止层来除去区66、64、62和60中的介电层52E、52D、52C和52B的部分。在所得结构中，牺牲层53A在区60中暴露；牺牲层53B在区62中暴露；牺牲层53C在区64中暴露；并且牺牲层53D在区66中暴露。此后，可以通过可接受的灰化或湿剥离工艺除去光刻胶56。
如在图12A和图12B中图示的，金属间电介质(IMD)70沉积在多层堆叠件58上方。IMD 70可以由介电材料形成，并且可以通过诸如CVD、PECVD、可流动CVD(FCVD)等之类的任何适当的方法沉积。介电材料可以包含磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等。在一些实施例中，IMD 70可以包含氧化物(例如，氧化硅等)、氮化物(例如，氮化硅等)、其组合等。可以使用通过任何可接受的工艺形成的其它介电材料。IMD 70沿着牺牲层53B至53D的侧壁和介电层52B至52E的侧壁延伸。此外，IMD 70可以接触牺牲层53A至53D和介电层52E的顶表面。
此后，对IMD 70应用除去工艺，以除去多层堆叠件58上方的过多介电材料。在一些实施例中，除去工艺可以是诸如化学机械抛光(CMP)等的平坦化工艺、回蚀刻工艺、其组合等。平坦化工艺暴露多层堆叠件58，使得在完成平坦化工艺之后，多层堆叠件58的顶表面与IMD 70的顶表面是平齐的。
如在图12A和图12B中示出的，因此形成了中间且整体的阶梯结构。中间阶梯结构包含牺牲层53和介电层52的交替层。随后，将牺牲层53替换为导电线72，将在图16A和图16B中对此进行详细描述。下导电线72更长且横向延伸经过上导电线72，并且各导电线72的宽度在朝向衬底50的方向上增大(参见图1A)。
图13至图16B是按照本发明的一些实施例的制造存储器件200的存储区的中间阶段的各个视图。在图13至图16B中，对体多层堆叠件58进行图案化以形成穿过其中的沟槽86，并且牺牲层53被替换为导电材料以限定导电线72。导电线72可以对应于存储器件200中的字线，并且导电线72可以进一步提供用于存储器件200的所得存储器单元的栅电极。沿着图1A中图示的参考截面C-C’图示图13、图14、图15B和图16B。以局部三维视图图示图15A和图16A。
如在图13中图示的，在多层堆叠件58上方形成光刻胶图案82和下面的硬掩模图案80。在一些实施例中，在多层堆叠件58上方按顺序形成硬掩模层和光刻胶层。硬掩模层可以包含例如可以通过CVD、PVD、ALD、PECVD等沉积的氮化硅、氮氧化硅等。例如，通过旋涂技术形成光刻胶层。
此后，对光刻胶层进行图案化以形成光刻胶图案82和在光刻胶图案82之间的沟槽86。例如，通过可接受光刻技术对光刻胶层进行图案化。然后，通过使用诸如通过干法蚀刻(例如，RIE、NBE等)、湿法蚀刻等或其组合之类的可接受蚀刻工艺，将光刻胶图案82的图案转印到硬掩模层以形成硬掩模图案80。蚀刻可以是各向异性的。因此，形成延伸穿过硬掩模层的沟槽86。此后，例如，可以可选地通过灰化工艺除去光刻胶82。
如在图14至图15B中图示的，使用一种或多种诸如通过干法蚀刻(例如，RIE、NBE等)、湿法蚀刻等或其组合之类的可接受蚀刻工艺，将硬掩模图案80的图案转印到多层堆叠件58。蚀刻工艺可以是各向异性的。因此，沟槽86延伸穿过体多层堆叠件58，并且因此限定条形牺牲层53和条形介电层52。在一些实施例中，沟槽86延伸穿过整体阶梯结构，并且因此限定条形阶梯结构。然后可以通过诸如湿法蚀刻工艺、干法蚀刻工艺、平坦化工艺、其组合等可接受的工艺来除去硬掩模图案80。
如在图16A和图16B中图示的，将牺牲层53A至53D(统称为牺牲层53)替换为导电线72A至72D(统称为导电线72)。在一些实施例中，通过诸如湿法蚀刻工艺、干法蚀刻工艺或两者等可接受工艺来除去牺牲层53。此后，将导电线72填充到两个相邻介电层52之间的空间中。如局部放大图所示，每条导电线72包含两个势垒层71和75以及势垒层71和75之间的金属层73。在一些实施例中，势垒层设置在金属层73与相邻介电层52之间。势垒层可以防止金属层扩散到相邻介电层52。势垒层还可以提供增加金属层与相邻介电层之间的附着力的功能，并且在一些实例中可被称为胶层。在一些实施例中，根据需要提供具有不同材料的势垒层和胶层。势垒层71和75由诸如金属氮化物(诸如，氮化钛、氮化钽、氮化钼、氮化锆、氮化铪等)之类的第一导电材料形成。金属层73可以由诸如金属(诸如，钨、钌、钼、钴、铝、镍、铜、银、金、其合金等)之类的第二导电材料形成。势垒层71、75和金属层73可以各自通过诸如CVD、PVD、ALD、PECVD等可接受沉积工艺形成。势垒层71和75以及金属层73进一步沉积在多层堆叠件58的侧壁上并填充在沟槽86中。此后，通过回蚀刻工艺除去沟槽86中的势垒层71、75和金属层73。可以执行可接受回蚀刻工艺以从介电层52的侧壁和沟槽86的底表面除去过多材料。可接受回蚀刻工艺包含干法蚀刻(例如，RIE、NBE等)、湿法蚀刻等或其组合。可接受回蚀刻工艺可以是各向异性的。
在一些实施例中，在替换过程时，随后，将条形阶梯结构的牺牲层53替换为导电线72(参见图1A)。
图17A至图22B图示了形成和图案化沟槽86中的存储器单元202的沟道区(参见图1A)。以局部三维视图图示图17A、图18A和图22A。在图17B、图18B、图19、图20、图21和图22B中，沿着图1A的线C-C'提供截面图。如在图17A至图20中图示的，在沟槽86中沉积介电层90(铁电层)、沟道层92(氧化物半导体层)和介电材料98A。
如在图17A和图17B中图示的，介电层90(或铁电层)可以沿着导线72的侧壁、介电层52的侧壁、在介电层52E的顶表面上方且沿着沟槽86的底表面共形地沉积在沟槽86中。在一些实施例中，介电层90(或铁电层)可以进一步沉积在IMD 70上并沿着阶梯区中的阶梯结构的各阶梯的侧壁沉积。介电层90(或铁电层)可以包含能够通过跨介电层90施加适当的电压差在两个不同的极化方向之间切换的材料。例如，介电层90包含诸如基于铪(Hf)的介电材料等之类的高k介电材料。在一些实施例中，介电层90包含氧化铪、氧化铪锆、掺硅的氧化铪等。
在一些实施例中，介电层90可以包含氧化钡钛(BaTiO3)、氧化铅钛(PbTiO3)、氧化铅锆(PbZrO3)、氧化锂铌(LiNbO3)、氧化钠铌(NaNbO3)、氧化钾铌(KNbO3)、氧化钾钽(KTaO3)、氧化铋钪(BiScO3)、氧化铋铁(BiFeO3)、氧化铪铒(Hf1-xErxO)、氧化铪镧(Hf1- xLaxO)、氧化铪钇(Hf1-xYxO)、氧化铪钆(Hf1-xGdxO)、氧化铪铝(Hf1-xAlxO)、氧化铪锆(Hf1- xZrxO、HZO)、氧化铪钛(Hf1-xTixO)、氧化铪钽(Hf1-xTaxO)等。在一些实施例中，介电层90可以包含不同的铁电材料或不同类型的存储器材料。例如，在一些实施例中，介电层90是诸如包括在两个SiOx层之间的SiNx层(例如，ONO结构)的多层存储器结构之类的非铁电材料。在一些实施例中，形成介电层90的方法包含执行诸如CVD、PECVD、金属氧化物化学气相沉积(MOCVD)、ALD、RPALD、PEALD、MBD等之类的适当的沉积技术。
在一些实施例中，介电层90具有约1至20nm(诸如，5至10nm)的厚度。其它厚度范围(例如，大于20nm或5至15nm)可能适用。在一些实施例中，介电层90以完全非晶态形成。在可选的实施例中，介电层90以部分结晶态形成；也就是说，介电层90以混合的结晶-非晶态形成并具有一定程度的结构次序。在又可选的实施例中，介电层90以完全结晶态形成。在一些实施例中，介电层90是单个层。在可选的实施例中，介电层90是多层结构。
在一些实施例中，对介电层90执行执行退火操作。在一些实施例中，在进行退火工艺时，介电层90从非晶态转变为部分或完全结晶态。在可选的实施例中，在进行退火工艺时，介电层90从部分结晶态转变为完全结晶态。
如在图18A和图18B中图示的，沟道层92共形地沉积在介电层90上方的沟槽86中。可以通过共溅射、CVD、PVD、ALD、PECVD等沉积沟道层92。沟道层92可以在介电层90上方沿着沟槽86的侧壁和底表面延伸。在一些实施例中，沟道层92可以进一步沉积在IMD 70上并且沿着阶梯区中的阶梯结构的每个阶梯的侧壁沉积。沟道层92可以是结晶层或非晶层，本发明不限于此。
在一些实施例中，沟道层92包含适于为存储器单元202提供沟道区的材料(参见图1A)。例如，沟道层92不含镓和锌，并包含由公式1表示的材料：
InxSnyTizMmOn[公式1]
其中，在公式1中，0<x<1，0≤y<1，0<z<1，0<m<1，0<n<1，并且M表示至少一种金属。在一些实施例中，金属M是Sc、V、Cr、Cu、Y、Nb、Ru、Ag和W中的至少一种。
在一些其它实施例中，沟道层92不含镓和锌，并包括由公式2表示的材料：
InxTizMmOn[公式2]
其中，在公式2中，0<x<1，0<z<1，0<m<1，0<n<1，并且M表示至少一种金属。在一些实施例中，金属M是Sc、V、Cr、Cu、Y、Nb、Ru、Ag和W中的至少一种。
通过使用由公式1或公式2表示的材料作为沟道层92来替换常规的基于铟镓锌氧化物(IGZO)的氧化物半导体，可以降低制造成本，同时可以提供高迁移率和改进的器件稳定性。例如，形成在沟道层92中的SnO2、In2O3和TiO2可以用作网络形成剂、迁移率增强剂和电荷抑制剂，而金属M的附加金属掺杂负责使载流子浓度增加。此外，可以使用沟道层92中的TiO2作为电荷抑制剂，并与Ga相比，相对便宜。
在一些实施例中，公式1中的x、y和m之和(x+y+m)大于z。换句话说，In、Sn和M的原子比之和大于Ti的原子比。在这样的实施例中，沟道层92的载流子浓度高，沟道迁移率增强，同时可以解决界面处的电子俘获问题。在一些其它实施例中，公式1中的x、y和m之和(x+y+m)小于z。换句话说，In、Sn和M的原子比之和小于Ti的原子比。在这样的实施例中，沟道层92的载流子浓度低，阈值电压偏移大于零，并且可以解决负偏压(NBS)退化问题。
在一些实施例中，沟道层92通过直流(DC)溅射或射频(RF)溅射通过PVD形成。例如，通过使用单个旋转InxSnyTizMmOn靶在混合Ar和O2环境下进行DC溅射，在介电层90上沉积沟道层92的薄膜，由此，x、y、z、m和n具有基本相等的原子比(＝0.25)。在一些实施例中，通过用In2O3和/或SnO2靶进行不同原子比的Ti、金属或其合金的RF溅射，在介电层90上沉积沟道层92的薄膜。
例如，在一个实施例中，在Ar气氛下用In2O3和SnO2靶共溅射金属Ti和Sc靶，以形成包括In-Sn-Ti-Sc-O的沟道层92。在另一实施例中，在Ar气氛下用In2O3共溅射金属Ti和Cr(铬)靶，以形成包括In-Ti-Cr-O的沟道层92。尽管使用Sc和Cr作为用于溅射的金属M的示例，但要注意到，本发明不限于此，并且在以上制造工艺中可以应用所有列出的金属M。在一些实施例中，金属M包含选自Sc、V、Cr、Cu、Y、Nb、Ru、Ag和W的两种或多种金属。例如，当金属M是Sc和Cu时，可以形成包括In-Sn-Ti-Sc-Cu-O的沟道层92。此外，PVD的反应温度的范围为室温(25℃)至400℃。
在一些实施例中，通过CVD或ALD工艺形成沟道层92。例如，调整CVD或ALD中的In2O3、SnO2、TiO2和MO序列(金属氧化物)序列循环，以形成具有期望原子比的沟道层92。可以使用指定的前体沉积氧化铟(In2O3)、氧化锡(SnO2)、氧化钛(TiO2)和金属氧化物(MO)。例如，氧化钛可以由TiCl4前体和H2O2形成，氧化铟可以由环戊二烯基铟前体和臭氧形成，氧化锡可以由四(二甲基氨基)锡和H2O形成。然而，本发明不限于此，可以利用其它已知的前体来形成不同的金属氧化物。此外，CVD或ALD的反应温度例如在20℃至400℃的范围内。
在一些实施例中，在进行共溅射、CVD、PVD、ALD或PECVD工艺以形成沟道层92之后，可以可选地执行热退火工艺。例如，在200℃至400℃的温度下对沟道层92执行热退火工艺，以保持非晶态。在一些其它实施例中，在1000℃至1600℃的温度下对沟道层92执行热退火工艺，以将沟道层92转变为结晶态。此外，热退火工艺可以在诸如N2、干O2、湿O2等之类的各种退火环境下执行。
如在图19中图示的，介电材料98A沉积在沟道层92上方的沟槽86中。在一些实施例中，介电材料98A包含可以通过CVD、PVD、ALD、PECVD等沉积的氧化硅、氮化硅、氮氧化硅等。介电材料98A可在沟道层92上方沿着沟槽86的侧壁和底表面延伸。在一些实施例中，介电材料98A是可选的，并且可根据需要省略。
如在图20中图示的，在沟槽86中除去介电材料98A和沟道层92的底部。除去工艺包含诸如干法蚀刻(例如，RIE、NBE等)湿法蚀刻等或其组合之类的可接受蚀刻工艺。蚀刻可以是各向异性的。因此，剩余的介电材料98A和沟道层92可以在沟槽86的底表面上暴露介电层90的部分。因此，沟道层92的在沟槽86的相对侧壁上的部分可以彼此分离，从而改善存储器件200的存储器单元202之间的隔离(参见图1A)。
如在图21中图示的，沉积介电材料98B，以完全填充沟槽86。介电材料98B可以由一种或多种材料形成，并且可以通过与介电材料98A的工艺相同或类似的工艺来形成。在一些可选的实施例中，介电材料98B与介电材料98A包含不同的材料。
如在图22A和图22B中图示的，对介电材料98A/98B、沟道层92和介电层90应用除去工艺，以除去多层堆叠件58上方的过多材料。在一些实施例中，可以利用诸如CMP、回蚀刻工艺、其组合等之类的平坦化工艺。平坦化工艺暴露多层堆叠件58，使得多层堆叠件58(例如，介电层52E)、介电层90、沟道层92、介电材料98A/98B和IMD 70(在阶梯区中)的顶表面在平坦化工艺完成之后平齐。
图23A至图26B图示了在存储器件200中制造导电柱106和108(例如，源极/漏极柱)的中间步骤。导电柱106和108可以沿着垂直于导电线72的方向延伸，使得可以选择存储器件200的个体单元以进行读和写操作。以局部三维视图图示图23A、图24A、图25A和图26A。在图23B和图24B中，沿着图1A的线C-C’提供截面图。在图25B和图26B中，沿着图1A的线D-D’提供截面图。
如在图23A和图23B中，穿过沟道层92和介电材料98A/98B对沟槽100进行图案化。例如，对介电材料98A/98B进行图案化，以形成由沟槽100分离的介电柱。可以通过(例如)光刻与蚀刻的组合来对沟槽100进行图案化。沟槽100可以设置在介电层90的相对侧壁之间，并且沟槽100可以物理地分离存储器件200中的存储器单元的相邻堆叠(参见图1A)。
如在图24A和图24B中图示的，隔离柱102形成在沟槽100中。在一些实施例中，隔离层沉积在填充在沟槽100中的多层堆叠件58上方。隔离层可以包含例如可以通过CVD、PVD、ALD、PECVD等沉积的氧化硅、氮化硅、氮氧化硅等。隔离层可以在沟道层92上方沿着沟槽100的侧壁和底表面延伸。在沉积之后，可以执行平坦化工艺(例如，CMP、回蚀刻等)，以除去隔离层的过多部分来形成隔离柱102。在所得结构中，多层堆叠件58(例如，介电层52E)、介电层90、沟道层92和隔离柱102的顶表面可以是基本上平齐的(例如，在工艺偏差内)。在一些实施例中，可以选择介电材料98A/98B和隔离柱102的材料，使得它们可以相对于彼此被选择性蚀刻。例如，在一些实施例中，介电材料98A/98B包含氧化物，并且隔离柱102包含氮化物。在一些实施例中，介电材料98A/98B(或介电柱)包含氮化物，并且隔离柱102包含氧化物。其它材料也是可能的。
如在图25A和图25B中图示的，为后续形成的导电柱106和108限定沟槽104。例如，介电材料98A/98B(或介电柱)被进一步图案化，以限定沟槽104。例如，通过用光刻与蚀刻的组合对介电材料98A/98B(或介电柱)进行图案化来形成沟槽104。在一些实施例中，如图25A中所示，在多层堆叠件58、介电材料98A/98B、隔离柱102、沟道层92和介电层90上方形成光刻胶118。在一些实施例中，通过可接受光刻技术对光刻胶118进行图案化以限定开口120。每个开口120可以暴露对应的隔离柱102和介电材料98A/98B的在隔离柱102旁边的两个分离区。以这种方式，每个开口120可以限定由隔离柱102分离的导电柱106与相邻导电柱108的图案。
随后，可以通过诸如干法蚀刻(例如，RIE、NBE等)、湿法蚀刻等或其组合之类的可接受蚀刻工艺来除去介电材料98A/98B(或介电柱)的被开口120暴露的部分。蚀刻可以是各向异性的。蚀刻工艺可以使用蚀刻介电材料98A/98B而不显著蚀刻隔离柱102的蚀刻剂。结果，即使开口120暴露隔离柱102，也不会显著除去隔离柱102。沟槽104的图案可以对应于导电柱106和108(参见图26A和图26B)。在沟槽104被图案化之后，可以通过例如灰化来除去光刻胶118。
如在图26A和图26B中图示的，沟槽104被填充导电材料，以形成导电柱106和108。导电材料可以包含可以使用例如CVD、ALD、PVD、PECVD等形成的铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、其组合等。在沉积导电材料之后，可以执行平坦化(例如，CMP、回蚀刻等)以除去导电材料的过多部分，从而形成导电柱106和108。在所得结构中，多层堆叠件58(例如，介电层52E)、介电层90、沟道层92、导电柱106和导电柱108的顶表面可以是基本上平齐的(例如，在工艺变化内)。在一些实施例中，导电柱106对应于并电连接到存储器件200中的位线，并且导电柱108对应于并电连接到存储器件200中的源极线。
因此，如图26A中所示，可以在存储器件200中形成堆叠的存储器单元202。每个存储器单元202包含栅电极(例如，对应的导电线72的部分)、栅极电介质(例如，对应的介电层90的部分)、沟道区(例如，对应的沟道层92的部分)以及源极/漏极柱(例如，对应的导电柱106和108的部分)。隔离柱102将同一列的处于相同垂直高度的相邻存储器单元202隔离。存储器单元202可以设置成垂直堆叠的行与列的阵列。
如在图27A至图27E中图示的，IMD 74形成在多层堆叠件58(例如，介电层52E)、介电层90、沟道层92、导电柱106以及导电柱108和IMD70(在牺牲区中)的顶表面上。导电接触件110、112和114分别形成在导电线72、导电柱106和导电柱108上。图27A图示了存储器件200的透视图；图27B图示了沿着图1A的线D-D’的器件的截面图；图27C图示了存储器件200的俯视图；以及图27D图示了沿着图27A的线E-E’的截面图；以及图27E图示了沿着图1A的线B-B’的器件的截面图。
IMD 74可以由介电材料形成，并且可以通过诸如CVD、PECVD、可流动CVD(FCVD)等之类的任何适当的方法沉积。介电材料可以包含磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等。在一些实施例中，IMD 74可以包含氧化物(例如，氧化硅等)、氮化物(例如，氮化硅等)、其组合等。可以使用通过任何可接受的工艺形成的其它介电材料。此后，对IMD 74应用除去工艺，以除去多层堆叠件58上方的过多介电材料。在一些实施例中，除去工艺可以是诸如化学机械抛光(CMP)等平坦化工艺、回蚀刻工艺、其组合等。
在一些实施例中，导电线72的阶梯形状可在每个导电线72上提供表面以使导电接触件110落着。在一些实施例中，形成接触件110可以包含例如对IMD 74和IMD 70中的开口进行图案化，以使用光刻与蚀刻的组合来暴露导电线72的部分。在开口中形成诸如扩散势垒层、粘附层等之类的衬垫(未示出)和导电材料。衬垫可以包含钛、氮化钛、钽、氮化钽等。导电材料可以包含铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP之类的平坦化工艺，以从IMD 74的表面除去过多的材料。剩余的衬垫和导电材料形成开口中的接触件110。
如另外图27A的透视图图示的，也可以分别在导电柱106和导电柱108上制成导电接触件112和114。导电接触件112、114和110可以分别电连接到导电线116A、116B和116C，该导电线将存储器件连接到半导体管芯中的下面/上面的电路(例如，控制电路)和/或信号线、电力线和地线。例如，如图27D中所示，导电接触件110可以延伸穿过IMD 74和IMD 70，以将导电线116C电连接到导电线72和衬底上的下面的有源器件。可以通过IMD 74形成其它导电接触件或通孔，以将导电线116A和116B电连接到衬底上的下面的有源器件。在可选的实施例中，作为互连结构320(图2)的补充或替代，可以通过形成在存储器件200上方的互连结构来提供往返于存储器件的布线和/或电力线。因此，可以完成存储器件200。
图28图示了按照本发明的一些其它实施例的存储器件的简化透视图。图28中示出的存储器件200A类似于图26A中示出的存储器件200。因此，使用相同的参考标号来表示相同或类似的部件，本文将省略对其的详细描述。
尽管图1A至图26B的实施例图示了导电柱106和108的特定图案，但其它配置也是可能的。例如，在这些实施例中，导电柱106与108具有交错的图案。然而，在图28中示出的存储器件200A中，同一行阵列中的导电柱106和108全都彼此对准。此外，尽管图26A中图示的存储器件200示出介电柱(例如，介电材料98A/98B)以交错布置进行布置，但本发明不限于此。在一些实施例中，在图28中示出的存储器件200A中，相邻列的介电柱(例如，介电材料98A/98B)以规则阵列布置并彼此对准。
图29图示了按照本发明的一些其它实施例的存储器件的简化透视图。图29中示出的存储器件200B类似于图26A中示出的存储器件200。因此，使用相同的参考标号来表示相同或类似的部件，本文将省略对其的详细描述。
如先前实施例中图示的，沟道层92是具有单一组分(例如，由公式1表示的材料)的单层。然而，本发明不限于此。如在图29中图示的，在一些实施例中，存储器件200B的沟道层92包含第一子层92A和第二子层92B。第一子层92A与介电层90接触，而第二子层92B与多个介电柱(例如，介电材料98A/98B)接触。在一些实施例中，第一子层92A和第二子层92B二者包含以上由公式1(InxSnyTizMmOn)或公式2(InxTizMmOn)表示的材料。然而，第一子层92A和第二子层92B具有不同的由公式1或公式2表示的材料的组分比。在一些实施例中，第一子层92A和第二子层92B中的一个包含由公式1表示的材料，而第一子层92A和第二子层92B中的另一个包含由公式2表示的材料。在一些实施例中，第一子层92A和第二子层92B由于其材料组分比的差异而具有不同的载流子浓度。
在一些实施例中，第一子层92A是晶体层，而第二子层92B是非晶层。然而，本发明不限于此。在可选的实施例中，第一子层92A是非晶层，而第二子层92B是晶体层。在一些其它实施例中，第一子层92A和第二子层92B二者是晶体层，或者第一子层92A和第二子层92B二者是非晶层。在一些实施例中，当第一子层92A和第二子层92B中的一个包含晶体层而另一个包含非晶层时，在第一子层92A和第二子层92B之间将存在界面。
在一些实施例中，第一子层92A和第二子层92B的厚度不受特别限制。例如，如在图29中图示的，第二子层92B的厚度大于第一子层92A的厚度。在一些可选的实施例中，第二子层92B的厚度小于第一子层92A的厚度，或者第一子层92A和第二子层92B具有基本相同的厚度。可以基于设计要求来适当控制第一子层92A和第二子层92B的厚度，并且可以基于其组分差异来改变该厚度。
在一个示例性实施例中，通过PVD通过两个单独的沉积工艺形成第一子层92A和第二子层92B。例如，通过在Ar气氛下在高温下进行共溅射，在介电层90上形成第一子层92A，并在1000℃至1600℃下执行热退火。此后，在混合Ar和O2环境下在较低温度下进行共溅射，在第一子层92A上形成第二子层92B，并且在200℃至400℃下执行热退火。要注意，第一子层92A和第二子层92B的形成不限于以上示例。例如，可以通过共溅射、CVD、PVD、ALD或PECVD等独立地形成第一子层92A和第二子层92B，并且可以以与针对图18A和图18B中的沟道层92描述的相同的方式形成第一子层92A和第二子层92B。
在以上提到的实施例中，通过使用由公式1(InxSnyTizMmOn)或公式2(InxTizMmOn)表示的材料作为沟道层(或氧化物半导体)来替换常规的基于IGZO的氧化物半导体，制造成本可以显著降低，同时可以提供高迁移率和器件稳定性。例如，可以使用形成在沟道层中的SnO2、In2O3和TiO2作为网络形成剂、迁移率增强剂和电荷抑制剂，而金属M的附加金属掺杂负责使载流子浓度增加。此外，可以使用沟道层92中的TiO2作为电荷抑制剂，并与Ga相比，相对便宜。通过使用不含Ga和Zn的金属氧化物作为沟道材料，可以解决常规基于IGZO的氧化物半导体中观察到的问题和缺陷。
按照本发明的一些实施例，一种器件包含介电层、导电层、电极层和氧化物半导体层。介电层具有第一表面和与第一表面相对的第二表面。导电层设置在介电层的第一表面上。电极层设置在介电层的第二表面上。氧化物半导体层设置在介电层的第二表面和电极层之间，其中，氧化物半导体层包括由公式1(InxSnyTizMmOn)表示的材料。在公式1中，0<x<1，0≤y<1，0<z<1，0<m<1，0<n<1，并且M表示至少一种金属。
按照本发明的一些其它实施例，一种存储器件包含多层堆叠件、多个介电柱、沟道层和铁电层。多层堆叠件设置在衬底上并包括交替堆叠的多个导电层和多个介电层。多个介电柱设置在衬底上并穿透多层堆叠件。沟道层位于多个介电柱的侧表面上，其中，沟道层包括由公式1(InxSnyTizMmOn)表示的材料。在公式1中，0<x<1，0≤y<1，0<z<1，0<m<1，0<n<1，并且M表示至少一种金属。铁电层设置在沟道层与多个导电层和多个介电层中的每个之间。
按照本发明的又一实施例，描述了一种形成存储器件的方法。该方法包含以下步骤。在衬底上形成多层堆叠件，其中，多层堆叠件包括交替堆叠的多个介电层和多个导电层，并具有穿透其中的沟槽。在沟槽的侧壁上形成铁电层，其中，铁电层覆盖多个介电层和多个导电层的侧壁。在铁电层上形成沟道层，其中，沟道层包括由公式1(InxSnyTizMmOn)表示的材料。在公式1中，0<x<1，0≤y<1，0<z<1，0<m<1，0<n<1，并且M表示至少一种金属。形成穿透多层堆叠件的多个介电柱。
根据本申请的实施例，提供了一种半导体器件，包括：介电层，具有第一表面和与第一表面相对的第二表面；导电层，设置在介电层的第一表面上；电极层，设置在介电层的第二表面上；以及氧化物半导体层，设置在介电层的第二表面和电极层之间，其中，氧化物半导体层包括由公式1表示的材料：InxSnyTizMmOn[公式1]，其中，在公式1中，0<x<1，0≤y<1，0<z<1，0<m<1，0<n<1，并且M表示至少一种金属。在一些实施例中，其中，氧化物半导体层包括包含由公式1表示的材料的第一子层以及包含由公式1表示的材料的第二子层，并且第一子层和第二子层具有不同的由公式1表示的材料的组分比。在一些实施例中，其中，第一子层是晶体层并且第二子层是非晶层。在一些实施例中，其中，金属M是Sc、V、Cr、Cu、Y、Nb、Ru、Ag和W中的至少一种。在一些实施例中，其中，公式1中的x、y和m之和(x+y+m)小于z。在一些实施例中，其中，介电层包括铁电材料，并且铁电材料为氧化铪、氧化铪锆或掺硅氧化铪。
根据本申请的另一实施例，提供了一种存储器件，包括：多层堆叠件，设置在衬底上并包括交替堆叠的多个导电层与多个介电层；多个介电柱，设置在衬底上并穿透多层堆叠件；沟道层，位于多个介电柱的侧表面上，其中，沟道层包括由公式1表示的材料：InxSnyTizMmOn[公式1]，其中，在公式1中，0<x<1，0≤y<1，0<z<1，0<m<1，0<n<1，并且M表示至少一种金属；以及铁电层，设置在沟道层与多个导电层和多个介电层中的每个之间。在一些实施例中，其中，沟道层包括包含由公式1表示的材料的第一子层和第二子层，第一子层与铁电层接触，并且第二子层与多个介电柱接触。在一些实施例中，其中，第一子层和第二子层具有不同的由公式1表示的材料的组分比。在一些实施例中，其中，第一子层是晶体层并且第二子层是非晶层。在一些实施例中，其中，在第一子层和第二子层之间存在接口。在一些实施例中，其中，第一子层的厚度不同于第二子层的厚度。在一些实施例中，其中，金属M是Sc、V、Cr、Cu、Y、Nb、Ru、Ag和W中的至少一种。在一些实施例中，其中，公式1中的x、y和m之和(x+y+m)小于z。
根据本申请的又一实施例，提供了一种形成存储器件的方法，包括：在衬底上形成多层堆叠件，其中，多层堆叠件包括交替堆叠的多个介电层和多个导电层，并具有穿透其中的沟槽；在沟槽的侧壁上形成铁电层，其中，铁电层覆盖多个介电层和多个导电层的侧壁；以及在铁电层上形成沟道层，其中，沟道层包括由公式1表示的材料：InxSnyTizMmOn[公式1]，其中，在公式1中，0<x<1，0≤y<1，0<z<1，0<m<1，0<n<1，并且M表示至少一种金属；以及形成穿透多层堆叠件的多个介电柱。在一些实施例中，其中，形成沟道层包括：形成设置在铁电层上并与铁电层接触的第一子层；以及形成第二子层，设置在第一子层上并与第一子层接触，其中，多个介电柱被形成以接触第二子层。在一些实施例中，其中，第一子层被形成为晶体层并且第二子层被形成为非晶层。在一些实施例中，其中，形成多个介电柱包括形成填充沟槽的介电材料，并对介电材料进行图案化，以形成多个介电柱和将多个介电柱分离的第二沟槽。在一些实施例中，形成存储器件的方法还包括：在第二沟槽中形成多个隔离柱；对多个介电柱进行图案化，以在多个隔离柱的侧面形成第三沟槽；以及在第三沟槽中形成多个导电柱。在一些实施例中，其中，金属M是Sc、V、Cr、Cu、Y、Nb、Ru、Ag和W中的至少一种。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
介电层，具有第一表面和与所述第一表面相对的第二表面；
导电层，设置在所述介电层的所述第一表面上；
电极层，设置在所述介电层的所述第二表面上；以及
氧化物半导体层，设置在所述介电层的所述第二表面和所述电极层之间，其中，所述氧化物半导体层包括由公式1表示的材料：
InxSnyTizMmOn [公式1]
其中，在公式1中，0<x<1，0≤y<1，0<z<1，0<m<1，0<n<1，并且M表示至少一种金属。
2.根据权利要求1所述的半导体器件，其中，所述氧化物半导体层包括包含所述由公式1表示的材料的第一子层以及包含所述由公式1表示的材料的第二子层，并且所述第一子层和所述第二子层具有不同的所述由公式1表示的材料的组分比。
3.根据权利要求2所述的半导体器件，其中，所述第一子层是晶体层并且所述第二子层是非晶层。
4.根据权利要求1所述的半导体器件，其中，所述金属M是Sc、V、Cr、Cu、Y、Nb、Ru、Ag和W中的至少一种。
5.根据权利要求1所述的半导体器件，其中，公式1中的x、y和m之和(x+y+m)小于z。
6.根据权利要求1所述的半导体器件，其中，所述介电层包括铁电材料，并且所述铁电材料为氧化铪、氧化铪锆或掺硅氧化铪。
7.一种存储器件，包括：
多层堆叠件，设置在衬底上并包括交替堆叠的多个导电层与多个介电层；
多个介电柱，设置在所述衬底上并穿透所述多层堆叠件；
沟道层，位于所述多个介电柱的侧表面上，其中，所述沟道层包括由公式1表示的材料：
InxSnyTizMmOn [公式1]
其中，在公式1中，0<x<1，0≤y<1，0<z<1，0<m<1，0<n<1，并且M表示至少一种金属；以及
铁电层，设置在所述沟道层与所述多个导电层和所述多个介电层中的每个之间。
8.根据权利要求7所述的存储器件，其中，所述沟道层包括包含所述由公式1表示的材料的第一子层和第二子层，所述第一子层与所述铁电层接触，并且所述第二子层与所述多个介电柱接触。
9.根据权利要求8所述的存储器件，其中，所述第一子层和所述第二子层具有不同的所述由公式1表示的材料的组分比。
10.一种形成存储器件的方法，包括：
在衬底上形成多层堆叠件，其中，所述多层堆叠件包括交替堆叠的多个介电层和多个导电层，并具有穿透其中的沟槽；
在所述沟槽的侧壁上形成铁电层，其中，所述铁电层覆盖所述多个介电层和所述多个导电层的侧壁；以及
在所述铁电层上形成沟道层，其中，所述沟道层包括由公式1表示的材料：
InxSnyTizMmOn [公式1]
其中，在公式1中，0<x<1，0≤y<1，0<z<1，0<m<1，0<n<1，并且M表示至少一种金属；以及
形成穿透所述多层堆叠件的多个介电柱。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117712261A (zh) * 2024-02-02 2024-03-15 江西兆驰半导体有限公司 Led及其制备方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA3010852C (en) 2016-01-07 2023-09-19 The Research Foundation For The State University Of New York Multi-well selenium device and method for fabrication thereof
US11910617B2 (en) 2020-05-28 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric memory device and method of forming the same
US11765906B2 (en) * 2021-04-27 2023-09-19 Taiwan Semiconductor Manufacturing Company Ltd. Memory devices with shorten ferroelectric segments and methods of manufacturing thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180315794A1 (en) * 2017-04-26 2018-11-01 Sandisk Technologies Llc Methods and apparatus for three-dimensional nonvolatile memory
CN108987400A (zh) * 2017-05-31 2018-12-11 爱思开海力士有限公司 具有铁电层的半导体器件及其制造方法
WO2019123109A1 (ja) * 2017-12-22 2019-06-27 株式会社半導体エネルギー研究所 半導体装置
CN110190062A (zh) * 2018-02-22 2019-08-30 爱思开海力士有限公司 铁电存储器件及其操作方法
CN110197837A (zh) * 2018-02-27 2019-09-03 台湾积体电路制造股份有限公司 包括相变材料层的半导体存储器件及其制造方法
CN110729302A (zh) * 2018-07-17 2020-01-24 三星电子株式会社 可变电阻非易失性存储器装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4375560B2 (ja) 2004-12-07 2009-12-02 セイコーエプソン株式会社 トランジスタ型強誘電体メモリの製造方法
US9653614B2 (en) 2012-01-23 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN108305895B (zh) 2012-08-10 2021-08-03 株式会社半导体能源研究所 半导体装置及其制造方法
US10957801B2 (en) * 2017-02-07 2021-03-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180315794A1 (en) * 2017-04-26 2018-11-01 Sandisk Technologies Llc Methods and apparatus for three-dimensional nonvolatile memory
CN108987400A (zh) * 2017-05-31 2018-12-11 爱思开海力士有限公司 具有铁电层的半导体器件及其制造方法
WO2019123109A1 (ja) * 2017-12-22 2019-06-27 株式会社半導体エネルギー研究所 半導体装置
CN110190062A (zh) * 2018-02-22 2019-08-30 爱思开海力士有限公司 铁电存储器件及其操作方法
CN110197837A (zh) * 2018-02-27 2019-09-03 台湾积体电路制造股份有限公司 包括相变材料层的半导体存储器件及其制造方法
CN110729302A (zh) * 2018-07-17 2020-01-24 三星电子株式会社 可变电阻非易失性存储器装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117712261A (zh) * 2024-02-02 2024-03-15 江西兆驰半导体有限公司 Led及其制备方法
CN117712261B (zh) * 2024-02-02 2024-05-14 江西兆驰半导体有限公司 Led及其制备方法

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