CN113380821A - 存储器单元、存储器器件及其形成方法 - Google Patents

存储器单元、存储器器件及其形成方法 Download PDF

Info

Publication number
CN113380821A
CN113380821A CN202110220243.6A CN202110220243A CN113380821A CN 113380821 A CN113380821 A CN 113380821A CN 202110220243 A CN202110220243 A CN 202110220243A CN 113380821 A CN113380821 A CN 113380821A
Authority
CN
China
Prior art keywords
layer
ferroelectric
ferroelectric layer
valence
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110220243.6A
Other languages
English (en)
Inventor
吕俊颉
杨世海
杨柏峰
林佑明
张志宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/108,218 external-priority patent/US11515332B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113380821A publication Critical patent/CN113380821A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/38—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions
    • H01L21/383—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions using diffusion into or out of a solid from or into a gaseous phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/42—Bombardment with radiation
    • H01L21/423—Bombardment with radiation with high-energy radiation
    • H01L21/425—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/477—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Semiconductor Memories (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Seeds, Soups, And Other Foods (AREA)
  • Preparation Of Compounds By Using Micro-Organisms (AREA)

Abstract

一种存储器单元，包括位于半导体衬底上方的晶体管。晶体管包括沿着字线的侧壁布置的铁电层。铁电层包括具有5的化合价、7的化合价、或其组合的物质。氧化物半导体层电连接至源极线和位线。铁电层设置在氧化物半导体层和字线之间。本申请的实施例提供了存储器单元、存储器器件及其形成方法。

Description

存储器单元、存储器器件及其形成方法
技术领域
本申请的实施例涉及存储器单元、存储器器件及其形成方法。
背景技术
半导体器件用于各种电子应用中，例如个人计算机、手机、数码相机、 和其他电子设备。半导体器件通常通过以下方式制造：依次在半导体衬底 上方沉积绝缘或者介电层、导电层、和半导体层；使用光刻和蚀刻技术图 案化各种材料层，以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来不断提高各种电子组件(例 如晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的组 件集成至给定区域中。但是，随着最小特征尺寸的减小，出现了应解决的 其他问题。
发明内容
本申请的实施例提供了一种存储器单元，包括：晶体管，位于半导体 衬底上方，所述晶体管包括：铁电层，沿着字线的侧壁布置，所述铁电层 包括具有5的化合价、7的化合价、或其组合的物质；以及氧化物半导体 层，电连接至源极线和位线，其中，所述铁电层设置在所述氧化物半导体 层和所述字线之间。
本申请的实施例提供了一种器件，包括：半导体衬底；第一存储器单 元，位于所述半导体衬底上方，所述第一存储器单元包括第一晶体管，其 中，所述第一晶体管包括：铁电层的第一部分，所述铁电层的所述第一部 分位于第一字线的侧壁上，并且所述铁电层包括具有5的化合价、7的化 合价、或其组合的物质；以及第一沟道区，位于所述铁电层的侧壁上，所 述第一沟道区包括氧化物半导体层，其中，所述第一沟道区和所述铁电层 的所述第一部分之间的第一界面所具有的物质具有5的化合价、7的化合 价、或其组合；以及第二存储器单元，位于所述第一存储器单元上方。
本申请的实施例提供了一种方法，包括：形成延伸穿过导线的沟槽； 沉积沿着所述沟槽的侧壁和底面的铁电层；沉积位于所述铁电层上方的氧 化物半导体层，所述氧化物半导体层沿着所述沟槽的所述侧壁和所述底面 延伸；以及实施处理，以在所述铁电层中引入具有5的化合价、7的化合 价、或其组合的物质。
本申请的实施例提供了铁电存储器器件及其形成方法。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方 面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上， 为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A、图1B、和图1C示出了根据一些实施例的铁电存储器器件的简 化的立体图、电路图、和俯视图；
图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图 12、图13、图14、图15A、图15B、图16A、图16B、图17A、图17B、 图18A、图18B、图18C、图18D、图19A、图19B、图20A、图20B、图 20C、图22、图23、图24、图25A、图25B、图26A、图26B、图27A、 图27B、图28A、图28B、图29A、图29B、图30A、图30B、图30C、图 30D、和图30E示出了根据一些实施例的制造铁电存储器器件的不同视图；
图20D示出了根据一些实施例的物质浓度和氧浓度与沟道层、铁电层、 和导线的深度的关系的曲线图；
图21示出了根据一些实施例的形成铁电存储器器件的铁电层和沟道 层的方法；
图31示出了根据可替代的实施例的铁电存储器器件的简化的立体图；
图32A、图32B、图33A、图33B、图34A、图34B、图34C、和图 36示出了根据又一个可替代的实施例的制造铁电存储器器件的中间阶段的 不同视图；
图34D示出了根据一些实施例的物质浓度和氧浓度与沟道层、铁电层、 和导线的深度的关系的曲线图；
图35示出了根据一些实施例的形成铁电存储器器件的铁电层和沟道 层的方法的方法；
图37示出了根据一些实施例的形成铁电存储器器件的方法。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或 实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅 是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者 上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并 且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得 第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个 实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身 并不指示所讨论的各种实施例和/或结构之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、 “下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图 所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图 中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。 装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
各个实施例提供了诸如3D存储器阵列的存储器器件。在一些实施例 中，3D存储器阵列是包括多个垂直地堆叠的存储器单元的铁电场效应晶体 管(FeFET)存储器电路。在一些实施例中，相应的存储器单元可以认为 是FeFET，其包括用作栅极电极的字线区、用作第一源极/漏极电极的位线 区、和用作第二源极/漏极电极的源极线区，铁电材料作为栅极电介质，氧 化物半导体(OS)作为沟道区。在一些实施例中，相应的存储器单元可以 认为是薄膜晶体管(TFT)。
图1A、图1B、和图1C示出了根据一些实施例的存储器阵列的示例。 图1A以局部三维图示出了简化的存储器阵列200的一部分的示例；图1B 示出了存储器阵列200的电路图；图1C示出了根据一些实施例的存储器阵 列200的俯视图。存储器阵列200包括多个存储器单元202，其可以布置 在行和列的网格中。存储器单元202可以进一步垂直地堆叠，以提供三维 存储器阵列，从而增加器件密度。存储器阵列200可以设置在半导体管芯 的线的后端(BEOL)中。例如，存储器阵列可以布置在半导体管芯的互连 层中，例如位于在半导体衬底上形成的一个或者多个有源器件(例如晶体 管)之上。
在一些实施例中，存储器阵列200是诸如NOR存储器阵列等的存储器 阵列。在一些实施例中，每个存储器单元202的栅极电连接至相应的字线 (例如导线72)，每个存储器单元202的第一源极/漏极区电连接至相应的 位线(例如导线116B)，每个存储器单元202的第二源极/漏极区电连接至 相应的源极线(例如导线116A)，其将第二源极/漏极区电连接至地。存 储器阵列200的相同水平行中的存储器单元202可以共享公共字线，而存 储器阵列200的相同垂直列中的存储器单元202可以共享公共源极线和公 共位线。
存储器阵列200包括多个垂直地堆叠的导线72(例如字线)，其中介 电层52设置在相邻的导线72之间。导线72沿着平行于下面的衬底(在图 1A和图1B中未明确示出)的主表面的方向延伸。导线72可以具有阶梯构 造，使得下部导线72比上部导线72更长，并且横向延伸超过上部导线72 的端点。例如，在图1A中，示出了导线72的多个堆叠层，其中最顶部的导线72是最短的导线，而最底部的导线72是最长的导线。导线72的相应 长度可以沿着朝向下面的衬底的方向增加。以这种方式，可以从存储器阵 列200之上访问每个导线72的部分，并且可以分别对导线72的暴露部分 进行导电接触。
存储器阵列200进一步包括交替布置的导电柱106(例如电连接至位 线)和导电柱108(例如电连接至源极线)。导电柱106和108可以各自 沿着垂直于导线72的方向延伸。介电材料98设置在相邻的导电柱106和 导电柱108之间并且将其隔离。
成对的导电柱106和导电柱108以及相交的导线72限定每个存储器单 元202的边界，并且隔离柱102设置在相邻的成对的导电柱106和导电柱 108之间并且将其隔离。在一些实施例中，导电柱108电连接至地。虽然 图1A示出了导电柱106相对于导电柱108的特定布置，但是应当理解的是， 在其他实施例中可以交换导电柱106和108的布置。
在一些实施例中，存储器阵列200还可以包括氧化物半导体(OS)材 料作为沟道层92。沟道层92可以为存储器单元202提供沟道区。例如， 当通过对应的导线72施加适当的电压(例如高于对应存储器单元202的相 应阈值电压(Vth))时，则沟道层92的与导线72相交的区域可以允许电 流从导电柱106流至导电柱108(例如沿着由箭头206所指示的方向)。
在一些实施例中，铁电层90'设置在沟道层92与每个导线72和介电层 52之间，并且铁电层90'可以用作用于每个存储器单元202的栅极电介质。 在一些实施例中，铁电层90'包括铁电材料，例如氧化铪、氧化铪锆、掺硅 的氧化铪等。
铁电层90'可以沿着两个不同方向中的一者进行极化，并且可以通过在 铁电层90'上施加适当的电压差并产生适当的电场来改变极化方向。极化可 以是相对局部的(例如，通常包含在存储器单元202的每个边界内)，并 且铁电层90'的连续区域可以跨多个存储器单元202延伸。根据铁电层90' 的特定区域的极化方向，对应的存储器单元202的阈值电压可以发生变化， 并且可以存储数字值(例如0或者1)。例如，当铁电层90'的区域具有第一电极化方向时，对应的存储器单元202可以具有相对较低的阈值电压， 而当铁电层90'的区域具有第二电极化方向时，对应的存储器单元202可以 具有相对较高的阈值电压。两个阈值电压之间的差可以称为阈值电压偏移。 较大的阈值电压偏移可以使得更容易(例如更不容易出错)读取存储在对 应存储器单元202中的数字值。
在一些实施例中，铁电层90'包含具有5的化合价(例如氮(N))、 或者具有7的化合价(例如氟(F))、或其组合的物质(例如附加的物质)， 以消除或者阻挡铁电层90'/190'和沟道层92/192'之间的界面IF2中的陷阱或 者缺陷，和/或在铁电层90'/190'中占据氧空位而起到钝化的作用，以抑制氧、 氢、和空位的相互扩散，从而可以提高铁电层90′/190′的固有疲劳性能 和耐久性。
在这样的实施例中，为了在存储器单元202上实施写入操作，可以将 写入电压施加至铁电层90'的对应于存储器单元202的部分上。在一些实施 例中，例如，通过向对应的导线72(例如字线)和对应的导电柱106/108 (例如位线/源极线)施加适当的电压，来施加写入电压。通过在铁电层90′ 的该部分上施加写入电压，可以改变铁电层90′的区域的极化方向。结果， 对应的存储器单元202的对应阈值电压也可以从低阈值电压切换至高阈值 电压，反之亦然，并且数字值可以存储在存储器单元202中。由于导线72 与导电柱106和导电柱108相交，因此可以选择单独的存储器单元202用 于写入操作。
在这样的实施例中，为了在存储器单元202上实施读取操作，可以将 读取电压(低阈值电压和高阈值电压之间的电压)施加至对应的导线72(例 如字线)。根据铁电层90′的对应区域的极化方向，可以打开或者可以不 打开存储器单元202。结果，导电柱106可以通过或者可以不通过导电柱 108(例如连接至地的源极线)放电，并且可以确定存储在存储器单元202 中的数字值。由于导线72与导电柱106和108相交，因此可以选择单独的 存储器单元202用于读取操作。
图1A的局部三维视图进一步示出了对应于后面的附图中所使用的存 储器阵列200的参考截面的线。截面B-B′沿着导线72的纵轴并且沿着例 如平行于存储器单元202的电流流动方向的方向。截面C-C′垂直于截面 B-B'，并且延伸穿过介电材料98和隔离柱102。截面D-D'垂直于截面B-B'， 并且延伸穿过介电材料98和导电柱106。为了清楚起见，后续的附图参考 这些参考截面。
在图2中，提供了衬底50。衬底50可以是半导体衬底，例如，体半 导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如用p型或者 n型掺杂剂)或者是未掺杂的。衬底50可以是集成电路管芯，例如逻辑管 芯、存储器管芯、ASIC管芯等。衬底50可以是互补金属氧化物半导体 (CMOS)管芯，并且可以称为CMOS下阵列(CUA)。衬底50可以是晶 圆，例如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。 绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置 在通常为硅衬底或者玻璃衬底的衬底上。也可以使用其他衬底，例如多层 衬底或者梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅； 锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/ 或锑化铟；合金半导体，包括硅锗、磷化砷化镓、砷化铝铟、砷化铝镓、 砷化镓铟、磷化镓铟、和/或磷化砷化镓铟；或其组合。
图2进一步示出了可以在衬底50上方形成的电路。该电路包括位于衬 底50的顶面上的晶体管。晶体管可以包括位于衬底50的顶面上方的栅极 介电层302，和位于栅极介电层302上方的栅极电极304。源极/漏极区306 设置在衬底50中的栅极介电层302和栅极电极304的相对侧上。栅极间隔 件308沿着栅极介电层302的侧壁形成，并且以适当的横向距离将源极/漏 极区306和栅极电极302分隔开。晶体管可以包括鳍式场效应晶体管 (FinFET)、纳米结构(例如纳米片、纳米线、全环栅等)FET(纳米FET)、 平板FET等、或其组合，并且可以通过先栅极工艺或者后栅极工艺形成。
第一层间电介质(ILD)310围绕并且隔离源极/漏极区306、栅极介电 层302、和栅极电极304，并且第二ILD312位于第一ILD310上方。源极/ 漏极接触件314延伸穿过第二ILD312和第一ILD310，并且电连接至源极/ 漏极区306；栅极接触件316延伸穿过第二ILD312，并且电连接至栅极电 极304。互连结构320位于第二ILD312、源极/漏极接触件314、和栅极接 触件316上方。互连结构320包括例如一个或者多个堆叠的介电层324， 和形成在一个或者多个介电层324中的导电部件322。互连结构320可以 电连接至栅极接触件316和源极/漏极接触件314，以形成功能电路。在一 些实施例中，由互连结构320形成的功能电路可以包括逻辑电路、存储器 电路、读出放大器、控制器、输入/输出电路、图像传感器电路等、或其组 合。虽然图2讨论了在衬底50上方形成的晶体管，但是其他有源器件(例 如二极管等)和/或无源器件(例如电容器、电阻器等)也可以形成为功能 电路的一部分。
在图3中，多层堆叠件58形成在图2的结构上方。出于简单明了的目 的，可以从后续附图中省略衬底50、晶体管、ILD310和312、以及互连结 构320。虽然多层堆叠件58示出为与互连结构320的介电层324接触，但 是任意数量的中间层可以设置在衬底50和多层堆叠件58之间。例如，包 括绝缘层(例如低k介电层)中的导电部件的一个或者多个互连层可以设 置在衬底50和多层堆叠件58之间。在一些实施例中，导电部件可以进行 图案化，以向衬底50和/或存储器阵列200上的有源器件(参见图1A和图 1B)提供电源、接地、和/或信号线。在一些实施例中，包括绝缘层(例如 低k介电层)中的导电部件的一个或者多个互连层可以设置在多层堆叠件 58上方。
在图3中，多层堆叠件58包括牺牲层53A-53D(统称为牺牲层53) 和介电层52A-52E(统称为介电层52)的交替层。牺牲层53可以进行图案 化，并且在后续步骤中被替换，以限定导线72(例如字线)。牺牲层53 可以包括介电材料，例如氧化硅、氮化硅、氧氮化硅、其组合等。介电层 52可以包括绝缘材料，例如氧化硅、氮化硅、氧氮化硅、其组合等。牺牲 层53和介电层52包括具有不同蚀刻选择性的不同材料。在一些实施例中， 牺牲层53包括氮化硅，而介电层52包括氧化硅。牺牲层53和介电层52 中的每一者可以使用例如化学气相沉积(CVD)、原子层沉积(ALD)、 物理气相沉积(PVD)、等离子体增强CVD(PECVD)等来形成。
虽然图3示出了特定数量的牺牲层53和介电层52，但是其他实施例 可以包括不同数量的牺牲层53和介电层52。另外，虽然多层堆叠件58示 出为具有介电层作为最顶层和最底层，但是本公开不限于此。在一些实施 例中，多层堆叠件58的最顶层和最底层中的至少一者是牺牲层。
图4至图12是根据一些实施例的存储器阵列200的阶梯结构的制造中 的中间阶段的视图。图4至图12沿着图1A所示的参考截面B-B’示出。
在图4中，光刻胶56形成在多层堆叠件58上方。在一些实施例中， 光刻胶56通过旋涂技术形成，并且通过可接受的光刻技术进行图案化。对 光刻胶56进行图案化可以暴露区域60中的多层堆叠件58，同时掩盖多层 堆叠件58的其余部分。例如，多层堆叠件58的最顶层(例如介电层52E) 可以暴露在区域60中。
在图5中，使用光刻胶56作为掩模，对区域60中的多层堆叠件58的 暴露部分进行蚀刻。蚀刻可以是任何可接受的蚀刻工艺，例如干蚀刻(例 如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等)、湿蚀刻等、或其组合。 蚀刻可以是各向异性的。蚀刻可以去除区域60中的介电层52E和牺牲层 53D的部分，并且限定开口61。由于介电层52E和牺牲层53D具有不同的材料组成，因此用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实 施例中，在蚀刻介电层52E时，牺牲层53D用作蚀刻停止层，而在蚀刻牺 牲层53D时，介电层52D用作蚀刻停止层。结果，可以在不去除多层堆叠 件58的其余层的情况下，选择性地去除介电层52E和牺牲层53D的部分， 并且开口61可以延伸至期望的深度。可替代地，在开口61达到期望的深度之后，可以使用时间模式蚀刻工艺来停止开口61的蚀刻。在所得的结构 中，介电层52D暴露在区域60中。
在图6中，修整光刻胶56，以暴露多层堆叠件58的其他部分。在一 些实施例中，光刻胶56通过使用诸如横向蚀刻的可接受的去除技术来修 整。作为修整的结果，光刻胶56的宽度减小，并且可以暴露区域60和区 域62中的多层堆叠件58的部分。例如，介电层52D的顶面可以暴露在区 域60中，并且介电层52E的顶面可以暴露在区域62中。
在图7中，使用光刻胶56作为掩模，通过可接受的蚀刻工艺，去除区 域60和区域62中的介电层52E、牺牲层53D、介电层52D、和牺牲层53C 的部分。蚀刻可以是任何可接受的蚀刻工艺，例如干蚀刻(例如RIE、NBE 等)、湿蚀刻等、或其组合。蚀刻可以是各向异性的。蚀刻可以使开口61 进一步延伸至多层堆叠件58中。由于牺牲层53D和53C以及介电层52E 和52D具有不同的材料组成，因此用于去除这些层的暴露部分的蚀刻剂可 以不同。在一些实施例中，通过使用光刻胶56作为掩模并且使用下面的牺 牲层53D和53C作为蚀刻停止层，来去除区域62和60中的介电层52E和 52D的部分。之后，通过使用光刻胶56作为掩模并且使用下面的介电层52D 和52C作为蚀刻停止层，来去除区域62和60中的牺牲层53D和53C的暴 露部分。在所得的结构中，介电层52C暴露在区域60中，并且介电层52D 暴露在区域62中。
在图8中，修整光刻胶56，以暴露多层堆叠件58的其他部分。在一 些实施例中，光刻胶56通过使用诸如横向蚀刻的可接受的去除技术来修 整。作为修整的结果，光刻胶56的宽度减小，并且可以暴露区域60、区 域62、和区域64中的多层堆叠件58的部分。例如，介电层52C的顶面可 以暴露在区域60中；介电层52D的顶面可以暴露在区域62中；并且介电 层52E的顶面可以暴露在区域64中。
在图9中，使用光刻胶56作为掩模，通过可接受的蚀刻工艺，去除区 域60、区域62、和区域64中的介电层52E、52D、和52C以及牺牲层53D、 53C、和53B的部分。蚀刻可以是任何可接受的蚀刻工艺，例如干蚀刻(例 如RIE、NBE等)、湿蚀刻等、或其组合。蚀刻可以是各向异性的。蚀刻 可以使开口61进一步延伸至多层堆叠件58中。由于介电层52C-52E和牺 牲层53B-53D具有不同的材料组成，因此用于去除这些层的暴露部分的蚀 刻剂可以不同。在一些实施例中，通过使用光刻胶56作为掩模并且使用下 面的牺牲层53D、53C、和53B作为蚀刻停止层，来去除区域64、62、和 60中的介电层52E、52D、和52C的部分。之后，通过使用光刻胶56作为 掩模并且使用下面的介电层52D、52C、和52B作为蚀刻停止层，来去除 区域64、62、和60中的牺牲层53D、53C、和53B的暴露部分。在所得的 结构中，介电层52B暴露在区域60中；介电层52C暴露在区域62中；并 且介电层52D暴露在区域64中。
在图10中，修整光刻胶56，以暴露多层堆叠件58的其他部分。在一 些实施例中，光刻胶56通过使用诸如横向蚀刻的可接受的去除技术来修 整。作为修整的结果，光刻胶56的宽度减小，并且可以暴露区域60、区 域62、区域64、和区域66中的多层堆叠件58的部分。例如，介电层52B 的顶面可以暴露在区域60中；介电层52C的顶面可以暴露在区域62中； 并且介电层52D的顶面可以暴露在区域64中；并且介电层52E的顶面可 以暴露在区域66中。
在图11中，使用光刻胶56作为掩模，通过可接受的蚀刻工艺，去除 区域60、区域62、区域64、和区域66中的介电层52E、52D、52C、和52B 的部分。蚀刻可以是任何可接受的蚀刻工艺，例如干蚀刻(例如RIE、NBE 等)、湿蚀刻等、或其组合。蚀刻可以是各向异性的。蚀刻可以使开口61 进一步延伸至多层堆叠件58中。在一些实施例中，通过使用光刻胶56作 为掩模并使用下面的牺牲层53D、53C、53B、和53A作为蚀刻停止层，来 去除区域66、64、62、和60中的介电层52E、52D、52C、和52B的部分。 在所得的结构中，牺牲层53A暴露在区域60中；牺牲层53B暴露在区域 62中；牺牲层53C暴露在区域64中；并且牺牲层53D暴露在区域66中。之后，可以通过可接受的灰化或者湿剥离工艺去除光刻胶56。
在图12中，金属间电介质(IMD)70形成在多层堆叠件58上方。IMD70 可以通过介电材料形成，并且可以通过诸如CVD、PECVD、可流动CVD (FCVD)等任何合适的方法来沉积。介电材料可以包括磷硅酸盐玻璃 (PSG)、硼硅酸盐玻璃(BSG)、掺硼的磷硅酸盐玻璃(BPSG)、未掺 杂的硅酸盐玻璃(USG)等。在一些实施例中，IMD70可以包括氧化物(例 如氧化硅等)、氮化物(例如氮化硅等)、其组合等。可以使用通过任何 可接受的工艺形成的其他介电材料。之后，实施去除工艺，以去除多层堆 叠件58上方的过量的介电材料。在一些实施例中，去除工艺可以是平坦化 工艺，例如化学机械抛光(CMP)、回蚀工艺、其组合等。平坦化工艺暴 露了多层堆叠件58，使得在平坦化工艺完成之后，多层堆叠件58和IMD70 的顶面齐平。IMD70沿着牺牲层53B-53D的侧壁和介电层52B-52E的侧壁 延伸。另外，IMD70可以接触牺牲层53A-53D和介电层52E的顶面。
如图12所示，于是形成了中间的和整体的阶梯结构。中间的阶梯结构 包括牺牲层53和介电层52的交替层。牺牲层53随后用导线72替换，其 将在图16A和图16B中详细描述。下部导线72更长，并且横向延伸超过 上部导线72，并且每个导线72的宽度沿着朝向衬底50的方向增加(参见 图1A和图30E)。
图13至图16B是根据一些实施例的在存储器阵列200的存储器区的制 造中的中间阶段的视图。在图13至图16B中，整体的多层堆叠件58进行 图案化，以形成穿过其的沟槽86，并且牺牲层53用导电材料替换，以限 定导线72。导线72可以对应于存储器阵列200中的字线，并且导线72可 以进一步为所得的存储器阵列200的存储器单元提供栅极电极。图13、图14、图15B、和图16B沿着图1A所示的参考截面C-C′示出。图15A和 图16A以局部三维图示出，其是分别由图15B和图16B中的虚线30所包 围的部分的立体图。
在图13中，光刻胶图案82和下面的硬掩模图案80形成在多层堆叠件 58上方。在一些实施例中，硬掩模层和光刻胶层依次形成在多层堆叠件58 上方。硬掩模层可以包括例如氮化硅、氧氮化硅等，其可以通过CVD、PVD、 ALD、PECVD等来沉积。光刻胶层例如通过旋涂技术来形成。
之后，光刻胶层进行图案化，以形成光刻胶图案82和光刻胶图案82 之间的沟槽86。光刻胶可以例如通过可接受的光刻技术来图案化。然后， 通过使用可接受的蚀刻工艺，例如通过干蚀刻(例如RIE、NBE等)、湿 蚀刻等、或其组合，将光刻胶图案82的图案转移至硬掩模层，以形成硬掩 模图案80。蚀刻可以是各向异性的。因此，形成延伸穿过硬掩模层的沟槽 86。之后，可以例如通过灰化工艺可选地去除光刻胶图案82。
在图14、图15A、和图15B中，使用一种或者多种可接受的蚀刻工艺， 例如通过干蚀刻(例如RIE、NBE等)、湿蚀刻等、或其组合，将硬掩模 图案80的图案转移至多层堆叠件58。蚀刻工艺可以是各向异性的。因此， 沟槽86延伸穿过整体的多层堆叠件58，并且相应地限定条带状的牺牲层 53和条带状的介电层52。在一些实施例中，沟槽86延伸穿过整体的阶梯结构，并且相应地限定条带状的阶梯结构。然后硬掩模图案80可以通过诸 如湿蚀刻工艺、干蚀刻工艺、平坦化工艺、其组合等的可接受的工艺来去 除。
在图15A、图15B、图16A、和图16B中，牺牲层53A-53D的部分(统 称为牺牲层53)用导线72A-72D(统称为导线72)替换。在一些实施例中， 牺牲层53的部分通过诸如湿蚀刻工艺、干蚀刻工艺、或其两者的可接受的 工艺来去除。在一些实施例中，围绕具有存储器阵列的阵列区域的周缘区 域具有未由所述替换工艺去除的一些牺牲层53的部分。因此，在周缘区域 中的一些牺牲层53的部分也提供了进一步的支撑，以防止阵列区域中的介 电层52塌陷。
之后，导线72填充至两个相邻的介电层52之间的空间中。如局部放 大图所示，每个导线72包括两个阻挡层71和75，以及位于阻挡层71和 75之间的金属层73。具体地，阻挡层71或者75设置在金属层73和相邻 的介电层52之间。阻挡层71和75可以防止金属层扩散至相邻的介电层 52。阻挡层71和75还可以提供增加金属层73和相邻的介电层52之间的 粘附力的功能，并且在一些示例中可以称为胶层。在一些实施例中，提供 具有不同材料的阻挡层和胶合层两者。阻挡层71和75通过诸如金属氮化 物(例如氮化钛、氮化钽、氮化钼、氮化锆、氮化铪等)的第一导电材料 形成。金属层73可以通过诸如金属(例如钨、钌、钼、钴、铝、镍、铜、 银、金、其合金等)的第二导电材料形成。阻挡层71、75、和金属层73 均可以通过诸如CVD、PVD、ALD、PECVD等的可接受的沉积工艺来形 成。阻挡层71和75的第一导电材料以及金属层73的第二导电材料还沉积 在多层堆叠件58的侧壁上并且填充在沟槽86中。之后，通过回蚀工艺去 除沟槽86中的阻挡层71和75的第一导电材料以及金属层73的第二导电材料。可以实施可接受的回蚀刻工艺，以从介电层52的侧壁和沟槽86的 底面去除过量的材料。可接受的回蚀刻工艺包括干蚀刻(例如RIE、NBE 等)、湿蚀刻等、或其组合。可接受的回蚀工艺可以是各向异性的。
在一些实施例中，在替换工艺中，条带状的阶梯结构的牺牲层53随后 用导线72(参见图1A)替换。
在可替代的实施例中，在形成导电柱106和108(示出于图29A和图 29B)之后，用导线72替换牺牲层53的部分。除了导电柱106和108、介 电材料98、沟道层92、和隔离柱102之外，周缘区域中的牺牲层53的一 些部分还提供了进一步的支撑，以防止阵列区域中的介电层52塌陷。
图17A至图21示出了在沟槽86中形成铁电层90'和沟道层92。图17A、 图18A、图19A、和图20A以局部三维图示出，其是分别由图17B、图18B、 图19B、和图20B中的虚线30所包围的部分的立体图。在图17B、图18B、 图19B、和图20B中，截面图沿着图1A的线C-C’提供。
图18C和图18D示出了图18B的区域R1中的局部放大图。图20C示 出了图20B的区域R1中的局部放大图。图20D示出了物质(例如附加的 物质)浓度和氧浓度与沟道层92、铁电层90'、和导线72的深度的关系的 曲线图。图21示出了根据一些实施例的形成存储器阵列200的铁电层90' 和沟道层92的方法。
在图17A、图17B中、以及在图21的动作S100处，铁电层90可以沿 着导线72的侧壁和介电层52E的顶面、以及沿着沟槽86的底面，保形地 沉积在沟槽86中。在一些实施例中，铁电层90可以进一步沉积在IMD70 上，并且沿着阶梯区域中的阶梯结构的每个台阶的侧壁沉积。铁电层90可 以包括能够通过在铁电层90上施加适当的电压差而在两个不同的极化方 向之间进行切换的材料。例如，铁电层90包括高k介电材料，例如基于铪 (Hf)的介电材料等。在一些实施例中，铁电层90包括氧化铪、氧化铪锆、 掺硅的氧化铪等。
在一些实施例中，铁电层90可以包括钡钛氧化物(BaTiO3)、铅钛氧 化物(PbTiO3)、铅锆氧化物(PbZrO3)、锂铌氧化物(LiNbO3)、钠铌 氧化物(NaNbO3)、钾铌氧化物(KNbO3)、钾钽氧化物(KTaO3)、铋 钪氧化物(BiScO3)、铋铁氧化物(BiFeO3)、铪铒氧化物(Hf1-xErxO)、铪镧氧化物(Hf1-xLaxO)、铪钇氧化物(Hf1-xYxO)、铪钆氧化物(Hf1-xGdxO)、 铪铝氧化物(Hf1- xAlxO)、铪锆氧化物(Hf1-xZrxO、HZO)、铪钛氧化物 (Hf1-xTixO)、铪钽氧化物(Hf1-xTaxO)、或其组合等。在一些实施例中， 铁电层90可以包括不同的铁电材料或者不同类型的存储器材料。在一些实 施例中，形成铁电层90的方法包括实施适当的沉积技术，例如CVD、 PECVD、金属氧化物化学气相沉积(MOCVD)、ALD、RPALD、PEALD、 MBD等。
在一些实施例中，铁电层90具有约1nm-20nm的厚度，例如5nm-10nm。 其他厚度范围(例如大于20nm或者5-15nm)可以适用。在一些实施例中， 铁电层90以完全非晶态形成。在可替代的实施例中，铁电层90以部分结 晶态形成；也即，铁电层90以混合的结晶-非晶态形成，并且具有一定程 度的结构排序。在又一个可替代的实施例中，铁电层90以完全结晶态形成。 在一些实施例中，铁电层90是单层。在可替代的实施例中，铁电层90是 多层结构。
在图21的动作S102处，第一退火工艺实施至铁电层90。在N2、O2或者N2/O2环境中，退火工艺的温度范围在约250℃至约550℃的范围内， 从而实现用于铁电层90的期望的晶格结构。在一些实施例中，在退火工艺 中，铁电层90从非晶态转变为部分或者完全结晶态。在可替代的实施例中， 在退火中，铁电层90从部分结晶态转变为完全结晶态。
在图20A至图20D中、以及在图21的动作S104处，处理88实施至 铁电层90上，以形成铁电层90'。在一些实施例中，处理88实施至铁电层 90上，以将铁电层90的至少一部分转变成经处理的铁电部分90A。经处理 的铁电部分90A用于增强器件的耐久性能。在一些实施例中，如图18C所 示，经处理的铁电部分90A是铁电层90’的一部分。在另一个实施例中， 如图18D所示，经处理的铁电部分90A是整个铁电层90′。
在一些实施例中，处理88通过能量源在铁电层90中引入物质(例如 附加的物质)。处理88的能量源可以通过离子注入工艺、等离子体工艺、 或者包括热扩散、电子束、紫外线(UV)的其他合适的工艺、或其组合来 提供。处理88可以是氮化处理工艺或者卤素处理工艺。在一些实施例中， 处理88引入具有5的化合价(例如氮(N))、具有7的化合价(例如氟(F))、或其组合的物质(例如附加的物质)，以消除或者阻挡铁电层 90'和稍后将形成的沟道层92之间的界面IF2中的陷阱或者缺陷，和/或在 铁电层90'和/或稍后将形成的沟道层92中占据氧空位而起到钝化的作用， 以抑制氧、氢、和空位的相互扩散，从而可以提高铁电层90′的固有疲劳 性能和耐久性。在一些实施例中，铁电层90'可以称为包含物质(例如氮或 者卤素)的铁电层。在可替代的实施例中，铁电层90’也可以称为掺杂有 钝化物质(例如氮或者卤素)的铁电层。
因此，经处理的铁电部分90A是具有5的化合价、7的化合价、或其 组合的物质的铁电层90'的部分。在一些实施例中，以相对低的能量实施离 子注入工艺或者等离子体工艺，以防止铁电层90的损坏，并且提高中和效 率。例如，离子注入工艺以约10KeV至50KeV的能量、以约1atoms/cm2至约1000atoms/cm2的剂量来实施。例如，等离子体工艺在等离子体室中以约1000sccm至约10000sccm的气体(例如N2、NH3、CF4、或者CFH3) 流量、约15Watts至约500Watts的功率、以及在约1Torr至约760Torr的 压力下持续约1秒至约360秒的时间、以及在小于约400℃的温度下来实 施。
如图18C所示，铁电层90'的物质浓度可以在约1E17/cm3至约1E20/cm3的范围内。在一些实施例中，铁电层90'具有变化的物质(例如氟、氮等) 浓度，并且该物质浓度可以沿着朝向导线72的方向减小。例如，铁电层 90′可以具有三部分结构，包括底部铁电部分90B、中间铁电部分90M、 和顶部铁电部分90T。底部铁电部分90B与导线72接触，中间铁电体部分90M位于底部铁电部分90B和顶部铁电部分90T之间。中间铁电部分90M 和顶部铁电部分90T统称为经处理的铁电部分90A。
在一些实施例中，顶部铁电部分90T具有铁电层90'的最大的物质浓度。 铁电层90’的最大的物质浓度位于顶部铁电部分90T的中心。在一个实施 例中，顶部铁电部分90T的物质浓度可以在铁电层90’的最大的物质浓度 的约50％至约100％的范围内；中间铁电部分90M的物质浓度可以在铁电 层90’的最大的物质浓度的约1％至约40％的范围内；而底部铁电部分90B 的物质浓度可以小于铁电层90’的最大的物质浓度的1％。在一些实施例中，铁电层90'的最大的物质浓度可以在约1E17/cm3至约1E20/cm3的范围 内。
在一些实施例中，顶部铁电部分90T具有厚度T3；中间铁电部分90M 具有厚度T2；而底部铁电部分90B具有厚度T1。在一些实施例中，厚度 T1、T2、和T3可以在约5埃和约10nm之间、约1nm和约50nm之间的范 围内，或者其他类似的值。另外，厚度T1与组合厚度(例如厚度T3加上 厚度T2)的厚度比在约1:2至1:10的范围内。
如图18D所示，在可替代的实施例中，经处理的铁电部分90A占据整 个铁电层90'。整个铁电层90′包括所述物质(例如氟、氮等)。在一些实 施例中，铁电层90′具有均匀分布的物质浓度。铁电层90′的物质浓度可 以在约1E17/cm3至约1E20/cm3的范围内。
如图19A和图19B所示、以及在图21的动作S106处，第二退火工艺 89实施至铁电层90'上。在一些实施例中，第二退火工艺89包括尖峰退火 工艺。尖峰退火工艺可以使用以下工艺参数或者条件来实施：峰值退火温 度保持在约380℃和约420℃之间的范围内，退火时间(或者持续时间) (在峰值温度保持期间)在约1秒和约60秒之间的范围内，退火压力在约50Torr和约760Torr之间的范围内。退火工艺以上的这些工艺参数不是任 意选择的，而是经过仔细调整，用以激活铁电层90'中的物质。
在图20A、图20B中、以及在图21的动作S108处，沟道层92保形地 沉积在铁电层90'上方的沟槽86中。沟道层92包括适合用于向存储器单元 202(参见图1A)提供沟道区的材料。例如，沟道层92包括氧化物半导体 (OS)，例如氧化锌(ZnO)、氧化铟钨(InWO)、氧化铟镓锌(InGaZnO、 IGZO)、氧化铟锌(InZnO)、氧化铟锡(ITO)、其组合等。在一些实施 例中，沟道层92包括多晶硅(poly-Si)、非晶硅(a-Si)等。沟道层92可 以通过CVD、PVD、ALD、PECVD等来沉积。沟道层92可以沿着铁电层 90上方的沟槽86的侧壁和底面延伸。在一些实施例中，沟道层92可以进 一步沉积在IMD70上，并且沿着阶梯区域中的阶梯结构的每个台阶的侧壁沉积。在图21的动作S110中，在沉积沟道层92之后，可以在与氧气有关 的环境中实施第三退火步骤(例如在约300℃至约450℃的温度范围内)， 以激活沟道层92的电荷载流子。
在图20C中，在实施第三退火工艺之后，一些物质扩散至沟道层92。 在一些实施例中，一些物质扩散至与顶部铁电部分90T接触的沟道层92 的底部沟道部分92B，而沟道层92的中间沟道部分92M和顶部沟道部分 具有很少或者不具有所述物质。顶部沟道部分92T具有厚度T6；中间沟道 部分92M具有厚度T5；而底部沟道部分92B具有厚度T4。其他厚度范围可以适用。在一些实施例中，组合厚度T3与组合厚度(例如厚度T3加上 厚度T2和厚度T1)的厚度比在约5％至约50％、约10％至约60％的范围 内，或者是其他类似的值。在一些实施例中，组合厚度T4与组合厚度(例 如厚度T6加上厚度T5和厚度T4)的厚度比在约5％至50％、约10％至 约60％的范围内，或者是其他类似的值。
在图20D中，示出了物质浓度和氧浓度与沟道层92、铁电层90'、和 导线72的深度的关系的曲线图。y轴表示物质浓度和氧浓度。x轴表示沟 道层92、铁电层90’、和导线72的深度。曲线[012]表示沟道层92的氧浓 度的分布；曲线[011]表示铁电层90’的氧浓度；而曲线[S1]表示物质浓度。
在一些实施例中，曲线[012]示出了沟道层92的中间沟道部分92M具 有最大的氧浓度。氧浓度从靠近后面要形成的介电材料98A的顶部沟道部 分92T的部分至中间沟道部分92M的中心增加。氧浓度从中间沟道部分 92M的中心至底部沟道部分92B和顶部铁电部分90T之间的界面IF2降低。 沟道层92的顶部沟道部分92T和底部沟道部分92B所具有的氧浓度低于 沟道层92的中间沟道部分92M的氧浓度。
曲线[011]示出了靠近底部铁电部分90B的中间铁电部分90M的部分具 有最大的氧浓度。铁电层90'的最大的氧浓度高于沟道层92的最大的氧浓 度。氧浓度从顶部铁电部分90T和底部沟道部分92B之间的界面IF2至中 间铁电部分90M的靠近底部铁电部分90B的部分增加。氧浓度从靠近底部 铁电部90B的中间铁电部90M的部分至底部铁电部分90B和导线72之间 的界面IF1降低。顶部铁电部分90T所具有的氧浓度低于中间铁电体部分 90M和底部铁电体部分90B的氧浓度。
曲线[S1]示出了铁电层90'具有最大的物质浓度。铁电层90′的最大的 物质浓度处于沟道层92的最大的氧浓度和铁电层90′的最大的氧浓度之 间。顶部铁电部分90T具有最大的物质浓度。中间铁电部分90M所具有的 物质浓度也低于顶部铁电部分90T的物质浓度，但大于底部铁电部分90B 的物质浓度。
底部沟道部分92B所具有的物质浓度低于顶部铁电部分90T的物质浓 度，但大于中间沟道部分92M和顶部沟道部分92T的物质浓度。在一个实 施例中，底部沟道部分92B的物质浓度可以在铁电层90’的最大的物质浓 度的约1％至约60％的范围内。中间沟道部分92M和顶部沟道部分92T可 以具有很少或者不具有所述物质，因此中间沟道部分92M或者顶部沟道部 分92T的物质浓度可以小于铁电层90′的最大的物质浓度的1％或者零。 铁电层90'中的物质的分布范围与氧的分布范围之比大于沟道层92(例如氧 化物半导体层)中的物质的分布范围与氧的分布范围之比。
顶部铁电部分90T所具有的物质浓度高于其氧浓度。底部沟道部分92B 和顶部铁电部分190T之间的界面IF2所具有的物质浓度也高于其氧浓度。 底部沟道部分92B和顶部铁电部分190T之间的界面IF2所具有的物质浓度 高于底部铁电部分90B和导线72之间的界面IF1的物质浓度。
图22至图25B示出了在沟槽86中形成用于存储器单元202(参见图 1A)的介电材料98和图案化沟道层92。图25A以局部三维图示出，其是 图25B中由虚线30所包围的部分的立体图。在图22、图23、图24、和图 25B中，截面图沿着图1A的线C-C’提供。
在图22中，介电材料98A沉积在沟道层92上方的沟槽86中。在一些 实施例中，介电材料98A包括氧化硅、氮化硅、氧氮化硅等，其可以通过 CVD、PVD、ALD、PECVD等来沉积。介电材料98A可以在沟道层92上 方沿着沟槽86的侧壁和底面延伸。在一些实施例中，介电材料98A是可选 的，并且可以省略。
在图23中，在沟槽86中去除介电材料98A和沟道层92的底部。去除 工艺包括可接受的蚀刻工艺，例如干蚀刻(例如RIE、NBE等)、湿蚀刻 等、或其组合。蚀刻可以是各向异性的。在一些实施例中，从多层堆叠件 58去除介电材料98A和沟道层92的顶部。在一些实施例中，去除工艺包 括光刻和蚀刻的组合。
相应地，所剩的介电材料98A和沟道层92可以暴露出沟槽86的底面 上的铁电层90'的部分。于是，可以将沟槽86的相对侧壁上的沟道层92的 部分彼此分隔开，从而改善了存储器阵列200(参见图1A)的存储器单元 202之间的隔离。
在图24中，沉积介电材料98B，以完全填充沟槽86。介电材料98B 可以通过一种或者多种材料形成，并且可以通过与介电材料98A相同或者 相似的工艺来形成。在一些实施例中，介电材料98B和介电材料98A包括 不同的材料。
在图25A和图25B中，去除工艺施加至介电材料98A/98B、沟道层92、 和铁电层90'，以去除多层堆叠件58上方的过量材料。在一些实施例中， 可以利用诸如CMP、回蚀工艺、其组合等的平坦化工艺。平坦化工艺暴露 出多层堆叠件58，使得在平坦化工艺完成之后，多层堆叠件58(例如介电 层52E)、铁电层90'、沟道层92、介电材料98A/98B(统称为介电材料98)、 以及IMD70的顶面齐平。
图26A至图29B示出了在存储器阵列200中制造导电柱106和108(例 如源极/漏极柱)的中间步骤。导电柱106和108可以沿着垂直于导电线72 的方向延伸，使得存储器阵列200的各个单元可以选择用于读取和写入操 作。图26A、图27A、图28A、和图29A以局部三维图示出，其是分别由 图26B、图27B、图28B、和图29B中的虚线30所包围的部分的立体图。 在图26B和图27B中，截面图沿着图1A的线C-C’提供。在图28B和29B 中，截面图沿着图1A的线D-D’提供。
在图26A和图26B中，在一些实施例中，通过沟道层92和介电材料 98图案化沟槽100。在可替代的实施例中，通过沟道层92、介电材料98、 和铁电层90′(未示出)图案化沟槽100。例如，可以通过光刻和蚀刻的 组合来实施图案化沟槽100。沟槽100可以设置在铁电层90'的相对侧壁之 间，并且沟槽100可以将存储器阵列200(参见图1A)中的相邻的存储器单元的堆叠件物理地分隔开。
在图27A和图27B中，隔离柱102形成在沟槽100中。在一些实施例 中，隔离层沉积在多层堆叠件58上方填充在沟槽100中。隔离层可以包括 例如氧化硅、氮化硅、氧氮化硅等，其可以通过CVD、PVD、ALD、PECVD 等来沉积。隔离层可以在沟道层92上方沿着沟槽100的侧壁和底面延伸。 在沉积之后，可以实施平坦化工艺(例如CMP、回蚀等)，以去除隔离层 的过量部分。在所得的结构中，多层堆叠件58(例如介电层52E)、铁电 层90’、沟道层92、和隔离柱102的顶面可以基本齐平(例如在工艺变化 内)。在一些实施例中，介电材料98和隔离柱102的材料可以选择成使得 其可以相对于彼此选择性地进行蚀刻。例如，在一些实施例中，介电材料 98包括氧化物，而隔离柱102包括氮化物。在一些实施例中，介电材料98 包括氮化物，而隔离柱102包括氧化物。其他材料也是可能的。
在图28A和图28B中，沟槽104限定为用于随后形成的导电柱106和 108。例如，通过利用光刻和蚀刻的组合来图案化介电材料98，来形成沟 槽104。在一些实施例中，如图28A所示，光刻胶118形成在多层堆叠件 58、介电材料98、隔离柱102、沟道层92、和铁电层90′上方。在一些实 施例中，通过可接受的光刻技术图案化光刻胶118，以限定开口120。每个 开口120可以暴露对应的隔离柱102和在隔离柱102旁边的介电材料98的 两个分隔区。通过这种方式，每个开口120可以限定由隔离柱102分隔开 的导电柱106和相邻的导电柱108的图案。
随后，可以通过可接受的蚀刻工艺，例如通过干蚀刻(例如RIE、NBE 等)、湿蚀刻等、或其组合，来去除介电材料98的由开口120暴露的部分。 蚀刻可以是各向异性的。蚀刻工艺可以使用在不显著蚀刻隔离柱102的情 况下蚀刻介电材料98的蚀刻剂。结果，即使开口120暴露出隔离柱102， 隔离柱102也不会被显著去除。沟槽104的图案可以对应于导电柱106和 108(参见图29A和图29B)。在沟槽104进行图案化之后，例如，可以通 过灰化去除光刻胶118。
在图29A和29B中，用导电材料填充沟槽104，以形成导电柱106和 108。导电材料可以包括铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、其组 合等，其可以使用例如CVD、ALD、PVD、PECVD等来形成。在导电材 料沉积之后，可以实施平坦化(例如CMP、回蚀等)，以去除导电材料的 过量部分，从而形成导电柱106和108。在所得的结构中，多层堆叠件58 (例如介电层52E)、铁电层90”、沟道层92、导电柱106、和导电柱108 的顶面可以基本齐平(例如在工艺变化内)。在一些实施例中，导电柱106 对应于并且电连接至存储器阵列中的位线，而导电柱108对应于并且电连 接至存储器阵列200中的源极线。
因此，如图29A所示，堆叠的存储器单元202可以形成在存储器阵列 200中。每个存储器单元202包括栅极电极(例如对应于导线72的部分)、 栅极电介质(例如对应于铁电层90'的部分)、沟道区(例如对应于沟道层 92的部分)、和源极/漏极柱(例如对应于导电柱106和108的部分)。隔 离柱102将相同列中和处于相同垂直层级的相邻存储器单元202隔离开。 存储器单元202可以设置在垂直堆叠的行和列的阵列中。
在图30A、图30B、图30C、图30D、和图30E中，IMD74形成在多 层堆叠件58(例如介电层52E)、铁电层90'、沟道层92、导电柱106、导 电柱108、和IMD70的顶面上。导电接触件110、112和114分别制作在导 电线72、导电柱106、和导电柱108上。图30A示出了存储器阵列200的 立体图，其也是由图30B中的虚线30所包围的部分的立体图；图30B示 出了沿着图1A的线D-D’的器件的截面图；图30C示出了存储器阵列200 的俯视图；图30D示出了沿着图30A的E-E’线的截面图；图30E示出了 沿着图1A的线B-B’的器件的截面图。
IMD74可以通过介电材料形成，并且可以通过诸如CVD、PECVD、 可流动CVD(FCVD)等的任何适当方法来沉积。介电材料可以包括磷硅 酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼的磷硅酸盐玻璃(BPSG)、 未掺杂的硅酸盐玻璃(USG)、低k介电材料等。在一些实施例中，IMD74 可以包括氧化物(例如氧化硅等)、氮化物(例如氮化硅等)、其组合等。 可以使用通过任何可接受的工艺形成的其他介电材料。之后，去除工艺施 加至IMD74，以去除多层堆叠件58和IMD70上方的过量介电材料。在一 些实施例中，去除工艺可以是平坦化工艺，例如化学机械抛光(CMP)、 回蚀工艺、其组合等。
在一些实施例中，导线72的阶梯形状可以在每个导线72上提供表面， 以使导电接触件110落在其上。在一些实施例中，形成导电接触件110可 以包括例如使用光刻和蚀刻的组合在IMD74和IMD70中图案化开口，以 暴露导电线72的部分。在开口中形成诸如扩散阻挡层、粘附层等的衬垫(未 示出)以及导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材 料可以包括铜、铜合金、银、金、钨、钴、铝、镍等。可以实施诸如CMP 的平坦化工艺，以从IMD74的表面去除过量的材料。在开口中所剩的衬垫 和导电材料形成导电接触件110。
同样由图30A的立体图所示，也可以分别在导电柱106和导电柱108 上制作导电接触件112和114。导电接触件112、114、和110可以分别电 连接至导线116A、116B、和116C，其将存储器阵列连接至下面的/上面的 电路(例如控制电路)和/或半导体管芯中的信号、电源、和地线。例如， 如图30D所示，导电接触件110可以延伸穿过IMD74和IMD70，以将导 线116C电连接至导线72。其他导电接触件或者通孔可以形成为穿过 IMD74，以将导线116A和116B电连接至下面的衬底上的有源器件。在可 替代的实施例中，除了互连结构320之外或者可以替代互连结构320的是， 可以通过在存储器阵列200上方形成的互连结构来提供往返于存储器阵列 的布线和/或电源线。相应地，可以完成存储器阵列200。
虽然图1A至图30B的实施例示出了用于导电柱106和108的特定图 案，但是其他配置也是可能的。例如，在这些实施例中，导电柱106和108 具有交错的图案。然而，在其他实施例中，如图32的铁电存储器200A所 示，阵列的同一行中的导电柱106和108彼此对准。
图1A至图30B的实施例示出的处理88示出为在特定定时执行，其他 合适的定时也是可能的。例如，在这些实施例中，处理88在形成沟道层 92之前实施。然而，在其他实施例中，如图32A、图32B、图33A、图33B、 图34A、图34B、图34C、图34D、图35、和图36的存储器阵列200'所示， 处理88由在形成沟道层192之后实施的处理188所替代。
图32A至图36示出了在沟槽86中形成铁电层190'和沟道层192'。图 32A、图33A、图34A、和图36以局部三维视图示出。图32A、图33A、 和图34A也是分别由图32B、图33B、和图34B中的虚线30所包围的部分 的立体图。在图32B、图33B、和图34B中，截面图沿着图36的线C-C’ 提供。图34C示出了图34B的区域R2中的局部放大图。图34D示出了物 质浓度和氧浓度与沟道层192'、铁电层190'、和导线72的深度的关系的曲 线图。图35示出了根据一些实施例的形成铁电层190'和沟道层192'的方法。
在图32A、图32B中、以及在图35的动作S200处，在对整体的多层 堆叠件58进行图案化以形成穿过其中的沟槽86之后，用导电材料替换牺 牲层53以限定导线72，铁电层190可以沿着导线72的侧壁和介电层52E 的顶面、以及沿着沟槽86的底面保形地沉积在沟槽86中。在一些实施例 中，铁电层190可以进一步沉积在IMD70上，并且沿着阶梯区域中的阶梯结构的每个台阶的侧壁沉积。铁电层190可以包括能够通过在铁电层190 上施加适当的电压差而在两个不同的极化方向之间进行切换的材料。铁电 层190可以与图17A的铁电层90相同或者相似。在图35的动作S202处， 第一退火工艺实施至铁电层190，以实现用于铁电层190的期望的晶格结 构。在这些实施例中，第一退火工艺可以与在图21的动作S102处的第三 退火工艺相同或者相似。
在图32A、图32B中、以及在图35的动作S204处，沟道层192保形 地沉积在铁电层190上方的沟槽86中。沟道层192包括适合用于向存储器 单元202'(参见图36)提供沟道区的材料。沟道层192可以与图20A的沟 道层92相同或者相似。在图35的动作S206处，第二退火工艺实施至沟道 层192，以激活沟道层192的电荷载流子。在这些实施例中，第二退火工艺可以与图21的动作S110处的第三退火工艺相同或者相似。
在图33A、图33B中、以及在图35的动作S208处，在形成铁电层190 和沟道层192之后，处理188实施在沟道层192和铁电层190上，以形成 沟道层192'和铁电层190'，用以增强器件的耐久性能。在一些实施例中， 处理188通过能量源在沟道层192和铁电层190中引入物质。处理188的 能量源可以通过离子注入工艺、等离子体工艺、或者包括热扩散、电子束、紫外线(UV)的其他合适的工艺、或其组合来提供。
处理188可以是氮化处理工艺或者卤素处理工艺。在一些实施例中， 处理188引入具有5的化合价(例如氮(N))、或者具有7的化合价(例 如氟(F))的物质，以消除或者阻挡铁电层190和沟道层192之间的界面 IF4中的陷阱或者缺陷，和/或在界面IF4、沟道层192、和/或铁电层190 中占据氧空位而起到钝化的作用，以抑制氧、氢、和空位的相互扩散，从 而可以提高铁电层190'的固有疲劳性能和耐久性。在一些实施例中，沟道 层192'也可以称为包含物质(例如氮或者卤素)的沟道层，铁电层190'也 可以称为包含物质(例如氮或者卤素)的铁电层。在可替代的实施例中， 沟道层192'也可以称为掺杂有钝化物质(例如氮或者卤素)的沟道层，铁 电层190'也可以称为掺杂有钝化物质(例如氮或者卤素)的铁电层。
因此，沟道层192'和铁电层190'具有5的化合价、7的化合价、或其组 合的物质。在一些实施例中，以相对低的能量实施离子注入工艺或者等离 子体工艺，以防止沟道层192和铁电层190的损坏，并且提高中和效率。 例如，离子注入工艺以约1KeV至50KeV的能量、以约1atoms/cm2至 1000atoms/cm2的剂量来实施。例如，等离子体工艺在等离子体室中以约10sccm至约1000sccm的气体(例如N2、NH3、CF4、或者CFH3)流量、 15Watts至500Watts的功率、以及在约1Torr至约760Torr的压力下持续约 1秒至约30秒的时间、以及在小于250℃至400℃的温度下来实施。在其 他实施例中，等离子体工艺在等离子体室中以约1000sccm至约10000sccm 的气体(例如N2、NH3、CF4、或者CFH3)流量、10Watts至1000Watts的 功率、以及在约1Torr至约1000Torr的压力下持续约1秒至约360秒的周 期、以及在小于500℃的温度下来实施。
在图35的动作S210处，第三退火工艺189实施在沟道层192'和铁电 层190'上。在一些实施例中，第三退火工艺189包括尖峰退火工艺。尖峰 退火工艺可以使用以下工艺参数或者条件来实施：峰值退火温度保持在约 380℃和约420℃之间的范围内，退火时间(或者持续时间)(在峰值 温度保持期间)在约1秒和约60秒之间的范围内，退火压力在约50Torr 和约760Torr之间的范围内。退火工艺以上的这些工艺参数不是任意选择 的，而是经过仔细调整，用以激活沟道层192'和铁电层190'中的物质。结 果，例如，沟道层192'的物质浓度可以在约1E17/cm3至约1E20/cm3的范围 内，而铁电层190'的物质浓度可以在约1E17/cm3至约1E20/cm3的范围内。
如图34C和图34D所示，在一些实施例中，铁电层190'和沟道层192' 具有物质(例如氟、氮等)的不同浓度。例如，铁电层190’可以具有三 部分结构，包括具有厚度T11的底部铁电部分190B、具有厚度T12的中间 铁电部分190M、和具有厚度T13的顶部铁电部分190T。底部铁电部分190B 与导线172接触，中间铁电部分190M位于底部铁电部分190B和顶部铁电部分190T之间。沟道层192’可以具有三部分结构，包括具有厚度T14的 底部沟道部分192B、具有厚度T15的中间沟道部分192M、和具有厚度T16 的顶部沟道部分192T。底部沟道部分192B与导线172接触，中间沟道部 分192M位于底部沟道部分192B和顶部沟道部分192T之间。沟道层192’ 和铁电层190’的这些部分具有不同的物质浓度和氧浓度。
在图34D中，示出了物质浓度与沟道层192'、铁电层190'、和导线72 的位置的关系的曲线图。y轴表示物质浓度和氧浓度。x轴表示沟道层192’、 铁电层190’、和导线72的深度。曲线[022]表示沟道层192’的氧浓度； 曲线[021]表示铁电层190’的氧浓度，曲线[S2]表示物质浓度。
在一些实施例中，曲线[022]示出了沟道层192'的中间沟道部分192M 具有最大的氧浓度，并且沟道层192'的顶部沟道部分192T和底部沟道部分 192B所具有的氧浓度低于沟道层192'的中间沟道部分192M的氧浓度。
曲线[021]示出了靠近底部铁电部分190B的中间铁电部分190M的部分 具有最大的氧浓度。铁电层190’的最大的氧浓度高于沟道层192’的最大 的氧浓度。顶部铁电部分190T所具有的氧浓度低于底部铁电部分190B和 中间铁电部分190M的氧浓度。
曲线[S2]示出了顶部沟道部分192T、中间沟道部分192M、和底部沟道 部分192B、顶部铁电部分190T、中间铁电部分190M、和底部铁电部分190B 具有所述物质。沟道层192’具有最大的物质浓度。沟道层192'(例如氧化 物半导体层)中的物质的分布范围与氧的分布范围之比大于铁电层190'中 的物质的分布范围与氧的分布范围之比。
最大的物质浓度处于沟道层192'的最大的氧浓度和铁电层190'的最大 的氧浓度之间。底部沟道部分192B具有最大的物质浓度。物质浓度从沟道 层192’的顶部沟道部分192T至底部沟道部分192B增加。物质浓度从沟 道层192’的底部沟道部分192B至铁电层190’的底部铁电部分190B减 小。底部沟道部分192B和顶部铁电部分190T之间的界面IF4所具有的物 质浓度高于底部铁电部分190B和导线72之间的界面IF3的物质浓度。
底部沟道部分192B和顶部铁电部分190T之间的界面IF4的物质浓度 高于其氧浓度。底部沟道部分192B的物质浓度高于其氧浓度。顶部铁电部 分190T的物质浓度高于其氧浓度。
在沟道层192'形成之后，沟道层192'进行图案化，并且根据上述方法 实施后续工艺，以形成包括多个存储器单元202'的存储器阵列200'，如图 36所示。
图36示出了根据一些实施例的铁电存储器器件的简化立体图。存储器 阵列200'类似于存储器阵列200，并且存储器单元202'类似于图1A的存储 器单元202，但是氧化物半导体层192'与沟道层92(例如氧化物半导体层) 相比具有更宽的物质分布范围。
图37示出了根据一些实施例的形成铁电存储器器件的方法。虽然该方 法示出和/或描述为一系列动作或者事件，但是应当理解的是，该方法不限 于所示出的顺序或者动作。因此，在一些实施例中，动作可以以与所示出 的顺序不同的顺序来执行，和/或可以同时执行。另外，在一些实施例中， 可以将所示出的动作或者事件细分为多个动作或者事件，其可以在分开的 时间执行，或者与其他动作或者子动作同时地执行。在一些实施例中，可以省略一些示出的动作或者事件，也可以包括其他未示出的动作或者事件。
在动作S300，沟槽形成为延伸穿过导线。图16A至图16B示出了对应 于动作S300的一些实施例的不同视图。
在动作S302，铁电层沉积为沿着沟槽的侧壁和底面。图17A至图17B 以及图32A和图32B示出了对应于动作S302的一些实施例的不同视图。
在动作S304，氧化物半导体层沉积在铁电层上方。氧化物半导体层沿 着沟槽的侧壁和底面延伸。图20A至图20B以及图32A和图32B示出了 对应于动作S304的一些实施例的不同视图。
在动作S306，实施处理，以在铁电层中引入具有5的化合价、7的化 合价、或其组合的物质。图18A、图18B、图33A、和图33B示出了对应 于动作S306的一些实施例的不同视图。处理工艺例如是离子注入工艺、等 离子体工艺、或其组合。在一些实施例中，在铁电层和氧化物半导体层进 行沉积之间实施处理。在可替代的实施例中，在氧化物半导体层进行沉积之后实施处理。
在动作S308，在实施处理之后实施退火工艺。图19A、图19B、图34A、 和图34B示出了对应于动作S308的一些实施例的不同视图。
虽然图1A至图30B和图32A至图36的实施例示出了在形成沟槽86 之前形成阶梯结构，但是其他定时也是可能的。例如，可以在形成导电柱 106和108之后和在形成IMD74之前形成阶梯结构。
各个实施例提供了具有垂直堆叠的存储器单元的3D存储器阵列。存储 器单元各自包括具有FE栅极介电材料的TFT和氧化物半导体沟道区。在 一些实施例中，铁电层90′/190′和/或氧化物半导体层92/192′可以包含 具有5的化合价、7的化合价、或其组合的物质。例如，具有5的化合价 的物质为氮，具有7的化合价的物质为氟。物质的包含可以允许用于铁电 层90'，以消除或者阻挡铁电层90'/190'和沟道层92/192'之间的界面IF2中 的陷阱或者缺陷，和/或在界面IF2、铁电层90'/190'、和沟道层92/192'中占 据氧空位而起到钝化的作用，以抑制氧、氢、和空位的相互扩散，从而可 以提高铁电层90'/190'的固有疲劳性能和耐久性。相应地，各种实施例提高 了所得器件的可靠性，并且简化了制造。
根据本发明的一些实施例，一种存储器单元包括：晶体管，位于半导 体衬底上方，该晶体管包括：铁电层，沿着字线的侧壁布置，该铁电层包 括具有5的化合价、7的化合价、或其组合的物质；以及氧化物半导体层， 电连接至源极线和位线，其中，铁电层设置在氧化物半导体层和字线之间。
根据本发明的可替代的实施例，一种器件包括：半导体衬底；第一存 储器单元，位于半导体衬底上方，第一存储器单元包括第一晶体管，其中， 第一晶体管包括：铁电层的第一部分，铁电层的第一部分位于第一字线的 侧壁上，并且铁电层包括具有5的化合价、7的化合价、或其组合的物质； 以及第一沟道区，位于铁电层的侧壁上，第一沟道区包括氧化物半导体层， 其中，第一沟道区和铁电层的第一部分之间的第一界面所具有的物质具有 5的化合价、7的化合价、或其组合；以及第二存储器单元，位于第一存储 器单元上方。
根据本发明的又一个可替代的实施例，一种方法包括：形成延伸穿过 导线的沟槽；沉积沿着沟槽的侧壁和底面的铁电层；沉积位于铁电层上方 的氧化物半导体层，该氧化物半导体层沿着沟槽的侧壁和底面延伸；以及 实施处理，以在铁电层中引入具有5的化合价、7的化合价、或其组合的 物质。
本申请的实施例提供了一种存储器单元，包括：晶体管，位于半导体 衬底上方，所述晶体管包括：铁电层，沿着字线的侧壁布置，所述铁电层 包括具有5的化合价、7的化合价、或其组合的物质；以及氧化物半导体 层，电连接至源极线和位线，其中，所述铁电层设置在所述氧化物半导体 层和所述字线之间。在一些实施例中，具有5的化合价的物质是氮，所述 具有7的化合价的物质是氟。在一些实施例中，铁电层与所述氧化物半导 体层接触。在一些实施例中，铁电层和所述氧化物半导体层之间的第一界 面所具有的第一物质浓度高于所述铁电层和所述字线之间的第二界面的第 二物质浓度。在一些实施例中，铁电层在所述第一界面和所述第二界面之 间具有最大的物质浓度。在一些实施例中，靠近所述第一界面的所述氧化 物半导体层的部分具有物质浓度。
本申请的实施例提供了一种器件，包括：半导体衬底；第一存储器单 元，位于所述半导体衬底上方，所述第一存储器单元包括第一晶体管，其 中，所述第一晶体管包括：铁电层的第一部分，所述铁电层的所述第一部 分位于第一字线的侧壁上，并且所述铁电层包括具有5的化合价、7的化 合价、或其组合的物质；以及第一沟道区，位于所述铁电层的侧壁上，所 述第一沟道区包括氧化物半导体层，其中，所述第一沟道区和所述铁电层 的所述第一部分之间的第一界面所具有的物质具有5的化合价、7的化合 价、或其组合；以及第二存储器单元，位于所述第一存储器单元上方。在 一些实施例中，第一界面的物质浓度高于其氧浓度。在一些实施例中，铁 电层连续地延伸超过所述第一字线、和超过通过介电层与所述第一字线垂 直地分隔开的第二字线。在一些实施例中，还包括：第三存储器器件，包 括：所述铁电层的第三部分，位于与所述第一字线的所述侧壁相对的所述 第一字线的第二侧壁上；以及第二沟道区，通过所述铁电层的所述第三部 分与所述第一字线的所述第二侧壁分隔开。在一些实施例中，物质还在所 述铁电层、所述氧化物半导体层、或其组合中占据氧空位。在一些实施例 中，铁电层中的所述物质的分布范围与氧的分布范围之比大于所述氧化物 半导体层中的所述物质的分布范围与氧的分布范围之比。在一些实施例中， 氧化物半导体层中的所述物质的分布范围与氧的分布范围之比大于所述铁 电层中的所述物质的分布范围与氧的分布范围之比。在一些实施例中，第 二存储器单元包括第二晶体管，所述第二晶体管包括：所述铁电层的第二 部分，所述铁电层的所述第二部分电连接至位于所述第一字线上方的第二 字线，并且所述第二字线和所述第一字线通过介电层分隔开；以及第二沟 道区。
本申请的实施例提供了一种方法，包括：形成延伸穿过导线的沟槽； 沉积沿着所述沟槽的侧壁和底面的铁电层；沉积位于所述铁电层上方的氧 化物半导体层，所述氧化物半导体层沿着所述沟槽的所述侧壁和所述底面 延伸；以及实施处理，以在所述铁电层中引入具有5的化合价、7的化合 价、或其组合的物质。在一些实施例中，具有5的化合价的物质是氮，所 述具有7的化合价的物质是氟。在一些实施例中，处理工艺包括离子注入 工艺、等离子体工艺、或其组合。在一些实施例中，在所述沉积所述铁电 层和所述沉积所述氧化物半导体层之间实施所述处理。在一些实施例中， 在所述沉积所述氧化物半导体层之后实施所述处理。在一些实施例中，还 包括在实施所述处理之后实施退火工艺。
前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理 解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用 本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实 现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意 识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、 替换和变更而不背离本公开的精神和范围。

Claims (10)

1.一种存储器单元，包括：
晶体管，位于半导体衬底上方，所述晶体管包括：
铁电层，沿着字线的侧壁布置，所述铁电层包括具有5的化合价、7的化合价、或其组合的物质；以及
氧化物半导体层，电连接至源极线和位线，其中，所述铁电层设置在所述氧化物半导体层和所述字线之间。
2.根据权利要求1所述的存储器单元，其中，所述具有5的化合价的物质是氮，所述具有7的化合价的物质是氟。
3.根据权利要求1所述的存储器单元，其中，所述铁电层与所述氧化物半导体层接触。
4.根据权利要求1所述的存储器单元，其中，所述铁电层和所述氧化物半导体层之间的第一界面所具有的第一物质浓度高于所述铁电层和所述字线之间的第二界面的第二物质浓度。
5.根据权利要求4所述的存储器单元，其中，所述铁电层在所述第一界面和所述第二界面之间具有最大的物质浓度。
6.根据权利要求4所述的存储器单元，其中，靠近所述第一界面的所述氧化物半导体层的部分具有物质浓度。
7.一种存储器器件，包括：
半导体衬底；
第一存储器单元，位于所述半导体衬底上方，所述第一存储器单元包括第一晶体管，其中，所述第一晶体管包括：
铁电层的第一部分，所述铁电层的所述第一部分位于第一字线的侧壁上，并且所述铁电层包括具有5的化合价、7的化合价、或其组合的物质；以及
第一沟道区，位于所述铁电层的侧壁上，所述第一沟道区包括氧化物半导体层，其中，所述第一沟道区和所述铁电层的所述第一部分之间的第一界面所具有的物质具有5的化合价、7的化合价、或其组合；以及
第二存储器单元，位于所述第一存储器单元上方。
8.根据权利要求7所述的存储器器件，其中，所述第一界面的物质浓度高于其氧浓度。
9.根据权利要求7所述的存储器器件，其中，所述铁电层连续地延伸超过所述第一字线、和超过通过介电层与所述第一字线垂直地分隔开的第二字线。
10.一种形成存储器器件的方法，包括：
形成延伸穿过导线的沟槽；
沉积沿着所述沟槽的侧壁和底面的铁电层；
沉积位于所述铁电层上方的氧化物半导体层，所述氧化物半导体层沿着所述沟槽的所述侧壁和所述底面延伸；以及
实施处理，以在所述铁电层中引入具有5的化合价、7的化合价、或其组合的物质。
CN202110220243.6A 2020-05-28 2021-02-26 存储器单元、存储器器件及其形成方法 Pending CN113380821A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063031033P 2020-05-28 2020-05-28
US63/031,033 2020-05-28
US17/108,218 US11515332B2 (en) 2020-05-28 2020-12-01 Ferroelectric memory device and method of forming the same
US17/108,218 2020-12-01

Publications (1)

Publication Number Publication Date
CN113380821A true CN113380821A (zh) 2021-09-10

Family

ID=77569627

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110220243.6A Pending CN113380821A (zh) 2020-05-28 2021-02-26 存储器单元、存储器器件及其形成方法

Country Status (5)

Country Link
US (2) US11950427B2 (zh)
KR (1) KR102568611B1 (zh)
CN (1) CN113380821A (zh)
DE (1) DE102020132373A1 (zh)
TW (1) TWI779510B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020130975A1 (de) 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Ferroelektrische speichervorrichtung und verfahren zum bilden derselben
US11910617B2 (en) 2020-05-28 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric memory device and method of forming the same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6574131B1 (en) * 2000-08-31 2003-06-03 Micron Technology, Inc. Depletion mode ferroelectric memory device and method of writing to and reading from the same
US20050285171A1 (en) * 2004-06-11 2005-12-29 Tai-Bor Wu Ferroelectric material and ferroelectric memory device made therefrom
CN103066112A (zh) * 2011-10-19 2013-04-24 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
US20190019683A1 (en) * 2017-07-14 2019-01-17 SK Hynix Inc. Methods of fabricating ferroelectric memory devices
US10403631B1 (en) * 2018-08-13 2019-09-03 Wuxi Petabyte Technologies Co., Ltd. Three-dimensional ferroelectric memory devices
US20190287980A1 (en) * 2018-03-16 2019-09-19 SK Hynix Inc. Frroelectric memory device
CN111129150A (zh) * 2019-11-21 2020-05-08 纳晶科技股份有限公司 一种铁电薄膜晶体管及其制造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4375560B2 (ja) * 2004-12-07 2009-12-02 セイコーエプソン株式会社 トランジスタ型強誘電体メモリの製造方法
JP2018032839A (ja) * 2015-12-11 2018-03-01 株式会社半導体エネルギー研究所 トランジスタ、回路、半導体装置、表示装置および電子機器
US10056463B2 (en) * 2016-06-30 2018-08-21 United Microelectronics Corp. Transistor and manufacturing method thereof
JP2020505790A (ja) * 2017-01-20 2020-02-20 リ， ウェイミンＬＩ， Ｗｅｉｍｉｎ 強誘電体酸化物メモリデバイス
US10008614B1 (en) * 2017-03-21 2018-06-26 United Microelectronics Corp. Dual channel transistor
US11250899B2 (en) 2017-09-29 2022-02-15 Intel Corporation 1S-1T ferroelectric memory
TWI720263B (zh) * 2017-10-30 2021-03-01 聯華電子股份有限公司 電晶體結構以及其製造方法
US10777566B2 (en) * 2017-11-10 2020-09-15 Macronix International Co., Ltd. 3D array arranged for memory and in-memory sum-of-products operations
CN111937147B (zh) * 2018-02-02 2024-08-27 日升存储公司 三维垂直nor闪速薄膜晶体管串
JP7123622B2 (ja) * 2018-05-18 2022-08-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US11380709B2 (en) * 2018-09-04 2022-07-05 Sandisk Technologies Llc Three dimensional ferroelectric memory
US10923502B2 (en) 2019-01-16 2021-02-16 Sandisk Technologies Llc Three-dimensional ferroelectric memory devices including a backside gate electrode and methods of making same
US20220139960A1 (en) 2019-09-12 2022-05-05 Sandisk Technologies Llc Three-dimensional memory device containing ferroelectric-assisted memory elements and method of making the same
US11515332B2 (en) * 2020-05-28 2022-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric memory device and method of forming the same
US11637126B2 (en) 2020-05-29 2023-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same
US11587950B2 (en) 2020-07-01 2023-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6574131B1 (en) * 2000-08-31 2003-06-03 Micron Technology, Inc. Depletion mode ferroelectric memory device and method of writing to and reading from the same
US20050285171A1 (en) * 2004-06-11 2005-12-29 Tai-Bor Wu Ferroelectric material and ferroelectric memory device made therefrom
CN103066112A (zh) * 2011-10-19 2013-04-24 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
US20190019683A1 (en) * 2017-07-14 2019-01-17 SK Hynix Inc. Methods of fabricating ferroelectric memory devices
US20190287980A1 (en) * 2018-03-16 2019-09-19 SK Hynix Inc. Frroelectric memory device
US10403631B1 (en) * 2018-08-13 2019-09-03 Wuxi Petabyte Technologies Co., Ltd. Three-dimensional ferroelectric memory devices
CN111129150A (zh) * 2019-11-21 2020-05-08 纳晶科技股份有限公司 一种铁电薄膜晶体管及其制造方法

Also Published As

Publication number Publication date
DE102020132373A1 (de) 2021-12-02
US20240206185A1 (en) 2024-06-20
KR102568611B1 (ko) 2023-08-18
US20220359570A1 (en) 2022-11-10
US11950427B2 (en) 2024-04-02
TWI779510B (zh) 2022-10-01
TW202145217A (zh) 2021-12-01
KR20210148856A (ko) 2021-12-08

Similar Documents

Publication Publication Date Title
US11729986B2 (en) Ferroelectric memory device and method of forming the same
US11515332B2 (en) Ferroelectric memory device and method of forming the same
US11765892B2 (en) Three-dimensional memory device and method of manufacture
US12069863B2 (en) Method of forming memory device comprising conductive pillars
CN113488541B (zh) 半导体器件、存储器件及其形成方法
US11647635B2 (en) Ferroelectric memory device and method of forming the same
US20210375936A1 (en) Memory array channel regions
CN113380823A (zh) 铁电存储器件及其形成方法
US11527552B2 (en) Ferroelectric memory device and method of forming the same
US20220367515A1 (en) Ferroelectric memory device and method of forming the same
CN113745238B (zh) 三维存储器件和方法
US11647636B2 (en) Memory devices
US11950427B2 (en) Ferroelectric memory device and method of forming the same
TWI807270B (zh) 記憶胞、半導體元件及形成半導體元件的方法
CN113380825B (zh) 铁电存储器器件及其形成方法
US20240081078A1 (en) Memory device and method of forming the same
TWI759123B (zh) 鐵電記憶體裝置及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination