KR20210148856A - 강유전체 메모리 디바이스 및 그 형성 방법 - Google Patents

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Abstract

메모리 셀은 반도체 기판 위에 트랜지스터를 포함한다. 트랜지스터는 워드 라인의 측벽을 따라 배열된 강유전체 층을 포함한다. 강유전체 층은 5의 원자가, 7의 원자가, 또는 이들의 조합을 갖는 종을 포함한다. 산화물 반도체 층은 소스 라인 및 비트 라인에 전기적으로 커플링된다. 강유전체 층은 산화물 반도체 층과 워드 라인 사이에 배치된다.

Description

강유전체 메모리 디바이스 및 그 형성 방법{FERROELECTRIC MEMORY DEVICE AND METHOD OF FORMING THE SAME}
관련 출원에 대한 참조
본 출원은 2020년 5월 28일자로 출원된 미국 가출원 번호 제63/031,033호의 우선권을 주장하며, 이로써, 이 미국 가출원의 내용들은 그 전체가 인용에 의해 포함된다.
반도체 디바이스들은 다양한 전자 애플리케이션들, 이를테면, 개인용 컴퓨터들, 휴대폰들, 디지털 카메라들, 및 다른 전자 장비에서 사용된다. 반도체 디바이스들은 전형적으로, 반도체 기판 위에 절연 층 또는 유전체 층, 전도성 층들, 및 반도체 층들을 순차적으로 성막하고, 그 위에 회로 컴포넌트들 및 엘리먼트들을 형성하기 위해 리소그래피 및 에칭 기법들을 사용하여 다양한 재료 층들을 패터닝함으로써 제작된다.
반도체 산업은, 주어진 영역 내에 더 많은 컴포넌트들이 통합될 수 있게 하는, 최소 특징부(feature) 사이즈의 지속적인 감소들에 의해, 다양한 전자 컴포넌트들(예컨대, 트랜지스터들, 다이오드들, 레지스터들, 커패시터들 등)의 통합 밀도를 계속해서 개선하고 있다. 그러나, 최소 특징부 사이즈들이 감소됨에 따라, 해결되어야 하는 부가적인 문제들이 발생된다.
본 개시내용의 양태들은 첨부 도면들과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 특징부들이 실척대로 도시된 것이 아님을 유의한다. 실제로, 다양한 특징부들의 치수들은 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1a, 도 1b, 및 도 1c는 일부 실시예들에 따른 강유전체 메모리 디바이스의 단순화된 사시도, 회로도, 및 평면도를 예시한다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 도 18b, 도 18c, 도 18d, 도 19a, 도 19b, 도 20a, 도 20b, 도 20c, 도 22, 도 23, 도 24, 도 25a, 도 25b, 도 26a, 도 26b, 도 27a, 도 27b, 도 28a, 도 28b, 도 29a, 도 29b, 도 30a, 도 30b, 도 30c, 도 30d, 및 도 30e는 일부 실시예들에 따른 강유전체 메모리 디바이스의 제조의 다양한 도면들을 예시한다.
도 20d는 일부 실시예들에 따른, 채널 층, 강유전체 층, 및 전도성 라인의 깊이들에 대한 종 및 산소 농도들의 그래프를 예시한다.
도 21은 일부 실시예들에 따른, 강유전체 메모리 디바이스의 채널 층 및 강유전체 층을 형성하는 방법을 예시한다.
도 31은 대안적인 실시예들에 따른 강유전체 메모리 디바이스의 단순화된 사시도를 예시한다.
도 32a, 도 32b, 도 33a, 도 33b, 도 34a, 도 34b, 도 34c, 및 도 36은 다른 대안적인 실시예들에 따른, 강유전체 메모리 디바이스의 제조에서의 중간 스테이지들의 다양한 도면들을 예시한다.
도 34d는 일부 실시예들에 따른, 채널 층, 강유전체 층, 및 전도성 라인의 깊이들에 대한 종 및 산소 농도들의 그래프를 예시한다.
도 35는 일부 실시예들에 따른, 강유전체 메모리 디바이스의 채널 층 및 강유전체 층을 형성하는 방법을 예시한다.
도 37은 일부 실시예들에 따른 강유전체 메모리 디바이스를 형성하는 방법을 예시한다.
다음의 개시내용은 본 발명의 상이한 특징들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 컴포넌트들 및 배열들의 특정 예들이 본 개시내용을 간략화하기 위해 아래에서 설명된다. 이들은, 당연히, 단지 예들일 뿐이고, 제한적인 것으로 의도되지 않는다. 예컨대, 다음의 설명에서의 제2 특징부 위 또는 상으로의 제1 특징부의 형성은 제1 및 제2 특징부들이 직접적으로 접촉하게 형성되는 실시예들을 포함할 수 있고, 그리고 제1 및 제2 특징부들이 직접적으로 접촉하지 않을 수 있도록 제1 및 제2 특징부들 사이에 부가적인 특징부들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 부가하여, 본 개시내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순성 및 명확성의 목적을 위한 것이고, 그 자체로, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
추가로, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어들은, 도면들에 예시되는 바와 같은, 하나의 엘리먼트 또는 특징부와 다른 엘리먼트들(들) 또는 특징부(들)의 관계를 설명하기 위한 설명의 편의를 위해 본원에서 사용될 수 있다. 공간적으로 상대적인 용어들은, 도면들에 도시된 배향 이외에, 사용 또는 동작 중인 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 달리(90도 회전되거나 또는 다른 배향들로) 배향될 수 있고, 본원에서 사용되는 공간적으로 상대적인 설명자들은 그에 따라 유사하게 해석될 수 있다.
다양한 실시예들은 3D 메모리 어레이와 같은 메모리 디바이스를 제공한다. 일부 실시예들에서, 3D 메모리 어레이는 복수의 수직으로 적층된 메모리 셀들을 포함하는 강유전성 전계 효과 트랜지스터(FeFET) 메모리 회로이다. 일부 실시예들에서, 각각의 메모리 셀들은, 게이트 전극으로서 작용하는 워드 라인 구역, 제1 소스/드레인 전극으로서 작용하는 비트 라인 구역, 및 제2 소스/드레인 전극으로서 작용하는 소스 라인 구역, 게이트 유전체로서의 강유전체 재료, 및 채널 구역으로서의 산화물 반도체(OS)를 포함하는 FeFET로 간주된다. 일부 실시예들에서, 각각의 메모리 셀들은 박막 트랜지스터(TFT)로 간주된다.
도 1a, 도 1b, 및 도 1c는 일부 실시예들에 따른 메모리 어레이의 예를 예시한다. 도 1a는 부분 3-차원도로 단순화된 메모리 어레이(200)의 일부의 예를 예시하고, 도 1b는 메모리 어레이(200)의 회로도를 예시하고, 도 1c는 일부 실시예들에 따른 메모리 어레이(200)의 평면도를 예시한다. 메모리 어레이(200)는 행들 및 열들의 그리드로 배열될 수 있는 복수의 메모리 셀들(202)을 포함한다. 메모리 셀들(202)은 추가로, 3-차원 메모리 어레이를 제공함으로써 디바이스 밀도를 증가시키기 위해 수직으로 적층될 수 있다. 메모리 어레이(200)는 반도체 다이의 BEOL(back end of line)에 배치될 수 있다. 예컨대, 메모리 어레이는 반도체 다이의 상호 연결 층들에 배치될 수 있는데, 이를테면, 반도체 기판 상에 형성된 하나 이상의 능동 디바이스들(예컨대, 트랜지스터들) 위에 배치될 수 있다.
일부 실시예들에서, 메모리 어레이(200)는 메모리 어레이, 이를테면 NOR 메모리 어레이 등이다. 일부 실시예들에서, 각각의 메모리 셀(202)의 게이트는 각각의 워드 라인(예컨대, 전도성 라인(72))에 전기적으로 커플링되고, 각각의 메모리 셀(202)의 제1 소스/드레인 구역은 각각의 비트 라인(예컨대, 전도성 라인(116B)에 전기적으로 커플링되고, 각각의 메모리 셀(202)의 제2 소스/드레인 구역은 제2 소스/드레인 구역을 접지에 전기적으로 커플링시키는 각각의 소스 라인(예컨대, 전도성 라인(116A))에 전기적으로 커플링된다. 메모리 어레이(200)의 동일한 수평 행에 있는 메모리 셀들(202)은 공통 워드 라인을 공유할 수 있는 한편, 메모리 어레이(200)의 동일한 수직 열에 있는 메모리 셀들(202)은 공통 소스 라인 및 공통 비트 라인을 공유할 수 있다.
메모리 어레이(200)는 복수의 수직으로 적층된 전도성 라인들(72)(예컨대, 워드 라인들)을 포함하며, 전도성 라인들(72) 중 인접한 전도성 라인들 사이에 유전체 층들(52)이 배치된다. 전도성 라인들(72)은 아래에 놓인 기판의 주 표면에 평행한 방향으로 연장된다(도 1a 및 도 1b에 명시적으로 예시되지 않음). 전도성 라인들(72)은 하부 전도성 라인들(72)이 상부 전도성 라인들(72)의 엔드포인트들보다 더 길고 그 엔드포인트들을 지나서 측 방향으로 연장되도록 계단 구성을 가질 수 있다. 예컨대, 도 1a에서, 전도성 라인들(72)의 다수의 적층된 층들이 예시되며, 최상단 전도성 라인들(72)은 가장 짧고, 최하단 전도성 라인들(72)은 가장 길다. 전도성 라인들(72)의 각각의 길이들은 아래에 놓인 기판을 향하는 방향으로 증가될 수 있다. 이러한 방식으로, 전도성 라인들(72) 각각의 부분은 메모리 어레이(200) 위로부터 접근 가능할 수 있고, 전도성 콘택들이 전도성 라인들(72)의 노출된 부분들에 대해 각각 제조될 수 있다.
메모리 어레이(200)는, 교번적으로 배열된, 전도성 필러(pillar)들(106)(예컨대, 비트 라인들에 전기적으로 연결됨) 및 전도성 필러들(108)(예컨대, 소스 라인들에 전기적으로 연결됨)을 더 포함한다. 전도성 필러들(106 및 108)은 각각, 전도성 라인들(72)과 직각을 이루는 방향으로 연장될 수 있다. 유전체 재료(98)가 전도성 필러들(106)과 전도성 필러들(108) 중 인접한 것들 사이에 배치되고 이들을 격리한다.
교차하는 전도성 라인(72)과 함께 전도성 필러들(106 및 108)의 쌍들은 각각의 메모리 셀(202)의 경계들을 정의하고, 격리 필러(102)가 전도성 필러들(106 및 108)의 인접한 쌍들 사이에 배치되고 이들을 격리한다. 일부 실시예들에서, 전도성 필러들(108)은 접지에 전기적으로 커플링된다. 도 1a는 전도성 필러들(108)에 대한 전도성 필러들(106)의 특정 배치를 예시하지만, 전도성 필러들(106 및 108)의 배치는 다른 실시예들에서 대체될 수 있다는 것이 이해되어야 한다.
일부 실시예들에서, 메모리 어레이(200)는 또한, 채널 층(92)으로서 산화물 반도체(OS) 재료를 포함할 수 있다. 채널 층(92)은 메모리 셀들(202)을 위한 채널 구역들을 제공할 수 있다. 예컨대, 대응하는 전도성 라인(72)을 통해 적절한 전압(예컨대, 대응하는 메모리 셀(202)의 각각의 임계 전압(Vth)보다 더 높음)이 인가될 때, 전도성 라인(72)과 교차하는 채널 층(92)의 구역은 전류가 전도성 필러들(106)로부터 전도성 필러들(108)로(예컨대, 화살표(206)로 표시된 방향으로) 흐를 수 있게 할 수 있다.
일부 실시예들에서, 강유전체 층(90')은 전도성 라인들(72) 및 유전체 층들(52) 각각과 채널 층(92) 사이에 배치되고, 강유전체 층(90')은 각각의 메모리 셀(202)을 위한 게이트 유전체로서 역할을 할 수 있다. 일부 실시예들에서, 강유전체 층(90')은 강유전성 재료, 이를테면, 하프늄 산화물, 하프늄 지르코늄 산화물, 실리콘-도핑된 하프늄 산화물 등을 포함한다.
강유전체 층(90')은 2개의 상이한 방향들 중 하나로 분극될 수 있고, 분극 방향은 강유전체 층(90')에 걸쳐 적절한 전압차를 인가하고 적절한 전기장를 생성함으로써 변화될 수 있다. 분극은 비교적 국부화될 수 있고(예컨대, 일반적으로 메모리 셀들(202)의 각각의 경계들 내에 포함됨), 강유전체 층(90')의 연속적인 구역은 복수의 메모리 셀들(202)에 걸쳐 연장될 수 있다. 강유전체 층(90')의 특정 구역의 분극 방향에 따라, 대응하는 메모리 셀(202)의 임계 전압이 변화되고, 디지털 값(예컨대, 0 또는 1)이 저장될 수 있다. 예컨대, 강유전체 층(90')의 구역이 제1 전기 분극 방향을 가질 때, 대응하는 메모리 셀(202)은 비교적 낮은 임계 전압을 가질 수 있고, 강유전체 층(90')의 구역이 제2 전기 분극 방향을 가질 때, 대응하는 메모리 셀(202)은 비교적 높은 임계 전압을 가질 수 있다. 2개의 임계 전압들 사이의 차이는 임계 전압 시프트로 지칭될 수 있다. 더 큰 임계 전압 시프트는 대응하는 메모리 셀(202)에 저장된 디지털 값을 판독하는 것을 더 쉽게(예컨대, 에러 발생 가능성을 더 낮게) 만든다.
일부 실시예들에서, 강유전체 층(90')은, 강유전체 층(90'/190')의 고유 피로 성능 및 내구성이 개선될 수 있도록, 강유전체 층(90'/190') 내의 산소 베이컨시(vacancy)들을 점유하여 산소, 수소, 및 베이컨시들의 상호 확산을 억제하기 위한 패시베이션(passivation)으로서 역할을 하기 위해, 그리고/또는 강유전체 층(90'/190')과 채널 층(92/192') 사이의 계면(IF2)에서 트랩들 또는 결함들을 제거 또는 차단하기 위해, 5의 원자가(예컨대, 질소(N)), 또는 7의 원자가(예컨대, 불소(F)), 또는 이들의 조합을 갖는 종(예컨대, 부가적인 종)을 함유한다.
이러한 실시예들에서, 메모리 셀(202)에 대해 기록 동작을 수행하기 위해, 메모리 셀(202)에 대응하는 강유전체 층(90')의 부분에 기록 전압이 인가된다. 일부 실시예들에서, 기록 전압은, 예컨대, 대응하는 전도성 라인(72)(예컨대, 워드 라인) 및 대응하는 전도성 필러들(106/108)(예컨대, 비트 라인/소스 라인)에 적절한 전압들을 인가함으로써 인가된다. 강유전체 층(90')의 부분에 걸쳐 기록 전압을 인가함으로써, 강유전체 층(90')의 구역의 분극 방향이 변화될 수 있다. 결과로서, 대응하는 메모리 셀(202)의 대응하는 임계 전압이 또한, 낮은 임계 전압으로부터 높은 임계 전압으로 또는 그 반대로 스위칭될 수 있고, 디지털 값이 메모리 셀(202)에 저장될 수 있다. 전도성 라인들(72)이 전도성 필러들(106 및 108)과 교차하기 때문에, 개별 메모리 셀들(202)이 기록 동작을 위해 선택될 수 있다.
이러한 실시예들에서, 메모리 셀(202)에 대해 판독 동작을 수행하기 위해, 판독 전압(낮은 임계 전압과 높은 임계 전압 사이의 전압)이 대응하는 전도성 라인(72)(예컨대, 워드 라인)에 인가된다. 강유전체 층(90')의 대응하는 구역의 분극 방향에 따라, 메모리 셀(202)은 턴 온될 수 있거나 또는 턴 온되지 않을 수 있다. 결과로서, 전도성 필러(106)는 전도성 필러(108)(예컨대, 접지에 커플링된 소스 라인)를 통해 방전될 수 있거나 또는 방전되지 않을 수 있고, 메모리 셀(202)에 저장된 디지털 값이 결정될 수 있다. 전도성 라인들(72)이 전도성 필러들(106 및 108)과 교차하기 때문에, 개별 메모리 셀들(202)이 판독 동작을 위해 선택될 수 있다.
도 1a의 부분 3-차원도는 추가로, 추후 도면들에서 사용되는 메모리 어레이(200)의 참조 단면들에 대응하는 라인들을 예시한다. 단면 B-B'는 전도성 라인들(72)의 길이 방향 축을 따르고, 예컨대, 메모리 셀들(202)의 전류 흐름 방향에 평행한 방향이다. 단면 C-C'는 단면 B-B'와 직각을 이루고, 유전체 재료들(98) 및 격리 필러들(102)을 통해 연장된다. 단면 D-D'는 단면 B-B'와 직각을 이루고, 유전체 재료(98) 및 전도성 필러들(106)을 통해 연장된다. 후속 도면들은 명확성을 위해 이러한 참조 단면들을 참조한다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 (예컨대, p-타입 또는 n-타입 도펀트로) 도핑될 수 있거나 또는 도핑되지 않을 수 있는 반도체 기판, 이를테면, 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등일 수 있다. 기판(50)은 집적 회로 다이, 이를테면, 로직 다이, 메모리 다이, ASIC 다이 등일 수 있다. 기판(50)은 CMOS(complementary metal oxide semiconductor) 다이일 수 있고, CUA(CMOS under array)로 지칭될 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은, 예컨대, 매립 산화물(BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 전형적으로는 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 그레이디언트(gradient) 기판과 같은 다른 기판이 또한 사용될 수 있다. 일부 실시예들에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합들을 포함할 수 있다.
도 2는 기판(50) 위에 형성될 수 있는 회로들을 추가로 예시한다. 회로들은 기판(50)의 상단 표면에 트랜지스터들을 포함한다. 트랜지스터들은 기판(50)의 상단 표면들 위의 게이트 유전체 층들(302), 및 게이트 유전체 층들(302) 위의 게이트 전극들(304)을 포함할 수 있다. 소스/드레인 구역들(306)은 게이트 유전체 층들(302) 및 게이트 전극들(304)의 대향 측들에서 기판(50)에 배치된다. 게이트 스페이서들(308)은 게이트 유전체 층들(302)의 측벽들을 따라 형성되고, 소스/드레인 구역들(306)을 적절한 측 방향 거리들만큼 게이트 전극들(304)로부터 분리한다. 트랜지스터들은 핀 전계 효과 트랜지스터(FinFET)들, 나노구조(예컨대, 나노시트, 나노와이어, 게이트-올-어라운드 등) FET(나노-FET)들, 평면형 FET들 등, 또는 이들의 조합들을 포함할 수 있고, 게이트-우선 프로세스들 또는 게이트-최종 프로세스들에 의해 형성될 수 있다.
제1 층간 유전체(ILD)(310)는 소스/드레인 구역(306), 게이트 유전체 층들(302), 및 게이트 전극들(304)을 둘러싸고 이들을 격리하고, 제2 ILD(312)가 제1 ILD(310) 위에 있다. 소스/드레인 콘택들(314)은 제2 ILD(312) 및 제1 ILD(310)를 통해 연장되고, 소스/드레인 구역들(306)에 전기적으로 커플링되고, 게이트 콘택들(316)은 제2 ILD(312)를 통해 연장되고, 게이트 전극들(304)에 전기적으로 커플링된다. 상호 연결 구조(320)가 제2 ILD(312), 소스/드레인 콘택들(314), 및 게이트 콘택들(316) 위에 있다. 상호 연결 구조(320)는, 예컨대, 하나 이상의 적층된 유전체 층들(324), 및 하나 이상의 유전체 층들(324)에 형성된 전도성 특징부들(322)을 포함한다. 상호 연결 구조(320)는, 기능 회로들을 형성하기 위해, 게이트 콘택들(316) 및 소스/드레인 콘택들(314)에 전기적으로 연결될 수 있다. 일부 실시예들에서, 상호 연결 구조(320)에 의해 형성된 기능 회로들은 로직 회로들, 메모리 회로들, 감지 증폭기들, 제어기들, 입력/출력 회로들, 이미지 센서 회로들 등, 또는 이들의 조합들을 포함할 수 있다. 도 2는 기판(50) 위에 형성된 트랜지스터들을 논의하지만, 다른 능동 디바이스들(예컨대, 다이오드들 등) 및/또는 수동 디바이스들(예컨대, 커패시터들, 레지스터들 등)이 또한 기능 회로들의 일부로서 형성될 수 있다.
도 3에서, 다층 스택(58)이 도 2의 구조 위에 형성된다. 기판(50), 트랜지스터들, ILD들(310 및 312), 및 상호 연결 구조(320)는 단순성과 명확성의 목적들을 위해 후속 도면들로부터 생략될 수 있다. 다층 스택(58)이 상호 연결 구조(320)의 유전체 층들(324)과 접촉하는 것으로 예시되지만, 임의의 수의 중간 층들이 기판(50)과 다층 스택(58) 사이에 배치될 수 있다. 예컨대, 절연 층들(예컨대, 로우-k 유전체 층들)에 전도성 특징부들을 포함하는 하나 이상의 상호 연결 층들이 기판(50)과 다층 스택(58) 사이에 배치될 수 있다. 일부 실시예들에서, 전도성 특징부들은 기판(50) 및/또는 메모리 어레이(200) 상의 능동 디바이스들을 위한 전력, 접지, 및/또는 신호 라인들을 제공하기 위해 패터닝될 수 있다(도 1a 및 도 1b 참조). 일부 실시예들에서, 절연 층들(예컨대, 로우-k 유전체 층들)에 전도성 특징부들을 포함하는 하나 이상의 상호 연결 층들이 다층 스택(58) 위에 배치될 수 있다.
도 3에서, 다층 스택(58)은 희생 층들(53A-53D)(일괄적으로 희생 층들(53)로 지칭됨) 및 유전체 층들(52A-52E)(일괄적으로 유전체 층들(52)로 지칭됨)의 교번 층들을 포함한다. 희생 층들(53)은 전도성 라인들(72)(예컨대, 워드 라인들)을 정의하기 위해 후속 단계들에서 패터닝 및 대체될 수 있다. 희생 층들(53)은 유전체 재료들, 이를테면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 조합들 등을 포함할 수 있다. 유전체 층들(52)은 절연 재료들, 이를테면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 조합들 등을 포함할 수 있다. 희생 층들(53) 및 유전체 층들(52)은 상이한 에칭 선택비들을 갖는 상이한 재료들을 포함한다. 일부 실시예들에서, 희생 층들(53)은 실리콘 질화물을 포함하고, 유전체 층들(52)은 실리콘 산화물을 포함한다. 희생 층들(53) 및 유전체 층들(52) 각각은, 예컨대, 화학 기상 증착(CVD), 원자 층 증착(ALD), 물리 기상 증착(PVD), 플라즈마 강화 CVD(PECVD) 등을 사용하여 형성될 수 있다.
도 3은 특정 수의 희생 층들(53) 및 유전체 층들(52)을 예시하지만, 다른 실시예들은 상이한 수의 희생 층들(53) 및 유전체 층들(52)을 포함할 수 있다. 또한, 다층 스택(58)이 최상단 및 최하단 층들로서 유전체 층들을 갖는 것으로 예시되지만, 본 개시내용은 이에 제한되지 않는다. 일부 실시예들에서, 다층 스택(58)의 최상단 및 최하단 층들 중 적어도 하나는 희생 층이다.
도 4 내지 12는 일부 실시예들에 따른 메모리 어레이(200)의 계단 구조의 제조의 중간 스테이지들의 도면들이다. 도 4 내지 도 12는 도 1a에 예시된 참조 단면 B-B'를 따라 예시된다.
도 4에서, 포토레지스트(56)가 다층 스택(58) 위에 형성된다. 일부 실시예들에서, 포토레지스트(56)는 스핀-온 기법에 의해 형성되고, 허용 가능한 포토리소그래피 기법에 의해 패터닝된다. 포토레지스트(56)를 패터닝하는 것은 다층 스택(58)의 나머지 부분들을 마스킹하면서 구역들(60)에서 다층 스택(58)을 노출시킬 수 있다. 예컨대, 다층 스택(58)의 최상단 층(예컨대, 유전체 층(52E))이 구역들(60)에서 노출될 수 있다.
도 5에서, 구역(60)에서의 다층 스택(58)의 노출된 부분들은 포토레지스트(56)를 마스크로서 사용하여 에칭된다. 에칭은 임의의 허용 가능한 에칭 프로세스, 이를테면, 건식 에칭(예컨대, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등), 습식 에칭 등, 또는 이들의 조합일 수 있다. 에칭은 이방성일 수 있다. 에칭은 구역들(60)에서 유전체 층(52E) 및 희생 층(53D)의 부분들을 제거하고, 개구(61)를 정의할 수 있다. 유전체 층(52E)과 희생 층(53D)이 상이한 재료 조성들을 갖기 때문에, 이들 층들의 노출된 부분들을 제거하는 데 사용되는 에천트들은 상이할 수 있다. 일부 실시예들에서, 희생 층(53D)은 유전체 층(52E)을 에칭하는 동안 에칭 정지 층으로서 작용하고, 유전체 층(52D)은 희생 층(53D)을 에칭하는 동안 에칭 정지 층으로서 작용한다. 결과로서, 유전체 층(52E) 및 희생 층(53D)의 부분들은 다층 스택(58)의 나머지 층들을 제거하지 않으면서 선택적으로 제거될 수 있고, 개구들(61)이 원하는 깊이까지 연장될 수 있다. 대안적으로, 개구들(61)이 원하는 깊이에 도달한 후에, 개구들(61)의 에칭을 중단하기 위해 시간-모드 에칭 프로세스가 사용될 수 있다. 결과적인 구조에서, 유전체 층(52D)은 구역들(60)에서 노출된다.
도 6에서, 포토레지스트(56)는 다층 스택(58)의 부가적인 부분들을 노출시키기 위해 트리밍(trim)된다. 일부 실시예들에서, 포토레지스트(56)는 측 방향 에칭과 같은 허용 가능한 제거 기법을 사용함으로써 트리밍된다. 트리밍의 결과로서, 포토레지스트(56)의 폭이 감소되고, 구역들(60) 및 구역들(62)에서의 다층 스택(58)의 부분들이 노출될 수 있다. 예컨대, 유전체 층(52D)의 상단 표면들은 구역들(60)에서 노출될 수 있고, 유전체 층(52E)의 상단 표면은 구역들(62)에서 노출될 수 있다.
도 7에서, 구역들(60) 및 구역들(62)에서의 유전체 층(52E), 희생 층(53D), 유전체 층(52D), 및 희생 층(53C)의 부분들은 포토레지스트(56)를 마스크로서 사용하여 허용 가능한 에칭 프로세스들에 의해 제거된다. 에칭은 임의의 허용 가능한 에칭 프로세스, 이를테면, 건식 에칭(예컨대, RIE, NBE 등), 습식 에칭 등, 또는 이들의 조합일 수 있다. 에칭은 이방성일 수 있다. 에칭은 개구들(61)을 다층 스택(58) 내로 더 연장시킬 수 있다. 희생 층들(53D 및 53C)과 유전체 층들(52E 및 52D)이 상이한 재료 조성들을 갖기 때문에, 이들 층들의 노출된 부분들을 제거하는 데 사용되는 에천트들은 상이할 수 있다. 일부 실시예들에서, 구역들(62 및 60)에서의 유전체 층들(52E 및 52D)의 부분들은 포토레지스트(56)를 마스크로 사용하고 아래에 놓인 희생 층들(53D 및 53C)을 에칭 정지 층으로서 사용함으로써 제거된다. 그 후, 구역들(62 및 60)에서의 희생 층들(53D 및 53C)의 노출된 부분들은 포토레지스트(56)를 마스크로서 사용하고 아래에 놓인 유전체 층들(52D 및 52C)을 에칭 정지 층으로서 사용함으로써 제거된다. 결과적인 구조에서, 유전체 층(52C)은 구역들(60)에서 노출되고, 유전체 층(52D)은 구역들(62)에서 노출된다.
도 8에서, 포토레지스트(56)는 다층 스택(58)의 부가적인 부분들을 노출시키기 위해 트리밍된다. 일부 실시예들에서, 포토레지스트(56)는 측 방향 에칭과 같은 허용 가능한 제거 기법을 사용함으로써 트리밍된다. 트리밍의 결과로서, 포토레지스트(56)의 폭이 감소되고, 구역들(60), 구역들(62), 및 구역들(64)에서의 다층 스택(58)의 부분들이 노출될 수 있다. 예컨대, 유전체 층(52C)의 상단 표면들은 구역들(60)에서 노출될 수 있고, 유전체 층(52D)의 상단 표면들은 구역들(62)에서 노출될 수 있고, 유전체 층(52E)의 상단 표면들은 구역들(64)에서 노출될 수 있다.
도 9에서, 구역들(60), 구역들(62), 및 구역들(64)에서의 유전체 층들(52E, 52D, 및 52C) 및 희생 층들(53D, 53C, 및 53B)의 부분들은 포토레지스트(56)를 마스크로서 사용하여 허용 가능한 에칭 프로세스들에 의해 제거된다. 에칭은 임의의 허용 가능한 에칭 프로세스, 이를테면, 건식 에칭(예컨대, RIE, NBE 등), 습식 에칭 등, 또는 이들의 조합일 수 있다. 에칭은 이방성일 수 있다. 에칭은 개구들(61)을 다층 스택(58) 내로 더 연장시킬 수 있다. 유전체 층들(52C-52E)과 희생 층(53B-53D)들이 상이한 재료 조성들을 갖기 때문에, 이들 층들의 노출된 부분들을 제거하는 데 사용되는 에천트들은 상이할 수 있다. 일부 실시예들에서, 구역들(64, 62, 및 60)에서의 유전체 층들(52E, 52D, 및 52C)의 부분들은 포토레지스트(56)를 마스크로서 사용하고 아래에 놓인 희생 층들(53D, 53C, 및 53B)을 에칭 정지 층들로서 사용함으로써 제거된다. 그 후, 구역들(64, 62, 및 60)에서의 희생 층들(53D, 53C, 및 53B)의 노출된 부분들은 포토레지스트(56)를 마스크로서 사용하고 아래에 놓인 유전체 층들(52D, 52C, 및 52B)을 에칭 정지 층들로서 사용함으로써 제거된다. 결과적인 구조에서, 유전체 층(52B)은 구역들(60)에서 노출되고, 유전체 층(52C)은 구역들(62)에서 노출되고, 유전체 층(52D)은 구역들(64)에서 노출된다.
도 10에서, 포토레지스트(56)는 다층 스택(58)의 부가적인 부분들을 노출시키기 위해 트리밍된다. 일부 실시예들에서, 포토레지스트(56)는 측 방향 에칭과 같은 허용 가능한 제거 기법을 사용함으로써 트리밍된다. 트리밍의 결과로서, 포토레지스트(56)의 폭이 감소되고, 구역들(60), 구역들(62), 구역들(64), 및 구역들(66)에서의 다층 스택(58)의 부분들이 노출될 수 있다. 예컨대, 유전체 층(52B)의 상단 표면들은 구역들(60)에서 노출될 수 있고, 유전체 층(52C)의 상단 표면들은 구역들(62)에서 노출될 수 있고, 유전체 층(52D)의 상단 표면들은 구역들(64)에서 노출될 수 있고, 유전체 층(52E)의 상단 표면들은 구역들(66)에서 노출될 수 있다.
도 11에서, 구역들(60), 구역들(62), 구역들(64), 및 구역들(66)의 유전체 층들(52E, 52D, 52C, 및 52B)의 부분들은 포토레지스트(56)를 마스크로서 사용하여 허용 가능한 에칭 프로세스들에 의해 제거된다. 에칭은 임의의 허용 가능한 에칭 프로세스, 이를테면, 건식 에칭(예컨대, RIE, NBE 등), 습식 에칭 등, 또는 이들의 조합일 수 있다. 에칭은 이방성일 수 있다. 에칭은 개구들(61)을 다층 스택(58) 내로 더 연장시킬 수 있다. 일부 실시예들에서, 구역들(66, 64, 62, 및 60)에서의 유전체 층들(52E, 52D, 52C, 및 52B)의 부분들은 포토레지스트(56)를 마스크로서 사용하고 아래에 놓인 희생 층들(53D, 53C, 53B, 및 53A)을 에칭 정지 층들로서 사용함으로써 제거된다. 결과적인 구조에서, 희생 층(53A)은 구역들(60)에서 노출되고, 희생 층(53B)은 구역들(62)에서 노출되고, 희생 층(53C)은 구역들(64)에서 노출되고, 희생 층(53D)은 구역들(66)에서 노출된다. 그 후, 포토레지스트(56)는 허용 가능한 애싱 또는 습식 박리 프로세스에 의해 제거될 수 있다.
도 12에서, 금속-간 유전체(IMD)(70)가 다층 스택(58) 위에 형성된다. IMD(70)는 유전체 재료로 형성될 수 있고, CVD, PECVD, 유동성 CVD(FCVD) 등과 같은 임의의 적합한 방법에 의해 성막될 수 있다. 유전체 재료들은 포스포-실리케이트 유리(PSG), 보로-실리케이트 유리(BSG), 붕소-도핑된 포스포-실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG) 등을 포함할 수 있다. 일부 실시예들에서, IMD(70)는 산화물(예컨대, 실리콘 산화물 등), 질화물(예컨대, 실리콘 질화물 등), 이들의 조합 등을 포함할 수 있다. 임의의 허용 가능한 프로세스에 의해 형성된 다른 유전체 재료들이 사용될 수 있다. 그 후, 다층 스택(58) 위의 과도한 유전체 재료를 제거하기 위해 제거 프로세스가 수행된다. 일부 실시예들에서, 제거 프로세스는 평탄화 프로세스, 이를테면, 화학적 기계적 폴리싱(CMP), 에칭-백 프로세스, 이들의 조합들 등일 수 있다. 평탄화 프로세스는, 평탄화 프로세스가 완료된 후에, 다층 스택(58)과 IMD(70)의 상단 표면들이 수평이 되도록 다층 스택(58)을 노출시킨다. IMD(70)는 희생 층들(53B-53D)의 측벽들 및 유전체 층들(52B-52E)의 측벽들을 따라 연장된다. 추가로, IMD(70)는 희생 층들(53A-53D) 및 유전체 층(52E)의 상단 표면들과 접촉할 수 있다.
따라서, 도 12에 도시된 바와 같이, 중간 및 벌크 계단 구조가 형성된다. 중간 계단 구조는 희생 층들(53)과 유전체 층들(52)의 교번 층들을 포함한다. 후속하여, 희생 층들(53)이 전도성 라인들(72)로 대체되며, 이는 도 16a 및 도 16b에서 상세히 설명될 것이다. 하부 전도성 라인들(72)은 더 길고 상부 전도성 라인(72)을 지나서 측 방향으로 연장되고, 전도성 라인들(72) 각각의 폭은 기판(50)을 향하는 방향으로 증가된다(도 1a 및 30E 참조).
도 13 내지 도 16b는 일부 실시예들에 따른 메모리 어레이(200)의 메모리 구역의 제조의 중간 스테이지들의 도면들이다. 도 13 내지 도 16b에서, 벌크 다층 스택(58)이 패터닝되어 벌크 다층 스택(58)을 통해 트렌치들(86)이 형성되고, 희생 층들(53)은 전도성 라인들(72)을 정의하기 위해 전도성 재료들로 대체된다. 전도성 라인들(72)은 메모리 어레이(200)에서의 워드 라인들에 대응할 수 있고, 전도성 라인들(72)은 메모리 어레이(200)의 결과적인 메모리 셀들을 위한 게이트 전극들을 추가로 제공할 수 있다. 도 13, 도 14, 도 15b, 및 도 16b는 도 1a에 예시된 참조 단면 C-C'를 따라 예시된다. 도 15a 및 도 16a는 각각, 도 15b 및 도 16b에서 파선(30)에 의해 에워싸인 부분의 사시도들인 부분 3-차원도로 예시된다.
도 13에서, 포토레지스트 패턴들(82) 및 아래에 놓인 하드 마스크 패턴들(80)이 다층 스택(58) 위에 형성된다. 일부 실시예들에서, 하드 마스크 층 및 포토레지스트 층은 다층 스택(58) 위에 순차적으로 형성된다. 하드 마스크 층은, 예컨대, CVD, PVD, ALD, PECVD 등에 의해 성막될 수 있는, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 포토레지스트 층은, 예컨대, 스핀-온 기법에 의해 형성된다.
그 후, 포토레지스트 층은 포토레지스트 패턴들(82), 및 포토레지스트 패턴들(82) 사이의 트렌치들(86)을 형성하도록 패터닝된다. 포토레지스트는, 예컨대, 허용 가능한 포토리소그래피 기법에 의해 패터닝된다. 이어서, 포토레지스트 패턴들(82)의 패턴들은, 허용 가능한 에칭 프로세스를 사용하는 것에 의해, 이를테면, 건식 에칭(예컨대, RIE, NBE 등), 습식 에칭 등, 또는 이들의 조합에 의해, 하드 마스크 패턴들(80)을 형성하기 위해 하드 마스크 층으로 전사된다. 에칭은 이방성일 수 있다. 따라서, 트렌치들(86)은 하드 마스크 층을 통해 연장되어 형성된다. 그 후, 포토레지스트 패턴들(82)은, 예컨대, 애싱 프로세스에 의해 선택적으로 제거될 수 있다.
도 14, 도 15a, 및 도 15b에서, 하드 마스크 패턴들(80)의 패턴들은 하나 이상의 허용 가능한 에칭 프로세스들을 사용하여, 이를테면, 건식 에칭(예컨대, RIE, NBE 등), 습식 에칭 등, 또는 이들의 조합에 의해, 다층 스택(58)으로 전사된다. 에칭 프로세스들은 이방성일 수 있다. 따라서, 트렌치들(86)은 벌크 다층 스택(58)을 통해 연장되고, 그에 따라, 스트립-형상 희생 층들(53) 및 스트립-형상 유전체 층들(52)이 정의된다. 일부 실시예들에서, 트렌치들(86)은 벌크 계단 구조를 통해 연장되고, 그에 따라, 스트립-형상 계단 구조가 정의된다. 이어서, 하드 마스크 패턴들(80)은 허용 가능한 프로세스, 이를테면, 습식 에칭 프로세스, 건식 에칭 프로세스, 평탄화 프로세스, 이들의 조합들 등에 의해 제거될 수 있다.
도 15a, 도 15b, 도 16a, 및 도 16b에서, 희생 층들(53A-53D)(일괄적으로 희생 층들(53)로 지칭됨)의 부분들은 전도성 라인들(72A-72D)(일괄적으로 전도성 라인들(72)로 지칭됨)로 대체된다. 일부 실시예들에서, 희생 층들(53)의 부분들은 허용 가능한 프로세스, 이를테면, 습식 에칭 프로세스, 건식 에칭 프로세스, 또는 둘 모두에 의해 제거된다. 일부 실시예들에서, 메모리 어레이를 갖는 어레이 구역을 둘러싸는 주변 구역은 그러한 대체 프로세스에 의해 제거되지 않은 희생 층들(53)의 일부 부분들을 갖는다. 따라서, 주변부 구역에서의 희생 층들(53)의 일부 부분들은 또한, 어레이 구역에서의 유전체 층들(52)이 붕괴되는 것을 방지하기 위해 추가적인 지지를 제공한다.
그 후, 전도성 라인들(72)은 2개의 인접한 유전체 층들(52) 사이의 공간 내에 충전(fill)된다. 국부적인 확대도에 도시된 바와 같이, 각각의 전도성 라인(72)은 2개의 배리어 층들(71 및 75), 및 배리어 층들(71 및 75) 사이의 금속 층(73)을 포함한다. 구체적으로, 배리어 층(71 또는 75)은 금속 층(73)과 인접한 유전체 층(52) 사이에 배치된다. 배리어 층들(71 및 75)은 금속 층이 인접한 유전체 층(52)으로 확산되는 것을 방지할 수 있다. 배리어 층들(71 및 75)은 또한, 금속 층(73)과 인접한 유전체 층(52) 사이의 접착력을 증가시키는 기능을 제공할 수 있으며, 일부 예들에서, 글루 층들로 지칭될 수 있다. 일부 실시예들에서, 상이한 재료들을 갖는 배리어 층들과 글루 층들 둘 모두가 제공된다. 배리어 층들(71 및 75)은 제1 전도성 재료, 이를테면 금속 질화물, 이를테면 티타늄 질화물, 탄탈럼 질화물, 몰리브덴 질화물, 지르코튬 질화물, 하프늄 질화물 등으로 형성된다. 금속 층(73)은 제2 전도성 재료, 이를테면, 금속, 이를테면 텅스텐, 루테늄, 몰리브덴, 코발트, 알루미늄, 니켈, 구리, 은, 금, 이들의 합금들 등으로 형성될 수 있다. 배리어 층들(71 및 75) 및 금속 층(73)은 각각, CVD, PVD, ALD, PECVD 등과 같은 허용 가능한 성막 프로세스에 의해 형성될 수 있다. 배리어 층들(71 및 75)의 제1 전도성 재료 및 금속 층(73)의 제2 전도성 재료는 다층 스택(58)의 측벽들 상에 추가로 성막되고, 트렌치들(86)을 충전한다. 그 후, 트렌치들(86) 내의 배리어 층들(71 및 75)의 제1 전도성 재료 및 금속 층(73)의 제2 전도성 재료는 에칭 백 프로세스에 의해 제거된다. 유전체 층들(52)의 측벽들 및 트렌치들(86)의 하단 표면들로부터 과도한 재료들을 제거하기 위해, 허용 가능한 에칭 백 프로세스가 수행될 수 있다. 허용 가능한 에칭 백 프로세스는 건식 에칭(예컨대, RIE, NBE 등), 습식 에칭 등, 또는 이들의 조합을 포함한다. 허용 가능한 에칭 백 프로세스는 이방성일 수 있다.
일부 실시예들에서, 대체 프로세스 시에, 스트립-형상 계단 구조들의 희생 층들(53)은 후속적으로 전도성 라인들(72)로 대체된다(도 1a 참조).
대안적인 실시예들에서, 희생 층들(53)의 부분들은, 전도성 필러들(106 및 108)(도 29a 및 도 29b에 도시됨)가 형성된 후에, 전도성 라인들(72)로 대체된다. 전도성 필러들(106 및 108), 유전체 재료들(98), 채널 층(92), 및 격리 필러들(102)에 부가하여, 주변부 구역에서의 희생 층들(53)의 일부 부분들은 어레이에서의 유전체 층(52)이 붕괴되는 것을 방지하기 위해 추가적인 지지를 제공한다.
도 17a 내지 도 21은 트렌치들(86)에 강유전체 층(90') 및 채널 층(92)을 형성하는 것을 예시한다. 도 17a, 도 18a, 도 19a, 및 도 20a는 각각, 도 17b, 도 18b, 도 19b, 및 도 20b에서 파선(30)에 의해 에워싸인 부분의 사시도들인 부분 3-차원도로 예시된다. 도 17b, 도 18b, 도 19b, 및 도 20b에서, 단면도들은 도 1a의 라인 C-C'를 따라 제공된다.
도 18c 및 도 18d는 도 18b의 구역(R1)에서의 국부 확대도들을 예시한다. 도 20c는 도 20b의 구역(R1)에서의 국부 확대도들을 예시한다. 도 20d는 채널 층(92), 강유전체 층(90'), 및 전도성 라인(72)의 깊이들에 대한 종(예컨대, 부가적인 종) 및 산소 농도들의 그래프를 예시한다. 도 21은 일부 실시예들에 따른 메모리 어레이(200)의 강유전체 층(90') 및 채널 층(92)을 형성하는 방법을 예시한다.
도 17a, 도 17b, 및 도 21의 액트(S100)에서, 강유전체 층(90)은 전도성 라인들(72)의 측벽들 및 유전체 층(52E)의 상단 표면들을 따라, 그리고 트렌치들(86)의 하단 표면들을 따라, 트렌치들(86)에 등각적으로 성막될 수 있다. 일부 실시예들에서, 강유전체 층(90)은 계단 구역에서의 계단 구조의 각각의 스텝의 측벽을 따라 그리고 IMD(70) 상에 추가로 성막될 수 있다. 강유전체 층(90)은, 강유전체 층(90)에 걸쳐 적절한 전압차를 인가함으로써, 2개의 상이한 분극 방향들 사이에서 스위칭할 수 있는 재료를 포함할 수 있다. 예컨대, 강유전체 층(90)은 하프늄(Hf) 기반 유전체 재료들 등과 같은 하이-k 유전체 재료를 포함한다. 일부 실시예에서, 강유전체 층(90)은 하프늄 산화물, 하프늄 지르코늄 산화물, 실리콘-도핑된 하프늄 산화물 등을 포함한다.
일부 실시예들에서, 강유전체 층(90)은 바륨 티타늄 산화물(BaTiO3), 납 티타늄 산화물(PbTiO3), 납 지르코늄 산화물(PbZrO3), 리튬 니오븀 산화물(LiNbO3), 나트륨 니오븀 산화물(NaNbO3), 칼륨 니오븀 산화물(KNbO3), 칼륨 탄탈럼 산화물(KTaO3), 비스무트 스칸듐 산화물(BiScO3), 비스무트 철 산화물(BiFeO3), 하프늄 에르븀 산화물(Hf1-xErxO), 하프늄 란타넘 산화물(Hf1-xLaxO), 하프늄 이트륨 산화물(Hf1-xYxO), 하프늄 가돌리늄 산화물(Hf1-xGdxO), 하프늄 알루미늄 산화물(Hf1-xAlxO), 하프늄 지르코늄 산화물(Hf1-xZrxO, HZO), 하프늄 티타늄 산화물(Hf1-xTixO), 하프늄 탄탈럼 산화물(Hf1-xTaxO), 또는 이들의 조합 등을 포함할 수 있다. 일부 실시예들에서, 강유전체 층(90)은 상이한 강유전성 재료들 또는 상이한 타입의 메모리 재료들을 포함할 수 있다. 일부 실시예들에서, 강유전체 층(90)을 형성하는 방법은 적합한 성막 기법, 이를테면, CVD, PECVD, 금속 산화물 화학 기상 증착(MOCVD), ALD, RPALD, PEALD, MBD 등을 수행하는 것을 포함한다.
일부 실시예들에서, 강유전체 층(90)은 약 1-20 nm, 이를테면 5-10 nm의 두께를 갖는다. 다른 두께 범위들(예컨대 20 nm 초과 또는 5-15 nm)이 적용 가능할 수 있다. 일부 실시예들에서, 강유전체 층(90)은 완전 비정질 상태로 형성된다. 대안적인 실시예들에서, 강유전체 층(90)은 부분 결정질 상태로 형성되며, 즉, 강유전체 층(90)은 혼합 결정질-비정질 상태로 어느 정도의 구조적 질서를 가지면서 형성된다. 다른 대안적인 실시예들에서, 강유전체 층(90)은 완전 결정질 상태로 형성된다. 일부 실시예들에서, 강유전체 층(90)은 단일 층이다. 대안적인 실시예들에서, 강유전체 층(90)은 다층 구조이다.
도 21의 액트(S102)에서, 제1 어닐링 프로세스가 강유전체 층(90)에 대해 수행된다. 어닐링 프로세스의 온도 범위는, 강유전체 층(90)에 대한 원하는 결정질 격자 구조를 달성하기 위해, N2, O2, 또는 N2/O2 분위기에서 약 250 ℃ 내지 약 550 ℃의 범위이다. 일부 실시예들에서, 어닐링 프로세스 시에, 강유전체 층(90)은 비정질 상태로부터 부분 또는 완전 결정질 상태로 변환된다. 대안적인 실시예들에서, 어닐링 시에, 강유전체 층(90)은 부분 결정질 상태로부터 완전 결정질 상태로 변환된다.
도 20a 내지 도 20d 및 도 21의 액트(S104)에서, 강유전체 층(90')을 형성하기 위해 강유전체 층(90) 상에 처리(88)가 수행된다. 일부 실시예들에서, 처리(88)는 강유전체 층(90)의 적어도 일부를 처리된 강유전체 부분(90A)으로 변환하기 위해 강유전체 층(90) 상에 수행된다. 처리된 강유전체 부분(90A)은 디바이스의 내구성 성능을 향상시키기 위해 사용된다. 일부 실시예에서, 처리된 강유전체 부분(90A)은 도 18c에 도시된 바와 같이 강유전체 층(90')의 일부이다. 다른 실시예에서, 처리된 강유전체 부분(90A)은 도 18d에 도시된 바와 같이 전체 강유전체 층(90')이다.
일부 실시예들에서, 처리(88)는 에너지 소스에 의해 강유전체 층(90)에 종(예컨대, 부가적인 종)을 도입한다. 치료(88)의 에너지 소스는 이온 주입 프로세스, 플라즈마 프로세스, 또는 열 확산, e- 빔, 자외선(UV)을 포함하는 다른 적합한 프로세스들, 또는 이들의 조합들에 의해 제공될 수 있다. 처리(88)는 질화 처리 프로세스 또는 할로겐 처리 프로세스일 수 있다. 일부 실시예들에서, 처리(88)는, 강유전체 층(90')의 고유 피로 성능 및 내구성이 개선될 수 있도록, 강유전체 층(90') 및/또는 추후에 형성될 채널 층(92) 내의 산소 베이컨시들을 점유하여 산소, 수소, 및 베이컨시들의 상호 확산을 억제하기 위한 패시베이션으로서 역할을 하기 위해, 그리고/또는 강유전체 층(90')과 추후에 형성될 채널 층(92) 사이의 계면(IF2)에서 트랩들 또는 결함들을 제거 또는 차단하기 위해, 5의 원자가(예컨대, 질소(N)), 7의 원자가(예컨대, 불소(F)), 또는 이들의 조합을 갖는 종(예컨대, 부가적인 종)을 도입한다. 일부 실시예에서, 강유전체 층(90')은 종(이를테면, 질소 또는할로겐)을 함유하는 강유전체 층으로 지칭될 수 있다. 대안적인 실시예들에서, 강유전체 층(90')은 또한, 패시베이션 종(이를테면, 질소 또는 할로겐)-도핑된 강유전체 층으로 지칭될 수 있다.
따라서, 처리된 강유전체 부분(90A)은 5, 7, 또는 이들의 조합의 원자가를 갖는 종을 갖는 강유전체 층(90')의 일부이다. 일부 실시예들에서, 이온 주입 프로세스 또는 플라즈마 프로세스는, 강유전체 층(90)의 손상을 방지하고 중화 효율을 향상시키기 위해, 비교적 낮은 에너지로 수행된다. 예컨대, 이온 주입 프로세스는 약 1 원자/cm2 내지 약 1000 원자/cm2의 도즈(dose)로 약 10 내지 50 KeV의 에너지로 수행된다. 예컨대, 플라즈마 프로세스는, 약 400 ℃ 미만의 온도로 그리고 약 1 내지 약 360초의 기간 동안, 약 1000 sccm 내지 약 10000 sccm의 가스(예컨대, N2, NH3, CF4, 또는 CFH3) 유량, 약 15 와트 내지 약 500 와트의 전력, 및 약 1 Torr 내지 약 760 Torr의 압력으로 플라즈마 챔버에서 수행된다.
도 18c에 예시된 바와 같이, 강유전체 층(90')의 종 농도는 약 1E17/cm3 내지 약 1E20/cm3의 범위일 수 있다. 일부 실시예들에서, 강유전체 층(90')은 종(예컨대, 불소, 질소 등)의 다양한 농도를 갖고, 종의 농도는 전도성 라인(72)을 향하는 방향으로 감소될 수 있다. 예컨대, 강유전체 층(90')은, 하단 강유전체 부분(90B), 중간 강유전체 부분(90M), 및 상단 강유전체 부분(90T)을 포함하는 3-부분 구조를 가질 수 있다. 하단 강유전체 부분(90B)은 전도성 라인(72)과 접촉하고, 중간 강유전체 부분(90M)은 하단 강유전체 부분(90B)과 상단 강유전체 부분(90T) 사이에 위치된다. 중간 강유전체 부분(90M) 및 상단 강유전체 부(90T)은 일괄적으로, 처리된 강유전체 부분(90A)으로 지칭된다.
일부 실시예들에서, 상단 강유전체 부분(90T)은 강유전체 층(90')의 최대 종 농도를 갖는다. 강유전체 층(90')의 최대 종 농도는 상단 강유전체 부분(90T)의 중앙에 위치된다. 일 실시예에서, 상단 강유전체 부분(90T)의 종 농도는 강유전체 층(90')의 최대 종 농도의 약 50% 내지 약 100%의 범위일 수 있고, 중간 강유전체 부분(90M)의 종 농도는 강유전체 층(90')의 최대 종 농도의 약 1% 내지 약 40%의 범위일 수 있고, 하단 강유전체 부분(90B)의 종 농도는 강유전체 층(90')의 최대 종 농도의 1% 미만일 수 있다. 일부 실시예들에서, 강유전체 층(90')의 최대 종 농도는 약 1E17/cm3 내지 약 1E20/cm3의 범위일 수 있다.
일부 실시예들에서, 상단 강유전체 부분(90T)은 두께(T3)를 갖고, 중간 강유전체 부분(90M)은 두께(T2)를 갖고, 하단 강유전체 부분(90B)은 두께(T1)를 갖는다. 일부 실시예들에서, 두께들(T1, T2, 및 T3)은 대략 5 옹스트롬 내지 대략 10 nm, 대략 1 nm 내지 대략 50 nm, 또는 다른 유사한 값들의 범위일 수 있다. 추가로, 두께(T1) 대 결합된 두께(예컨대, 두께(T3) 플러스 두께(T2))의 두께 비는 약 1:2 내지 1:10의 범위이다.
도 18d에 예시된 바와 같이, 대안적인 실시예들에서, 처리된 강유전체 부분(90A)은 전체 강유전체 층(90')을 점유한다. 강유전체 층(90') 전체는 종(예컨대, 불소, 질소 등)을 포함한다. 일부 실시예들에서, 강유전체 층(90')은 종의 균일하게 분포된 농도를 갖는다. 강유전체 층(90')의 종 농도는 약 1E17/cm3 내지 약 1E20/cm3의 범위일 수 있다.
도 19c 및 도 19d에 도시된 바와 같이 그리고 도 21의 액트(S106)에서, 제2 어닐링 프로세스(89)가 강유전체 층(90') 상에 수행된다. 일부 실시예들에서, 제2 어닐링 프로세스(89)는 스파이크 어닐링 프로세스를 포함한다. 스파이크 어닐링 프로세스는 다음의 프로세스 파라미터들 또는 조건들: 약 380 ℃ 내지 약 420 ℃의 범위 내에 있도록 유지되는 피크 어닐링 온도, 약 1초 내지 약 60초의 범위의 어닐링 시간(또는 지속기간)(이 동안 피크 온도가 유지됨), 및 약 50 Torr 내지 약 760 Torr의 범위의 어닐링 압력을 사용하여 수행될 수 있다. 어닐링 프로세스의 위의 이러한 프로세스 파라미터들은 임의로 선택되는 것이 아니라 강유전체 층(90')에서 종을 활성화하도록 신중하게 튜닝된다.
도 20a, 도 20b, 및 도 21의 액트(S108)에서, 채널 층(92)이 강유전체 층(90') 위에서 트렌치(86)에 등각적으로 성막된다. 채널 층(92)은 메모리 셀들(202)(도 1a 참조)을 위한 채널 구역들을 제공하는 데 적합한 재료들을 포함한다. 예컨대, 채널 층(92)은 산화물 반도체(OS), 이를테면, 아연 산화물(ZnO), 인듐 텅스텐 산화물(InWO), 인듐 갈륨 아연 산화물(InGaZnO, IGZO), 인듐 아연 산화물(InZnO), 인듐 주석 산화물(ITO), 이들의 조합들 등을 포함한다. 일부 실시예들에서, 채널 층(92)은 다결정질 실리콘(폴리-Si), 비정질 실리콘(a-Si) 등을 포함한다. 채널 층(92)은 CVD, PVD, ALD, PECVD 등에 의해 성막될 수 있다. 채널 층(92)은 강유전체 층(90) 위에서 트렌치들(86)의 측벽들 및 하단 표면들을 따라 연장될 수 있다. 일부 실시예들에서, 채널 층(92)은 계단 구역에서의 계단 구조의 각각의 스텝의 측벽을 따라 그리고 IMD(70) 상에 추가로 성막될 수 있다. 도 21의 액트(S110)에서, 채널 층(92)이 성막된 후에, 채널 층(92)의 전하 캐리어들을 활성화하기 위해, 산소-관련 분위기에서, 제3 어닐링 단계(예컨대, 약 300 ℃ 내지 약 450 ℃의 온도 범위)가 수행될 수 있다.
도 20c에서, 제3 어닐링 프로세스가 수행된 후에, 종의 일부가 채널 층(92)으로 확산된다. 일부 실시예들에서, 종의 일부는 상단 강유전체 부분(90T)과 접촉하는 채널 층(92)의 하단 채널 부분(92B)으로 확산되고, 채널 층(92)의 중간 채널 부분(92M) 및 상단 채널 부분은 종을 거의 갖지 않거나 또는 전혀 갖지 않는다. 상단 채널 부분(92T)은 두께(T6)를 갖고, 중간 채널 부분(92M)은 두께(T5)를 갖고, 하단 채널 부분(92B)은 두께(T4)를 갖는다. 다른 두께 범위들이 적용 가능할 수 있다. 일부 실시예들에서, 결합된 두께(T3) 대 결합된 두께(예컨대, 두께(T3) 플러스 두께(T2) 및 두께(T1))의 두께 비는 약 5% 내지 약 50%, 약 10% 내지 약 60%, 또는 다른 유사한 값들의 범위이다. 일부 실시예들에서, 결합된 두께(T4) 대 결합된 두께(예컨대, 두께(T6) 플러스 두께(T5) 및 두께(T4))의 두께 비는 약 5% 내지 50%, 약 10% 내지 약 60%, 또는 다른 유사한 값들의 범위이다.
도 20d에서, 채널 층(92), 강유전체 층(90'), 및 전도성 라인(72)의 깊이들에 대한 종 및 산소 농도들의 그래프가 도시된다. y-축은 종 농도 및 산소 농도를 표시한다. x-축은 채널 층(92), 강유전체 층(90'), 및 전도성 라인(72)에 대한 깊이를 표시한다. 곡선 [012]는 채널 층(92)의 산소 농도의 분포를 표시하고, 곡선 [011]은 강유전체 층(90')의 산소 농도를 표시하고, 곡선 [S1]은 종 농도를 표시한다.
일부 실시예들에서, 곡선 [012]는 채널 층(92)의 중간 채널 부분(92M)이 최대 산소 농도를 갖는 것을 나타낸다. 산소 농도는 추후에 형성될 유전체 재료들(98A) 근처의 상단 채널 부분(92T)의 부분으로부터 중간 채널 부분(92M)의 중앙으로 증가된다. 산소 농도는 중간 채널 부분(92M)의 중앙으로부터 하단 채널 부분(92B)과 상단 강유전체 부분(90T) 사이의 계면(IF2)으로 감소된다. 채널 층(92)의 상단 채널 부분(92T) 및 하단 채널 부분(92B)은 채널 층(92)의 중간 채널 부분(92M)의 산소 농도보다 더 낮은 산소 농도를 갖는다.
곡선 [011]은 하단 강유전체 부분(90B) 근처의 중간 강유전체 부분(90M)의 부분이 최대 산소 농도를 갖는 것을 나타낸다. 강유전체 층(90')의 최대 산소 농도는 채널 층(92)의 최대 산소 농도보다 더 높다. 산소 농도는 상단 강유전체 부분(90T)과 하단 채널 부분(92B) 사이의 계면(IF2)으로부터 하단 강유전체 부분(90B) 근처의 중간 강유전체 부분(90M)의 부분으로 증가된다. 산소 농도는 하단 강유전체 부분(90B) 근처의 중간 강유전체 부분(90M)의 부분으로부터 하단 강유전체 부분(90B)과 전도성 라인(72) 사이의 계면(IF1)으로 감소된다. 상단 강유전체 부분(90T)은 중간 강유전체 부분(90M) 및 하단 강유전체 부분(90B)의 산소 농도보다 더 낮은 산소 농도를 갖는다.
곡선 [S1]은 강유전체 층(90')이 최대 종 농도를 갖는 것을 나타낸다. 강유전체 층(90')의 최대 종 농도는 채널 층(92)의 최대 산소 농도와 강유전체 층(90')의 최대 산소 농도 사이이다. 상단 강유전체 부분(90T)은 최대 종 농도를 갖는다. 중간 강유전체 부분(90M)은 또한, 상단 강유전체 부분(90T)의 종 농도보다 더 낮고 하단 강유전체 부분(90B)의 종 농도보다 더 높은 종 농도를 갖는다.
하단 채널 부분(92B)은 상단 강유전체 부분(90T)의 종 농도보다 더 낮고 중간 채널 부분(92M) 및 상단 채널 부분(92T)보다 더 높은 종 농도를 갖는다. 일 실시예에서, 하단 채널 부분(92B)의 종 농도는 강유전체 층(90')의 최대 종 농도의 약 1% 내지 약 60% 범위일 수 있다. 중간 채널 부분(92M) 및 상단 채널 부분(92T)은 종을 거의 또는 전혀 갖지 않을 수 있고, 그에 따라, 중간 채널 부분(92M) 및 상단 채널 부분(92T)의 종 농도는 강유전체 층(90')의 최대 종 농도의 1% 미만 또는 제로일 수 있다. 강유전체 층(90') 내의 종의 분포 범위 대 산소의 분포 범위의 비는 채널 층(92)(예컨대, 산화물 반도체 층) 내의 상기 종의 분포 범위 대 산소의 분포 범위의 비보다 더 높다.
상단 강유전체 부분(90T)은 상단 강유전체 부분(90T)의 산소 농도보다 더 높은 종 농도를 갖는다. 하단 채널 부분(92B)과 상단 강유전체 부분(190T) 사이의 계면(IF2)은 또한, 이의 산소 농도보다 더 높은 종 농도를 갖는다. 하단 채널 부분(92B)과 상단 강유전체 부분(190T) 사이의 계면(IF2)은 하단 강유전체 부분(90B)과 전도성 라인들(72) 사이의 계면(IF1)의 종 농도보다 더 높은 종 농도를 갖는다.
도 22 내지 도 25b는 트렌치(86)에 메모리 셀들(202)(도 1a 참조)을 위해 유전체 재료(98)를 형성하고, 채널 층(92)을 패터닝하는 것을 예시한다. 도 25a는 도 25b에서 파선(30)에 의해 에워싸인 부분의 사시도인 부분 3-차원도로 예시된다. 도 22, 도 23, 도 24, 및 도 25b에서, 단면도들은 도 1a의 라인 C-C'를 따라 제공된다.
도 22에서, 유전체 재료(98A)가 채널 층(92) 위에서 트렌치들(86)에 성막된다. 일부 실시예에서, 유전체 재료(98A)는, CVD, PVD, ALD, PECVD 등에 의해 성막될 수 있는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함한다. 유전체 재료(98A)는 채널 층(92) 위에서 트렌치들(86)의 측벽들 및 하단 표면들을 따라 연장될 수 있다. 일부 실시예들에서, 유전체 재료(98A)는 선택적이고 생략될 수 있다.
도 23에서, 유전체 재료(98A) 및 채널 층(92)의 하단 부분들이 트렌치들(86)에서 제거된다. 제거 프로세스는 허용 가능한 에칭 프로세스, 이를테면, 건식 에칭(예컨대, RIE, NBE 등), 습식 에칭 등, 또는 이들의 조합일 수 있다. 에칭은 이방성일 수 있다. 일부 실시예들에서, 유전체 재료(98A) 및 채널 층(92)의 상단 부분들이 다층 스택(58)으로부터 제거된다. 일부 실시예들에서, 제거 프로세스는 포토리소그래피와 에칭의 조합을 포함한다.
따라서, 나머지 유전체 재료(98A) 및 채널 층(92)은 트렌치들(86)의 하단 표면들 상에서 강유전체 층(90')의 부분들을 노출시킬 수 있다. 따라서, 트렌치들(86)의 대향 측벽들 상의 채널 층(92)의 부분들은 서로 분리될 수 있으며, 이는 메모리 어레이(200)의 메모리 셀들(202) 사이의 격리를 개선한다(도 1a 참조).
도 24에서, 유전체 재료(98B)가 트렌치들(86)을 완전히 충전하기 위해 성막된다. 유전체 재료(98B)는 하나 이상의 재료들로 그리고 유전체 재료(98A)의 프로세스들과 동일하거나 또는 유사한 프로세스들에 의해 형성될 수 있다. 일부 실시예들에서, 유전체 재료(98B) 및 유전체 재료(98A)는 상이한 재료들을 포함한다.
도 25a 및 도 25b에서, 다층 스택(58) 위의 과도한 재료들을 제거하기 위해, 제거 프로세스가 유전체 재료들(98A/98B), 채널 층(92), 및 강유전체 층(90')에 적용된다. 일부 실시예들에서, 평탄화 프로세스, 이를테면, CMP, 에칭-백 프로세스, 이들의 조합들 등이 활용될 수 있다. 평탄화 프로세스는, 평탄화 프로세스가 완료된 후에, 다층 스택(58)(예컨대, 유전체 층(52E)), 강유전체 층(90'), 채널 층(92), 유전체 재료들(98A/98B)(일괄적으로 유전체 재료(98)로 지칭됨), 및 IMD(70)의 상단 표면들이 수평이 되도록, 다층 스택(58)을 노출시킨다.
도 26a 내지 도 29b는 메모리 어레이(200)에서의 전도성 필러들(106 및 108)(예컨대, 소스/드레인 필러들)의 제조의 중간 단계들을 예시한다. 전도성 필러들(106 및 108)은, 메모리 어레이(200)의 개별 셀들이 판독 및 기록 동작들을 위해 선택될 수 있도록, 전도성 라인들(72)과 직각을 이루는 방향을 따라 연장될 수 있다. 도 26a, 도 27a, 도 28a, 및 도 29a는 각각, 도 26b, 도 27b, 도 28b, 및 도 29b에서 파선(30)에 의해 에워싸인 부분의 사시도들인 부분 3-차원도로 예시된다. 도 26b 및 도 27b에서, 단면도들은 도 1a의 라인 C-C'를 따라 제공된다. 도 28b 및 도 29b에서, 단면도들은 도 1a의 라인 D-D'를 따라 제공된다.
도 26a 및 도 26b에서, 일부 실시예들에서, 트렌치들(100)은 채널 층(92) 및 유전체 재료(98)를 통해 패터닝된다. 대안적인 실시예들에서, 트렌치들(100)은 채널 층(92), 유전체 재료(98), 및 강유전체 층(90')(도시되지 않음)을 통해 패터닝된다. 트렌치들(100)의 패터닝은, 예컨대, 포토리소그래피와 에칭의 조합을 통해 수행될 수 있다. 트렌치들(100)은 강유전체 층(90')의 대향 측벽들 사이에 배치될 수 있고, 트렌치들(100)은 메모리 어레이(200)에서 메모리 셀들의 인접한 스택들을 물리적으로 분리할 수 있다(도 1a 참조).
도 27a 및 도 27b에서, 격리 필러들(102)이 트렌치들(100)에 형성된다. 일부 실시예들에서, 격리 층은 트렌치들(100)를 충전하면서 다층 스택(58) 위에 성막된다. 격리 층은, 예컨대, CVD, PVD, ALD, PECVD 등에 의해 성막될 수 있는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 격리 층은 채널 층(92) 위에서 트렌치들(100)의 측벽들 및 하단 표면들을 따라 연장될 수 있다. 성막 후에, 평탄화 프로세스(예컨대, CMP, 에칭 백 등)가 격리 층의 과도한 부분들을 제거하기 위해 수행될 수 있다. 결과적인 구조에서, 다층 스택(58)(예컨대, 유전체 층(52E)), 강유전체 층(90'), 채널 층(92), 및 격리 필러들(102)의 상단 표면들은 (예컨대, 프로세스 변동들 내에서) 실질적으로 수평이 될 수 있다. 일부 실시예들에서, 유전체 재료(98) 및 격리 필러들(102)의 재료들은 이들이 서로에 대해 선택적으로 에칭될 수 있도록 선택될 수 있다. 예컨대, 일부 실시예들에서, 유전체 재료(98)는 산화물을 포함하고, 격리 필러들(102)은 질화물을 포함한다. 일부 실시예들에서, 유전체 재료(98)는 질화물을 포함하고, 격리 필러들(102)은 산화물을 포함한다. 다른 재료들이 또한 가능하다.
도 28a 및 도 28b에서, 후속적으로 형성되는 전도성 필러들(106 및 108)을 위해 트렌치들(104)이 정의된다. 트렌치들(104)은, 예컨대, 포토리소그래피와 에칭의 조합으로 유전체 재료(98)를 패터닝함으로써 형성된다. 일부 실시예들에서, 도 28a에 도시된 바와 같이, 포토레지스트(118)가 다층 스택(58), 유전체 재료(98), 격리 필러들(102), 채널 층(92), 및 강유전체 층(90') 위에 형성된다. 일부 실시예들에서, 포토레지스트(118)는 개구들(120)을 정의하기 위해 허용 가능한 포토리소그래피 기법에 의해 패터닝된다. 개구들(120) 각각은 대응하는 격리 필러(102), 및 격리 필러(102) 옆에 있는 유전체 재료(98)의 2개의 별개의 구역들을 노출시킬 수 있다. 이러한 방식으로, 개구들(120) 각각은, 격리 필러들(102)에 의해 분리된, 전도성 필러(106) 및 인접한 전도성 필러(108)의 패턴을 정의할 수 있다.
후속적으로, 개구들(120)에 의해 노출된 유전체 재료(98)의 부분들은 허용 가능한 에칭 프로세스, 이를테면, 건식 에칭(예컨대, RIE, NBE 등), 습식 에칭 등, 또는 이들의 조합에 의해 제거될 수 있다. 에칭은 이방성일 수 있다. 에칭 프로세스는, 격리 필러들(102)을 많이 에칭하지 않으면서 유전체 재료(98)를 에칭하는 에천트를 사용할 수 있다. 결과로서, 개구들(120)이 격리 필러들(102)을 노출시키더라도, 격리 필러들(102)은 많이 제거되지 않을 수 있다. 트렌치들(104)의 패턴들은 전도성 필러들(106 및 108)에 대응할 수 있다(도 29a 및 도 29b 참조). 트렌치들(104)이 패터닝된 후에, 포토레지스트(118)는, 예컨대, 애싱에 의해 제거될 수 있다.
도 29a 및 도 29b에서, 트렌치들(104)은, 전도성 필러들(106 및 108)을 형성하기 위해, 전도성 재료로 충전된다. 전도성 재료는, 예컨대, CVD, ALD, PVD, PECVD 등을 사용하여 형성될 수 있는, 구리, 티타늄, 티타늄 질화물, 탄탈럼, 탄탈럼 질화물, 텅스텐, 루테늄, 알루미늄, 이들의 조합들 등을 포함할 수 있다. 전도성 재료가 성막된 후에, 평탄화(예컨대, CMP, 에칭 백 등)이 전도성 재료의 과도한 부분들을 제거하여 전도성 필러들(106 및 108)을 형성하기 위해 수행될 수 있다. 결과적인 구조에서, 다층 스택(58)(예컨대, 유전체 층(52E)), 강유전체 층(90''), 채널 층(92), 전도성 필러들(106), 및 전도성 필러들(108)의 상단 표면들은 (예컨대, 프로세스 변동들 내에서) 실질적으로 수평이 될 수 있다. 일부 실시예들에서, 전도성 필러들(106)은 메모리 어레이에서의 비트 라인들에 대응하고 이에 전기적으로 연결되며, 전도성 필러들(108)은 메모리 어레이(200)에서의 소스 라인들에 대응하고 이에 전기적으로 연결된다.
따라서, 적층된 메모리 셀들(202)은 도 29a에 도시된 바와 같이 메모리 어레이(200)에 형성될 수 있다. 각각의 메모리 셀(202)은 게이트 전극(예컨대, 대응하는 전도성 라인(72)의 부분), 게이트 유전체(예컨대, 대응하는 강유전체 층(90')의 부분), 채널 구역(예컨대, 대응하는 채널 층(92)의 부분), 및 소스/드레인 필러들(예컨대, 대응하는 전도성 필러들(106 및 108)의 부분들)을 포함한다. 격리 필러들(102)은 동일한 열 및 동일한 수직 레벨에서 인접한 메모리 셀들(202)을 격리한다. 메모리 셀들(202)은 수직으로 적층된 행들 및 열들의 어레이로 배치될 수 있다.
도 30a, 도 30b, 도 30c, 도 30d, 및 도 30e에서, IMD(74)가 다층 스택(58)(예컨대, 유전체 층(52E)), 강유전체 층(90'), 채널 층(92), 전도성 필러들(106) 및 전도성 필러들(108), 및 IMD(70)의 상단 표면들 상에 형성된다. 전도성 콘택들(110, 112, 114)은 각각, 전도성 라인들(72), 전도성 필러들(106), 및 전도성 필러들(108) 상에 제조된다. 도 30a는 메모리 어레이(200)의 사시도를 예시하며, 이는 또한 도 30b에서 파선(30)에 의해 에워싸인 부분의 사시도이고, 도 30b는 도 1a의 라인 D-D'를 따른 디바이스의 단면도를 예시하고, 도 30c는 메모리 어레이(200)의 평면도를 예시하고, 도 30d는 도 30a의 라인 E-E'를 따른 단면도를 예시하고, 도 30e는 도 1a의 라인 B-B'를 따른 디바이스의 단면도를 예시한다.
IMD(74)는 유전체 재료로 형성될 수 있고, CVD, PECVD, 유동성 CVD(FCVD) 등과 같은 임의의 적합한 방법에 의해 성막될 수 있다. 유전체 재료들은 포스포-실리케이트 유리(PSG), 보로-실리케이트 유리(BSG), 붕소-도핑된 포스포-실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG), 로우-k 유전체 재료 등을 포함할 수 있다. 일부 실시예들에서, IMD(74)는 산화물(예컨대, 실리콘 산화물 등), 질화물(예컨대, 실리콘 질화물 등), 이들의 조합 등을 포함할 수 있다. 임의의 허용 가능한 프로세스에 의해 형성된 다른 유전체 재료들이 사용될 수 있다. 그 후, 다층 스택(58) 및 IMD(70) 위의 과도한 유전체 재료를 제거하기 위해 IMD(70)에 대해 제거 프로세스가 적용된다. 일부 실시예들에서, 제거 프로세스는 평탄화 프로세스, 이를테면, 화학적 기계적 폴리싱(CMP), 에칭-백 프로세스, 이들의 조합들 등일 수 있다.
일부 실시예들에서, 전도성 라인들(72)의 계단 형상은 전도성 콘택들(110)이 안착하기 위한 표면을 전도성 라인들(72) 각각 상에 제공할 수 있다. 일부 실시예들에서, 전도성 콘택들(110)을 형성하는 것은, 예컨대, 포토리소그래피와 에칭의 조합을 사용하여, 전도성 라인들(72)의 부분들을 노출시키기 위해, IMD(74) 및 IMD(70)에 개구들을 패터닝하는 것을 포함할 수 있다. 라이너(도시되지 않음), 이를테면, 확산 배리어 층, 접착 층 등 및 전도성 재료가 개구들에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈럼, 탄탈럼 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등을 포함할 수 있다. CMP와 같은 평탄화 프로세스가 IMD(74)의 표면으로부터 과도한 재료를 제거하기 위해 수행될 수 있다. 나머지 라이너 및 전도성 재료는 개구들에 전도성 콘택들(110)를 형성한다.
도 30a의 사시도에 의해 또한 예시된 바와 같이, 전도성 콘택들(112 및 114)이 또한, 전도성 필러들(106) 및 전도성 필러들(108) 상에 각각 제조될 수 있다. 전도성 콘택들(112, 114, 및 110)은 각각, 전도성 라인들(116A, 116B, 및 116C)에 전기적으로 연결될 수 있으며, 이는 메모리 어레이를 아래에 놓인/위에 놓인 회로부(예컨대, 제어 회로부) 및/또는 반도체 다이 내의 신호, 전력, 및 접지 라인들에 연결한다. 예컨대, 도 30d에 도시된 바와 같이, 전도성 콘택들(110)은 전도성 라인들(116C)을 전도성 라인들(72)에 전기적으로 연결하기 위해 IMD(74) 및 IMD(70)를 통해 연장될 수 있다. 다른 전도성 콘택들 또는 비아들이 전도성 라인들(116A 및 116B)을 기판 상의 아래에 놓인 능동 디바이스들에 전기적으로 연결하기 위해 IMD(74)를 통해 형성될 수 있다. 대안적인 실시예들에서, 메모리 어레이로 그리고 메모리 어리에로부터의 라우팅 및/또는 전력 라인들은, 상호 연결 구조(320)에 부가하여 또는 그 대신에, 메모리 어레이(200) 위에 형성된 상호 연결 구조에 의해 제공될 수 있다. 따라서, 메모리 어레이(200)가 완성될 수 있다.
도 1a 내지 도 30b의 실시예들이 전도성 필러들(106 및 108)에 대한 특정 패턴을 예시하지만, 다른 구성들이 또한 가능하다. 예컨대, 이러한 실시예들에서, 전도성 필러들(106 및 108)은 스태거링(stagger)된 패턴을 갖는다. 그러나, 다른 실시예들에서, 어레이의 동일한 행에 있는 전도성 필러들(106 및 108)은 도 32의 강유전체 메모리(200A)에 도시된 바와 같이 서로 정렬된다.
도 1a 내지 도 30b의 실시예들은 처리(88)가 특정 타이밍에서 실행되는 것으로 나타내지만, 다른 적합한 타이밍이 또한 가능하다. 예컨대, 이러한 실시예들에서, 처리(88)는 채널 층(92)이 형성되기 전에 수행된다. 그러나, 다른 실시예들에서, 처리(88)는, 도 32a, 도 32b, 도 33a, 도 33b, 도 34a, 도 34b, 도 34c, 도 34d, 도 35, 및 도 36의 메모리 어레이(200')에 도시된 바와 같이, 채널 층(192)이 형성된 후에 수행되는 처리(188)로 대체된다.
도 32a 내지 도 36은 트렌치들(86)에 강유전체 층(190') 및 채널 층(192)을 형성하는 것을 예시한다. 도 32a, 도 33a, 도 34a, 및 도 36은 부분 3-차원도로 예시된다. 도 32a, 도 33a, 및 도 34a는 또한, 각각, 도 32b, 도 33b, 및 도 34b에서 파선(30)에 의해 에워싸인 부분의 사시도들이다. 도 32b, 도 33b, 및 도 34b에서, 단면도들은 도 36의 라인 C-C'를 따라 제공된다. 도 34c는 도 34b의 구역(R2)에서의 국부 확대도들을 예시한다. 도 34d는 채널 층(192'), 강유전체 층(190'), 및 전도성 라인(72)의 깊이들에 대한 종 및 산소 농도들의 그래프를 예시한다. 도 35는 일부 실시예들에 따른 강유전체 층(190') 및 채널 층(192)을 형성하는 방법을 예시한다.
도 32a, 도 32b, 및 도 35의 액트(S200)에서, 벌크 다층 스택(58)을 통해 트렌치들(86)을 형성하기 위해 벌크 다층 스택(58)이 패터닝되고, 희생 층들(53)이 전도성 라인들(72)을 정의하기 위해 전도성 재료들로 대체된 후에, 강유전체 층(190)이 전도성 라인들(72)의 측벽들 및 유전체 층(52E)의 상단 표면들을 따라, 그리고 트렌치들(86)의 하단 표면들을 따라, 트렌치들(86)에 등각적으로 성막될 수 있다. 일부 실시예들에서, 강유전체 층(190)은 계단 구역에서의 계단 구조의 각각의 스텝의 측벽을 따라 그리고 IMD(70) 상에 추가로 성막될 수 있다. 강유전체 층(190)은, 강유전체 층(190)에 걸쳐 적절한 전압차를 인가함으로써, 2개의 상이한 분극 방향들 사이에서 스위칭할 수 있는 재료를 포함할 수 있다. 강유전체 층(190)은 도 17a의 강유전체 층(90)과 동일하거나 또는 유사할 수 있다. 도 35의 액트(S202)에서, 강유전체 층(190)에 대한 원하는 결정 격자 구조를 달성하기 위해, 제1 어닐링 프로세스가 강유전체 층(190)에 대해 수행된다. 이들 실시예들에서, 제1 어닐링 프로세스는 도 21의 액트(S102)에서의 제3 어닐링 프로세스와 동일하거나 또는 유사할 수 있다.
도 32a, 도 32b, 및 도 35의 액트(S204)에서, 채널 층(192)이 강유전체 층(190') 위에서 트렌치들(86)에 등각적으로 성막된다. 채널 층(192)은 메모리 셀들(202)(도 36 참조)을 위한 채널 구역들을 제공하는 데 적합한 재료들을 포함한다. 채널 층(192)은 도 20a의 채널 층(92)과 동일하거나 또는 유사할 수 있다. 도 35의 액트(S206)에서, 채널 층(192)의 전하 캐리어들을 활성화하기 위해, 채널 층(192)에 대해 제2 어닐링 프로세스가 수행된다. 이들 실시예들에서, 제2 어닐링 프로세스는 도 21의 액트(S110)에서의 제3 어닐링 프로세스와 동일하거나 또는 유사할 수 있다.
도 33a, 도 33b, 및 도 35의 액트(S208)에서, 강유전체 층(190) 및 채널 층(192)이 형성된 후에, 디바이스의 내구성 성능을 향상시키도록, 채널 층(192') 및 강유전체 층(190')을 형성하기 위해, 채널 층(192) 및 강유전체 층(190) 상에 처리(188)가 수행된다. 일부 실시예들에서, 처리(188)는 에너지 소스에 의해 채널 층(192) 및 강유전체 층(190)에 종을 도입한다. 치료(188)의 에너지 소스는 이온 주입 프로세스, 플라즈마 프로세스, 또는 열 확산, e- 빔, 자외선(UV)을 포함하는 다른 적합한 프로세스들, 또는 이들의 조합들에 의해 제공될 수 있다.
처리(188)는 질화 처리 프로세스 또는 할로겐 처리 프로세스일 수 있다. 일부 실시예들에서, 처리(188)는, 강유전체 층(190')의 고유 피로 성능 및 내구성이 개선될 수 있도록, 계면(IF4), 채널 층(192), 및/또는 강유전체 층(190) 내의 산소 베이컨시들을 점유하여 산소, 수소, 및 베이컨시들의 상호 확산을 억제하기 위한 패시베이션으로서 역할을 하기 위해, 그리고/또는 강유전체 층(190)과 채널 층(192) 사이의 계면(IF4)에서 트랩들 또는 결함들을 제거 또는 차단하기 위해, 5의 원자가(예컨대, 질소(N)) 또는 7의 원자가(예컨대, 불소(F))를 갖는 종을 도입한다. 일부 실시예에서, 채널 층(192')은 또한, 종(이를테면, 질소 또는 할로겐)을 함유하는 채널 층으로 지칭될 수 있으며, 강유전체 층(190')은 또한, 종(이를테면, 질소 또는 할로겐)을 함유하는 강유전체 층으로 지칭될 수 있다. 대안적인 실시예들에서, 채널 층(192')은 또한, 패시베이션 종(이를테면, 질소 또는 할로겐)-도핑된 채널 층으로 지칭될 수 있으며, 강유전체 층(190')은 또한, 종(이를테면, 질소 또는 할로겐)-도핑된 강유전체 층으로 지칭될 수 있다.
따라서, 채널 층(192') 및 강유전체 층(190')은 5, 7, 또는 이들의 조합의 원자가를 갖는 종을 갖는다. 일부 실시예들에서, 이온 주입 프로세스 또는 플라즈마 프로세스는, 채널 층(192) 및 강유전체 층(190)의 손상을 방지하고 중화 효율을 향상시키기 위해, 비교적 낮은 에너지로 수행된다. 예컨대, 이온 주입 프로세스는 약 1 원자/cm2 내지 1000 원자/cm2의 도즈로 약 10 내지 50 KeV의 에너지로 수행된다. 예컨대, 플라즈마 프로세스는, 250 ℃ 미만 내지 400 ℃의 온도로 그리고 약 1초 내지 약 30초의 기간 동안, 약 10 sccm 내지 약 1000 sccm의 가스(예컨대, N2, NH3, CF4, 또는 CFH3) 유량, 15 와트 내지 500 와트의 전력, 및 약 1 Torr 내지 약 760 Torr의 압력으로 플라즈마 챔버에서 수행된다. 다른 실시예들에서, 플라즈마 프로세스는, 약 500 ℃ 미만의 온도로 그리고 약 1초 내지 약 360초의 기간 동안, 약 1000 sccm 내지 약 10000 sccm의 가스(예컨대, N2, NH3, CF4, 또는 CFH3) 유량, 10 와트 내지 1000 와트의 전력, 및 약 1 Torr 내지 약 1000 Torr의 압력으로 플라즈마 챔버에서 수행된다.
도 35의 액트(S210)에서, 제3 어닐링 프로세스(189)가 채널 층(192') 및 강유전체 층(190') 상에 수행된다. 일부 실시예들에서, 제3 어닐링 프로세스(189)는 스파이크 어닐링 프로세스를 포함한다. 스파이크 어닐링 프로세스는 다음의 프로세스 파라미터들 또는 조건들: 약 380 ℃ 내지 약 420 ℃의 범위 내에 있도록 유지되는 피크 어닐링 온도, 약 1초 내지 약 60초의 범위의 어닐링 시간(또는 지속기간)(이 동안 피크 온도가 유지됨), 및 약 50 Torr 내지 약 760 Torr의 범위의 어닐링 압력을 사용하여 수행될 수 있다. 어닐링 프로세스의 위의 이러한 프로세스 파라미터들은 임의로 선택되는 것이 아니라 채널 층(192') 및 강유전체 층(190')에서 종을 활성화하도록 신중하게 튜닝된다. 결과로서, 예컨대, 채널 층(192')의 종 농도는 약 1E17/cm3 내지 약 1E20/cm3의 범위일 수 있고, 강유전체 층(190')의 종 농도는 약 1E17/cm3 내지 약 1E17/cm3의 범위일 수 있다.
도 34c 및 도 34d에 예시된 바와 같이, 일부 실시예들에서, 강유전체 층(190') 및 채널 층(192')은 종(예컨대, 불소, 질소 등)의 다양한 농도를 갖는다. 예컨대, 강유전체 층(190')은, 두께(T11)를 갖는 하단 강유전체 부분(190B), 두께(T12)를 갖는 중간 강유전체 부분(190M), 및 두께(T13)를 갖는 상단 강유전체 부분(190T)을 포함하는 3-부분 구조를 가질 수 있다. 하단 강유전체 부분(190B)은 전도성 라인(172)과 접촉하고, 중간 강유전체 부분(190M)은 하단 강유전체 부분(190B)과 상단 강유전체 부분(190T) 사이에 위치된다. 채널 층(192')은, 두께(T14)를 갖는 하단 채널 부분(192B), 두께(T15)를 갖는 중간 채널 부분(192M), 및 두께(T16)를 갖는 상단 채널 부분(192T)을 포함하는 3-부분 구조를 가질 수 있다. 하단 채널 부분(192B)은 전도성 라인(172)과 접촉하고, 중간 채널 부분(192M)은 하단 채널 부분(192B)과 상단 채널 부분(192T) 사이에 위치된다. 채널 층(192') 및 강유전체 층(190')의 이들 부분들은 상이한 종 농도들 및 산소 농도들을 갖는다.
도 34d에서, 채널 층(192'), 강유전체 층(190'), 및 전도성 라인(72)의 위치들에 대한 종 농도의 그래프가 도시된다. y-축은 종 농도 및 산소 농도를 표시한다. x-축은 채널 층(192), 강유전체 층(190'), 및 전도성 라인(72)에 대한 깊이를 표시한다. 곡선 [022]는 채널 층(192')의 산소 농도를 표시하고, 곡선 [021]은 강유전체 층(190')의 산소 농도를 표시하고, 곡선 [S2]은 종 농도를 표시한다.
일부 실시예들에서, 곡선 [022]는 채널 층(192')의 중간 채널 부분(192M)이 최대 산소 농도를 갖고, 채널 층(192')의 상단 채널 부분(192T) 및 하단 채널 부분(192B)이 채널 층(192')의 중간 채널 부분(192M)의 산소 농도보다 더 낮은 산소 농도를 갖는 것을 나타낸다.
곡선 [021]은 하단 강유전체 부분(190B) 근처의 중간 강유전체 부분(190M)의 부분이 최대 산소 농도를 갖는 것을 나타낸다. 강유전체 층(190')의 최대 산소 농도는 채널 층(192)의 최대 산소 농도보다 더 높다. 상단 강유전체 부분(190T)은 하단 강유전체 부분(190B) 및 중간 강유전체 부분(190M)의 산소 농도보다 더 낮은 산소 농도를 갖는다.
곡선 [S2]는 상단 채널 부분(192T), 중간 채널 부분(192M), 및 하단 채널 부분(192B), 상단 강유전체 부분(190T), 중간 강유전체 부분(190M), 및 하단 강유전체 부분(190B)이 종을 갖는 것을 나타낸다. 채널 층(192')은 최대 종 농도를 갖는다. 채널 층(192')(예컨대, 산화물 반도체 층) 내의 종의 분포 범위 대 산소의 분포 범위의 비는 강유전체 층(190') 내의 상기 종의 분포 범위 대 산소의 분포 범위의 비보다 더 높다.
최대 종 농도는 채널 층(192')의 최대 산소 농도와 강유전체 층(190')의 최대 산소 농도 사이이다. 하단 채널 부분(192B)은 최대 종 농도를 갖는다. 종 농도는 채널 층(192')의 상단 채널 부분(192T)으로부터 하단 채널 부분(192B)으로 증가된다. 종 농도는 채널 층(192')의 하단 채널 부분(192B)으로부터 강유전체 층(190')의 하단 강유전체 부분(190B)으로 감소된다. 하단 채널 부분(192B)과 상단 강유전체 부분(190T) 사이의 계면(IF4)은 하단 강유전체 부분(190B)과 전도성 라인들(72) 사이의 계면(IF3)의 종 농도보다 더 높은 종 농도를 갖는다.
하단 채널 부분(192B)과 상단 강유전체 부분(190T) 사이의 계면(IF4)의 종 농도는 이의 산소 농도보다 더 높다. 하단 채널 부분(192B)의 종 농도들은 이의 산소 농도들보다 더 높다. 상단 강유전체 부분(190T)의 종 농도들은 이의 산소 농도들보다 더 높다.
채널 층(192')이 형성된 후에, 채널 층(192')이 패터닝되고, 후속 프로세스들이 전술된 방법에 따라 수행되어, 도 36에 도시된 바와 같은 복수의 메모리 셀들(202')을 포함하는 메모리 어레이(200')가 형성된다.
도 36은 일부 실시예들에 따른 강유전체 메모리 디바이스의 단순화된 사시도를 예시한다. 메모리 어레이(200')는 메모리 어레이(200)와 유사하고, 메모리 셀들(202')은 도 1a의 메모리 셀들(202)과 유사하지만, 산화물 반도체 층(192')은 채널 층(92)(예컨대, 산화물 반도체 층)보다 더 넓은 분포 범위의 종을 갖는다.
도 37은 일부 실시예들에 따른 강유전체 메모리 디바이스를 형성하는 방법을 예시한다. 방법이 일련의 액트들 또는 이벤트들로서 예시 및/또는 설명되지만, 방법은 예시된 순서 또는 액트들에 제한되지 않는다는 것이 이해될 것이다. 따라서, 일부 실시예들에서, 액트들은 예시된 순서와 상이한 순서들로 수행될 수 있고 그리고/또는 동시에 수행될 수 있다. 추가로, 일부 실시예들에서, 예시된 액트들 또는 이벤트들은 다른 액트들 또는 하위-액트들과 별개의 시간들에 또는 동시에 수행될 수 있는 다수의 액트들 또는 이벤트들로 세분될 수 있다. 일부 실시예들에서, 일부 예시된 액트들 또는 이벤트들은 생략될 수 있고, 다른 예시되지 않은 액트들 또는 이벤트들이 포함될 수 있다.
액트(S300)에서, 트렌치가 전도성 라인을 통해 연장되어 형성된다. 도 16a 내지 도 16b는 액트(S300)의 일부 실시예들에 대응하는 다양한 도면들을 예시한다.
액트(S302)에서, 강유전체 층이 트렌치의 측벽들 및 하단 표면을 따라 성막된다. 도 17a 내지 도 17b 및 도 32a 및 도 32b는 액트(S302)의 일부 실시예들에 대응하는 다양한 도면들을 예시한다.
액트(S304)에서, 산화물 반도체 층이 강유전체 층 위에 성막된다. 산화물 반도체 층은 트렌치의 측벽들 및 하단 표면을 따라 연장된다. 도 20a 내지 도 20b 및 도 32a 및 도 32b는 액트(S304)의 일부 실시예들에 대응하는 다양한 도면들을 예시한다.
액트(S306)에서, 강유전체 층에 5의 원자가, 7의 원자가, 또는 이들의 조합을 갖는 종을 도입하기 수행 위해 처리가 수행된다. 도 18a, 도 18b, 도 33a, 및 도 33b는 액트(S306)의 일부 실시예들에 대응하는 다양한 도면들을 예시한다. 처리 프로세스는, 예컨대, 이온 주입 프로세스, 플라즈마 프로세스, 또는 이들의 조합들이다. 일부 실시예들에서, 처리는 강유전체 층과 산화물 반도체 층이 성막되는 사이에 수행된다. 대안적인 실시예들에서, 처리는 산화물 반도체 층이 성막된 후에 수행된다.
액트(S308)에서, 처리가 수행된 후에 어닐링 프로세스가 수행된다. 도 19a, 도 19b, 도 34a, 및 도 34b는 액트(S308)의 일부 실시예들에 대응하는 다양한 도면들을 예시한다.
도 1a 내지 도 30b 및 도 32a 내지 도 36의 실시예들은 트렌치들(86)이 형성되기 전에 계단 구조가 형성되는 것을 예시하지만, 다른 타이밍들이 또한 가능하다. 예컨대, 계단 구조는 전도성 필러들(106 및 108)이 형성된 후에 그리고 IMD(74)가 형성되기 전에 형성된다.
다양한 실시예들은 수직으로 적층된 메모리 셀들을 갖는 3D 메모리 어레이를 제공한다. 메모리 셀들은 각각, FE 게이트 유전체 재료 및 산화물 반도체 채널 구역을 갖는 TFT를 포함한다. 일부 실시예들에서, 강유전체 층(90'/190') 및/또는 산화물 반도체 층(92/192')은 5의 원자가, 7의 원자가, 또는 이들의 조합을 갖는 종을 함유할 수 있다. 예컨대, 5의 원자가를 갖는 종은 질소이고, 7의 원자가를 갖는 종은 불소이다. 종의 포함은, 강유전체 층(90')으로 하여금, 강유전체 층(90'/190')의 고유 피로 성능 및 내구성이 개선될 수 있도록, 계면(IF2), 강유전체 층(90'/190'), 및 채널 층(92/192') 내의 산소 베이컨시들을 점유하여 산소, 수소, 및 베이컨시들의 상호 확산을 억제하기 위한 패시베이션으로서 역할을 할 수 있게 하고, 그리고/또는 강유전체 층(90'/190')과 채널 층(92/192') 사이의 계면(IF2)에서 트랩들 또는 결함들을 제거 또는 차단할 수 있게 할 수 있다. 따라서, 다양한 실시예들은 결과적인 디바이스의 신뢰성 및 제조 용이성을 개선한다.
본 개시내용의 일부 실시예들에 따르면, 메모리 셀은, 반도체 기판 위의 트랜지스터를 포함하며, 트랜지스터는, 워드 라인의 측벽을 따라 배열된 강유전체 층 ― 강유전체 층은 5의 원자가, 7의 원자가, 또는 이들의 조합을 갖는 종을 포함함 ―; 및 소스 라인 및 비트 라인에 전기적으로 커플링된 산화물 반도체 층을 포함하고, 여기서, FE 층은 산화물 반도체 층과 워드 라인 사이에 배치된다.
본 개시내용의 대안적인 실시예들에 따르면, 디바이스는 반도체 기판; 반도체 기판 위의 제1 메모리 셀; 및 제1 메모리 셀 위의 제2 메모리 셀을 포함하며, 제1 메모리 셀은 제1 트랜지스터를 포함하고, 여기서, 제1 트랜지스터는, 강유전체 층의 제1 부분 ― 강유전체 층의 제1 부분은 제1 워드 라인의 측벽 상에 있고, 강유전체 층은 5의 원자가, 7의 원자가, 또는 이들의 조합을 갖는 종을 포함함 ―; 및 강유전체 층의 측벽 상의 제1 채널 구역을 포함하고, 제1 채널 구역은 산화물 반도체 층을 포함하고, 여기서, 제1 채널 구역과 강유전체 층의 제1 부분 사이의 제1 계면은 5의 원자가, 7의 원자가, 또는 이들의 조합을 갖는 종을 갖는다.
본 개시내용의 다른 대안적인 실시예들에 따르면, 방법은, 전도성 라인을 통해 연장되는 트렌치를 형성하는 단계; 트렌치의 측벽들 및 하단 표면을 따라 강유전체 층을 성막하는 단계; 강유전체 층 위에 산화물 반도체 층을 성막하는 단계 ― 산화물 반도체 층은 트렌치의 측벽들 및 하단 표면을 따라 연장됨 ―; 및 강유전체 층에 5의 원자가, 7의 원자가, 또는 이들의 조합을 갖는 종을 도입하기 위해 처리를 수행하는 단계를 포함한다.
전술된 바는 당업자가 본 개시내용의 양태들을 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 악술한다. 당업자는, 본원에서 도입되는 실시예들의 동일한 이점들을 달성하고 그리고/또는 동일한 목적들을 수행하기 위한 다른 프로세스들 및 구조들을 설계 또는 수정하기 위한 기반으로서 당업자가 본 개시내용을 쉽게 사용할 수 있다는 것을 이해해야 한다. 당업자는 또한, 그러한 등가의 구성들이 본 개시내용의 사상 및 범위로부터 벗어나지 않고, 이들이 본 개시내용의 사상 및 범위로부터 벗어나지 않으면서 본원에 다양한 변화들, 치환들, 및 변경들을 할 수 있다는 것을 인식해야 한다.
실시예들
실시예 1. 메모리 셀에 있어서,
반도체 기판 위의 트랜지스터를 포함하며,
상기 트랜지스터는,
워드 라인의 측벽을 따라 배열된 강유전체 층 ― 상기 강유전체 층은 5의 원자가, 7의 원자가, 또는 이들의 조합을 갖는 종을 포함함 ―; 및
소스 라인 및 비트 라인에 전기적으로 커플링된 산화물 반도체 층
을 포함하고,
상기 강유전체 층은 상기 산화물 반도체 층과 상기 워드 라인 사이에 배치되는 것인, 메모리 셀.
실시예 2. 실시예 1에 있어서,
상기 5의 원자가를 갖는 종은 질소이고, 상기 7의 원자가를 갖는 종은 불소인 것인, 메모리 셀.
실시예 3. 실시예 1에 있어서,
상기 강유전체 층은 상기 산화물 반도체 층과 접촉하는 것인, 메모리 셀.
실시예 4. 실시예 1에 있어서,
상기 강유전체 층과 상기 산화물 반도체 층 사이의 제1 계면은 상기 강유전체 층과 상기 워드 라인 사이의 제2 계면의 제2 종 농도보다 더 높은 제1 종 농도를 갖는 것인, 메모리 셀.
실시예 5. 실시예 4에 있어서,
상기 강유전체 층은 상기 제1 계면과 상기 제2 계면 사이에서 최대 종 농도를 갖는 것인, 메모리 셀.
실시예 6. 실시예 4에 있어서,
상기 제1 계면 근처의 상기 산화물 반도체 층의 부분은 종 농도를 갖는 것인, 메모리 셀.
실시예 7. 디바이스에 있어서,
반도체 기판;
상기 반도체 기판 위의 제1 메모리 셀 ― 상기 제1 메모리 셀은 제1 트랜지스터를 포함함 ―; 및
상기 제1 메모리 셀 위의 제2 메모리 셀
을 포함하며,
상기 제1 트랜지스터는,
강유전체 층의 제1 부분 ― 상기 강유전체 층의 제1 부분은 제1 워드 라인의 측벽 상에 있고, 상기 강유전체 층은 5의 원자가, 7의 원자가, 또는 이들의 조합을 갖는 종을 포함함 ―; 및
상기 강유전체 층의 측벽 상의 제1 채널 구역 ― 상기 제1 채널 구역은 산화물 반도체 층을 포함하고, 상기 제1 채널 구역과 상기 강유전체 층의 제1 부분 사이의 제1 계면은 5의 원자가, 7의 원자가, 또는 이들의 조합을 갖는 종을 가짐 ―
을 포함하는 것인, 디바이스.
실시예 8. 실시예 7에 있어서,
상기 제1 계면의 종 농도는 상기 제1 계면의 산소 농도보다 더 높은 것인, 디바이스.
실시예 9. 실시예 7에 있어서,
상기 강유전체 층은 상기 제1 워드 라인을 지나고 제2 워드 라인을 지나서 연속적으로 연장되며, 상기 제2 워드 라인은 유전체 층에 의해 상기 제1 워드 라인으로부터 수직으로 분리되는 것인, 디바이스.
실시예 10. 실시예 7에 있어서,
제3 메모리 디바이스를 더 포함하며,
상기 제3 메모리 디바이스는,
상기 제1 워드 라인의 측벽과 대향하는 상기 제1 워드 라인의 제2 측벽 상에 있는 상기 강유전체 층의 제3 부분; 및
상기 강유전체 층의 제3 부분에 의해 상기 제1 워드 라인의 제2 측벽으로부터 분리된 제2 채널 구역
을 포함하는 것인, 디바이스.
실시예 11. 실시예 7에 있어서,
상기 종은 추가로, 상기 강유전체 층, 상기 산화물 반도체 층, 또는 이들의 조합 내의 산소 베이컨시(vacancy)들을 점유하는 것인, 디바이스.
실시예 12. 실시예 7에 있어서,
상기 강유전체 층 내의 상기 종의 분포 범위 대 산소의 분포 범위의 비는 상기 산화물 반도체 층 내의 상기 종의 분포 범위 대 산소의 분포 범위의 비보다 더 높은 것인, 디바이스.
실시예 13. 실시예 7에 있어서,
상기 산화물 반도체 층 내의 상기 종의 분포 범위 대 산소의 분포 범위의 비는 상기 강유전체 층 내의 상기 종의 분포 범위 대 산소의 분포 범위의 비보다 더 높은 것인, 디바이스.
실시예 14. 실시예 7에 있어서,
상기 제2 메모리 셀은 제2 트랜지스터를 포함하며,
상기 제2 트랜지스터는,
상기 강유전체 층의 제2 부분 ― 상기 강유전체 층의 제2 부분은 상기 제1 워드 라인 위의 제2 워드 라인에 전기적으로 커플링되고, 상기 제2 워드 라인과 상기 제1 워드 라인은 유전체 층에 의해 분리됨 ―; 및
제2 채널 구역
을 포함하는 것인, 디바이스.
실시예 15. 방법에 있어서,
전도성 라인을 통해 연장되는 트렌치(trench)를 형성하는 단계;
상기 트렌치의 측벽들 및 하단 표면을 따라 강유전체 층을 성막하는 단계;
상기 강유전체 층 위에 산화물 반도체 층을 성막하는 단계 ― 상기 산화물 반도체 층은 상기 트렌치의 측벽들 및 하단 표면을 따라 연장됨 ―; 및
상기 강유전체 층에 5의 원자가, 7의 원자가, 또는 이들의 조합을 갖는 종을 도입하기 위해 처리를 수행하는 단계
를 포함하는, 방법.
실시예 16. 실시예 15에 있어서,
상기 5의 원자가를 갖는 종은 질소이고, 상기 7의 원자가를 갖는 종은 산소인 것인, 방법.
실시예 17. 실시예 15에 있어서,
상기 처리 프로세스는 이온 주입 프로세스, 플라즈마 프로세스, 또는 이들의 조합들을 포함하는 것인, 방법.
실시예 18. 실시예 15에 있어서,
상기 처리는 상기 강유전체 층을 성막하는 단계와 상기 산화물 반도체 층을 성막하는 단계 사이에 수행되는 것인, 방법.
실시예 19. 실시예 15에 있어서,
상기 처리는 상기 산화물 반도체 층을 성막하는 단계 후에 수행되는 것인, 방법.
실시예 20. 실시예 15에 있어서,
상기 처리를 수행하는 단계 후에 어닐링 프로세스를 수행하는 단계를 더 포함하는, 방법.

Claims (10)

  1. 메모리 셀에 있어서,
    반도체 기판 위의 트랜지스터를 포함하며,
    상기 트랜지스터는,
    워드 라인의 측벽을 따라 배열된 강유전체 층 ― 상기 강유전체 층은 5의 원자가, 7의 원자가, 또는 이들의 조합을 갖는 종을 포함함 ―; 및
    소스 라인 및 비트 라인에 전기적으로 커플링된 산화물 반도체 층
    을 포함하고,
    상기 강유전체 층은 상기 산화물 반도체 층과 상기 워드 라인 사이에 배치되는 것인, 메모리 셀.
  2. 제1항에 있어서,
    상기 5의 원자가를 갖는 종은 질소이고, 상기 7의 원자가를 갖는 종은 불소인 것인, 메모리 셀.
  3. 제1항에 있어서,
    상기 강유전체 층은 상기 산화물 반도체 층과 접촉하는 것인, 메모리 셀.
  4. 제1항에 있어서,
    상기 강유전체 층과 상기 산화물 반도체 층 사이의 제1 계면은 상기 강유전체 층과 상기 워드 라인 사이의 제2 계면의 제2 종 농도보다 더 높은 제1 종 농도를 갖는 것인, 메모리 셀.
  5. 제4항에 있어서,
    상기 강유전체 층은 상기 제1 계면과 상기 제2 계면 사이에서 최대 종 농도를 갖는 것인, 메모리 셀.
  6. 제4항에 있어서,
    상기 제1 계면 근처의 상기 산화물 반도체 층의 부분은 종 농도를 갖는 것인, 메모리 셀.
  7. 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판 위의 제1 메모리 셀 ― 상기 제1 메모리 셀은 제1 트랜지스터를 포함함 ―; 및
    상기 제1 메모리 셀 위의 제2 메모리 셀
    을 포함하며,
    상기 제1 트랜지스터는,
    강유전체 층의 제1 부분 ― 상기 강유전체 층의 제1 부분은 제1 워드 라인의 측벽 상에 있고, 상기 강유전체 층은 5의 원자가, 7의 원자가, 또는 이들의 조합을 갖는 종을 포함함 ―; 및
    상기 강유전체 층의 측벽 상의 제1 채널 구역 ― 상기 제1 채널 구역은 산화물 반도체 층을 포함하고, 상기 제1 채널 구역과 상기 강유전체 층의 제1 부분 사이의 제1 계면은 5의 원자가, 7의 원자가, 또는 이들의 조합을 갖는 종을 가짐 ―
    을 포함하는 것인, 디바이스.
  8. 제7항에 있어서,
    상기 제1 계면의 종 농도는 상기 제1 계면의 산소 농도보다 더 높은 것인, 디바이스.
  9. 제7항에 있어서,
    상기 강유전체 층은 상기 제1 워드 라인을 지나고 제2 워드 라인을 지나서 연속적으로 연장되며, 상기 제2 워드 라인은 유전체 층에 의해 상기 제1 워드 라인으로부터 수직으로 분리되는 것인, 디바이스.
  10. 방법에 있어서,
    전도성 라인을 통해 연장되는 트렌치(trench)를 형성하는 단계;
    상기 트렌치의 측벽들 및 하단 표면을 따라 강유전체 층을 성막하는 단계;
    상기 강유전체 층 위에 산화물 반도체 층을 성막하는 단계 ― 상기 산화물 반도체 층은 상기 트렌치의 측벽들 및 하단 표면을 따라 연장됨 ―; 및
    상기 강유전체 층에 5의 원자가, 7의 원자가, 또는 이들의 조합을 갖는 종을 도입하기 위해 처리를 수행하는 단계
    를 포함하는, 방법.
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