KR102660218B1 - 강유전체 메모리 디바이스 및 그 형성 방법 - Google Patents

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Abstract

강유전체 메모리 디바이스는 다층 스택, 채널층, 강유전체층 및 탈산소층을 포함한다. 다층 스택은 기판 상에 배치되고, 교대로 적층된 복수의 도전층 및 복수의 유전체층을 포함한다. 채널층은 복수의 도전층 및 복수의 유전체층을 관통한다. 강유전체층은 채널층과 복수의 도전층 및 복수의 유전체층 모두 사이에 배치된다. 탈산소층은 복수의 도전층의 측벽을 따라 배치된다. 복수의 탈산소층은 강유전체층을 복수의 도전층으로부터 측방향으로 분리한다.

Description

강유전체 메모리 디바이스 및 그 형성 방법{FERROELECTRIC MEMORY DEVICE AND METHOD OF FORMING THE SAME}
[관련 출원에 대한 참조]
본 출원은 2020년 5월 28일에 출원된 미국 특허 가출원 제63/031,045호의 이익을 주장하며, 그 내용은 인용에 의해 그 전부가 본 명세서에 통합된다.
반도체 디바이스는 개인용 컴퓨터, 셀 폰, 디지털 카메라, 및 다른 전자 장비와 같은, 다양한 전자 응용들에서 사용된다. 반도체 디바이스는 회로 컴포넌트 및 그 위의 요소를 형성하도록, 통상적으로 절연층 또는 유전체층, 도전층, 및 반도체층을 반도체 기판 위에 순차적으로 퇴적하고, 리소그래피 및 에칭 기술을 사용하여 다양한 물질층을 패터닝함으로써 제조된다.
반도체 산업은 최소 피처 크기(minimum feature size)를 지속적으로 줄임으로써 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 지속적으로 향상시켜 더 많은 컴포넌트가 주어진 영역에 집적될 수 있게 한다. 하지만, 최소 피처 크기가 줄어듦에 따라, 해결되어야 할 추가적인 문제가 발생한다.
본 개시의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처는 실제 크기대로 도시되지 않는 것을 주목된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1a, 1b 및 1c는 일부 실시예에 따른 강유전체 메모리 디바이스의 간략화된 사시도, 회로도 및 평면도를 도시한다.
도 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15a, 15b, 16a, 16b, 17a, 17b, 18a, 18b, 19a, 19b, 20a, 20b, 21a, 21b, 22, 23, 24, 25a, 25b, 26a, 26b, 27a, 27b, 28a, 28b, 29a, 29b, 30a, 30b, 30c, 30d, 30e, 30f, 30g, 30h 및 30i는 일부 실시예에 따른 강유전체 메모리 디바이스를 제조하는 다양한 뷰를 도시한다.
도 31은 일부 실시예에 따른 강유전체 메모리 디바이스를 형성하는 방법을 도시한다.
도 32는 일부 실시예에 따른 강유전체 메모리 디바이스의 간략화된 사시도를 도시한다.
도 33은 일부 실시예에 따른 강유전체 메모리 디바이스의 간략화된 사시도를 도시한다.
하기의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 배향에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 배향으로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다.
다양한 실시예는 3D 메모리 어레이와 같은 메모리 디바이스를 제공한다. 일부 실시예에서, 3D 메모리 어레이는 복수의 수직 적층 메모리 셀을 포함하는 강유전체 전계 효과 트랜지스터(ferroelectric field effect transistor; FeFET) 메모리 회로이다. 일부 실시예에서, 각 메모리 셀은 게이트 전극으로서 작용하는 워드 라인 영역, 제1 소스/드레인 전극으로서 작용하는 비트 라인 영역, 및 제2 소스/드레인 전극으로서 작용하는 소스 라인 영역, 게이트 유전체로서의 강유전체 물질, 및 채널 영역으로서 산화물 반도체(oxide semiconductor; OS)를 포함하는 FeFET으로서 간주된다. 일부 실시예에서, 각 메모리 셀은 트랜지스터, 예를 들면, 박막 트랜지스터(thin film transistor; TFT)로서 간주된다.
도 1a, 1b 및 1c는 일부 실시예에 따른 메모리 어레이의 예를 도시한다. 일부 실시예에 따라, 도 1a는 부분적 3차원도에서 간략화된 강유전체 메모리 디바이스(200)의 일부분의 예를 도시하고; 도 1b는 강유전체 메모리 디바이스(200)의 회로도를 도시하며; 도 1c는 강유전체 메모리 디바이스(200)의 평면도를 도시한다. 강유전체 메모리 디바이스(200)는 행과 열의 격자로 배열될 수 있는 복수의 메모리 셀(202)을 포함한다. 메모리 셀(202)은 3차원 메모리 어레이를 제공하기 위해 수직으로 더 적층될 수 있으며, 이에 의해 디바이스 밀도를 증가시킨다. 강유전체 메모리 디바이스(200)는 반도체 다이의 BEOL(back end of line)에 배치될 수 있다. 예를 들어, 메모리 어레이는 반도체 기판 상에 형성된 하나 이상의 능동 디바이스(예를 들어, 트랜지스터) 위와 같이, 반도체 다이의 상호접속층에 배치될 수 있다.
일부 실시예에서, 강유전체 메모리 디바이스(200)는 NOR 메모리 어레이 등과 같은 플래시 메모리 어레이이다. 일부 실시예에서, 각각의 메모리 셀(202)의 게이트는 각각의 워드 라인(예를 들어, 전도성 라인(72))에 전기적으로 커플링되고, 각각의 메모리 셀(202)의 제1 소스/드레인 영역은 각각의 비트 라인(예를 들어, 전도성 라인(116B))에 전기적으로 커플링되며, 각각의 메모리 셀(202)의 제2 소스/드레인 영역은 각각의 소스 라인(예를 들어, 전도성 라인(116A))에 전기적으로 커플링되며, 각각의 소스 라인은 제2 소스/드레인 영역을 접지에 전기적으로 커플링한다. 강유전체 메모리 디바이스(200)의 동일한 수평 행에 있는 메모리 셀(202)은 공통 워드 라인을 공유할 수 있는 반면, 강유전체 메모리 디바이스(200)의 동일한 수직 열에 있는 메모리 셀(200)은 공통 소스 라인 및 공통 비트 라인을 공유할 수 있다.
강유전체 메모리 디바이스(200)는 전도성 라인들(72) 중 인접한 전도성 라인들 사이에 배치된 유전체층(52)을 갖는 복수의 수직으로 적층된 전도성 라인(72)(예를 들어, 워드 라인)을 포함한다. 전도성 라인(72)은 하부 기판의 주 표면(major surface)에 평행한 방향으로 연장된다(도 1a 및 1b에 명시적으로 도시되지 않음). 전도성 라인(72)은 하부 전도성 라인(72)이 상부 전도성 라인(72)보다 길고 상부 전도성 라인(72)의 종점(endpoints)을 지나 측방향으로 연장되도록 계단 구성(staircase configuration)을 가질 수 있다. 예를 들어, 도 1a에서, 전도성 라인(72)의 다수의 적층된 층은, 전도성 라인(72) 중 최상부 전도성 라인이 가장 짧고 전도성 라인(72) 중 최하부 전도성 라인이 가장 길게 도시되어 있다. 전도성 라인(72)의 각각의 길이는 하부 기판을 향한 방향으로 증가할 수 있다. 이러한 방식으로, 전도성 라인(72) 각각의 일부분은 강유전체 메모리 디바이스(200) 위로부터 액세스 가능할 수 있고, 전도성 콘택은 각각 전도성 라인(72)의 노출된 부분과 접촉하게 되어질 수 있다.
강유전체 메모리 디바이스(200)는 교대로 배열된 전도성 필라(conductive pillars)(106)(예를 들어, 비트 라인에 전기적으로 접속됨) 및 전도성 필라(108)(예를 들어, 소스 라인에 전기적으로 접속됨)를 더 포함한다. 전도성 필라(106 및 108)는 각각 전도성 라인(72)에 수직인 방향으로 연장될 수 있다. 유전체 물질(98A/98B)은 전도성 필라(106)와 전도성 필라(108) 중 인접한 필라들 사이에 배치되고 이들을 격리한다.
교차하는 전도성 라인(72)과 함께 전도성 필라(106 및 108)의 쌍은 각 메모리 셀(202)의 경계를 규정하고, 격리 필라(isolation pillar)(102)는 전도성 필라(106 및 108)의 인접한 쌍들 사이에 배치되고 이들을 격리한다. 일부 실시예에서, 전도성 필라(108)는 접지에 전기적으로 커플링된다. 도 1a가 전도성 필라(108)에 대한 전도성 필라(106)의 특정 배치를 도시하고 있지만, 전도성 필라(106 및 108)의 배치는 다른 실시예에서 바뀌어질(exchanged) 수 있음을 이해해야 한다.
일부 실시예에서, 강유전체 메모리 디바이스(200)는 또한 채널층(92)으로서 산화물 반도체(oxide semiconductor; OS) 물질을 포함할 수 있다. 채널층(92)은 메모리 셀(202)을 위한 채널 영역을 제공할 수 있다. 예를 들어, (대응하는 메모리 셀(202)의 각각의 문턱 전압(Vth)보다 높은) 적절한 전압이 대응하는 전도성 라인(72)을 통해 인가될 때, 전도성 라인(72)과 교차하는 채널층(92)의 영역은 전도성 필라(106)로부터 전도성 필라(108)까지(예컨대, 화살표(206)에 의해 표시된 방향으로) 전류가 흐르게 할 수 있다.
일부 실시예에서, 강유전체층(90)은 채널층(92)과 각각의 전도성 라인(72)과 유전체층(52) 사이에 배치되고, 강유전체층(90)은 각각의 메모리 셀(202)에 대한 게이트 유전체의 역할을 할 수 있다. 일부 실시예에서, 강유전체층(90)은 하프늄 산화물, 하프늄 지르코늄 산화물, 실리콘 도핑된 하프늄 산화물 등과 같은 강유전체 물질을 포함한다.
강유전체층(90)은 2개의 상이한 방향 중 하나로 분극화(polarize)될 수 있고, 분극화 방향은 강유전체층(90)에 걸쳐 적절한 전압 차를 인가하고 적절한 전기장을 생성함으로써 변경될 수 있다. 분극화는 상대적으로 국부화될 수 있고(예를 들어, 일반적으로 메모리 셀(202)의 각각의 경계 내에 포함됨), 강유전체층(90)의 연속 영역이 복수의 메모리 셀(202)을 가로질러 연장될 수 있다. 강유전체층(90)의 특정 영역의 분극화 방향에 따라, 대응하는 메모리 셀(202)의 문턱 전압이 변하고 디지털 값(예를 들어, 0 또는 1)이 저장될 수 있다. 예를 들어, 강유전체층(90)의 영역이 제1 전기 분극화 방향을 가질 때, 대응하는 메모리 셀(202)은 상대적으로 낮은 문턱 전압을 가질 수 있고, 강유전체층(90)의 영역이 제2 전기 분극화 방향을 가질 때, 대응하는 메모리 셀(202)은 상대적으로 높은 문턱 전압을 가질 수 있다. 두 문턱 전압들 사이의 차이는 문턱 전압 시프트라고 할 수 있다. 더 큰 문턱 전압 시프트는 대응하는 메모리 셀(202)에 저장된 디지털 값을 판독하는 것을 더 쉽게(예를 들어, 오류 발생 가능성이 더 적음) 만든다.
일부 실시예에서, 메모리 어레이를 형성하는 상이한 단계들에서의 고온 어닐링 또는 열 프로세스로 인해, 채널층(예를 들어, 산화물 반도체층) 및 강유전체층(예를 들어, 금속 산화물층)은 이들 사이에 형성된 원하지 않는 계면층(예를 들어, 예를 들어, 산소가 풍부한 금속 산화물층)을 가질 수 있다. 일부 실시예에서, 계면층은 채널층을 향하는 강유전체층의 표면을 완전히 덮을 수 있다. 이러한 계면층의 품질은 결함이 많고 디바이스 성능에 영향을 미칠 수 있다(예를 들어, Vth 시프팅 및 낮은 내구성). 계면층 내의 산소는 강유전체층(90)(예를 들어, 금속 산화물층)과 각각의 전도성 라인(72)(예를 들어, 금속층) 사이에 배치된 탈산소층(oxygen scavenging layer)(88)에 의해 흡수될 수 있다. 탈산소층(88)은 "직접 스캐빈징 메커니즘" 또는 "원격 스캐빈징 메커니즘"을 통해 계면층 내의 산소를 흡수할 수 있으며, 이는 아래에서 상세하게 설명된다(도 30c 및 도 30d 참조). 따라서, 계면층이 없는(interfacial-layer-free) 메모리 디바이스가 달성될 수 있고 산화물 반도체 표면 채널 품질이 향상될 수 있다.
일부 실시예에서, 탈산소층(88)은 전도성 라인(72)의 측벽을 덮을 수 있다. 일부 이러한 실시예에서, 탈산소층(88)은 유전체층(52)에 의해 서로 수직으로 분리되는 개별 세그먼트(discrete segments)를 포함할 수 있다. 일부 실시예에서, 개별 세그먼트는 전도성 라인(72) 중 각각의 전도성 라인의 양측 측벽을 따라 배치된다. 일부 실시예에서, 강유전체층(90)은 탈산소층(88)의 개별 세그먼트 중 하나 이상의 상부 표면 및 하부 표면을 지나 연속적으로 그리고 수직으로 연장될 수 있는 반면, 탈산소층(88)의 개별 세그먼트는 전도성 필라(106 및 108) 중 하나 이상의 양측 측부를 지나 측방향으로 연장될 수 있다.
이러한 실시예에서, 메모리 셀(202)에 대한 기록 동작을 수행하기 위해, 기록 전압은 메모리 셀(202)에 대응하는 강유전체층(90) 중 일부분에 걸쳐 인가된다. 일부 실시예에서, 기록 전압은 예를 들어, 대응하는 전도성 라인(72)(예를 들어, 워드 라인) 및 대응하는 전도성 필라(106/108)(예를 들어, 비트 라인/소스 라인)에 적절한 전압을 인가함으로써 인가된다. 이러한 실시예에서, 전도성 라인(72)은 게이트 전극층으로서 작용하도록 구성된다. 강유전체층(90) 중 일부분에 걸쳐 기록 전압을 인가함으로써, 강유전체층(90)의 영역의 분극화 방향이 변경될 수 있다. 결과적으로, 대응하는 메모리 셀(202)의 대응하는 문턱 전압은 또한 낮은 문턱 전압에서 높은 문턱 전압으로 또는 그 반대로 스위칭될 수 있고, 디지털 값이 메모리 셀(202)에 저장될 수 있다. 전도성 라인(72)이 전도성 필라(106 및 108)와 교차하기 때문에, 개별 메모리 셀(202)이 기록 동작을 위해 선택될 수 있다.
메모리 셀(202)에 대한 판독 동작을 수행하기 위해, 판독 전압(낮은 문턱 전압과 높은 문턱 전압 사이의 전압)이 대응하는 전도성 라인(72)(예를 들어, 워드 라인)에 인가된다. 강유전체층(90)의 대응하는 영역의 분극화 방향에 따라, 메모리 셀(202)은 턴온되거나 턴온되지 않을 수 있다. 그 결과, 전도성 필라(106)는 전도성 필라(108)(예를 들어, 접지에 커플링되는 소스 라인)를 통해 방전되거나 방전되지 않을 수 있고, 메모리 셀(202)에 저장된 디지털 값이 결정될 수 있다. 전도성 라인(72)이 전도성 필라(106 및 108)와 교차하기 때문에, 개별 메모리 셀(202)이 판독 동작을 위해 선택될 수 있다.
도 1a는 이후 도면들에서 사용되는 강유전체 메모리 디바이스(200)의 기준 단면을 추가로 예시한다. 단면 B-B'는 전도성 라인(72)의 종축을 따라, 그리고 예를 들어, 메모리 셀(202)의 전류 흐름 방향에 평행한 방향으로 있다. 단면 C-C'는 단면 B-B'에 수직이고 유전체 물질(98A/98B) 및 격리 필라(102)를 관통해 연장된다. 단면 D-D'는 단면 B-B'에 수직이고 유전체 물질(98A/98B) 및 전도성 필라(106)를 관통해 연장된다. 후속 도면은 명확성을 위해 이들 참조 단면들을 참조한다.
도 2에서, 기판(50)이 제공된다. 기판(50)은, (예컨대, p형 또는 n형 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는, 예컨대, 벌크 반도체, 반도체-온-인슐레이터(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 로직 다이, 메모리 다이, ASIC 다이 등과 같은 집적 회로 다이일 수 있다. 기판(50)은 CMOS(complementary metal oxide semiconductor) 다이일 수 있으며, CUA(CMOS under array)로 지칭될 수 있다. 기판(50)은 예를 들어, 실리콘 웨이퍼와 같은, 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 물질층이다. 절연체층은 예를 들면, 매립 산화물(buried oxide; BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 즉, 일반적으로 실리콘 기판 또는 유리 기판 상에 제공된다. 다중층 또는 구배(gradient) 기판과 같은 다른 기판이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
도 2는 기판(50) 위에 형성될 수 있는 회로를 더 예시한다. 회로는 기판(50)의 상단 표면에 트랜지스터를 포함한다. 트랜지스터는 기판(50)의 상단 표면 위의 게이트 유전체층(302) 및 게이트 유전체층(302) 위의 게이트 전극(304)을 포함할 수 있다. 소스/드레인 영역(306)은 기판(50) 내에서 게이트 유전체층(302) 및 게이트 전극(304)의 양측에 배치된다. 게이트 스페이서(308)는 게이트 유전체층(302)의 측벽을 따라 형성되고 소스/드레인 영역(306)을 적절한 측방향 거리만큼 게이트 전극(304)으로부터 분리한다. 트랜지스터는 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET), 나노 구조물(예를 들어, 나노 시트, 나노 와이어, 게이트-올-어라운드 등) FET(나노-FET), 평면 FET 등 또는 이들의 조합을 포함할 수 있으며, 게이트 퍼스트 프로세스 또는 게이트 라스트 프로세스에 의해 형성될 수 있다.
제1 층간 유전체(inter-layer dielectric; ILD)(310)는 소스/드레인 영역(306), 게이트 유전체층(302), 및 게이트 전극(304)을 둘러싸고 이들을 격리하고, 제2 ILD(312)는 제1 ILD(210) 위에 있다. 소스/드레인 콘택(314)은 제2 ILD(312) 및 제1 ILD(310)를 관통해 연장되고 소스/드레인 영역(306)에 전기적으로 커플링된다. 게이트 콘택(316)은 제2 ILD(312)를 관통해 연장되고 게이트 전극(304)에 전기적으로 커플링된다. 상호접속 구조물(320)은 제2 ILD(312), 소스/드레인 콘택(314) 및 게이트 콘택(316) 위에 있다. 상호접속 구조물(320)은 예를 들어, 하나 이상의 적층된 유전체층(324) 및 하나 이상의 유전체층(324)에 형성된 전도성 피처(322)를 포함한다. 상호접속 구조물(320)은 기능 회로를 형성하기 위해 게이트 콘택(316) 및 소스/드레인 콘택(314)에 전기적으로 접속될 수 있다. 일부 실시예에서, 상호접속 구조물(320)에 의해 형성된 기능 회로는 논리 회로, 메모리 회로, 감지 증폭기, 제어기, 입출력 회로, 이미지 센서 회로 등 또는 이들의 조합을 포함할 수 있다. 도 2는 기판(50) 위에 형성된 트랜지스터를 설명하지만, 다른 능동 디바이스(예를 들어, 다이오드 등) 및/또는 수동 디바이스(예를 들어, 커패시터, 저항기 등)도 기능 회로의 일부로 형성될 수 있다.
도 3에서, 다층 스택(58)은 도 2의 구조물 위에 형성된다. 기판(50), 트랜지스터, ILD, 및 상호접속 구조물(320)은 단순성과 명확성을 위해 후속 도면에서 생략될 수 있다. 다층 스택(58)이 상호접속 구조물(320)의 유전체층(324)과 접촉하는 것으로 도시되어 있지만, 임의의 수의 중간층이 기판(50)과 다층 스택(58) 사이에 배치될 수 있다. 예를 들어, 절연층(예를 들어, 로우-k 유전체층)에 전도성 피처를 포함하는 하나 이상의 상호접속층이 기판(50)과 다층 스택(58) 사이에 배치될 수 있다. 일부 실시예에서, 전도성 피처는 기판(50) 및/또는 강유전체 메모리 디바이스(200) 상의 능동 디바이스에 대한 전력, 접지 및/또는 신호 라인을 제공하도록 패터닝될 수 있다(도 1a 및 1b 참조). 일부 실시예에서, 절연층(예를 들어, 로우-k 유전체층)에 전도성 피처를 포함하는 하나 이상의 상호접속층이 다층 스택(58) 위에 배치될 수 있다.
도 3에서, 다층 스택(58)은 희생층(53A-53D)(통칭하여 희생층(53)이라고 함)과 유전체층(52A-52E)(통칭하여 유전체층(52)이라고 함)의 교번층을 포함한다. 희생층(53)은 전도성 라인(72)(예를 들어, 워드 라인)을 규정하기 위해 후속 단계에서 패터닝되고 대체될 수 있다. 희생층(53)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 이들의 조합 등과 같은 유전체 물질을 포함할 수 있다. 유전체층(52)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 이들의 조합 등과 같은 절연 물질을 포함할 수 있다. 희생층(53) 및 유전체층(52)은 상이한 에칭 선택성을 가진 상이한 물질을 포함한다. 일부 실시예에서, 희생층(53)은 실리콘 질화물을 포함하고, 유전체층(52)은 실리콘 산화물을 포함한다. 희생층(53) 및 유전체층(52) 각각은 예를 들어, 화학적 기상 증착(chemical vapor deposition; CVD), 원자층 퇴적(atomic layer deposition; ALD), 물리적 기상 증착(atomic layer deposition; PVD), 플라즈마 강화 CVD(plasma enhanced CVD; PECVD) 등을 사용하여 형성될 수 있다.
도 3은 특정 수의 희생층(53) 및 유전체층(52)을 도시하지만, 다른 실시예는 상이한 수의 희생층(53) 및 유전체층(52)을 포함할 수 있다. 또한, 다층 스택(58)이 최상부 층 및 최하부 층으로서 유전체층을 갖는 것으로 도시되었지만, 본 개시는 이에 제한되지 않는다. 일부 실시예에서, 다층 스택(58)의 최상부 층 및 최하부 층 중 적어도 하나는 희생층이다.
도 4 내지 12는 일부 실시예에 따른 강유전체 메모리 디바이스(200)의 계단 구조물의 제조에서의 중간 단계의 도면이다. 도 4 내지 12는 도 1a에 예시된 기준 단면 B-B'를 따라 예시된다.
도 4에서 포토레지스트(56)는 다층 스택(58) 위에 형성된다. 일부 실시예에서, 포토레지스트(56)는 스핀-온 기술에 의해 형성되고 허용 가능한 포토리소그래피 기술에 의해 패터닝된다. 포토레지스트(56)를 패터닝하면 다층 스택(58)의 잔여 부분을 마스킹하면서 영역(60)에서 다층 스택(58)을 노출시킬 수 있다. 예를 들어, 다층 스택(58)의 최상부층(예를 들어, 유전체층(52E))이 영역(60)에서 노출될 수 있다.
도 5에서, 영역(60)에서 다층 스택(58)의 노출된 부분은 마스크로서 포토레지스트(56)를 사용하여 에칭된다. 에칭은 건식 에칭(예를 들어, 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 등), 습식 에칭 등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭은 영역(60)에서 유전체층(52E) 및 희생층(53D)의 일부를 제거하고 개구(61)를 규정할 수 있다. 유전체층(52E) 및 희생층(53D)은 상이한 물질 조성을 갖기 때문에, 이들 층의 노출된 부분을 제거하기 위해 사용되는 에천트는 다를 수 있다. 일부 실시예에서, 희생층(53D)은 유전체층(52E)을 에칭하는 동안 에칭 정지층으로서 작용하고, 유전체층(52D)은 희생층(53D)을 에칭하는 동안 에칭 정지층으로서 작용한다. 그 결과, 다층 스택(58)의 잔여층을 제거하지 않고 유전체층(52E) 및 희생층(53D)의 일부가 선택적으로 제거될 수 있고, 개구(61)는 원하는 깊이로 연장될 수 있다. 대안적으로, 개구(61)가 원하는 깊이에 도달한 후에 개구(61)의 에칭을 중지하기 위해 타임 모드 에칭 프로세스(time-mode etching process)가 사용될 수 있다. 결과적인 구조물에서, 유전체층(52D)은 영역(60)에서 노출된다.
도 6에서, 포토레지스트(56)는 다층 스택(58)의 추가 부분을 노출하도록 트리밍된다. 일부 실시예에서, 포토레지스트(56)는 측방향 에칭과 같은 허용 가능한 제거 기술을 사용하여 트리밍된다. 트리밍의 결과로서, 포토레지스트(56)의 폭이 감소되고 영역(60) 및 영역(62) 내의 다층 스택(58)의 부분이 노출될 수 있다. 예를 들어, 유전체층(52D)의 상단 표면이 영역(60)에서 노출될 수 있고, 유전체층(52E)의 상단 표면이 영역(62)에서 노출될 수 있다.
도 7에서, 영역(60) 및 영역(62) 내의 유전체층(52E), 희생층(53D), 유전체층(52D) 및 희생층(53C)의 일부는 마스크로서 포토레지스트(56)를 사용하는 허용 가능한 에칭 프로세스에 의해 제거된다. 에칭은 건식 에칭(예를 들어, RIE, NBE 등), 습식 에칭 등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭은 개구(61)를 다층 스택(58) 내로 더 연장할 수 있다. 희생층(53D 및 53D) 및 유전체층(52E 및 52D)은 상이한 물질 조성을 갖기 때문에, 이들 층의 노출된 부분을 제거하기 위해 사용되는 에천트는 다를 수 있다. 일부 실시예에서, 영역(62 및 60) 내의 유전체층(52E 및 52D)의 일부는 포토레지스트(56)를 마스크로서 사용하고 하부 희생층(53D 및 53C)을 에칭 정지층으로서 사용함으로써 제거된다. 그 후, 영역(62, 60)에서 희생층(53D 및 53C)의 노출된 부분은 포토레지스트(56)를 마스크로 사용하고 하부 유전체층(52D 및 52C)을 에칭 정지층으로 사용함으로써 제거된다. 결과적인 구조물에서, 유전체층(52C)은 영역(60)에서 노출되고, 유전체층(52D)은 영역(62)에서 노출된다.
도 8에서, 포토레지스트(56)는 다층 스택(58)의 추가 부분을 노출하도록 트리밍된다. 일부 실시예에서, 포토레지스트(56)는 측방향 에칭과 같은 허용 가능한 제거 기술을 사용하여 트리밍된다. 트리밍의 결과로서, 포토레지스트(56)의 폭이 감소되고 영역(60), 영역(62), 및 영역(64) 내의 다층 스택(58)의 부분이 노출될 수 있다. 예를 들어, 유전체층(52C)의 상단 표면은 영역(60)에서 노출될 수 있고; 유전체층(52D)의 상단 표면은 영역(62)에서 노출될 수 있으며; 유전체층(52E)의 상단 표면은 영역(64)에서 노출될 수 있다.
도 9에서, 영역(60), 영역(62), 및 영역(64) 내의 유전체층(52E, 52D, 및 52C) 및 희생층(53D, 53C, 및 53B)의 부분은 포토레지스트(56)를 마스크로서 사용하는 허용 가능한 에칭 프로세스에 의해 제거된다. 에칭은 건식 에칭(예를 들어, RIE, NBE 등), 습식 에칭 등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭은 개구(61)를 다층 스택(58) 내로 더 연장할 수 있다. 유전체층(52C-52E) 및 희생층(53B-53D)은 상이한 물질 조성을 갖기 때문에, 이들 층의 노출된 부분을 제거하기 위해 사용되는 에천트는 다를 수 있다. 일부 실시예에서, 영역(64, 62 및 60) 내의 유전체층(52E, 52D 및 52C)의 부분은 포토레지스트(56)를 마스크로서 사용하고 하부 희생층(53D, 53C 및 53B)을 에칭 정지층으로서 사용함으로써 제거된다. 그 후, 영역(64, 62, 60)에서 희생층(53D, 53C, 및 53B)의 노출된 부분은 포토레지스트(56)를 마스크로서 사용하고 하부 유전체층(52D, 52C 및 52B)을 에칭 정지층으로서 사용함으로써 제거된다. 결과적인 구조물에서, 유전체층(52B)은 영역(60)에서 노출되고; 유전체층(52C)은 영역(62)에서 노출되며; 유전체층(52D)은 영역(64)에서 노출된다.
도 10에서, 포토레지스트(56)는 다층 스택(58)의 추가 부분을 노출하도록 트리밍된다. 일부 실시예에서, 포토레지스트(56)는 측방향 에칭과 같은 허용 가능한 제거 기술을 사용하여 트리밍된다. 트리밍의 결과로서, 포토레지스트(56)의 폭이 감소되고 영역(60), 영역(62), 영역(64), 및 영역(66) 내의 다층 스택(58)의 부분이 노출될 수 있다. 예를 들어, 유전체층(52B)의 상단 표면은 영역(60)에서 노출될 수 있고; 유전체층(52C)의 상단 표면은 영역(62)에서 노출될 수 있고; 유전체층(52D)의 상단 표면은 영역(64)에서 노출될 수 있으며; 유전체층(52E)의 상단 표면은 영역(66)에서 노출될 수 있다.
도 11에서, 영역(60), 영역(62), 영역(64), 및 영역(66) 내의 유전체층(52E, 52D, 52C, 및 52B)의 일부는 포토레지스트(56)를 마스크로서 사용하는 허용 가능한 에칭 프로세스에 의해 제거된다. 에칭은 건식 에칭(예를 들어, RIE, NBE 등), 습식 에칭 등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭은 개구(61)를 다층 스택(58) 내로 더 연장할 수 있다. 일부 실시예에서, 영역(66, 64, 62 및 60) 내의 유전체층(52E, 52D, 52C 및 52B)의 일부는 포토레지스트(56)를 마스크로 사용하고 하부의 희생층(53D, 53C, 53B 및 53A)을 에칭 정지층으로서 사용함으로써 제거된다. 결과적인 구조물에서, 희생층(53A)은 영역(60)에서 노출되고; 희생층(53B)은 영역(62)에서 노출되고; 희생층(52C)은 영역(64)에서 노출되며; 희생층(53D)은 영역(66)에서 노출된다. 그 후, 포토레지스트(56)는 허용 가능한 애싱 또는 습식 스트립 프로세스에 의해 제거될 수 있다.
도 12에서, 금속 간 유전체(inter-metal dielectric; IMD)(70)는 다층 스택(58) 위에 퇴적된다. IMD(70)는 유전체 물질로 형성될 수 있고, 예를 들어, CVD, PECVD, 유동성 CVD(flowable CVD; FCVD) 등과 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. 유전체 물질은 PSG(phospho-silicate glass), BSG(boro-silicate glass), BPSG(boron-doped phospho-silicate glass), USG(undoped silicate glass) 등을 포함할 수 있다. 일부 실시예에서, IMD(70)는 산화물(예를 들면, 실리콘 산화물 등), 질화물(예를 들면, 실리콘 질화물 등), 이들의 조합 등을 포함할 수 있다. 임의의 허용 가능한 프로세스에 의해 형성된 다른 유전체 물질이 사용될 수 있다. IMD(70)는 희생층(53B-53D)의 측벽 및 유전체층(52B-52E)의 측벽을 따라 연장된다. 또한, IMD(70)는 희생층(53A-53D) 및 유전체층(52E)의 상단 표면과 접촉할 수 있다.
그 후, 다층 스택(58) 위의 과잉 유전체 물질을 제거하기 위해 제거 프로세스가 IMD(70)에 대해 적용된다. 일부 실시예에서, 제거 프로세스는 예를 들면, 화학 기계적 연마(chemical mechanical polish; CMP), 에칭백 프로세스, 이들의 조합 등과 같은, 평탄화 프로세스일 수 있다. 평탄화 프로세스는 다층 스택(58)을 노출시켜 다층 스택(58) 및 IMD(70)의 상단 표면이 평탄화 프로세스가 완료된 후 수평이 되도록 한다.
따라서, 도 12에 도시된 바와 같이, 중간 계단 구조물 및 벌크 계단 구조물이 형성된다. 중간 계단 구조물은 희생층(53)과 유전체층(52)의 교번층을 포함한다. 희생층(53)은 이어서 도 16a 및 16b에서 상세하게 설명되는 전도성 라인(72)으로 대체된다. 하부 전도성 라인(72)은 상부 전도성 라인(72)보다 더 길고 상부 전도성 라인(72)을 지나 측방향으로 연장되고, 전도성 라인(72) 각각의 폭은 기판(50)을 향하는 방향으로 증가한다(도 1a).
도 13 내지 16b는 일부 실시예에 따른 강유전체 메모리 디바이스(200)의 메모리 영역의 제조 시의 중간 단계의 도면이다. 도 13 내지 16b에서, 벌크 다층 스택(58)은 이를 관통해 트렌치(86)를 형성하도록 패터닝되고, 희생층(53)은 전도성 라인(72)을 규정하기 위해 전도성 물질로 대체된다. 전도성 라인(72)은 강유전체 메모리 디바이스(200) 내의 워드 라인에 대응할 수 있고, 전도성 라인(72)은 강유전체 메모리 디바이스(200)의 결과적인 메모리 셀을 위한 게이트 전극을 더 제공할 수 있다. 도 13, 14, 15b, 및 16b는 도 1a에 예시된 기준 단면 C-C'를 따라 도시된다. 도 15a 및 16a는 부분적 3차원도로 도시된다.
도 13에서, 포토레지스트 패턴(82) 및 하부 하드 마스크 패턴(80)은 다층 스택(58) 위에 형성된다. 일부 실시예에서, 하드 마스크층 및 포토레지스트층은 다층 스택(58) 위에 순차적으로 형성된다. 하드 마스크층은 예를 들어, 실리콘 질화물, 실리콘 산화질화물 등을 포함할 수 있으며, 이는 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수 있다. 포토레지스트층은 예를 들어, 스핀-온 기술에 의해 형성된다.
그 후, 포토레지스트층은 포토레지스트 패턴들(82) 및 포토레지스트 패턴들(82) 사이의 트렌치들(86)을 형성하도록 패터닝된다. 포토레지스트는 예를 들어, 허용 가능한 포토리소그래피 기술로 패터닝된다. 그런 다음, 포토레지스트 패턴(82)의 패턴은, 허용 가능한 에칭 프로세스를 사용해, 예를 들면, 건식 에칭(예를 들어, RIE, NBE 등), 습식 에칭 등 또는 이들의 조합에 의해 하드 마스크 패턴(80)을 형성하도록 하드 마스크층으로 전사된다. 에칭은 이방성일 수 있다. 따라서, 트렌치(86)는 하드 마스크층을 관통해 연장되게 형성된다. 그 후, 포토레지스트 패턴(82)은 예를 들어, 애싱 프로세스에 의해 선택적으로 제거될 수 있다.
도 14 내지 15b에서, 하드 마스크 패턴(80)의 패턴은 하나 이상의 허용 가능한 에칭 프로세스를 사용하여, 예를 들면, 건식 에칭(예를 들어, RIE, NBE 등), 습식 에칭 등, 또는 이들의 조합에 의해 다층 스택(58)으로 전사된다. 에칭 프로세스는 이방성일 수 있다. 따라서, 트렌치(86)는 벌크 다층 스택(58)을 관통해 연장되고, 이에 따라 스트립형(strip-shaped) 희생층(53) 및 스트립형 유전체층(52)이 규정된다. 일부 실시예에서, 트렌치(86)는 벌크 계단 구조물을 관통해 연장되고, 이에 따라 스트립형 계단 구조물이 규정된다. 그런 다음, 하드 마스크 패턴(80)은 습식 에칭 프로세스, 건식 에칭 프로세스, 평탄화 프로세스, 이들의 조합 등과 같은 허용 가능한 프로세스에 의해 제거될 수 있다.
도 15 내지 16b에서, 희생층(53A-53D)(통칭하여 희생층(53)이라고 함)은 전도성 라인(72A-72D)(통칭하여 전도성 라인(72)이라고 함)으로 대체된다. 일부 실시예에서, 희생층(53)은 습식 에칭 프로세스, 건식 에칭 프로세스 또는 둘 모두와 같은 허용 가능한 프로세스에 의해 제거된다. 그 후, 전도성 라인(72)은 인접한 유전체층들(52) 사이의 공간 내로 채워진다. 일부 실시예에서, 각각의 전도성 라인(72)은 단일 물질로 제조된다. 예를 들어, 전도성 라인(72)은 티타늄 질화물(TiN), 탄탈 질화물(TaN), 몰리브덴 질화물, 지르코늄 질화물, 하프늄 질화물 등과 같은 금속 질화물을 포함한다. 다른 실시예에서, 각각의 전도성 라인(72)은 상이한 물질을 포함한다. 예를 들어, 각각의 전도성 라인(72)은 2개의 라이너(예를 들어, Ti, TiN, Ta, TaN 등)와 이 라이너들 사이의 금속층(예를 들어, W, Ru, Co, Cu, Al, Ni, Au, Ag 등)을 포함하고, 이 라이너들 중 하나는 금속층과 인접한 유전체층 사이에 있다. 일부 실시예에서, 전도성 물질은 다층 스택(58)의 측벽 상의 인접한 유전체층들(52) 사이의 수평 개구에 형성되고 트렌치(86)를 채운다. 전도성 물질은 CVD, PVD, ALD, PECVD 등과 같은 허용 가능한 퇴적 프로세스에 의해 형성될 수 있다. 그 후, 트렌치(86) 내의 전도성 물질은 에칭백 프로세스에 의해 제거된다. 유전체층(52)의 측벽과 트렌치(86)의 하단 표면으로부터 과잉 물질을 제거하기 위해 허용 가능한 에칭백 프로세스가 수행될 수 있다. 허용 가능한 에칭백 프로세스는 건식 에칭(예를 들어, RIE, NBE 등), 습식 에칭 등, 또는 이들의 조합을 포함한다. 허용 가능한 에칭백 프로세스는 이방성일 수 있다.
일부 실시예에서, 대체 프로세스에서, 스트립형 계단 구조물의 희생층(53)은 후속적으로 전도성 라인(72)으로 대체된다(도 1a 참조).
도 17a 내지 19b는 다층 스택(58)의 도전층(72)의 측벽 상에 탈산소층(88)을 형성하는 것을 예시한다. 도 17a, 18a, 및 19a는 부분적 3차원도로 도시된다. 도 17b, 18b 및 19b에서, 단면도는 도 1a의 라인 C-C'를 따라 제공된다.
도 17a 및 17b에서, 다층 스택(58)의 도전층(72)은 리세싱되어, 두 개의 인접한 유전체층들(52) 사이에 리세스(87)가 형성된다. 리세스(87)는 대응하는 트렌치(86)에 접속된다(예를 들어, 공간적으로 연통된다). 구체적으로, 전도성 라인(72)의 단부는 트렌치(86)에 의해 노출된 유전체층(52)의 단부에 대해 약 1 nm 내지 10 nm만큼 리세싱된다. 일부 실시예에서, 다층 스택(58)의 전도성 라인(72)은 측방향 에칭과 같은 허용 가능한 제거 기술을 사용하여 트리밍된다. 에칭은 건식 에칭(예를 들어, RIE, NBE 등), 습식 에칭 등, 또는 이들의 조합을 포함할 수 있다. 에칭은 이방성일 수 있다. 일부 실시예에서, 리세싱 프로세스는 CF4, O2, Ar 또는 이들의 조합을 함유하는 에칭 가스, 약 100 sccm 내지 1,000 sccm의 가스 흐름, 50 W 내지 500 W의 전력 및 약 0.1 토르 내지 700 토르의 챔버 압력을 포함한다. 리세싱 프로세스에서, 다층 스택(58)은 곡선형 측벽을 갖는다. 구체적으로, 유전체층(52)의 단부는 잔여 전도성 라인(72)의 단부로부터 돌출된다.
도 18a 및 도 19b에서, 탈산소층(88)은 각각의 리세스(87) 내에 형성된다. 여기서, 본 개시의 탈산소층은 산화물 반도체 채널층과 강유전체층 사이에 원하지 않는 계면층이 생성되는 것을 방지하도록 구성된다. 본 개시의 탈산소층은 일부 예에서 "산소 게터링층(oxygen gettering layer)", "산소 포획층(oxygen trapping layer)" 또는 "산소 흡수층(oxygen absorbing layer)"으로도 지칭된다. 탈산소층(88)은 원치 않는 계면층으로부터 산소를 흡수할 수 있으며, 따라서 "직접 스캐빈징 메커니즘(direct scavenging mechanism)" 또는 "원격 스캐빈징 메커니즘"을 통해 원치 않는 계면층에서 원치 않는 산소를 줄일(mitigate) 수 있으며, 이는 아래에서 상세하게 설명된다(도 30c 및 도 30d 참조). 일부 실시예에서, 직접 스캐빈징 메커니즘에서, 탈산소층(88)은 Hf, La, Al 또는 이들의 조합을 포함한다. 다른 실시예에서, 원격 스캐빈징 메커니즘에서, 탈산소층(88)은 TiSiN(TSN), TiAl, Ti 또는 이들의 조합을 포함한다.
일부 실시예에서, 탈산소층(88)은 다층 스택(58)의 상단 및 측벽 상에 컨포멀하고 연속적으로 형성된다. 구체적으로, 탈산소층(88)은 전도성 라인(72) 및 유전체층(52)의 측벽을 따라 트렌치(86)에 컨포멀하게 퇴적되고, 유전체층(52E)의 상단 표면을 따라 그리고 트렌치(86)의 하단 표면을 따라 리세스(87)를 채운다. 일부 실시예에서, 탈산소층(88)을 형성하는 방법은 CVD, PVD, ALD, PECVD 등과 같은 적절한 퇴적 기술을 수행하는 단계를 포함한다.
일부 실시예에서, 탈산소층(88)은 약 1 nm 내지 10 nm의 두께를 가진다. 다른 두께 범위(예를 들면, 10 nm 초과)가 적용될 수 있다. 일부 실시예에서, 탈산소층(88)은 단일 층이다. 대안적인 실시예에서, 탈산소층(88)은 다층 구조물을 갖는다. 예를 들어, 탈산소층(88)은 대응하는 전도성 라인(72)과 접촉하는 내부 탈산소층(예를 들어, Hf, La, Al) 및 내부 탈산소층 외부의 외부 탈산소층(예를 들어, TiSiN, TiAl, Ti)을 포함한다. 다층 구조물은 상이한 방식으로(예를 들어, 산소를 탈산소층(88) 내로 직접 스캐빈징하고 인접한 층 내로 간접 스캐빈징함으로써) 산소의 스캐빈징을 가능하게 할 수 있고, 그에 따라 탈산소를 증가시킬 수 있다.
도 19a 및 도 19b에서, 에칭백 프로세스는 연속 탈산소층(88)에 대해 수행된다. 유전체층(52)의 측벽 및/또는 트렌치(86)의 하단 표면으로부터 과잉 물질을 제거하기 위해 허용 가능한 에칭백 프로세스가 수행될 수 있다. 허용 가능한 에칭백 프로세스는 건식 에칭(예를 들어, RIE, NBE 등), 습식 에칭 등, 또는 이들의 조합을 포함한다. 에칭은 이방성일 수 있다. 일부 실시예에서, 에칭백 프로세스는 CF4, O2, Ar 또는 이들의 조합을 함유하는 에칭 가스, 약 100 sccm 내지 1,000 sccm의 가스 흐름, 50 W 내지 500 W의 전력 및 약 0.1 토르 내지 700 토르의 챔버 압력을 포함한다.
에칭백 프로세스에서, 도 18b의 연속 탈산소층은 도 19b에서 복수의 개별 또는 별개의 탈산소층(88)으로 분할된다. 개별 탈산소층(88)이 리세스(87)에 각각 매립된다. 일부 실시예에서, 개별 탈산소층(88)은 불연속적인 탈산소층으로 지칭되고, 탈산소층의 일부분은 리세스(87)에 각각 매립된다. 일부 실시예에서, 도 19b의 좌측 상단의 국부 확대도에 도시된 바와 같이, 각 탈산소층(88a)의 측벽은 인접한 유전체층(52)의 측벽과 실질적으로 수평을 이룬다. 일부 실시예에서, 도 19b의 우측 상단의 국부 확대도에 도시된 바와 같이, 각 탈산소층(88b)의 측벽은 0이 아닌 거리(d)만큼 인접한 유전체층(52)의 측벽으로부터 약간 리세싱된다. 0이 아닌 거리(d)는 예를 들면, 약 1 nm 내지 약 5 nm 범위이다. 일부 추가적인 실시예들(도시되지 않음)에서, 탈산소층(88)은 상단 표면과 하단 표면 사이에서 수직으로 보다, 개별 탈산소층들(88) 각각의 상단 표면 및 하단 표면을 따라(예를 들면, 유전체층(52)과 접촉하는 개별 탈산소층(88)의 표면을 따라) 더 큰 두께를 가질 수 있다.
도 20a 내지 25b는 트렌치(86)에서 메모리 셀(202)(도 1a 참조)에 대한 채널 영역을 형성하고 패터닝하는 것을 도시한다. 도 20a, 21a, 및 25a는 부분적 3차원도로 도시된다. 도 20b, 21b, 22, 23, 24 및 25b에서 단면도는 도 1a의 라인 C-C'을 따라 제공된다.
일부 실시예에서, 도 18b의 탈산소층은 IMD(70) 상에 그리고 각 스트립 형 계단 구조물의 측벽을 따라 추가로 형성되고, 도 19b의 에칭백 프로세스는 계단 영역 내의 탈산소층에 대해 추가로 수행된다. 따라서, 계단 구조물의 각 전도성 계단은 도 1a에 도시된 바와 같이 전도성 라인(72), 및 전도성 라인(72) 옆의 2개의 탈산소층(88)을 포함한다.
도 20a 내지 23에서, 강유전체층(90), 채널층(92) 및 유전체 물질(98A)이 트렌치(86)에 퇴적된다.
도 20a 및 20b에서, 강유전체층(90)은 유전체층(52)의 측벽 및 탈산소층(88)을 따라, 유전체층(52E)의 상단 표면을 따라, 그리고 트렌치(86)의 하단 표면을 따라 트렌치(86)에 컨포멀하게 퇴적될 수 있다. 일부 실시예에서, 강유전체층(90)은 IMD(70) 상에 그리고 계단 영역에서 계단 구조물의 각 계단의 측벽을 따라 추가로 퇴적될 수 있다. 강유전체층(90)은 강유전체층(90)을 가로질러 적절한 전압 차이를 인가함으로써 2개의 상이한 분극화 방향들 사이에서 스위칭할 수 있는 물질을 포함할 수 있다. 예를 들어, 강유전체층(90)은 하프늄(Hf) 기반 유전체 물질 등과 같은 하이-k 유전체 물질을 포함한다. 일부 실시예에서, 강유전체층(90)은 하프늄 산화물, 하프늄 지르코늄 산화물, 실리콘 도핑된 하프늄 산화물 등을 포함한다.
일부 실시예에서, 강유전체층(90)은, 바륨 티타늄 산화물(BaTiO3), 납 티타늄 산화물(PbTiO3), 납 지르코늄 산화물(PbZrO3), 리튬 니오븀 산화물(LiNbO3), 나트륨 니오븀 산화물(NaNbO3), 칼륨 니오븀 산화물(KNbO3), 칼륨 탄탈 산화물(KTaO3), 비스무트 스칸듐 산화물(BiScO3), 비스무트 철 산화물(BiFeO3), 하프늄 에르븀 산화물(Hf1-xErxO), 하프늄 란탄 산화물(Hf1-xLaxO), 하프늄 이트륨 산화물(Hf1-xYxO), 하프늄 가돌리늄 산화물(Hf1-xGdxO), 하프늄 알루미늄 산화물(Hf1-xAlxO), 하프늄 지르코늄 산화물(Hf1-xZrxO, HZO), 하프늄 티타늄 산화물(Hf1-xTixO), 하프늄 탄탈 산화물(Hf1-xTaxO) 등을 포함할 수 있다. 구체적으로, 강유전체층(90)은 HfZrO, HfAlO, HfLaO, HfCeO, HfO, HfGdO, HfSiO 또는 이들의 조합을 포함한다. 일부 실시예에서, 강유전체층(90)을 형성하는 방법은 CVD, PECVD, 금속 산화물 화학 증기 퇴적(metal oxide chemical vapor deposition; MOCVD), ALD, RPALD, PEALD, MBD 등과 같은 적절한 퇴적 기술을 수행하는 단계를 포함한다.
일부 실시예에서, 강유전체층(90)은 예를 들면, 5 nm 내지 10 nm와 같은, 약 1 nm 내지 20 nm의 두께를 갖는다. 다른 두께 범위(예를 들면, 20 nm 초과 또는 5 nm 내지 15 nm)가 적용될 수 있다. 일부 실시예에서, 강유전체층(90) 대 탈산소층(88)의 두께 비율은 약 1:1 내지 20:1 범위이다. 일부 실시예에서, 강유전체층(90)은 완전 비정질 상태로 형성된다. 대안적인 실시예에서, 강유전체층(90)은 부분적으로 결정질 상태로 형성된다; 즉, 강유전체층(90)은 혼합된 결정질-비정질 상태로 형성되고 어느 정도의 구조적 질서(order)를 갖는다. 또 다른 실시예에서, 강유전체층(90)은 완전 결정질 상태로 형성된다. 일부 실시예에서, 강유전체층(90)은 단일 층이다. 대안적인 실시예에서, 강유전체층(90)은 다층 구조물을 가진다.
일부 실시예에서, 도 20b의 좌측 상단의 국부 확대도에 도시된 바와 같이, 강유전체층(90a)은 다층 스택(58)의 측벽 상에 컨포멀하게 형성되고 따라서 실질적으로 매끄러운 측벽 프로파일을 갖는다. 일부 실시예에서, 탈산소층(88a)에 가깝고 탈산소층(88a)으로부터 떨어진 강유전체층(90a)의 양측 표면은 도 20b의 좌측 상단의 국부 확대도에 도시된 바와 같이 실질적으로 직선이다.
일부 실시예에서, 도 20b의 우측 상단의 국부 확대도에 도시된 바와 같이, 강유전체층(90b)은 다층 스택(58)의 측벽 상에 컨포멀하게 형성되고 따라서 고르지 않고 물결 모양의 측벽 프로파일을 갖는다. 일부 실시예에서, 탈산소층(88b)에 가깝고 탈산소층(88b)으로부터 떨어진 강유전체층(90b)의 양측 표면은 도 20b의 우측 상단의 국부 확대도에 도시된 바와 같이 고르지 않고 물결 모양이다. 일부 실시예(미도시)에서, 탈산소층(88b)에 가까운 강유전체층(90b)의 표면은 물결 모양인 반면, 탈산소층(88b)으로부터 떨어진 강유전체층(90b)의 표면은 실질적으로 직선이다.
그 후, 어닐링 프로세스(91)가 강유전체층(90)에 대해 수행된다. 어닐링 프로세스(91)의 온도 범위는 N2, H2, Ar 또는 이들의 조합을 함유하는 환경에서 약 350℃ 내지 약 450℃(예를 들어, 400℃) 범위이며, 따라서 강유전체층(90)에 대한 원하는 결정질 격자 구조물을 달성할 수 있다. 일부 실시예에서, 어닐링 프로세스(91)에서, 강유전체층(90)은 비정질 상태에서 부분적으로 또는 완전히 결정질 상태로 변환된다. 대안적인 실시예에서, 어닐링 시에 강유전체층(90)은 부분적 결정질 상태에서 완전 결정질 상태로 변환된다.
도 21a 및 21b에서, 채널층(92)은 강유전체층(90) 위의 트렌치(86)에 컨포멀하게 퇴적된다. 채널층(92)은 메모리 셀(202)(도 1a 참조)에 채널 영역을 제공하기에 적합한 물질을 포함한다. 예를 들어, 채널층(92)은 아연 산화물(ZnO), 인듐 텅스텐 산화물(InWO), 인듐 갈륨 아연 산화물(InGaZnO, IGZO), 인듐 아연 산화물(InZnO), 인듐 주석 산화물(ITO), 이들의 조합 등과 같은 산화물 반도체(OS)를 포함한다. 채널층(92)은 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수 있다. 채널층(92)은 강유전체층(90) 위의 트렌치(86)의 측벽 및 하단 표면을 따라 연장될 수 있다. 일부 실시예에서, 채널층(92)은 IMD(70) 상에 그리고 계단 영역에서 계단 구조물의 각 계단의 측벽을 따라 추가로 퇴적될 수 있다.
채널층(92)이 퇴적된 후, 어닐링 프로세스(93)가 채널층(92)에 대해 수행된다. 일부 실시예에서, 어닐링 프로세스(93)는 채널층(92)의 전하 캐리어를 활성화시키기 위해 산소 관련 환경에서 약 300℃ 내지 약 450℃의 온도에서 수행된다.
도 22에서, 유전체 물질(98A)은 채널층(92) 위의 트렌치(86)에 퇴적된다. 일부 실시예에서, 유전체 물질(98A)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등을 포함하고, 이는 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수 있다. 유전체 물질(98A)은 채널층(92) 위에 트렌치(86)의 측벽 및 하단 표면을 따라 연장될 수 있다. 일부 실시예에서, 유전체 물질(98A)은 선택적이며 필요에 따라 생략될 수 있다.
도 23에서, 유전체 물질(98A)의 하단 부분 및 채널층(92)은 트렌치(86)에서 제거된다. 제거 프로세스는 건식 에칭(예를 들어, RIE, NBE 등), 습식 에칭 등 또는 이들의 조합과 같은 허용 가능한 에칭 프로세스를 포함한다. 에칭은 이방성일 수 있다. 일부 실시예에서, 유전체 물질(98A) 및 채널층(92)의 상단 부분은 다층 스택(58)으로부터 제거된다. 일부 실시예에서, 제거 프로세스는 포토리소그래피 및 에칭의 조합을 포함한다.
따라서, 잔여 유전체 물질(98A) 및 채널층(92)은 트렌치(86)의 하단 표면 상의 강유전체층(90)의 일부분을 노출시킬 수 있다. 따라서, 트렌치(86)의 양측 측벽 상의 채널층(92)의 부분은 서로 분리될 수 있으며, 이는 메모리 어레이(200)의 메모리 셀들(202) 사이의 격리를 향상시킨다(도 1a 참조).
도 24에서, 유전체 물질(98B)은 트렌치(86)를 완전히 채우기 위해 퇴적된다. 유전체 물질(98B)은 하나 이상의 물질로 그리고 유전체 물질(98A)의 프로세스와 동일하거나 유사한 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 유전체 물질(98A) 및 유전체 물질(98B)은 동일한 프로세스(예를 들어, 단일 프로세스)에 의해 형성될 수 있다. 다른 실시예에서, 유전체 물질(98A) 및 유전체 물질(98B)은 개별 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 유전체 물질(98B) 및 유전체 물질(98A)은 상이한 물질을 포함한다. 일부 실시예에서, 유전체 물질(98B) 및 유전체 물질(98A)은 하나 이상의 동일한 물질을 포함한다.
도 25a 및 25b에서, 제거 프로세스가 유전체 물질(98A/98B), 채널층(92) 및 강유전체층(90)에 적용되어 다층 스택(58) 위의 과잉 물질을 제거한다. 일부 실시예에서, 예를 들면, CMP, 에칭백 프로세스, 이들의 조합 등과 같은, 평탄화 프로세스가 활용될 수 있다. 평탄화 프로세스는 다층 스택(58)을 노출시켜, 다층 스택(58)(예를 들어, 유전체층(52E)), 강유전체층(90), 채널층(92), 유전체 물질(98A/98B), 및 IMD(70)의 상단 표면들이 평탄화 프로세스가 완료된 후에 수평이 된다.
도 26a 내지 29b는 강유전체 메모리 디바이스(200)에서 전도성 필라(106 및 108)(예를 들어, 소스/드레인 필라)를 제조하는 중간 단계를 도시한다. 전도성 필라(106 및 108)는 강유전체 메모리 디바이스(200)의 개별 셀이 판독 동작 및 기록 동작을 위해 선택될 수 있도록 전도성 라인(72)에 수직인 방향을 따라 연장될 수 있다. 도 26a, 27a, 28a 및 29a는 부분적 3차원도로 도시된다. 도 26b 및 27b에서, 단면도는 도 1a의 라인 C-C'를 따라 제공된다. 도 28b 및 29b에서, 단면도는 도 1a의 라인 D-D'를 따라 제공된다.
도 26a 및 26b에서, 트렌치(100)는 채널층(92) 및 유전체 물질(98A/98B)을 관통해 패터닝된다. 트렌치(100)의 패터닝은 예를 들어, 포토리소그래피와 에칭의 조합을 통해 수행될 수 있다. 트렌치(100)는 강유전체층(90)의 양측 측벽 사이에 배치될 수 있고, 트렌치(100)는 강유전체 메모리 디바이스(200)에서 메모리 셀의 인접한 스택들을 물리적으로 분리할 수 있다(도 1a 참조).
도 27a 및 27b에서, 격리 필라(102)는 트렌치(100)에 형성된다. 일부 실시예에서, 격리층은 트렌치(100)를 채우는 다층 스택(58) 위에 퇴적된다. 격리층은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등을 포함할 수 있으며, 이는 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수 있다. 격리층은 채널층(92) 위의 트렌치(100)의 측벽 및 하단 표면을 따라 연장될 수 있다. 퇴적 후, 격리층의 과잉 부분을 제거하기 위해 평탄화 프로세스(예를 들어, CMP, 에칭백 등)가 수행될 수 있다. 결과적인 구조물에서, 다층 스택(58)(예를 들어, 유전체층(52E)), 강유전체층(90), 채널층(92) 및 격리 필라(102)의 상단 표면들은 (예를 들어, 프로세스 변동 내에서) 실질적으로 수평일 수 있다. 일부 실시예에서, 유전체 물질(98A/98B) 및 격리 필라(102)의 물질은 서로에 대해 선택적으로 에칭될 수 있도록 선택될 수 있다. 예를 들어, 일부 실시예에서, 유전체 물질(98A/98B)은 산화물을 포함하고, 격리 필라(102)는 질화물을 포함한다. 일부 실시예에서, 유전체 물질(98A/98B)은 질화물을 포함하고, 격리 필라(102)는 산화물을 포함한다. 다른 물질도 가능하다.
도 28a 및 28b에서, 트렌치(104)는 이후에 형성되는 전도성 필라(106 및 108)를 위해 규정된다. 트렌치(104)는 예를 들어, 포토리소그래피 및 에칭의 조합을 사용하여 유전체 물질(98A/98B)을 패터닝함으로써 형성된다. 일부 실시예에서, 도 28a에 도시된 바와 같이, 포토레지스트(118)는 다층 스택(58), 유전체 물질(98A/98B), 격리 필라(102), 채널층(92) 및 강유전체층(90) 위에 형성된다. 일부 실시예에서, 포토레지스트(118)는 개구(120)를 규정하기 위해 허용 가능한 포토리소그래피 기술에 의해 패터닝된다. 각각의 개구(120)는 대응하는 격리 필라(102) 및 격리 필라(102) 옆에 있는 유전체 물질(98A/98B)의 두 개의 개별 영역을 노출할 수 있다. 이러한 방식으로, 각각의 개구(120)는 격리 필라(102)에 의해 분리되는 전도성 필라(106) 및 인접한 전도성 필라(108)의 패턴을 규정할 수 있다.
이어서, 개구(120)에 의해 노출된 유전체 물질(98A/98B)의 일부분은 건식 에칭(예를 들어, RIE, NBE 등), 습식 에칭 등 또는 이들의 조합과 같은 허용 가능한 에칭 프로세스에 의해 제거될 수 있다. 에칭은 이방성일 수 있다. 에칭 프로세스는 격리 필라(102)를 상당히 에칭하지 않고 유전체 물질(98A/98B)을 에칭하는 에천트를 사용할 수 있다. 결과적으로, 개구(120)가 격리 필라(102)를 노출하더라도, 격리 필라(102)는 크게 제거되지 않을 수 있다. 트렌치(104)의 패턴은 전도성 필라(106 및 108)에 대응할 수 있다(도 29a 및 29b 참조). 트렌치(104)가 패터닝된 후, 포토레지스트(118)는 예를 들어, 애싱에 의해 제거될 수 있다.
도 29a 및 29b에서, 트렌치(104)는 전도성 필라(106 및 108)를 형성하기 위해 전도성 물질로 채워진다. 전도성 물질은 각각 구리, 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 텅스텐, 루테늄, 알루미늄, 이들의 조합 등을 포함할 수 있으며, 이들은 예를 들어, CVD, ALD, PVD, PECVD 등을 사용하여 형성될 수 있다. 전도성 물질이 퇴적된 후, 전도성 물질의 과잉 부분을 제거하기 위해 평탄화(예를 들어, CMP, 에칭백 등)가 수행되어 전도성 필라(106 및 108)를 형성할 수 있다. 결과적인 구조물에서, 다층 스택(58)(예를 들어, 유전체층(52E)), 강유전체층(90), 채널층(92), 전도성 필라(106), 및 전도성 필라(108)의 상단 표면들은 (예를 들어, 프로세스 변동 내에서) 실질적으로 수평일 수 있다. 일부 실시예에서, 전도성 필라(106)는 메모리 어레이의 비트 라인에 대응하고 이에 전기적으로 접속되고, 전도성 필라(108)는 강유전체 메모리 디바이스(200) 내의 소스 라인에 대응하고 이에 전기적으로 접속된다.
따라서, 적층된 메모리 셀(202)은 도 29a에 도시된 바와 같이 강유전체 메모리 디바이스(200)에 형성될 수 있다. 각 메모리 셀(20)은 게이트 전극(예를 들어, 대응하는 전도성 라인(72)의 일부), 게이트 유전체(예를 들어, 대응하는 강유전체층(90)의 일부), 채널 영역(예를 들어, 대응하는 채널층(92)의 일부), 및 소스/드레인 필라(예를 들어, 대응하는 전도성 필라(106 및 108)의 일부)를 포함한다. 격리 필라(102)는 동일한 열 및 동일한 수직 레벨에서 인접한 메모리 셀들(202)을 격리한다. 메모리 셀(202)은 수직으로 적층된 행 및 열의 어레이로 배치될 수 있다.
도 30a, 30b, 30g, 30h 및 30i에서, IMD(74)는 다층 스택(58)(예를 들어, 유전체층(52E)), 강유전체층(90), 채널층(92), 전도성 필라(106), 및 전도성 필라(108) 그리고 IMD(70)의 상단 표면 상에 형성된다. 전도성 콘택(110, 112, 및 114)은 전도성 라인(72), 전도성 필라(106) 및 전도성 필라(108) 상에 각각 제조된다. 도 30a는 강유전체 메모리 디바이스(200)의 사시도를 도시한다. 도 30b는 도 1a의 라인 D-D'를 따르는 디바이스의 단면도를 도시한다. 도 30c 내지 30f는 도 30b의 영역(R1)에서 상이한 국부 확대도를 도시한다. 도 30g는 강유전체 메모리 디바이스(200)의 평면도를 도시한다. 도 30h는 도 30a의 라인 E-E'를 따른 단면도를 예시한다. 도 30i는 도 1a의 라인 B-B'를 따른 디바이스의 단면도를 예시한다.
IMD(74)는 유전체 물질로 형성될 수 있고, 예를 들어, CVD, PECVD, 유동성 CVD(flowable CVD; FCVD) 등과 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. 유전체 물질은 PSG(phospho-silicate glass), BSG(boro-silicate glass), BPSG(boron-doped phospho-silicate glass), USG(undoped silicate glass) 등을 포함할 수 있다. 일부 실시예에서, IMD(74)는 산화물(예를 들면, 실리콘 산화물 등), 질화물(예를 들면, 실리콘 질화물 등), 이들의 조합 등을 포함할 수 있다. 임의의 허용 가능한 프로세스에 의해 형성된 다른 유전체 물질이 사용될 수 있다. 그 후, 다층 스택(58) 위의 과잉 유전체 물질을 제거하기 위해 제거 프로세스가 IMD(74)에 대해 적용된다. 일부 실시예에서, 제거 프로세스는 예를 들면, 화학 기계적 연마(chemical mechanical polish; CMP), 에칭백 프로세스, 이들의 조합 등과 같은, 평탄화 프로세스일 수 있다.
일부 실시예에서, 전도성 라인(72)의 계단 형상은 전도성 콘택(110)이 위에 랜딩하도록 전도성 라인(72) 각각 상의 표면을 제공할 수 있다. 일부 실시예에서, 전도성 콘택(110)을 형성하는 것은, 예를 들어, 포토리소그래피 및 에칭의 조합을 사용하여 전도성 라인(72)의 일부를 노출시키기 위해 IMD(74) 및 IMD(70)에 개구를 패터닝하는 것을 포함할 수 있다. 개구에는 예를 들어, 확산 배리어층, 접착층 등과 같은 라이너(미도시됨), 및 전도성 물질이 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다. 전도성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등을 포함할 수 있다. IMD(74)의 표면으로부터 과잉 물질을 제거하기 위해, CMP와 같은 평탄화 프로세스가 수행될 수 있다. 잔여 라이너와 전도성 물질은 개구 내에 전도성 콘택(110)을 형성한다.
도 30a의 사시도에 의해 또한 도시된 바와 같이, 전도성 콘택(112 및 114)은 또한 전도성 필라(106) 및 전도성 필라(108) 상에 각각 제조될 수 있다. 전도성 콘택(112, 114 및 110)은 각각 전도성 라인(116A, 116B 및 116C)에 전기적으로 접속될 수 있으며, 전도성 라인(116A, 116B 및 116C)은 메모리 어레이를, 하부/상부 회로(예를 들면, 제어 회로) 및/또는 반도체 다이의 신호 라인, 전력 라인 및 접지 라인에 접속한다. 예를 들어, 도 30h에 도시된 바와 같이, 전도성 콘택(110)은 전도성 라인(116C)을 전도성 라인(72) 및 기판 상의 하부 능동 디바이스에 전기적으로 접속하기 위해 IMD(74) 및 IMD(70)를 관통해 연장될 수 있다. 다른 전도성 콘택 또는 비아는 IMD(74)를 관통해 형성되어 전도성 라인(116A 및 116B)을 기판 상의 하부 능동 디바이스에 전기적으로 접속할 수 있다. 다른 전도성 콘택 또는 비아는 격리 필라(102) 및 강유전체층(90)을 관통해서와 같이 강유전체 메모리 디바이스(200)를 관통해 연장될 수 있고, 이러한 전도성 콘택 또는 비아는 상호접속 구조물(320)의 전도성 피처(322)와 같은 하부 전도성 피처에 전기적으로 커플링될 수 있다. 대안적인 실시예에서, 메모리 어레이로의 그리고 메모리 어레이로부터의 라우팅 및/또는 전력 라인은, 상호접속 구조물(320)에 추가하여 또는 그 대신에 강유전체 메모리 디바이스(200) 위에 형성된 상호접속 구조물에 의해 제공될 수 있다. 따라서, 강유전체 메모리 디바이스(200)가 완성될 수 있다.
도 30c 내지 30d는 인접한 요소들에 대한 탈산소층(88)의 관계를 설명하기 위해 도 30b의 영역(R1)의 국부 확대도를 도시한다.
일부 실시예에서, 도 30c에 도시된 바와 같이, 탈산소층(88)이 Hf, La, Al 또는 이들의 조합을 포함할 때, 탈산소층(88)은 "직접 스캐빈징 메커니즘"을 통해 원하지 않는 계면층으로부터 산소를 흡수할 수 있다. 구체적으로, 탈산소층(88)의 금속 원소(M)와 강유전체층(90)과 채널층(92) 사이의 계면에 있는 산소 원소(O)는 하이-k 강유전체층(90)에서 결합/반응된다. 즉, 강유전체층(90)과 채널층(92) 사이의 계면에 있는 산소는 흡수되어 그에 따라 하이-k 층(직접 스캐빈징)에 의해 제거될 수 있다.
다른 실시예에서, 도 30d에 도시된 바와 같이, 탈산소층(88)이 TiSiN(TSN), TiAl, Ti 또는 이들의 조합을 포함할 때, 탈산소층(88)은 "원격 스캐빈징 메커니즘"을 통해 원하지 않는 계면층으로부터 산소를 흡수할 수 있다. 구체적으로, 강유전체층(90)과 채널층(92) 사이의 계면에 있는 산소 원소(O)는 전도성 라인(72)을 덮는(cap) 탈산소층(88)에 의해 스캐빈징된다. 즉, 강유전체층(90)과 채널층(92) 사이의 계면에 있는 산소는 캡핑되거나 도핑된 게이트 전극에 의해 흡수되고 그에 따라 제거될 수 있다(원격 스캐빈징). 탈산소층(88)은 일부 예에서 대응하는 게이트 전극(예를 들어, 전도성 라인(72))의 일부로서 간주된다.
일부 실시예에서, 도 30c 및 도 30d에 도시된 바와 같이, 탈산소층(88)은 약 1 nm 내지 10 nm 범위의 두께(TH1)를 갖고, 강유전체층(90)은 약 1 nm 내지 20 nm 범위의 두께(TH2)를 가지며, 채널층(92)은 약 1 nm 내지 20 nm 범위의 두께(TH3)를 가진다. 일부 실시예에서, 복수의 탈산소층(88) 각각에 대한 강유전체층(90)의 두께 비율은 약 1:1 내지 20:1이다. 일부 실시예에서, 복수의 탈산소층(88) 각각에 대한 채널층(92)의 두께 비율은 약 1:1 내지 약 20:1이다.
또 다른 관점에서 보면 본 개시의 탈산소층(88)은 각각 채널층(92)과 탈산소층(88)으로부터의 2개의 금속 원소 사이의 깁스 자유 에너지(Gibbs free energy) 변화에 따라 선택될 수 있다. 예를 들어, In2O3(약 -117kcal/gfw), Ga2O3(약 -145kcal/gfw) 또는 ZnO(약 -145kcal/gfw)의 400℃에서의 깁스 자유 에너지는 Al2O3(약 -234kcal/gfw) 또는 HfO(약 -238kcal/gfw)의 400℃에서의 깁스 자유 에너지보다 크다. 깁스 자유 에너지는 열역학에 기반한 금속 원소의 동시 산화 정도를 의미한다. 깁스 자유 에너지가 적을수록 금속 원소의 동시 산화가 더 쉽게 발생한다. 예를 들어, In2O3의 400℃에서의 깁스 자유 에너지(약 -117 kcal/gfw)는 HfO의 400℃에서의 깁스 자유 에너지(약 -238 kcal/gfw)보다 커서, HfO와 In2O3 사이의 깁스 자유 에너지가 음인데, 이는 Hf가 채널층(92)으로부터 산화물 원소를 제거하기 위한 적절한 스캐빈징 원소임을 시사한다.
도 30c 및 도 30d의 실시예에서, 메모리 디바이스의 메모리 셀은 계면층이 없는 디바이스로 형성된다. 하지만, 본 개시는 이에 제한되지 않는다. 다른 실시예에서, 도 30e 및 도 30f에 도시된 바와 같이, 메모리 디바이스의 메모리 셀 중 적어도 하나는 채널층(92)과 강유전체층(90) 사이에 매우 얇은 계면층(IL)을 갖도록 형성된다. 본 개시의 탈산소층을 갖는 메모리 디바이스의 계면층(IL)은 탈산소층이 없는 종래의 디바이스의 종래의 계면층보다 훨씬 더 얇다. 일부 실시예에서, 계면층(IL)은 약 1 nm 내지 약 5 nm 범위의 두께(TH4)를 갖는다.
도 1 내지 30i의 실시예가 전도성 필라(106 및 108)에 대한 특정 패턴을 예시하고 있지만, 다른 구성도 가능하다. 예를 들어, 이러한 실시예에서, 전도성 필라(106 및 108)는 엇갈린 패턴(staggered pattern)을 갖는다. 그러나, 다른 실시예에서, 어레이의 동일한 행에 있는 전도성 필라(106 및 108)는 모두 도 32의 강유전체 메모리 어레이(200A)에 도시된 바와 같이 서로 정렬된다.
도 31은 일부 실시예에 따른 강유전체 메모리 디바이스를 형성하는 방법을 도시한다. 방법은 일련의 동작 또는 이벤트로서 예시 및/또는 설명되지만, 방법이 묘사된 순서 또는 동작으로 제한되지 않는다는 것이 인식될 것이다. 따라서, 일부 실시예에서, 동작은 예시된 것과는 상이한 순서로 수행될 수 있고, 그리고/또는 동시에 수행될 수 있다. 또한, 일부 실시예에서, 예시된 동작 또는 이벤트는, 다른 동작 또는 부-동작(sub-act)과는 별도의 시간에 또는 동시에 수행될 수 있는, 다수의 동작 또는 이벤트로 더 나누어질 수 있다. 일부 실시예에서, 일부 예시된 동작 또는 이벤트는 생략될 수 있고, 다른 예시되지 않은 동작 또는 이벤트가 포함될 수 있다.
동작(400)에서, 다층 스택이 기판 위에 형성된다. 다층 스택은 교대로 적층된 복수의 유전체층 및 복수의 도전층을 포함하고 이들을 관통하는 트렌치를 갖는다. 도 13 내지 도 16b는 동작(400)의 일부 실시예에 대응하는 다양한 뷰를 도시한다.
동작(402)에서, 트렌치의 측벽에 의해 노출된 복수의 도전층이 리세싱되고 따라서 복수의 리세스가 형성되며, 복수의 리세스 중 하나가 2개의 인접한 유전체층 사이에 형성된다. 일부 실시예에서, 유전체층을 리세싱하는 것은 측방향 에칭 프로세스와 같은 에칭 프로세스를 수행하는 것을 포함한다. 도 17a 내지 도 17b는 동작(402)의 일부 실시예에 대응하는 다양한 뷰를 도시한다.
동작(404)에서, 복수의 탈산소층이 복수의 리세스 내에 각각 형성된다. 일부 실시예에서, 탈산소층을 형성하는 방법은 다층 스택의 측벽 상에 컨포멀하고 연속적으로 탈산소 물질을 형성하는 단계를 포함하고, 탈산소 물질은 리세스를 채운다. 그 후, 다층 스택의 유전체층의 측벽 상의 탈산소 물질의 일부를 제거하기 위해 탈산소 물질에 대해 에칭백 프로세스가 수행된다. 도 18a 내지 도 19b는 동작(404)의 일부 실시예에 대응하는 다양한 뷰를 도시한다.
동작(406)에서, 강유전체층이 트렌치의 측벽 상에 형성되고, 강유전체층은 탈산소층의 측벽과 유전체층의 측벽을 덮는다. 도 20a 내지 도 20b는 동작(406)의 일부 실시예에 대응하는 다양한 뷰를 도시한다.
동작(408)에서, 제1 어닐링 프로세스가 강유전체층에 대해 수행된다. 일부 실시예에서, 제2 어닐링 프로세스의 온도 범위는 탈산소층을 위한 원하는 결정질 격자 구조물을 달성하기 위해 약 350℃ 내지 약 450℃(예를 들어, 400℃) 범위이다. 도 20a 내지 도 20b는 동작(408)의 일부 실시예에 대응하는 다양한 뷰를 도시한다.
동작(410)에서, 채널층이 강유전체층 상에 형성된다. 도 21a 내지 도 21b는 동작(408)의 일부 실시예에 대응하는 다양한 뷰를 도시한다.
동작(412)에서, 제2 어닐링 프로세스가 채널층에 대해 수행된다. 도 21a 내지 도 21b는 동작(410)의 일부 실시예에 대응하는 다양한 뷰를 도시한다.
도 33은 일부 실시예에 따른 강유전체 메모리 디바이스의 간략화된 사시도를 도시한다. 강유전체 메모리 디바이스(200')는 도 1a의 강유전체 메모리 디바이스(200)와 유사하지만, 탈산소층(88)은 계단형 영역으로부터 제거된다. 구체적으로, 메모리 셀(202)이 도 17a 내지 도 29a의 프로세스 동안 규정될 때, 계단 구조물은 위에서 설명된 스트립형 다중 계단 구조물이 아니고 벌크 계단 구조물을 유지한다. 구체적으로, 두 개의 벌크 계단 구조물이 메모리 셀 영역의 두 측부에 배치된다. 메모리 셀(202)이 규정된 후, 2개의 벌크 계단 구조물은 메모리 셀 영역의 두 측부에서 다중 스트립형 계단 구조물로 분할된다.
본 개시의 강유전체 메모리 디바이스의 구조물은 도 1a 내지 도 33을 참조하여 아래에 설명된다.
일부 실시예에서, 강유전체 메모리 디바이스(200/200A/200')는 다층 스택(58), 채널층(92), 강유전체층(90) 및 탈산소층(88)을 포함한다. 다층 스택(58)은 기판 위에 배치되고, 교대로 적층된 복수의 도전층(예를 들면, 전도성 라인(72)) 및 복수의 유전체층(52)을 포함한다. 채널(92)은 복수의 도전층(예를 들면, 전도성 라인(72)) 및 복수의 유전체층(52)을 관통한다. 강유전체층(90)은 채널층과 복수의 도전층(예를 들면, 전도성 라인(72)) 및 복수의 유전체층(52) 각각 사이에 배치된다. 탈산소층(88)은 Hf, La, Al, TiSiN, TiAl, Ti 또는 이들의 조합을 포함한다. 하나의 탈산소층(88)이 강유전체층(90)과 복수의 도전층(예를 들어, 전도성 라인(72)) 각각 사이에 배치된다. 탈산소층(88) 각각은 단층이거나 다층 구조물을 가질 수 있다. 일부 실시예에서, 복수의 탈산소층(88)은 약 1 nm 내지 10 nm의 두께를 갖는다.
일부 실시예에서, 도 20b에 도시된 바와 같이, 도전층(예를 들어, 전도성 라인(72))의 단부는 유전체층(52)의 단부로부터 리세싱된다. 일부 실시예에서, 탈산소층(88)의 측벽은 유전체층(52)의 측벽과 실질적으로 동일 평면으로 있다. 일부 실시예에서, 탈산소층(88)의 측벽은 유전체층(52)의 측벽에 대해 오목하거나 볼록하다.
일부 실시예에서, 강유전체 메모리 디바이스는 도 30c 및 도 30d에 도시된 바와 같이 채널층(92)과 강유전체층(90) 사이에 바람직하지 않은 계면층이 없다. 일부 실시예에서, 채널층(92)과 강유전체층(90) 사이의 계면에는 산소 원자가 없다.
다른 실시예에서, 강유전체 메모리 디바이스는 채널층(92)과 강유전체층(90) 사이에 매우 얇은 계면층(IL)을 더 포함하고, 계면층(IL)의 산소 함량은 채널층(92)의 산소 함량보다 크다. 일부 실시예에서, 채널층(92)은 ZnO, InWO, InGaZnO, InZnO, ITO 또는 이들의 조합을 포함하고, 계면층(IL)은 산소가 풍부한 ZnO, InWO, InGaZnO, InZnO, ITO 또는 이들의 조합을 포함한다. 일부 실시예에서, 계면층(IL)은 약 1 nm 내지 5 nm의 두께를 가진다. 계면층(IL)은 매우 얇아서 강유전체 메모리 디바이스의 성능에 영향을 주지 않는다.
일부 실시예에서, 강유전체 메모리 디바이스(200/200A/200')는 다층 스택(58), 복수의 유전체 필라(예를 들어, 유전체 물질(98A/98B)), 산화물 반도체층(예를 들어, 채널층(92)), 강유전체층(90) 및 복수의 탈산소층(88)을 포함한다. 다층 스택(58)은 기판(50) 상에 배치되고, 교대로 적층된 복수의 게이트 전극층(예를 들면, 전도성 라인(72))과 복수의 유전체층(52)을 포함한다. 복수의 유전체 필라(예를 들어, 유전체 물질(98A/98B))는 기판(50) 상에 배치되고 다층 스택(58)을 관통한다. 산화물 반도체층(예를 들어, 채널층(92))은 제1 금속 원소를 포함하고 유전체 필라(예를 들어, 유전체 물질(98A/98B)) 각각과 다층 스택(58) 사이에 배치된다. 강유전체층(90)은 산화물 반도체층(예를 들어, 채널층(92))과 다층 스택(58) 사이에 배치된다. 복수의 탈산소층(88)은 제2 금속 원소를 포함하고, 복수의 탈산소층(88) 중 하나는 복수의 게이트 전극층(예를 들어, 전도성 라인(72)) 각각과 강유전체층(90) 사이에 배치된다. 일부 실시예에서, 제2 금속 원소의 산화물의 깁스 자유 에너지는 제1 금속 원소의 산화물의 깁스 자유 에너지보다 작다.
일부 실시예에서, 제2 금속 원소는 Hf, La, Al, Ti, Al 또는 이들의 조합을 포함한다. 일부 실시예에서, 탈산소층(88)은 Hf, La, Al, TiSiN, TiAl, Ti 또는 이들의 조합을 포함한다.
일부 실시예에서, 제1 금속 원소는 Zn, In, W, Ga, Sn 또는 이들의 조합을 포함한다. 일부 실시예에서, 산화물 반도체층(예를 들어, 채널층(92))은 ZnO, InWO, InGaZnO, InZnO, ITO 또는 이들의 조합을 포함한다.
일부 실시예에서, 복수의 탈산소층(88)의 산소 밀도는 산소 원소를 더 포함한다. 일부 실시예에서, 복수의 탈산소층(88)의 산소 밀도는 강유전체층(90) 쪽으로 증가된다. 탈산소층(88)은 일부 예에서 산화된 탈산소층(88)이라고 지칭된다.
일부 실시예에서, 강유전체 메모리 디바이스(200/200A/200')는 다층 스택(58), 복수의 유전체 필라(예를 들어, 유전체 물질(98A/98B)), 채널층(92) 및 강유전체층(90)을 포함한다. 다층 스택(58)은 기판(50) 상에 배치되고, 교대로 적층된 복수의 게이트 전극층(예를 들면, 전도성 라인(72))과 복수의 유전체층(52)을 포함한다. 유전체 필라(예를 들어, 유전체 물질(98A/98B))는 기판(50) 상에 배치되고 다층 스택(58)을 관통한다. 채널층(92)은 유전체 필라(예를 들어, 유전체 물질(98A/98B)) 각각과 다층 스택(58) 사이에 배치된다. 강유전체층(90)은 채널층(92)과 다층 스택(58) 사이에 배치되며, 강유전체층(90)은 각 게이트 전극층(예를 들어, 전도성 라인(72))과 접촉하지만 각각의 유전체층(52)으로부터 분리된다.
일부 실시예에서, 강유전체 메모리 디바이스(200/200A/200')는 기판(50) 상에 배치되고 다층 스택(58)을 관통하는 복수의 전도성 필라(106 및 108)를 더 포함한다. 일부 실시예에서, 복수의 유전체 필라(예를 들어, 유전체 물질(98A/98B)) 각각은 자신의 두 개의 단부에 배치된 두 개의 전도성 필라(106 및 108)를 갖는다.
일부 실시예에서, 유전체 필라(예를 들어, 유전체 물질(98A/98B))는 엇갈리게 배열되어 있다. 구체적으로, 인접한 열의 유전체 필라는 도 29a에 도시된 바와 같이 엇갈린 방식으로 배열된다. 하지만, 본 개시는 이에 제한되지 않는다. 일부 실시예에서, 인접한 열들의 유전체 필라(예를 들어, 유전체 물질(98A/98B))는 도 32에 도시된 바와 같이 규칙적인 어레이로 배열되고 서로 정렬된다.
본 개시의 일부 실시예에서, 채널층(예를 들어, 산화물 반도체층)과 강유전체층(예를 들어, 금속 산화물층) 사이의 계면에 있는 산소는 강유전체층과 각 전도성 게이트 사이에 배치된 탈산소층에 의해 흡수되고 그에 따라 제거될 수 있다. 따라서, 계면층이 없는 메모리 디바이스가 달성될 수 있고 산화물 반도체 표면 채널 품질이 향상될 수 있다.
상기 실시예에서, 강유전체 메모리 디바이스는 메모리 셀이 형성되기 전에 계단 구조물이 형성되는 "계단 퍼스트 프로세스(staircase first process)"에 의해 형성된다. 하지만, 본 개시는 이에 제한되지 않는다. 다른 실시예에서, 강유전체 메모리 디바이스는 메모리 셀이 형성된 후에 계단 구조물이 형성되는 "계단 라스트 프로세스(staircase last process)"에 의해 형성될 수 있다.
상기 실시예에서, 게이트 전극(예를 들어, 워드 라인)은 희생 유전체층을 퇴적한 후 희생 유전체층을 도전층으로 대체함으로써 형성된다. 하지만, 본 개시는 이에 제한되지 않는다. 다른 실시예에서, 게이트 전극(예를 들어, 워드 라인)은 대체 단계 없이 제1 단계에서 형성될 수 있다.
위의 예의 많은 변형이 본 개시에 의해 고려된다. 상이한 실시예들은 상이한 장점들을 가질 수 있고, 특정 장점이 모든 실시예에서 반드시 요구되는 것은 아니라는 것이 이해된다.
본 개시의 일부 실시예에 따르면, 강유전체 메모리 디바이스는 다층 스택, 채널층, 강유전체층 및 탈산소층을 포함한다. 다층 스택은 기판 상에 배치되고, 교대로 적층된 복수의 도전층 및 복수의 유전체층을 포함한다. 채널층은 복수의 도전층 및 복수의 유전체층을 관통한다. 강유전체층은 채널층과 복수의 도전층 및 복수의 유전체층 각각 사이에 배치된다. 탈산소층은 Hf, La, Al, TiSiN, TiAl, Ti 또는 이들의 조합을 포함하고, 탈산소층 중 하나는 강유전체층과 복수의 도전층 각각 사이에 배치된다.
본 개시의 대안적인 실시예에 따르면, 강유전체 메모리 디바이스는 다층 스택, 복수의 유전체 필라, 산화물 반도체층, 강유전체층 및 복수의 탈산소층을 포함한다. 다층 스택은 기판 상에 배치되고, 교대로 적층된 복수의 게이트 전극층과 복수의 유전체층을 포함한다. 복수의 유전체 필라는 기판 상에 배치되고 다층 스택을 관통한다. 산화물 반도체층은 제1 금속 원소를 포함하고 유전체 필라 각각과 다층 스택 사이에 배치된다. 강유전체층은 산화물 반도체층과 다층 스택 사이에 배치된다. 복수의 탈산소층은 제2 금속 원소를 포함하고, 복수의 탈산소층 중 하나는 복수의 게이트 전극층 각각과 강유전체층 사이에 배치된다. 일부 실시예에서, 제2 금속 원소의 산화물의 깁스 자유 에너지는 제1 금속 원소의 산화물의 깁스 자유 에너지보다 작다.
본 개시의 또 다른 대안적인 실시예에 따르면, 강유전체 메모리 디바이스를 형성하는 방법은 다음 동작들을 포함한다. 다층 스택이 기판 상에 형성된다. 다층 스택은 교대로 적층된 복수의 유전체층 및 복수의 도전층을 포함하고 이들을 관통하는 트렌치를 갖는다. 트렌치의 측벽에 의해 노출된 도전층은 리세싱되어, 두 개의 인접한 유전체층들 사이에 리세스가 형성된다. 복수의 탈산소층은 복수의 리세스 내에 각각 형성된다. 강유전체층이 트렌치의 측벽 상에 형성되고, 강유전체층은 탈산소층의 측벽과 유전체층의 측벽을 덮는다. 채널층이 강유전체층 상에 형성된다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 이러한 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
<부기>
1. 강유전체 메모리 디바이스에 있어서,
기판 상에 배치된 다층 스택 - 상기 다층 스택은, 교대로 적층된 복수의 도전층 및 복수의 유전체층을 포함함 - ;
상기 복수의 도전층 및 상기 복수의 유전체층을 관통하는 채널층;
상기 복수의 도전층과 상기 복수의 유전체층 둘 다와 상기 채널층 사이에 배치된 강유전체층; 및
상기 복수의 도전층의 측벽을 따라 배치된 복수의 탈산소층(oxygen scavenging layer) - 상기 복수의 탈산소층은 상기 강유전체층을 상기 복수의 도전층으로부터 측방향으로 분리함 -
을 포함하는, 강유전체 메모리 디바이스.
2. 제1항에 있어서, 상기 도전층의 단부는 상기 유전체층의 단부로부터 리세싱되는, 강유전체 메모리 디바이스.
3. 제1항에 있어서, 탈산소층의 측벽은 상기 유전체층의 측벽과 실질적으로 동일 평면으로 있는, 강유전체 메모리 디바이스.
4. 제1항에 있어서, 상기 복수의 탈산소층은, 상기 복수의 유전체층 중 인접한 유전체층들 사이에 각각 배치되는, 강유전체 메모리 디바이스.
5. 제1항에 있어서, 상기 채널층은 아연 산화물(ZnO), 인듐 텅스텐 산화물(InWO), 인듐 갈륨 아연 산화물(InGaZnO), 인듐 아연 산화물(InZnO), 인듐 주석 산화물(ITO), 또는 이들의 조합을 포함하는, 강유전체 메모리 디바이스.
6. 제1항에 있어서, 상기 채널층과 상기 강유전체층 사이에 계면층을 더 포함하며, 상기 계면층의 산소 함량은 상기 채널층의 산소 함량보다 더 큰, 강유전체 메모리 디바이스.
7. 제6항에 있어서, 상기 강유전체층은 상기 복수의 탈산소층 중 둘 이상을 지나 연속적으로 그리고 수직으로 연장되는, 강유전체 메모리 디바이스.
8. 강유전체 메모리 디바이스에 있어서,
기판 상에 배치된 다층 스택 - 상기 다층 스택은, 교대로 적층된 복수의 게이트 전극층 및 복수의 유전체층을 포함함 - ;
상기 기판 상에 배치되고 상기 다층 스택을 관통하는 복수의 유전체 필라;
제1 금속 원소를 포함하고 상기 유전체 필라 각각과 상기 다층 스택 사이에 배치된 산화물 반도체층;
상기 산화물 반도체층과 상기 다층 스택 사이에 배치된 강유전체층; 및
제2 금속 원소를 포함하는 복수의 탈산소층 - 상기 복수의 게이트 전극층 각각과 상기 강유전체층 사이에 상기 복수의 탈산소층 중 하나가 배치됨 -
을 포함하는, 강유전체 메모리 디바이스.
9. 제8항에 있어서, 상기 강유전체층은 상기 복수의 탈산소층 중 둘 이상을 지나 연속적으로 연장되는, 강유전체 메모리 디바이스.
10. 제8항에 있어서,
상기 기판 상에 배치되고 상기 다층 스택을 관통하는 제2 복수의 유전체 필라;
상기 제2 복수의 유전체 필라 각각과 상기 다층 스택 사이에 배치된 제2 산화물 반도체층;
상기 제2 산화물 반도체층과 상기 다층 스택 사이에 배치된 제2 강유전체층; 및
상기 복수의 게이트 전극층 각각과 상기 제2 강유전체층 사이에 배치된 제2 복수의 탈산소층
을 더 포함하는, 강유전체 메모리 디바이스.
11. 제8항에 있어서, 상기 복수의 탈산소층은 산소 원소를 더 포함하는, 강유전체 메모리 디바이스.
12. 제8항에 있어서, 상기 복수의 탈산소층 내의 산소 밀도는 상기 강유전체층 쪽으로 증가되는, 강유전체 메모리 디바이스.
13. 제8항에 있어서, 상기 제2 금속 원소의 산화물의 깁스 자유 에너지(Gibbs free energy)는 상기 제1 금속 원소의 산화물의 깁스 자유 에너지보다 더 작은, 강유전체 메모리 디바이스.
14. 제8항에 있어서, 상기 복수의 유전체층은 상기 복수의 스캐빈징층 중 인접한 스캐빈징층을 수직으로 분리하는, 강유전체 메모리 디바이스.
15. 제8항에 있어서, 상기 산화물 반도체층과 상기 강유전체층 사이의 계면에는 산소 원자가 실질적으로 없는, 강유전체 메모리 디바이스.
16. 제8항에 있어서,
상기 기판 상에 배치되고 상기 다층 스택을 관통하는 복수의 전도성 필라
를 더 포함하며, 상기 복수의 유전체 필라 각각은, 상기 복수의 유전체 필라 각각의 양측을 따라 배치된 2개의 전도성 필라를 갖는, 강유전체 메모리 디바이스.
17. 강유전체 메모리 디바이스를 형성하는 방법에 있어서,
기판 상에 다층 스택을 형성하는 단계 - 상기 다층 스택은, 교대로 적층된 복수의 유전체층 및 복수의 도전층을 포함하고, 상기 다층 스택을 관통하는 트렌치를 가짐 - ;
상기 트렌치의 측벽에 의해 노출되는 상기 복수의 도전층을 리세싱하여 복수의 리세스를 형성하는 단계 - 2개의 인접한 유전체층 사이에 상기 복수의 리세스 중 하나가 형성됨 - ;
상기 복수의 리세스 내에 복수의 탈산소층을 각각 형성하는 단계;
상기 트렌치의 측벽 상에 강유전체층을 형성하는 단계 - 상기 강유전체층은 상기 탈산소층의 측벽 및 상기 유전체층의 측벽을 덮음 - ; 및
상기 강유전체층 상에 채널층을 형성하는 단계
를 포함하는, 강유전체 메모리 디바이스를 형성하는 방법.
18. 제17항에 있어서, 상기 도전층을 리세싱하는 것은, 측방향 에칭 프로세스를 수행하는 것을 포함하는, 강유전체 메모리 디바이스를 형성하는 방법.
19. 제17항에 있어서, 상기 복수의 탈산소층을 형성하는 단계는,
상기 다층 스택의 측벽 상에 컨포멀하게(conformally) 그리고 연속적으로 탈산소 물질을 형성하는 단계 - 상기 탈산소 물질은 상기 복수의 리세스를 채움 - ; 및
상기 탈산소 물질에 대해 에칭백 프로세스를 수행하는 단계
를 포함하는, 강유전체 메모리 디바이스를 형성하는 방법.
20. 제19항에 있어서, 상기 에칭백 프로세스는, 상기 복수의 도전층의 측벽을 따라 상기 탈산소 물질을 남겨 두면서 상기 복수의 유전체층의 측벽으로부터 상기 탈산소 물질을 제거하는, 강유전체 메모리 디바이스를 형성하는 방법.

Claims (10)

  1. 강유전체 메모리 디바이스에 있어서,
    기판 상에 배치된 다층 스택 - 상기 다층 스택은, 교대로 적층된 복수의 도전층 및 복수의 유전체층을 포함함 - ;
    상기 복수의 도전층 및 상기 복수의 유전체층을 관통하는 채널층;
    상기 복수의 도전층과 상기 복수의 유전체층 둘 다와 상기 채널층 사이에 배치된 강유전체층; 및
    상기 복수의 도전층의 측벽을 따라 배치된 복수의 탈산소층(oxygen scavenging layer) - 상기 복수의 탈산소층은 상기 강유전체층을 상기 복수의 도전층으로부터 측방향으로 분리함 -
    을 포함하고,
    상기 강유전체층은 상기 채널층과 마주보는 제1 측면과, 상기 제1 측면과 반대편에 있는 제2 측면을 갖고, 상기 제2 측면은 상기 복수의 탈산소층 및 상기 복수의 유전체층과 마주보고 있는, 강유전체 메모리 디바이스.
  2. 제1항에 있어서, 상기 도전층의 단부는 상기 유전체층의 단부로부터 리세싱되는, 강유전체 메모리 디바이스.
  3. 제1항에 있어서, 상기 탈산소층의 측벽은 상기 유전체층의 측벽과 동일 평면으로 있는, 강유전체 메모리 디바이스.
  4. 제1항에 있어서, 상기 복수의 탈산소층은, 상기 복수의 유전체층 중 인접한 유전체층들 사이에 각각 배치되는, 강유전체 메모리 디바이스.
  5. 제1항에 있어서, 상기 채널층은 아연 산화물(ZnO), 인듐 텅스텐 산화물(InWO), 인듐 갈륨 아연 산화물(InGaZnO), 인듐 아연 산화물(InZnO), 인듐 주석 산화물(ITO), 또는 이들의 조합을 포함하는, 강유전체 메모리 디바이스.
  6. 제1항에 있어서, 상기 채널층과 상기 강유전체층 사이에 계면층을 더 포함하며, 상기 계면층의 산소 함량은 상기 채널층의 산소 함량보다 더 큰, 강유전체 메모리 디바이스.
  7. 제6항에 있어서, 상기 강유전체층은 상기 복수의 탈산소층 중 둘 이상을 지나 연속적으로 그리고 수직으로 연장되는, 강유전체 메모리 디바이스.
  8. 강유전체 메모리 디바이스에 있어서,
    기판 상에 배치된 다층 스택 - 상기 다층 스택은, 교대로 적층된 복수의 게이트 전극층 및 복수의 유전체층을 포함함 - ;
    상기 기판 상에 배치되고 상기 다층 스택을 관통하는 복수의 유전체 필라;
    제1 금속 원소를 포함하고 상기 유전체 필라 각각과 상기 다층 스택 사이에 배치된 산화물 반도체층;
    상기 산화물 반도체층과 상기 다층 스택 사이에 배치된 강유전체층; 및
    제2 금속 원소를 포함하는 복수의 탈산소층 - 상기 복수의 게이트 전극층 각각과 상기 강유전체층 사이에 상기 복수의 탈산소층 중 하나가 배치됨 -
    을 포함하고,
    상기 강유전체층은 상기 산화물 반도체층과 마주보는 제1 측면과, 상기 제1 측면과 반대편에 있는 제2 측면을 갖고, 상기 제2 측면은 상기 복수의 탈산소층 및 상기 복수의 유전체층과 마주보고 있는, 강유전체 메모리 디바이스.
  9. 제8항에 있어서, 상기 강유전체층은 상기 복수의 탈산소층 중 둘 이상을 지나 연속적으로 연장되는, 강유전체 메모리 디바이스.
  10. 강유전체 메모리 디바이스를 형성하는 방법에 있어서,
    기판 상에 다층 스택을 형성하는 단계 - 상기 다층 스택은, 교대로 적층된 복수의 유전체층 및 복수의 도전층을 포함하고, 상기 다층 스택을 관통하는 트렌치를 가짐 - ;
    상기 트렌치의 측벽에 의해 노출되는 상기 복수의 도전층을 리세싱하여 복수의 리세스를 형성하는 단계 - 2개의 인접한 유전체층 사이에 상기 복수의 리세스 중 하나가 형성됨 - ;
    상기 복수의 리세스 내에 복수의 탈산소층을 각각 형성하는 단계;
    상기 트렌치의 측벽 상에 강유전체층을 형성하는 단계 - 상기 강유전체층은 상기 탈산소층의 측벽 및 상기 유전체층의 측벽을 덮음 - ; 및
    상기 강유전체층 상에 채널층을 형성하는 단계
    를 포함하고,
    상기 강유전체층은 상기 채널층과 마주보는 제1 측면과, 상기 제1 측면과 반대편에 있는 제2 측면을 갖고, 상기 제2 측면은 복수의 상기 탈산소층 및 복수의 상기 유전체층과 마주보고 있는, 강유전체 메모리 디바이스를 형성하는 방법.
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