TWI779510B - 記憶胞、記憶元件及其形成方法 - Google Patents

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Abstract

一種記憶胞包括位於半導體基底上方的電晶體。電晶體包 括沿著字元線的側壁配置的鐵電層。鐵電層包括價數為5、價數為7或其組合的物質。氧化物半導體層電耦接至源極線及位元線。鐵電層安置在氧化物半導體層與字元線之間。

Description

記憶胞、記憶元件及其形成方法
本發明實施例是有關於記憶胞、記憶元件及其製造方法。
半導體元件用於多種電子應用中，諸如個人電腦、蜂巢式電話、數位攝影機以及其他電子設備。通常藉由在半導體基底上方依序沈積絕緣層或介電層、導電層以及半導體層，且使用微影術及蝕刻技術來圖案化各種材料層以在其上形成電路構件及部件來製造半導體元件。
半導體產業藉由持續減小最小特徵大小來持續改良各種電子構件(例如，電晶體、二極體、電阻器、電容器等)的整合密度，從而允許更多構件整合至給定區域中。然而，隨著最小特徵大小減小，出現應解決的額外問題。
依照本發明實施例提出一種記憶胞，包括：電晶體，位於半導體基底上方。所述電晶體包括：鐵電層，沿著字元線的側壁配置，所述鐵電層包括價數為5、價數為7或其組合的物質；以及氧 化物半導體層，電耦接至源極線及位元線。所述鐵電層安置在所述氧化物半導體層與所述字元線之間。
依照本發明實施例提出一種記憶元件，包括：半導體基底；第一記憶胞以及第二記憶胞，位於所述半導體基底上方。所述第一記憶胞包括第一電晶體。所述第一電晶體包括：鐵電層的第一部分，所述鐵電層的所述第一部分位於第一字元線的側壁上，且所述鐵電層包括價數為5、價數為7或其組合的物質；以及第一通道區，位於所述鐵電層的側壁上，所述第一通道區包括氧化物半導體層。所述第一通道區與所述鐵電層的所述第一部分之間的第一界面具有價數為5、價數為7或其組合的物質。所述第二記憶胞位於所述第一記憶胞上方。
依照本發明實施例提出一種記憶元件的製造方法，包括：形成延伸穿過導線的溝渠；沿著所述溝渠的側壁及底部表面沈積鐵電層；在所述鐵電層上方沈積氧化物半導體層，所述氧化物半導體層沿著所述溝渠的所述側壁及所述底部表面延伸；以及執行處理以將價數為5、價數為7或其組合的物質引入於所述鐵電層中。
30:虛線
50:基底
52、52A~52E、324:介電層
53、53A~53D:犧牲層
56、118:光阻
58:多層堆疊
60、62、64、66、R1、R2:區
61、120:開口
70、74:金屬間介電質
71、75:阻障層
72、72A~72D、116A、116B、116C:導線
73:金屬層
80:硬罩幕圖案
82:光阻圖案
86、100、104:溝渠
88、188:處理
89:第二回火製程
90、90'、190、190':鐵電層
90A:經處理的鐵電部分
90B、190B:底部鐵電部分
90M、190M:中間鐵電部分
90T、190T:頂部鐵電部分
92、192、192':通道層
92B、192B:底部通道部分
92M、192M:中間通道部分
92T、192T:頂部通道部分
98、98A、98B:介電材料
102:隔離柱
106、108:導電柱
110、112、114:導電接觸窗
189:第三回火製程
200、200':記憶陣列
200A:鐵電記憶體
202、202':記憶胞
206:箭頭
302:閘介電層
304:閘電極
306:源極/汲極區
308:閘極間隔件
310、312:ILD
314:源極/汲極接觸窗
316:閘極接觸窗
320:內連線結構
322:導電特徵
B-B'、C-C'、D-D'、E-E':線
IF1、IF2、IF3、IF4:界面
S100、S102、S104、S106、S108、S110、S200、S202、S204、S206、S208、S210、S300、S302、S304、S306、S308:動作
T1、T2、T3、T4、T5、T6、T11、T12、T13、T14、T15、T16:厚度
[011]、[012]、[021]、[022]、[S1]、[S2]:曲線
當結合隨附圖式閱讀時，根據以下詳細描述最佳地理解本揭露的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，出於論述清楚起見，可任意地增加或減小各種特徵之尺寸。
圖1A、圖1B以及圖1C示出根據一些實施例的鐵電記憶元件的簡化透視圖、電路圖以及自上而下視圖。
圖2、圖3、圖4、圖5、圖6、圖7、圖8、圖9、圖10、圖11、圖12、圖13、圖14、圖15A、圖15B、圖16A、圖16B、圖17A、圖17B、圖18A、圖18B、圖18C、圖18D、圖19A、圖19B、圖20A、圖20B、圖20C、圖22、圖23、圖24、圖25A、圖25B、圖26A、圖26B、圖27A、圖27B、圖28A、圖28B、圖29A、圖29B、圖30A、圖30B、圖30C、圖30D以及圖30E示出根據一些實施例的製造鐵電記憶元件的各種視圖。
圖20D示出根據一些實施例的物質濃度及氧濃度與通道層、鐵電層以及導線的深度的圖表。
圖21示出根據一些實施例的形成鐵電記憶元件的鐵電層及通道層的方法。
圖31示出根據替代實施例的鐵電記憶元件的簡化透視圖。
圖32A、圖32B、圖33A、圖33B、圖34A、圖34B、圖34C以及圖36示出根據另外替代實施例的製造鐵電記憶元件中的中間階段的各種視圖。
圖34D示出根據一些實施例的物質濃度及氧濃度與通道層、鐵電層以及導線的深度的關係圖。
圖35示出根據一些實施例的形成鐵電記憶元件的鐵電層及通道層的方法。
圖37示出根據一些實施例的形成鐵電記憶元件的方法。
以下揭露內容提供用以實施本發明的不同特徵的許多不同實施例或實例。下文描述構件及配置的特定實例以簡化本揭露。 當然，這些構件及配置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包括第一特徵及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵及第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清楚的目的，且本身並不表示所論述的各種實施例及/或組態之間的關係。
此外，為易於描述，可使用諸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」以及類似術語的空間相對術語來描述如諸圖中所示出的一個元件或特徵相對於另一元件或特徵的關係。除圖式中所描繪的定向以外，空間相對術語意欲涵蓋元件在使用或操作中的不同定向。裝置可以其他方式定向(旋轉90度或位於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
各種實施例提供諸如3D記憶陣列的記憶元件。在一些實施例中，3D記憶陣列為包括多個垂直堆疊的記憶胞的鐵電場效電晶體(ferroelectric field effect transistor；FeFET)記憶體電路。在一些實施例中，各別記憶胞被視為FeFET，所述FeFET包括充當閘電極的字元線區、充當第一源極/汲極電極的位元線區以及充當第二源極/汲極電極的源極線區、做為閘介電質的鐵電材料以及做為通道區的氧化物半導體(oxide semiconductor；OS)。在一些實施例中，各別記憶胞被視為薄膜電晶體(thin film transistor；TFT)。
圖1A、圖1B以及圖iC示出根據一些實施例的記憶陣列的實例。圖1A以部分三維圖示出簡化記憶陣列200的一部分的實 例；圖1B示出記憶陣列200的電路圖；且圖1C示出根據一些實施例的記憶陣列200的自上而下視圖。記憶陣列200包括多個記憶胞202，所述多個記憶胞202可配置於列及行的網格中。記憶胞202可進一步垂直堆疊以提供三維記憶陣列，由此增加元件密度。記憶陣列200可安置在半導體晶粒的後段生產線(back end of line；BEOL)中。舉例而言，記憶陣列可安置在半導體晶粒的內連線層中，諸如，安置於在半導體基底上形成的一或多個主動元件(例如，電晶體)上方。
在一些實施例中，記憶陣列200為記憶陣列，諸如NOR記憶陣列或類似者。在一些實施例中，每一記憶胞202的閘極電耦接至各別字元線(例如，導線72)，每一記憶胞202的第一源極/汲極區電耦接至各別位元線(例如，導線116B)，且每一記憶胞202的第二源極/汲極區電耦接至各別源極線(例如，導線116A)，所述各別源極線將第二源極/汲極區電耦接至地面。在記憶陣列200的同一水平列中的記憶胞202可共用共同字元線，而在記憶陣列200的同一垂直行中的記憶胞202可共用共同源極線及共同位元線。
記憶陣列200包括多個垂直堆疊的導線72(例如，字元線)，其中介電層52安置在導線72中的相鄰導線之間。導線72在與下伏基底(在圖1A及圖1B中未明確示出)的主表面平行的方向上延伸。導線72可具有階梯組態，使得下部導線72比上部導線72的端點長且橫向延伸超過上部導線72的端點。舉例而言，在圖1A中，示出導線72的多個堆疊層，其中最頂部導線72最短，而最底部導線72最長。導線72的各別長度可在朝著下伏基 底的方向上增加。以此方式，可自記憶陣列200上方存取導線72中的每一者的一部分，且可分別電性接觸導線72的暴露部分。
記憶陣列200更包括交替配置的導電柱106(例如，電連接至位元線)及導電柱108(例如，電連接至源極線)導電柱106及導電柱108可各自在垂直於導線72的方向上延伸。介電材料98安置在導電柱106及導電柱108中的相鄰導電柱之間且隔離導電柱106及導電柱108中的相鄰導電柱。
導電柱106及導電柱108的對與相交的導線72一起界定每一記憶胞202的邊界，且隔離柱102安置在導電柱106及導電柱108的相鄰對之間且隔離導電柱106及導電柱108的相鄰對。在一些實施例中，導電柱108電耦接至地面。儘管圖1A示出導電柱106相對於導電柱108的特定配置，但應瞭解，在其他實施例中，可交換導電柱106及導電柱108的配置。
在一些實施例中，記憶陣列200亦可包括做為通道層92的氧化物半導體(OS)材料。通道層92可為記憶胞202提供通道區。舉例而言，在經由對應導線72施加適當電壓(例如高於對應記憶胞202的各別臨限電壓(Vth))時，通道層92的與導線72相交的區可允許電流(例如在藉由箭頭206指示的方向上)自導電柱106流動至導電柱108。
在一些實施例中，鐵電層90'安置在通道層92與導線72及介電層52中的每一者之間，且鐵電層90'可充當每一記憶胞202的閘介電質。在一些實施例中，鐵電層90'包括鐵電材料，諸如氧化鉿、氧化鋯鉿、矽摻雜氧化鉿或類似物。
鐵電層90'可在兩個不同方向中的一者上極化，且可藉由 在鐵電層90'上施加適當電壓差且產生適當電場來改變極化方向。極化可相對集中(例如，通常含有於記憶胞202的每一邊界內)，且鐵電層90'的連續區可在多個記憶胞202上延伸。依據鐵電層90'的特定區的極化方向，對應記憶胞202的臨限電壓不同，且可儲存數位值(例如0或1)。舉例而言，在鐵電層90'的區具有第一電性極化方向時，對應記憶胞202可具有相對較低臨限電壓，且在鐵電層90'的區具有第二電性極化方向時，對應記憶胞202可具有相對較高臨限電壓。兩個臨限電壓之間的差可稱為臨限電壓偏移。較大臨限電壓偏移使得讀取儲存於對應記憶胞202中的數位值更容易(例如更不易出錯)。
在一些實施例中，鐵電層90'含有價數為5(例如氮(N))或價數為7(例如氟(F))或其組合的物質(例如，額外物質)，以便消除或阻止鐵電層90'與通道層92之間的界面IF2中的陷阱或缺陷，且/或佔據鐵電層90'中的氧空缺且充當鈍化物以抑制氧、氫以及空缺的相互擴散，以提升鐵電層90'的固有疲勞效能及耐久性。
在此類實施例中，為對記憶胞202執行寫入操作，在鐵電層90'的對應於記憶胞202的一部分上施加寫入電壓。在一些實施例中，例如藉由施加適當電壓至對應導線72(例如字元線)及對應導電柱106/108(例如位元線/源極線)來施加寫入電壓。藉由在鐵電層90'的部分上施加寫入電壓，可改變鐵電層90'的區的極化方向。因此，對應記憶胞202的對應臨限電壓亦可自低臨限電壓切換至高臨限電壓，或反之亦然，且數位值可儲存於記憶胞202中。由於導線72與導電柱106及導電柱108相交，故可針對寫入 操作選擇個別記憶胞202。
在此類實施例中，為對記憶胞202執行讀取操作，讀取電壓(低臨限電壓與高臨限電壓之間的電壓)施加至對應導線72(例如字元線)。依據鐵電層90'的對應區的極化方向，記憶胞202可或可不接通。因此，導電柱106可或可不經由導電柱108(例如耦接至地面的源極線)放電，且可判定儲存於記憶胞202中的數位值。由於導線72與導電柱106及導電柱108相交，故可針對讀取操作選擇個別記憶胞202。
圖1A的部分三維圖進一步示出對應於記憶陣列200的參考橫截面的線，其在後續圖中使用。橫截面B-B'沿著導線72的縱向軸線且在例如與記憶胞202的電流流動的方向平行的方向上。橫截面C-C'垂直於橫截面B-B'且延伸穿過介電材料98及隔離柱102。橫截面D-D'垂直於橫截面B-B'且延伸穿過介電材料98及導電柱106。為了清楚起見，後續圖式參考這些參考橫截面。
在圖2中，提供基底50。基底50可為半導體基底，諸如塊狀半導體、絕緣層上半導體(semiconductor-on-insulator；SOI)基底或類似者，所述半導體基底可經摻雜(例如藉由p型摻雜劑或n型摻雜劑)或未經摻雜。基底50可為積體電路晶粒，諸如邏輯晶粒、記憶體晶粒、ASIC晶粒或類似晶粒。基底50可為互補金屬氧化物半導體(complementary metal oxide semiconductor；CMOS)晶粒且可稱為陣列下CMOS(CMOS under array；CUA)。基底50可為晶圓，諸如矽晶圓。通常，SOI基底為形成於絕緣層上的半導體材料層。絕緣層可為例如內埋氧化物(buried oxide；BOX)層、氧化矽層或類似物。絕緣層設置於基底上，通常矽基底 或玻璃基底上。亦可使用其他基底，諸如多層基底或梯度基底。在一些實施例中，基底50的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽-鍺、磷化砷鎵、砷化銦鋁、砷化鎵鋁、砷化銦鎵、磷化銦鎵及/或磷化砷銦鎵；或其組合。
圖2進一步示出可形成在基底50上方的電路。電路包括基底50的頂面處的電晶體。電晶體可包括基底50的頂面上方的閘介電層302及閘介電層302上方的閘電極304。源極/汲極區306在閘介電層302及閘電極304的相對側上安置在基底50中。閘極間隔件308沿著閘介電層302的側壁形成且使源極/汲極區306與閘電極304分隔開適當橫向距離。電晶體可包括鰭式場效電晶體(fin field effect transistor；FinFET)、奈米結構(例如，奈米片、奈米線、環繞式閘極或類似物)FET(奈米-FET)、平面FET、類似物或其組合，且可藉由先閘極製程或後閘極製程形成。
第一層間介電質(inter-layer dielectric；ILD)310包圍且隔離源極/汲極區306、閘介電層302以及閘電極304，第二ILD 312在第一ILD 310上方。源極/汲極接觸窗314延伸穿過第二ILD 312及第一ILD 310且電耦接至源極/汲極區306，且閘極接觸窗316延伸穿過第二ILD 312且電耦接至閘電極304。內連線結構320在第二ILD 312、源極/汲極接觸窗314以及閘極接觸窗316上方。內連線結構320包括一或多個堆疊的介電層324及形成在例如一或多個介電層324中的導電特徵322。內連線結構320可電連接至閘極接觸窗316及源極/汲極接觸窗314以形成功能電路。在一些實施例中，藉由內連線結構320形成的功能電路可包括邏輯 電路、記憶體電路、感測放大器、控制器、輸入/輸出電路、影像感測器電路、類似物或其組合。雖然圖2論述在基底50上方形成的電晶體，但其他主動元件(例如，二極體或類似物)及/或被動元件(例如，電容器、電阻器或類似物)亦可形成為功能電路的部分。
在圖3中，在圖2的結構上方形成多層堆疊58。出於簡單及清楚的目的，可自後續圖式中省略基底50、電晶體、ILD 310及ILD 312以及內連線結構320。雖然多層堆疊58示出為接觸內連線結構320的介電層324，但可在基底50與多層堆疊58之間安置任何數目的中間層。舉例而言，包括絕緣層(例如，低k介電層)中的導電特徵的一或多個內連線層可安置在基底50與多層堆疊58之間。在一些實施例中，可圖案化導電特徵以為基底50及/或記憶陣列200(參看圖1A及圖1B)上的主動元件提供功率、接地及/或信號線。在一些實施例中，包括絕緣層(例如，低k介電層)中的導電特徵的一或多個內連線層可安置在多層堆疊58上方。
在圖3中，多層堆疊58包括犧牲層53A至犧牲層53D(統稱為犧牲層53)及介電層52A至介電層52E(統稱為介電層52)的交替層。可在後續步驟中圖案化且取代犧牲層53以界定導線72(例如，字元線)。犧牲層53可包括介電材料，諸如氧化矽、氮化矽、氮氧化矽、其組合或類似物。介電層52可包括絕緣材料，諸如氧化矽、氮化矽、氮氧化矽、其組合或類似物。犧牲層53及介電層52包括具有不同蝕刻選擇性的不同材料。在一些實施例中，犧牲層53包括氮化矽，且介電層52包括氧化矽。可使用例如化學氣相沈積(chemical vapor deposition；CVD)、原子層沈積(atomic layer deposition；ALD)、物理氣相沈積(physical vapor deposition；PVD)、電漿增強CVD(plasma enhanced CVD；PECVD)或類似者來形成犧牲層53及介電層52中的每一者。
雖然圖3示出特定數目的犧牲層53及介電層52，但其他實施例可包括不同數目的犧牲層53及介電層52。此外，雖然多層堆疊58示出為具有做為最頂部層及最底部層的介電層，但本揭露不限於此。在一些實施例中，多層堆疊58的最頂部層及最底部層中的至少一者為犧牲層。
圖4至圖12為根據一些實施例的製造記憶陣列200的階梯結構中的中間階段的視圖。示出沿著圖1A中所示出的參考橫截面B-B'的圖4至圖12。
在圖4中，在多層堆疊58上方形成光阻56。在一些實施例中，光阻56藉由旋塗技術形成且藉由可接受的微影技術圖案化。圖案化所述光阻56可暴露區60中的多層堆疊58，同時遮蔽多層堆疊58的剩餘部分。舉例而言，多層堆疊58的最頂部層(例如，介電層52E)可在區60中暴露。
在圖5中，使用光阻56做為罩幕來蝕刻區60中的多層堆疊58的暴露部分。蝕刻可為任何可接受的蝕刻製程，諸如乾式蝕刻(例如，反應性離子蝕刻(reactive ion etch；RIE)、中性束蝕刻(neutral beam etch；NBE)、類似蝕刻)、濕式蝕刻、類似蝕刻或其組合。蝕刻可為非等向性的。蝕刻可移除區60中的介電層52E及犧牲層53D的部分且界定開口61。由於介電層52E及犧牲層53D具有不同材料組成物，故用於移除這些層的暴露部分的蝕刻劑可不同。在一些實施例中，在蝕刻介電層52E時，犧牲層53D 充當蝕刻終止層，且在蝕刻犧牲層53D時，介電層52D充當蝕刻終止層。因此，可在不移除多層堆疊58的剩餘層的情況下選擇性地移除介電層52E及犧牲層53D的部分，且開口61可延伸至所要深度。替代地，時間模式蝕刻製程可用於在開口61達到所要深度之後停止開口61的蝕刻。在所得結構中，介電層52D暴露於區60中。
在圖6中，修整光阻56以暴露多層堆疊58的額外部分。在一些實施例中，藉由使用可接受的移除技術(諸如橫向蝕刻)來修整光阻56。由於修整，光阻56的寬度減小，且可暴露區60及區62中部分的多層堆疊58。舉例而言，介電層52D的頂面可暴露於區60中，且介電層52E的頂面可暴露於區62中。
在圖7中，藉由使用光阻56做為罩幕的可接受的蝕刻製程移除區60及區62中的介電層52E、犧牲層53D、介電層52D以及犧牲層53C的部分。蝕刻可為任何可接受的蝕刻製程，諸如乾式蝕刻(例如，RIE、NBE、類似蝕刻)、濕式蝕刻、類似蝕刻或其組合。蝕刻可為非等向性的。蝕刻可使開口61進一步延伸至多層堆疊58中。由於犧牲層53D及犧牲層53C以及介電層52E及介電層52D具有不同材料組成物，故用於移除這些層的暴露部分的蝕刻劑可不同。在一些實施例中，藉由使用光阻56做為罩幕且使用下伏犧牲層53D及犧牲層53C做為蝕刻終止層來移除區62及區60中的介電層52E及介電層52D的部分。之後，藉由使用光阻56做為罩幕且使用下伏介電層52D及介電層52C做為蝕刻終止層來移除區62及區60中的犧牲層53D及犧牲層53C的暴露部分。在所得結構中，介電層52C暴露於區60中，且介電層52D暴 露於區62中。
在圖8中，修整光阻56以暴露多層堆疊58的額外部分。在一些實施例中，藉由使用可接受的移除技術(諸如橫向蝕刻)來修整光阻56。由於修整，光阻56的寬度減小，且可暴露區60、區62以及區64中的多層堆疊58的部分。舉例而言，介電層52C的頂面可暴露於區60中；介電層52D的頂面可暴露於區62中；且介電層52E的頂面可暴露於區64中。
在圖9中，藉由使用光阻56做為罩幕的可接受的蝕刻製程移除區60、區62以及區64中的介電層52E、介電層52D以及介電層52C及犧牲層53D、犧牲層53C以及犧牲層53B的部分。蝕刻可為任何可接受的蝕刻製程，諸如乾式蝕刻(例如，RIE、NBE、類似蝕刻)、濕式蝕刻、類似蝕刻或其組合。蝕刻可為非等向性的。蝕刻可使開口61進一步延伸至多層堆疊58中。由於介電層52C至介電層52E及犧牲層53B至犧牲層53D具有不同材料組成物，故用於移除這些層的暴露部分的蝕刻劑可不同。在一些實施例中，藉由使用光阻56做為罩幕且使用下伏犧牲層53D、犧牲層53C以及犧牲層53B做為蝕刻終止層來移除區64、區62以及區60中的介電層52E、介電層52D以及介電層52C的部分。之後，藉由使用光阻56做為罩幕且使用下伏介電層52D、介電層52C及介電層52B做為蝕刻終止層來移除區64、區62以及區60中的犧牲層53D、犧牲層53C以及犧牲層53B的暴露部分。在所得結構中，介電層52B暴露於區60中；介電層52C暴露於區62中；且介電層52D暴露於區64中。
在圖10中，修整光阻56以暴露多層堆疊58的額外部 分。在一些實施例中，藉由使用可接受的移除技術(諸如橫向蝕刻)來修整光阻56。由於修整，光阻56的寬度減小，且可暴露區60、區62、區64以及區66中的多層堆疊58的部分。舉例而言，介電層52B的頂面可暴露於區60中；介電層52C的頂面可暴露於區62中；且介電層52D的頂面可暴露於區64中；且介電層52E的頂面可暴露於區66中。
在圖11中，藉由使用光阻56做為罩幕的可接受的蝕刻製程移除區60、區62、區64以及區66中的介電層52E、介電層52D、介電層52C以及介電層52B的部分。蝕刻可為任何可接受的蝕刻製程，諸如乾式蝕刻(例如，RIE、NBE、類似蝕刻)、濕式蝕刻、類似蝕刻或其組合。蝕刻可為非等向性的。蝕刻可使開口61進一步延伸至多層堆疊58中。在一些實施例中，藉由使用光阻56做為罩幕且使用下伏犧牲層53D、犧牲層53C、犧牲層53B以及犧牲層53A做為蝕刻停止層來移除區66、區64、區62以及區60中的介電層52E、介電層52D、介電層52C以及介電層52B的部分。在所得結構中，犧牲層53A暴露於區60中；犧牲層53B暴露於區62中；犧牲層53C暴露於區64中；且犧牲層53D暴露於區66中。之後，光阻56可藉由可接受的灰化或濕式剝離製程移除。
在圖12中，金屬間介電質(inter-metal dielectric；IMD)70在多層堆疊58上方形成。IMD 70可由介電材料形成，且可藉由任何適合方法沈積，所述方法諸如CVD、PECVD、可流動CVD(flowable CVD；FCVD)或類似者。介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass；PSG)、硼矽酸鹽玻璃(boro-silicate glass；BSG)、硼摻雜磷矽酸鹽玻璃(boron-doped phospho-silicate glass； BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass；USG)或類似物。在一些實施例中，IMD 70可包括氧化物(例如，氧化矽或類似物)、氮化物(例如，氮化矽或類似物)、其組合或類似物。可使用由任何可接受的製程形成的其他介電材料。之後，執行移除製程以移除多層堆疊58上方的多餘介電材料。在一些實施例中，移除製程可為平坦化製程，諸如化學機械研磨(chemical mechanical polish；CMP)、回蝕製程、其組合或類似者。平坦化製程暴露多層堆疊58，使得在平坦化製程完成之後，多層堆疊58及IMD 70的頂面齊平。IMD 70沿著犧牲層53B至犧牲層53D的側壁及介電層52B至介電層52E的側壁延伸。另外，IMD 70可接觸犧牲層53A至犧牲層53D及介電層52E的頂面。
如圖12中所繪示，由此形成中間及塊狀階梯結構。中間階梯結構包括犧牲層53及介電層52的交替層。隨後，用導線72取代犧牲層53，此將在圖16A及圖16B中詳細描述。下部導線72較長且橫向延伸超過上部導線72，且導線72中的每一者的寬度在朝著基底50的方向上增大(參看圖1A及圖30E)。
圖13至圖16B為根據一些實施例的製造記憶陣列200的記憶體區中的中間階段的視圖。在圖13至圖16B中，圖案化塊狀多層堆疊58以形成穿過其中的溝渠86，且用導電材料取代犧牲層53以界定導線72。導線72可對應於記憶陣列200中的字元線，且導線72可為記憶陣列200的所得記憶胞進一步提供閘電極。沿著圖1A中所示出的參考橫截面C-C'示出圖13、圖14、圖15B以及圖16B。以部分三維圖示出圖15A及圖16A，其分別為藉由圖15B及圖16B中的虛線30所圍的部分的透視圖。
在圖13中，在多層堆疊58上方形成光阻圖案82及下伏硬罩幕圖案80。在一些實施例中，在多層堆疊58上方依序形成硬罩幕層及光阻層。硬罩幕層可包括例如可由CVD、PVD、ALD、PECVD或類似者沈積的氮化矽、氮氧化矽或類似物。舉例而言，光阻層藉由旋塗技術形成。
之後，圖案化光阻層以形成光阻圖案82及光阻圖案82之間的溝渠86。舉例而言，藉由可接受的微影技術圖案化光阻。接著，藉由使用可接受的蝕刻製程(諸如藉由乾式蝕刻(例如，RIE、NBE、類似蝕刻)、濕式蝕刻、類似蝕刻或其組合)將光阻圖案82的圖案轉移至硬罩幕層以形成硬罩幕圖案80。蝕刻可為非等向性的。因此，形成延伸穿過硬罩幕層的溝渠86。之後，例如，可視情況藉由灰化製程移除光阻圖案82。
在圖14、圖15A以及圖15B中，使用一或多個可接受的蝕刻製程(諸如藉由乾式蝕刻(例如，RIE、NBE、類似蝕刻)、濕式蝕刻、類似蝕刻或其組合)將硬罩幕圖案80的圖案轉移至多層堆疊58。蝕刻製程可為非等向性的。因此，溝渠86延伸穿過塊狀多層堆疊58，且相應地界定條形犧牲層53及條形介電層52。在一些實施例中，溝渠86延伸穿過塊狀階梯結構，且相應地界定條形階梯結構。接著，可藉由諸如濕式蝕刻製程、乾式蝕刻製程、平坦化製程、其組合或類似者的可接受的製程移除硬罩幕圖案80。
在圖15A、圖15B、圖16A以及圖16B中，以導線72A至導線72D(統稱為導線72)取代部分的犧牲層53A至犧牲層53D(統稱為犧牲層53)。在一些實施例中，藉由諸如濕式蝕刻製程、乾式刻蝕製程或其兩者的可接受的製程移除部分的犧牲層53。在 一些實施例中，圍繞在具有記憶陣列的陣列區的周邊區，其具有並未藉由所述取代製程移除的部分的犧牲層53。因此，犧牲層53的在部分的周邊區中亦可提供額外的支撐以防止陣列區中的介電層52塌陷。
之後，導線72填充至兩個相鄰介電層52之間的空間中。如局部放大圖中所繪示，每一導線72包括兩個阻障層71及阻障層75以及在阻障層71與阻障層75之間的金屬層73。特定言之，阻障層71或阻障層75安置在金屬層73與相鄰介電層52之間。阻障層71及阻障層75可防止金屬層擴散至相鄰介電層52。阻障層71及阻障層75亦可提供增大金屬層73與相鄰介電層52之間的黏著力的功能，且在一些實例中可稱為膠黏層。在一些實施例中，提供具有不同材料的阻障層及膠黏層兩者。阻障層71及阻障層75由第一導電材料形成，所述第一導電材料諸如金屬氮化物，諸如氮化鈦、氮化鉭、氮化鉬、氮化鋯、氮化鉿或類似物。金屬層73可由第二導電材料形成，所述第二導電材料諸如金屬，諸如鎢、釕、鉬、鈷、鋁、鎳、銅、銀、金、其合金或類似物。阻障層71、阻障層75以及金屬層73可各自藉由諸如CVD、PVD、ALD、PECVD或類似者的可接受的沈積製程形成。阻障層71及阻障層75的第一導電材料及金屬層73的第二導電材料進一步沈積在多層堆疊58的側壁上且填充在溝渠86中。之後，藉由回蝕製程移除溝渠86中的阻障層71及阻障層75的第一導電材料及金屬層73的第二導電材料。可執行可接受的回蝕製程以自介電層52的側壁及溝渠86的底部表面移除多餘材料。可接受的回蝕製程包括乾式蝕刻(例如，RIE、NBE、類似蝕刻)、濕式蝕刻、類似蝕刻或其組 合。可接受的回蝕製程可為非等向性的。
在一些實施例中，在取代製程後，隨後用導線72(參看圖1A)取代條形階梯結構的犧牲層53。
在替代實施例中，在導電柱106及導電柱108(圖29A及圖29B中所繪示)形成之後，用導線72取代犧牲層53的部分。除了導電柱106及導電柱108、介電材料98、通道層92以及隔離柱102以外，周邊區中的部分的犧牲層53亦提供額外支撐以防止陣列區中的介電層52塌陷。
圖17A至圖21示出在溝渠86中形成鐵電層90'及通道層92。以部分三維圖示出圖17A、圖18A、圖19A以及圖20A，其分別為藉由圖17B、圖18B、圖19B以及圖20B中的虛線30所圍的部分的透視圖。在圖17B、圖18B、圖19B以及圖20B中，提供沿著圖1A的線C-C'的橫截面圖。
圖18C及圖18D示出圖18B的區R1的局部放大圖。圖20C示出圖20B的區R1的局部放大圖。圖20D示出物質(例如，額外物質)濃度及氧濃度與通道層92、鐵電層90'以及導線72的深度的圖表。圖21示出根據一些實施例的形成記憶陣列200的鐵電層90'及通道層92的方法。
在圖17A、圖17B中且在圖21的動作S100處，鐵電層90可沿著導線72的側壁及介電層52E的頂面且沿著溝渠86的底部表面共形地沈積在溝渠86中。在一些實施例中，鐵電層90可進一步沈積在IMD 70上且沿著階梯區中的階梯結構中的每一階的側壁沈積。鐵電層90可包括能夠藉由在鐵電層90上施加適當電壓差而在兩個不同極化方向之間切換的材料。舉例而言，鐵電層 90包括高k介電材料，諸如鉿(Hf)類介電材料或類似材料。在一些實施例中，鐵電層90包括氧化鉿、氧化鋯鉿、矽摻雜氧化鉿或類似物。
在一些實施例中，鐵電層90可包括氧化鈦鋇(BaTiO3)、氧化鈦鉛(PbTiO3)、氧化鋯鉛(PbZrO3)、氧化鈮鋰(LiNbO3)、氧化鈮鈉(NaNbO3)、氧化鈮鉀(KNbO3)、氧化鉭鉀(KTaO3)、氧化鈧鉍(BiScO3)、氧化鐵鉍(BiFeO3)、氧化鉺鉿(Hf1-xErxO)、氧化鑭鉿(Hf1-xLaxO)、氧化釔鉿(Hf1-xYxO)、氧化釓鉿(Hf1-xGdxO)、氧化鋁鉿(Hf1-xAlxO)、氧化鋯鉿(Hf1-xZrxO,HZO)、氧化鈦鉿(Hf1-xTixO)、氧化鉭鉿(Hf1-xTaxO)或其組合，或類似物。在一些實施例中，鐵電層90可包括不同鐵電材料或不同類型的記憶體材料。在一些實施例中，形成鐵電層90的方法包括執行適合的沈積技術，諸如CVD、PECVD、金屬氧化物化學氣相沈積(metal oxide chemical vapor deposition；MOCVD)、ALD、RPALD、PEALD、MBD或類似者。
在一些實施例中，鐵電層90具有約1奈米至20奈米的厚度，諸如5奈米至10奈米。其他厚度範圍(例如，大於20奈米或5奈米至15奈米)亦可適用。在一些實施例中，鐵電層90以完全非晶態形成。在替代實施例中，鐵電層90以部分結晶態形成；亦即，鐵電層90以混合的結晶-非晶態形成且具有一定程度的結構次序。在另外替代實施例中，鐵電層90以完全結晶態形成。在一些實施例中，鐵電層90為單層。在替代實施例中，鐵電層90為多層結構。
在圖21的動作S102處，對鐵電層90執行第一回火製 程。回火製程的溫度範圍在N2、O2或N2/O2環境中介於約250℃至約550℃範圍內，以便實現鐵電層90所要的晶格結構。在一些實施例中，在回火製程後，鐵電層90自非晶態轉變至部分結晶態或完全結晶態。在替代實施例中，在回火後，鐵電層90自部分結晶態轉變至完全結晶態。
在圖20A至圖20D中且在圖21的動作S104處，對鐵電層90執行處理88以形成鐵電層90'。在一些實施例中，對鐵電層90執行處理88以將鐵電層90的至少一部分轉變為經處理的鐵電部分90A。經處理的鐵電部分90A用於增強元件的耐久效能。在一些實施例中，經處理的鐵電部分90A為如圖18C中所繪示的鐵電層90'的一部分。在另一實施例中，經處理的鐵電部分90A為如圖18D中所繪示的整個鐵電層90'。
在一些實施例中，處理88藉由能量源將物質(例如，額外物質)引入於鐵電層90中。處理88的能量源可藉由包括熱擴散、電子束、紫外線(ultraviolet；UV)或其組合的離子植入製程、電漿製程或其他適合製程提供。處理88可為氮化處理製程，或鹵化處理製程。在一些實施例中，處理88引入價數為5(例如氮(N))、價數為7(例如氟(F))或其組合的物質(例如，額外物質)，以消除或阻止稍後形成的鐵電層90'與通道層92之間的界面IF2中的陷阱或缺陷，且/或佔據稍後形成的鐵電層90'及/或通道層92中的氧空缺並充當鈍化物以抑制氧、氫以及空缺的相互擴散，以提升鐵電層90'的固有疲勞效能及耐久性。在一些實施例中，鐵電層90'可稱為含有物質(諸如氮或鹵素)的鐵電層。在替代實施例中，鐵電層90'亦可稱為摻雜鈍化物質(諸如氮或鹵素)的鐵電層。
因此，經處理的鐵電部分90A為具有價數為5、7或其組合的物質的鐵電層90'的部分。在一些實施例中，離子植入製程或電漿製程在相對較低能量下執行，以防止損壞鐵電層90且增強中和效率。舉例而言，離子植入製程在約10千電子伏特至50千電子伏特的能量下以約1原子/平方公分至約1000原子/平方公分的劑量執行。舉例而言，電漿製程在電漿腔室中以約1000sccm至約10000sccm的氣體(例如，N2、NH3、CF4或CFH3)流動速率、約15瓦特至約500瓦特的功率以及約1托至約760托的壓力在小於約400℃的溫度下執行約1秒至約360秒的時段。
如圖18C中所示出，鐵電層90'的物質濃度可介於約1E17/cm3至約1E20/cm3範圍內。在一些實施例中，鐵電層90'具有不同濃度的物質(例如，氟、氮或類似物)，且物質的濃度可在朝著導線72的方向上降低。舉例而言，鐵電層90'可具有三部分結構，其包括底部鐵電部分90B、中間鐵電部分90M以及頂部鐵電部分90T。底部鐵電部分90B與導線72接觸，且中間鐵電部分90M位於底部鐵電部分90B與頂部鐵電部分90T之間。中間鐵電部分90M及頂部鐵電部分90T統稱為經處理的鐵電部分90A。
在一些實施例中，頂部鐵電部分90T具有鐵電層90'的最大物質濃度。鐵電層90'的最大物質濃度在頂部鐵電部分90T的中心處。在一個實施例中，頂部鐵電部分90T的物質濃度可介於鐵電層90'的最大物質濃度的約50%至約100%範圍內；中間鐵電部分90M的物質濃度可介於鐵電層90'的最大物質濃度的約1%至約40%範圍內；而底部鐵電部分90B的物質濃度可小於鐵電層90'的最大物質濃度的1%。在一些實施例中，鐵電層90'的最大物質濃 度可介於約1E17/cm3至約1E20/cm3範圍內。
在一些實施例中，頂部鐵電部分90T具有厚度T3；中間鐵電部分90M具有厚度T2；且底部鐵電部分90B具有厚度T1。在一些實施例中，厚度T1、厚度T2以及厚度T3可介於大約5埃與大約10奈米之間、大約1奈米與大約50奈米之間或其他類似值的範圍內。此外，厚度T1與組合厚度(例如，厚度T3加上厚度T2)的厚度比介於約1：2至1：10範圍內。
如圖18D中所示出，在替代實施例中，經處理的鐵電部分90A佔據整個鐵電層90'。整個鐵電層90'包括物質(例如，氟、氮或類似物)。在一些實施例中，鐵電層90'具有均勻分佈濃度的物質。鐵電層90'的物質濃度可介於約1E17/cm3至約1E20/cm3範圍內。
如圖19C及圖19D中所示出以及在圖21的動作S106處，對鐵電層90'執行第二回火製程89。在一些實施例中，第二回火製程89包括尖峰回火製程。可使用以下製程參數或條件執行尖峰回火製程：維持在約380℃與約420℃之間的範圍內的峰值回火溫度、介於約1秒與約60秒之間的範圍內的回火時間(或持續時間)(在此期間維持峰值溫度)，以及介於約50托與約760托之間的範圍內的回火壓力。並不任意選擇回火製程的上述這些製程參數，而是小心地調節這些製程參數以活化鐵電層90'中的物質。
在圖20A、圖20B中且在圖21的動作S108處，通道層92在鐵電層90'上方共形地沈積在溝渠86中。通道層92包括適合於為記憶胞202(參看圖1A)提供通道區的材料。舉例而言，通道層92包括氧化物半導體(OS)，諸如氧化鋅(ZnO)、氧化銦鎢 (InWO)、氧化銦鎵鋅(InGaZnO，IGZO)、氧化銦鋅(InZnO)、氧化銦錫(ITO)、其組合或類似物。在一些實施例中，通道層92包括多晶矽(poly-Si)、非晶矽(a-Si)或類似物。可藉由CVD、PVD、ALD、PECVD或類似者沈積通道層92。通道層92可在鐵電層90上方沿著溝渠86的側壁及底部表面延伸。在一些實施例中，通道層92可進一步沈積在IMD 70上且沿著階梯區中的階梯結構中的每一階的側壁沈積。在圖21的動作S110處，在通道層92沈積之後，可在氧相關環境中執行第三回火步驟(例如，在約300℃至約450℃的溫度範圍下)，以活化通道層92的電荷載子。
在圖20C中，在執行第三回火製程之後，物質中的一些擴散至通道層92。在一些實施例中，物質中的一些擴散至通道層92的與頂部鐵電部分90T接觸的底部通道部分92B，且通道層92的中間通道部分92M及頂部通道部分具有極少物質或不含物質。頂部通道部分92T具有厚度T6；中間通道部分92M具有厚度T5；且底部通道部分92B具有厚度T4。其他厚度範圍可為適用的。在一些實施例中，組合厚度T3與組合厚度(例如，厚度T3加上厚度T2及厚度T1)的厚度比介於約5%至約50%、約10%至約60%或其他類似值的範圍內。在一些實施例中，組合厚度T4與組合厚度(例如，厚度T6加上厚度T5及厚度T4)的厚度比介於約5%至50%、約10%至約60%或其他類似值的範圍內。
在圖20D中，繪示物質濃度及氧濃度與通道層92、鐵電層90'以及導線72的深度的關係圖。y軸表示物質濃度及氧濃度。x軸表示通道層92、鐵電層90'以及導線72的深度。曲線[012]表示通道層92的氧濃度分佈；曲線[011]表示鐵電層90'的氧濃度； 而曲線[S1]表示物質濃度。
在一些實施例中，曲線[012]表示通道層92的中間通道部分92M具有最大氧濃度。氧濃度自靠近於稍後形成的介電材料98A的頂部通道部分92T的一部分至中間通道部分92M的中心增大。氧濃度自中間通道部分92M的中心至底部通道部分92B與頂部鐵電部分90T之間的界面IF2降低。通道層92的頂部通道部分92T及底部通道部分92B的氧濃度低於通道層92的中間通道部分92M的氧濃度。
曲線[011]表示靠近底部鐵電部分90B的中間鐵電部分90M的一部分具有最大氧濃度。鐵電層90'的最大氧濃度高於通道層92的最大氧濃度。氧濃度自頂部鐵電部分90T與底部通道部分92B之間的界面IF2至靠近底部鐵電部分90B的中間鐵電部分90M的部分增加。氧濃度自靠近底部鐵電部分90B的中間鐵電部分90M的部分至底部鐵電部分90B與導線72之間的界面IF1減少。頂部鐵電部分90T的氧濃度低於中間鐵電部分90M及底部鐵電部分90B的氧濃度。
曲線[S1]表示鐵電層90'具有最大物質濃度。鐵電層90'的最大物質濃度介於通道層92的最大氧濃度與鐵電層90'的最大氧濃度之間。頂部鐵電部分90T具有最大物質濃度。中間鐵電部分90M的物質濃度亦低於頂部鐵電部分90T的物質濃度且大於底部鐵電部分90B的物質濃度。
底部通道部分92B的物質濃度低於頂部鐵電部分90T的物質濃度且大於中間通道部分92M及頂部通道部分92T。在一個實施例中，底部通道部分92B的物質濃度可介於鐵電層90'的最大 物質濃度的約1%至約60%範圍內。中間通道部分92M及頂部通道部分92T可具有極少物質或不含物質，且因此，中間通道部分92M或頂部通道部分92T的物質濃度可小於鐵電層90'的最大物質濃度的1%或為零。鐵電層90'中的物質的分佈範圍與氧的分佈範圍的比大於通道層92(例如，氧化物半導體層)中的物質的分佈範圍與氧的分佈範圍的比。
頂部鐵電部分90T的物質濃度高於其氧濃度。底部通道部分92B與頂部鐵電部分90T之間的界面IF2的物質濃度亦高於其氧濃度。底部通道部分92B與頂部鐵電部分90T之間的界面IF2的物質濃度高於底部鐵電部分90B與導線72之間的界面IF1的物質濃度。
圖22至圖25B示出在溝渠86中形成記憶胞202(參看圖1A)的介電材料98以及圖案化通道層92。以部分三維圖示出圖25A，其為藉由圖25B中的虛線30所圍的部分的透視圖。在圖22、圖23、圖24以及圖25B中，提供沿著圖1A的線C-C'的橫截面圖。
在圖22中，將介電材料98A沈積在溝渠86中在通道層92上方。在一些實施例中，介電材料98A包括可藉由CVD、PVD、ALD、PECVD或類似者沈積的氧化矽、氮化矽、氮氧化矽或類似物。介電材料98A可在通道層92上方沿著溝渠86的側壁及底部表面延伸。在一些實施例中，介電材料98A為視情況選用的且可省略。
在圖23中，移除溝渠86中的介電材料98A及通道層92的底部部分。移除製程包括可接受的蝕刻製程，諸如乾式蝕刻(例 如，RIE、NBE、類似蝕刻)、濕式蝕刻、類似蝕刻或其組合。蝕刻可為非等向性的。在一些實施例中，自多層堆疊58移除介電材料98A及通道層92的頂部部分。在一些實施例中，移除製程包括微影及蝕刻的組合。
相應地，剩餘的介電材料98A及通道層92可在溝渠86的底部表面上暴露鐵電層90'的部分。因此，溝渠86的相對側壁上的通道層92的部分可彼此分隔開，此可提升記憶陣列200的記憶胞202(參看圖1A)之間的隔離。
在圖24中，沈積介電材料98B以完全填充溝渠86。介電材料98B可由一或多種材料形成且藉由與介電材料98A的製程相同或類似的製程形成。在一些實施例中，介電材料98B及介電材料98A包括不同材料。
在圖25A及圖25B中，對介電材料98A/98B、通道層92以及鐵電層90'進行移除製程，以移除多層堆疊58上方的多餘材料。在一些實施例中，可利用平坦化製程，諸如CMP、回蝕製程、其組合或類似者。平坦化製程暴露多層堆疊58，使得在平坦化製程完成之後，多層堆疊58(例如，介電層52E)、鐵電層90'、通道層92、介電材料98A/98B(統稱為介電材料98)以及IMD 70的頂面齊平。
圖26A至圖29B示出製造記憶陣列200中的導電柱106及導電柱108(例如，源極/汲極柱)的中間步驟。導電柱106及導電柱108可沿著垂直於導線72的方向延伸，使得可針對讀取操作及寫入操作選擇記憶陣列200的個別胞。以部分三維圖示出圖26A、圖27A、圖28A以及圖29A，其分別為藉由圖26B、圖27B、 圖28B以及圖29B中的虛線30所圍的部分的透視圖。在圖26B及圖27B中，提供沿著圖1A的線C-C'的橫截面圖。在圖28B及圖29B中，提供沿著圖1A的線D-D'的橫截面圖。
在圖26A及圖26B中，在一些實施例中，經由通道層92及介電材料98圖案化溝渠100。在替代實施例中，經由通道層92、介電材料98以及鐵電層90'(未繪示)圖案化溝渠100。可經由例如微影及蝕刻的組合執行對溝渠100的圖案化。溝渠100可安置在鐵電層90'的相對側壁之間，且溝渠100可實體上分隔開記憶陣列200(參看圖1A)中的記憶胞的相鄰堆疊。
在圖27A及圖27B中，在溝渠100中形成隔離柱102。在一些實施例中，隔離層沈積在多層堆疊58上方，並填充在溝渠100之中。隔離層可包括例如可藉由CVD、PVD、ALD、PECVD或類似者沈積的氧化矽、氮化矽、氮氧化矽或類似物。隔離層可在通道層92上方沿著溝渠100的側壁及底部表面延伸。在沈積之後，可執行平坦化製程(例如，CMP、回蝕或類似者)以移除隔離層的多餘部分。在所得結構中，多層堆疊58(例如介電層52E)、鐵電層90'、通道層92以及隔離柱102的頂面可為實質上齊平的(例如，在製程變化內)。在一些實施例中，可選擇介電材料98及隔離柱102的材料，使得其可相對於彼此選擇性地蝕刻。舉例而言，在一些實施例中，介電材料98包括氧化物且隔離柱102包括氮化物。在一些實施例中，介電材料98包括氮化物且隔離柱102包括氧化物。也可以採用其他材料。
在圖28A及圖28B中，形成溝渠104，以用於後續界定導電柱106及導電柱108。舉例而言，藉由利用微影及蝕刻的組合 圖案化介電材料98來形成溝渠104。在一些實施例中，如圖28A中所繪示，在多層堆疊58、介電材料98、隔離柱102、通道層92以及鐵電部分90'上方形成光阻118。在一些實施例中，藉由可接受的微影技術圖案化光阻118以界定開口120。開口120中的每一者可暴露對應的隔離柱102以及介電材料98的在隔離柱102旁邊的兩個分隔開的區。以此方式，開口120中的每一者可界定由隔離柱102分隔開的導電柱106及相鄰導電柱108的圖案。
隨後，被開口120暴露的介電材料98的部分可藉由諸如乾式蝕刻(例如，RIE、NBE、類似蝕刻)、濕式蝕刻、類似蝕刻或其組合的可接受的蝕刻製程移除。蝕刻可為非等向性的。蝕刻製程可使用蝕刻介電材料98而不顯著地蝕刻隔離柱102的蝕刻劑。因此，即使開口120暴露隔離柱102，仍不可顯著地移除隔離柱102。溝渠104的圖案可對應於導電柱106及導電柱108(參看圖29A及圖29B)。舉例而言，在圖案化溝渠104之後，可藉由灰化移除光阻118。
在圖29A及圖29B中，將導電材料填充於溝渠104之中以形成導電柱106及導電柱108。導電材料可包括銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、其組合或類似物，其可使用例如CVD、ALD、PVD、PECVD或類似者形成。在沈積導電材料之後，可執行平坦化(例如，CMP、回蝕或類似者)以移除導電材料的多餘部分，藉此形成導電柱106及導電柱108。在所得結構中，多層堆疊58(例如，介電層52E)、鐵電層90'、通道層92、導電柱106以及導電柱108的頂面可為實質上齊平的(例如，在製程變化內)。在一些實施例中，導電柱106對應於且電連接至記憶陣列中的位 元線，且導電柱108對應於且電連接至記憶陣列200中的源極線。
因此，堆疊的記憶胞202可形成在記憶陣列200中，如圖29A中所繪示。每一記憶胞202包括閘電極(例如，對應導線72的一部分)、閘介電質(例如，對應鐵電層90'的一部分)、通道區(例如，對應通道層92的一部分)以及源極/汲極柱(例如，對應導電柱106及導電柱108的部分)。隔離柱102隔離在同一行中且在同一垂直位準處的相鄰記憶胞202。記憶胞202可安置在垂直堆疊的列及行的陣列中。
在圖30A、圖30B、圖30C、圖30D以及圖30E中，IMD 74形成在多層堆疊58(例如，介電層52E)、鐵電層90'、通道層92、導電柱106以及導電柱108及IMD 70的頂面上。分別在導線72、導電柱106以及導電柱108上製得導電接觸窗110、導電接觸窗112以及導電接觸窗114。圖30A示出記憶陣列200的透視圖，其亦為藉由圖30B中的虛線30所圍的部分的透視圖；圖30B示出沿著圖1A的線D-D'的元件的橫截面圖；圖30C示出記憶陣列200的自上而下視圖；且圖30D示出沿著圖30A的線E-E'的橫截面圖；且圖30E示出沿著圖1A的線B-B'的元件的橫截面圖。
IMD 74可由介電材料形成，且可藉由任何適合方法沈積，所述方法諸如CVD、PECVD、可流動CVD(flowable CVD；FCVD)或類似者。介電材料可包括磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜磷矽酸鹽玻璃(BPSG)、未摻雜的矽酸鹽玻璃(USG)、低k介電材料或類似物。在一些實施例中，IMD 74可包括氧化物(例如，氧化矽或類似物)、氮化物(例如，氮化矽或類似物)、其組合或類似物。可使用由任何可接受的製程形成的其他 介電材料。之後，對IMD 74應用移除製程以移除多層堆疊58及IMD 70上方的多餘介電材料。在一些實施例中，移除製程可為平坦化製程，諸如化學機械研磨(CMP)、回蝕製程、其組合或類似者。
在一些實施例中，導線72的階梯形狀可在導線72中的每一者上提供用於使導電接觸窗110落在其上的表面。在一些實施例中，形成導電接觸窗110可包括例如使用微影及蝕刻的組合在IMD 74及IMD 70中圖案化開口以暴露導線72的部分。在開口中形成諸如擴散阻障層、黏著層或類似物的襯墊(未繪示)及導電材料。襯墊可包括鈦、氮化鈦、鉭、氮化鉭或類似物。導電材料可包括銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似物。可執行平坦化製程(諸如CMP)以自IMD 74的表面移除多餘材料。剩餘的襯墊及導電材料在開口中形成導電接觸窗110。
亦如圖30A的透視圖所示出，亦可分別在導電柱106及導電柱108上製得導電接觸窗112及導電接觸窗114。導電接觸窗112、導電接觸窗114以及導電接觸窗110可分別電連接至導線116A、導線116B以及導線116C，其將記憶陣列連接至半導體晶粒中的下伏/上覆電路(例如，控制電路)及/或信號、功率以及接地線。舉例而言，如圖30D中所繪示，導電接觸窗110可延伸穿過IMD 74及IMD 70以將導線116C電連接至導線72。可經由IMD 74形成其他導電接觸窗或通孔以將導線116A及導線116B電連接至基底上的下伏主動元件。在替代實施例中，除了內連線結構320以外或代替內連線結構320，可藉由在記憶陣列200上方形成的內連線結構來提供至記憶陣列及自記憶陣列的佈線及/或功率 線。相應地，可完成記憶陣列200。
雖然圖1A至圖30B的實施例示出導電柱106及導電柱108的特定圖案，但其他組態亦為可能的。舉例而言，在這些實施例中，導電柱106及導電柱108具有交錯的圖案。然而，在其他實施例中，陣列的同一列中的導電柱106及導電柱108彼此對準，如圖32的鐵電記憶體200A中所繪示。
圖1A至圖30B的實施例示出為在特定時機下執行的處理88，其他適合時機亦為可能的。舉例而言，在這些實施例中，在通道層92形成之前執行處理88。然而，在其他實施例中，處理88以在通道層192形成之後執行的處理188替換，如圖32A、圖32B、圖33A、圖33B、圖34A、圖34B、圖34C、圖34D、圖35以及圖36的記憶陣列200'中所繪示。
圖32A至圖36示出在溝渠86中形成鐵電層190'及通道層192'。以部分三維圖示出圖32A、圖33A、圖34A以及圖36。圖32A、圖33A以及圖34A亦分別為藉由圖32B、圖33B以及圖34B中的虛線30所圍的部分的透視圖。在圖32B、圖33B以及圖34B中，提供沿著圖36的線C-C'的橫截面圖。圖34C示出圖34B的區R2的局部放大圖。圖34D示出物質濃度及氧濃度與通道層192'、鐵電層190'以及導線72的深度的圖表。圖35示出根據一些實施例的形成鐵電層190'及通道層192'的方法。
在圖32A、圖32B中且在圖35的動作S200處，在圖案化塊狀多層堆疊58以形成穿過其的溝渠86且用導電材料取代犧牲層53以界定導線72之後，鐵電層190可沿著導線72的側壁及介電層52E的頂面且沿著溝渠86的底部表面共形地沈積在溝渠 86中。在一些實施例中，鐵電層190可進一步沈積在IMD 70上且沿著階梯區中的階梯結構中的每一階的側壁沈積。鐵電層190可包括能夠藉由在鐵電層190上施加適當電壓差而在兩個不同極化方向之間切換的材料。鐵電層190可與圖17A的鐵電層90相同或類似。在圖35的動作S202處，對鐵電層190執行第一回火製程，以實現鐵電層190的所要晶格結構。在這些實施例中，第一回火製程可與圖21的動作S102處的第三回火製程相同或類似。
在圖32A、圖32B中且在圖35的動作S204處，將通道層192共形地沈積在溝渠86中的鐵電層190上方。通道層192包括適合於為記憶胞202'(參看圖36)提供通道區的材料。通道層192可與圖20A的通道層92相同或類似。在圖35的動作S206處，對通道層192執行第二回火製程以活化通道層192的電荷載子。在這些實施例中，第二回火製程可與圖21的動作S110處的第三回火製程相同或類似。
在圖33A、圖33B中且在圖35的動作S208處，在鐵電層190及通道層192形成之後，對通道層192及鐵電層190執行處理188以形成通道層192'及鐵電層190'，從而提升元件的耐久效能。在一些實施例中，處理188藉由能量源將物質引入於通道層192及鐵電層190中。處理188的能量源可藉由包括熱擴散、電子束、紫外線(UV)或其組合的離子植入製程、電漿製程或其他適合製程提供。
處理188可為氮化處理製程，或鹵素處理製程。在一些實施例中，處理188引入價數為5(例如氮(N))或價數為7(例如氟(F))的物質，以便消除或阻止鐵電層190與通道層192之 間的界面IF4中的陷阱或缺陷，且/或佔據界面IF4、通道層192及/或鐵電層190中的氧空缺且充當鈍化物以抑制氧、氫以及空缺的相互擴散，使得可提升鐵電層190'的固有疲勞效能及耐久性。在一些實施例中，通道層192'亦可稱為含有物質(諸如氮或鹵素)的通道層，且鐵電層190'亦可稱為含有物質(諸如氮或鹵素)的鐵電層。在替代實施例中，通道層192'亦可稱為鈍化物質(諸如氮或鹵素)摻雜的通道層，且鐵電層190'亦可稱為鈍化物質(諸如氮或鹵素)摻雜的鐵電層。
因此，通道層192'及鐵電層190'具有價數為5、7或其組合的物質。在一些實施例中，離子植入製程或電漿製程在相對較低能量下執行，以防止損壞通道層192及鐵電層190且提升中和效率。舉例而言，離子植入製程在約10千電子伏特至50千電子伏特的能量下以約1原子/平方公分至1000原子/平方公分的劑量執行。舉例而言，電漿製程在電漿腔室中以約10sccm至約1000sccm的氣體(例如，N2、NH3、CF4或CFH3)流動速率、15瓦特至500瓦特的功率以及約1托至約760托的壓力在小於250℃至400℃的溫度下執行約1秒至約30秒的時段。在其他實施例中，電漿製程在電漿腔室中以約1000sccm至約10000sccm的氣體(例如，N2、NH3、CF4或CFH3)流動速率、10瓦特至1000瓦特的功率以及約1托至約1000托的壓力在小於500℃的溫度下執行約1秒至約360秒的時段。
在圖35的動作S210處，對通道層192'及鐵電層190'執行第三回火製程189。在一些實施例中，第三回火製程189包括尖峰回火製程。尖峰回火製程可使用以下製程參數或條件執行：維持 在約380℃與約420℃之間的範圍內的峰值回火溫度、介於約1秒與約60秒之間的範圍內的回火時間(或持續時間)(在此期間維持峰值溫度)，以及介於約50托與約760托之間的範圍內的回火壓力。並不任意選擇回火製程的上述這些製程參數，而是小心地調節這些製程參數以活化通道層192'及鐵電層190'中的物質。因此，舉例而言，通道層192'的物質濃度可介於約1E17/cm3至約1E20/cm3範圍內，且鐵電層190'的物質濃度可介於約1E17/cm3至約1E20/cm3範圍內。
如圖34C及圖34D中所示出，在一些實施例中，鐵電層190'及通道層192'具有不同濃度的物質(例如，氟、氮或類似物)。舉例而言，鐵電層190'可具有三部分結構，其包括具有厚度T11的底部鐵電部分190B、具有厚度T12的中間鐵電部分190M以及具有厚度T13的頂部鐵電部分190T。底部鐵電部分190B與導線72接觸，且中間鐵電部分190M位於底部鐵電部分190B與頂部鐵電部分190T之間。通道層192'可具有三部分結構，其包括具有厚度T14的底部通道部分192B、具有厚度T15的中間通道部分192M以及具有厚度T16的頂部通道部分192T。底部通道部分192B與導線72接觸，且中間通道部分192M位於底部通道部分192B與頂部通道部分192T之間。通道層192'及鐵電層190'的這些部分具有不同物質濃度及氧濃度。
在圖34D中，繪示物質濃度與通道層192'、鐵電層190'以及導線72的位置的關係圖。y軸表示物質濃度及氧濃度。x軸表示通道層192'、鐵電層190'以及導線72的深度。曲線[022]表示通道層192'的氧濃度，曲線[021]表示鐵電層190'的氧濃度，且曲 線[S2]表示物質濃度。
在一些實施例中，曲線[022]表示通道層192'的中間通道部分192M具有最大氧濃度，且通道層192'的頂部通道部分192T及底部通道部分192B的氧濃度低於通道層192'的中間通道部分192M的氧濃度。
曲線[021]表示靠近底部鐵電部分190B的中間鐵電部分190M的一部分具有最大氧濃度。鐵電層190'的最大氧濃度高於通道層192'的最大氧濃度。頂部鐵電部分190T的氧濃度低於底部鐵電部分190B及中間鐵電部分190M的氧濃度。
曲線[S2]表示頂部通道部分192T、中間通道部分192M以及底部通道部分192B、頂部鐵電部分190T、中間鐵電部分190M以及底部鐵電部分190B具有物質。通道層192'具有最大物質濃度。通道層192'(例如，氧化物半導體層)中的物質的分佈範圍與氧的分佈範圍的比大於鐵電層190'中的物質的分佈範圍與氧的分佈範圍的比。
最大物質濃度介於通道層192'的最大氧濃度與鐵電層190'的最大氧濃度之間。底部通道部分192B具有最大物質濃度。物質濃度自通道層192'的頂部通道部分192T至底部通道部分192B增加。物質濃度自通道層192'的底部通道部分192B至鐵電層190'的底部鐵電部分190B減少。底部通道部分192B與頂部鐵電部分190T之間的界面IF4的物質濃度高於底部鐵電部分190B與導線72之間的界面IF3的物質濃度。
底部通道部分192B與頂部鐵電部分190T之間的界面IF4的物質濃度高於其氧濃度。底部通道部分192B的物質濃度高於其 氧濃度。頂部鐵電部分190T的物質濃度高於其氧濃度。
在通道層192'形成之後，根據前述方法圖案化通道層192'且執行後續製程，以便形成如圖36中所繪示的包括多個記憶胞202'的記憶陣列200'。
圖36示出根據一些實施例的鐵電記憶元件的簡化透視圖。記憶陣列200'與記憶陣列200類似，且記憶胞202'與圖1A的記憶胞202類似，但氧化物半導體層192'比通道層92(例如，氧化物半導體層)具有更寬的物質的分佈範圍。
圖37示出根據一些實施例的形成鐵電記憶元件的方法。雖然方法經示出及/或描述為一系列動作或事件，但應瞭解，方法不限於所示出的次序或動作。因此，在一些實施例中，所述動作可以與所示出的不同的次序進行且/或可同時進行。此外，在一些實施例中，所示出的動作或事件可細分為多個動作或事件，其可在不同時間進行或與其他動作或子動作同時進行。在一些實施例中，可省略一些所示出的動作或事件，且可包括其他未示出的動作或事件。
在動作S300處，形成延伸穿過導線的溝渠。圖16A至圖16B示出對應於動作S300的一些實施例的不同視圖。
在動作S302處，沿著溝渠的側壁及底部表面沈積鐵電層。圖17A至圖17B以及圖32A及圖32B示出對應於動作S302的一些實施例的不同視圖。
在動作S304處，在鐵電層上方沈積氧化物半導體層。氧化物半導體層沿著溝渠的側壁及底部表面延伸。圖20A至圖20B以及圖32A及圖32B示出對應於動作S304的一些實施例的不同 視圖。
在動作S306處，執行處理以將價數為5、價數為7或其組合的物質引入於鐵電層中。圖18A、圖18B、圖33A以及圖33B示出對應於動作S306的一些實施例的不同視圖。處理製程為例如離子植入製程、電漿製程或其組合。在一些實施例中，在鐵電層與氧化物半導體層沈積之間執行處理。在替代實施例中，在氧化物半導體層沈積之後執行處理。
在動作S308處，在處理執行之後執行回火製程。圖19A、圖19B、圖34A以及圖34B示出對應於動作S308的一些實施例的不同視圖。
雖然圖1A至圖30B以及圖32A至圖36的實施例示出階梯結構在溝渠86形成之前形成，但其他時機亦為可能的。舉例而言，階梯結構在導電柱106及導電柱108形成之後且在IMD 74形成之前形成。
各種實施例提供具有垂直堆疊的記憶胞的3D記憶陣列。記憶胞各自包括具有FE閘極介電材料及氧化物半導體通道區的TFT。在一些實施例中，鐵電層90'/190'及/或氧化物半導體層92/192'可含有價數為5、價數為7或其組合的物質。舉例而言，價數為5的物質是氮，且價數為7的物質是氟。包括物質可允許鐵電層90'消除或阻止鐵電層90'/190'與通道層92/192'之間的界面IF2中的陷阱或缺陷，且/或佔據界面IF2、鐵電層90'/190'以及通道層92/192'中的氧空缺且充當鈍化物以抑制氧、氫以及空缺的相互擴散，使得可改良鐵電層90'/190'的固有疲勞效能及耐久性。相應地，各種實施例提升所得元件的可靠度及製造簡易性。
根據本揭露的一些實施例，一種記憶胞包括半導體基底上方的電晶體，所述電晶體包括：鐵電層，沿著字元線的側壁配置，所述鐵電層包括價數為5、價數為7或其組合的物質；以及氧化物半導體層，電耦接至源極線及位元線，其中所述FE層安置在氧化物半導體層與字元線之間。
在本揭露的一些實施例中，價數為5的所述物質是氮，且價數為7的所述物質是氟。
在本揭露的一些實施例中，所述鐵電層與所述氧化物半導體層接觸。
在本揭露的一些實施例中，所述鐵電層與所述氧化物半導體層之間的第一界面具有第一物質濃度，所述第一物質濃度高於所述鐵電層與所述字元線之間的第二界面的第二物質濃度。
在本揭露的一些實施例中，所述鐵電層在所述第一界面與所述第二界面之間具有最大物質濃度。
在本揭露的一些實施例中，所述氧化物半導體層的靠近所述第一界面的一部分具有物質濃度。
根據本揭露的替代實施例，一種元件包括：半導體基底；第一記憶胞，位於半導體基底上方，所述第一記憶胞包括第一電晶體，其中所述第一電晶體包括：鐵電層的第一部分，所述鐵電層的第一部分位於第一字元線的側壁上，且所述鐵電層包括價數為5、價數為7或其組合的物質；以及第一通道區，位於鐵電層的側壁上，所述第一通道區包括氧化物半導體層，其中第一通道區與鐵電層的第一部分之間的第一界面具有價數為5、價數為7或其組合的物質；以及，第二記憶胞，位於第一記憶胞上方。
在本揭露的一些實施例中，所述第一界面的物質濃度高於其氧濃度。
在本揭露的一些實施例中，所述鐵電層持續延伸超過所述第一字元線且超過第二字元線，所述第二字元線藉由介電層與所述第一字元線垂直分隔開。
在本揭露的一些實施例中，所述的記憶元件，更包括：第三記憶胞，包括：所述鐵電層的第三部分，位於所述第一字元線的第二側壁上，所述第二側壁與所述第一字元線的所述側壁相對；以及第二通道區，藉由所述鐵電層的所述第三部分與所述第一字元線的所述第二側壁分隔開。
在本揭露的一些實施例中，所述物質還佔據所述鐵電層、所述氧化物半導體層或其組合中的氧空缺。
在本揭露的一些實施例中，所述鐵電層中的所述物質的分佈範圍與氧的分佈範圍的比大於所述氧化物半導體層中的所述物質的分佈範圍與氧的分佈範圍的比。
在本揭露的一些實施例中，所述氧化物半導體層中的所述物質的分佈範圍與氧的分佈範圍的比大於所述鐵電層中的所述物質的分佈範圍與氧的分佈範圍的比。
在本揭露的一些實施例中，所述第二記憶胞包括第二電晶體，所述第二電晶體包括：所述鐵電層的第二部分，所述鐵電層的所述第二部分經由所述第一字元線電耦接至第二字元線，且所述第二字元線及所述第一字元線藉由介電層分隔開；以及第二通道區。
根據本揭露的另外替代實施例，一種記憶元件的製造方 法包括：形成延伸穿過導線的溝渠；沿著溝渠的側壁及底部表面沈積鐵電層；在鐵電層上方沈積氧化物半導體層，所述氧化物半導體層沿著溝渠的側壁及底部表面延伸；以及執行處理以將價數為5、價數為7或其組合的物質引入於鐵電層中。
在本揭露的一些實施例中，價數為5的所述物質是氮，且價數為7的所述物質是氧。
在本揭露的一些實施例中，所述處理製程包括離子植入製程、電漿製程或其組合。
在本揭露的一些實施例中，所述處理在沈積所述鐵電層與沈積所述氧化物半導體層之間執行。
在本揭露的一些實施例中，所述處理在沈積所述氧化物半導體層之後執行。
在本揭露的一些實施例中，所述的記憶元件的製造方法更包括在執行所述處理之後執行回火製程。
前述內容概述若干實施例的特徵，使得本領域的技術人員可更好地理解本揭露的態樣。本領域的技術人員應理解，其可易於使用本揭露做為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他方法及結構的基礎。本領域的技術人員亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且本領域的技術人員可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
S200、S202、S204、S206、S208、s210:動作

Claims (10)

  1. 一種記憶胞，包括：電晶體，位於半導體基底上方，所述電晶體包括：鐵電層，沿著字元線的側壁配置，所述鐵電層包括價數為5、價數為7或其組合的物質；以及氧化物半導體層，電耦接至源極線及位元線，其中所述鐵電層安置在所述氧化物半導體層與所述字元線之間，其中價數為5的所述物質包括氮，且價數為7的所述物質包括氟。
  2. 如請求項1所述的記憶胞，其中所述鐵電層與所述氧化物半導體層接觸。
  3. 如請求項1所述的記憶胞，其中所述鐵電層與所述氧化物半導體層之間的第一界面具有第一物質濃度，所述第一物質濃度高於所述鐵電層與所述字元線之間的第二界面的第二物質濃度，且所述鐵電層在所述第一界面與所述第二界面之間具有最大物質濃度。
  4. 一種記憶元件，包括：半導體基底；第一記憶胞，位於所述半導體基底上方，所述第一記憶胞包括第一電晶體，其中所述第一電晶體包括：鐵電層的第一部分，所述鐵電層的所述第一部分位於第一字元線的側壁上，且所述鐵電層包括價數為5、價數為7或其組合的物質；以及第一通道區，位於所述鐵電層的側壁上，所述第一通道區包 括氧化物半導體層，其中所述第一通道區與所述鐵電層的所述第一部分之間的第一界面具有價數為5、價數為7或其組合的物質，以及第二記憶胞，位於所述第一記憶胞上方。
  5. 如請求項4所述的記憶元件，其中所述第一界面的物質濃度高於其氧濃度。
  6. 如請求項4所述的記憶元件，其中所述鐵電層中的所述物質的分佈範圍與氧的分佈範圍的比大於所述氧化物半導體層中的所述物質的分佈範圍與氧的分佈範圍的比。
  7. 如請求項4所述的記憶元件，其中所述氧化物半導體層中的所述物質的分佈範圍與氧的分佈範圍的比大於所述鐵電層中的所述物質的分佈範圍與氧的分佈範圍的比。
  8. 一種記憶元件的製造方法，包括：形成延伸穿過導線的溝渠；沿著所述溝渠的側壁及底部表面沈積鐵電層；在所述鐵電層上方沈積氧化物半導體層，所述氧化物半導體層沿著所述溝渠的所述側壁及所述底部表面延伸；以及執行處理以將價數為5、價數為7或其組合的物質引入於所述鐵電層中，其中價數為5的所述物質包括氮，且價數為7的所述物質包括氟。
  9. 如請求項8所述的記憶元件的製造方法，其中所述處理在沈積所述鐵電層與沈積所述氧化物半導體層之間執行。
  10. 如請求項8所述的記憶元件的製造方法，其中所述處理在沈積所述氧化物半導體層之後執行。
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