CN113380823A - 铁电存储器件及其形成方法 - Google Patents

铁电存储器件及其形成方法 Download PDF

Info

Publication number
CN113380823A
CN113380823A CN202110474606.9A CN202110474606A CN113380823A CN 113380823 A CN113380823 A CN 113380823A CN 202110474606 A CN202110474606 A CN 202110474606A CN 113380823 A CN113380823 A CN 113380823A
Authority
CN
China
Prior art keywords
ferroelectric
conductive
portions
layers
channel layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110474606.9A
Other languages
English (en)
Inventor
吕俊颉
贾汉中
杨世海
杨柏峰
林佑明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/098,919 external-priority patent/US11910617B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113380823A publication Critical patent/CN113380823A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/10—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2275—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

提供了具有多层堆叠件的铁电存储器件，该多层堆叠件的布置在衬底上方并且包括交替堆叠的多个导电层与多个介电层。沟道层穿透多个导电层和多个介电层。多个铁电部分离散地布置在沟道层与多个导电层之间。多个铁电部分彼此垂直分隔开一个或多个非零距离。本申请的实施例还涉及形成铁电存储器件的方法。

Description

铁电存储器件及其形成方法
技术领域
本申请的实施例涉及铁电存储器件及其形成方法。
背景技术
半导体器件用于各种电子应用中，诸如个人计算机、手机、数码相机和其他电子设备。通常通过以下方式制造半导体器件：依次在半导体衬底上方沉积绝缘层或介电层、导电层和半导体层，并使用光刻和蚀刻技术来对各种材料层进行图案化以在其上方形成电路组件和元件。
半导体工业通过不断减小最小部件尺寸大小来不断提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多部件集成到给定区域中。然而，随着最小部件尺寸减小，出现了应解决的附加问题。
发明内容
本申请的一些实施例提供了一种铁电存储器件，包括：多层堆叠件，布置在衬底上方并且包括交替堆叠的多个导电层与多个介电层；沟道层，穿透所述多个导电层和所述多个介电层；以及多个铁电部分，离散地布置在所述沟道层与所述多个导电层之间，其中，所述多个铁电部分彼此间隔开一个或多个非零距离。
本申请的另一些实施例提供了一种铁电存储器件，包括：半导体衬底；第一存储器单元，在所述半导体衬底上方，所述第一存储器单元包括第一薄膜晶体管，其中，所述第一薄膜晶体管包括：第一铁电部分，在第一导电线的侧壁上；以及沟道层的第一沟道区，围绕所述第一铁电部分的顶面、侧壁和底面；第二存储器单元，在所述第一存储器单元上方；以及导电柱，沿所述第一存储器单元和所述第二存储器单元的侧垂直延伸，其中，所述第一铁电部分和所述第一沟道区横向位于所述第一导电线与所述导电柱之间。
本申请的又一些实施例提供了一种形成铁电存储器件的方法，包括：形成多层堆叠件，并包括在衬底上方交替堆叠的多个介电层与多个导电层，其中，所述多个介电层和所述多个导电层的侧壁限定穿透其中的沟槽；在所述多个导电层的所述侧壁上选择性地离散形成多个铁电部分；在所述多个铁电部分以及所述多个介电层的所述侧壁上形成沟道层；以及沿所述沟道层的侧壁形成导电柱。
附图说明
当与附图一起阅读时，根据以下详细描述可最好地理解本发明的各方面。应注意，根据行业中的标准实践，各种部件未按比例绘制。实际上，为论述清楚，各种部件的尺寸可任意增加或减少。
图1A、图1B和图1C示出根据一些实施例的铁电存储器件的简化立体图、电路图和俯视图。
图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图20C、图20D、图20E、图20F、图21、图22、图23、图24A、图24B、图25A、图25B、图26A、图26B、图27A、图27B、图28A、图28B、图28C、图28D、图28E、图29A、图29B、图29C、图29D和图29E示出根据一些实施例的制造存储器阵列的变化视图。
图30A、图30B和图30C示出根据可选的实施例的存储器阵列的变化视图。
图31示出根据一些实施例的形成存储器阵列的方法。
具体实施方式
以下公开内容提供了许多不同实施例或实例，以用于实现本发明的不同特征以下将描述元件和布置的特定实例以简化本发明。当然，这些仅仅是实例，并非旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可包括第一部件与第二部件直接接触的实施例，也可包括形成在第一部件与第二部件之间的附加部件使得第一部件与第二部件不直接接触的实施例。另外，本发明可在多个实例中重复参考数字和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所论述的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了各图中所描绘的取向之外，空间相对术语还旨在涵盖器件在使用或操作中的不同取向。装置可其他方式进行取向(旋转90度或者处于其他方向)，而其中所使用的空间相关描述符可做相应解释。
各个实施例提供诸如3D存储器阵列等存储器件。在一些实施例中，3D存储器阵列是包括多个垂直堆叠的存储器单元的铁电场效应晶体管(FeFET)存储器电路。在一些实施例中，每个存储器单元被认为是FeFET，该FeFET包括用作栅电极的字线区、用作第一源极/漏极电极的位线区以及用作第二源极/漏极电极的源极线区、作为栅电介质的铁电材料以及作为沟道区的氧化物半导体(OS)。在一些实施例中，每个存储器单元被认为是薄膜晶体管(TFT)。
图1A、图1B和图1C示出根据一些实施例的存储器阵列200的实例。图1A以局部立体图示出简化存储器阵列200的一部分的实例；图1B示出存储器阵列200的电路图；并且图1C示出根据一些实施例的存储器阵列200的俯视图。存储器阵列200包括多个存储器单元202，该多个存储器单元可布置在行和列的网格中。存储器单元202可进一步垂直堆叠以提供三维存储器阵列，从而增加器件密度。存储器阵列200可布置在半导体管芯的后道工序(BEOL)中。例如，存储器阵列可布置在半导体管芯的互连层中，诸如布置在形成在半导体衬底上的一个或多个有源器件(例如，晶体管)上方。
在一些实施例中，存储器阵列200是闪存阵列，诸如或非(NOR)闪存阵列等。在一些实施例中，每个存储器单元202的栅极电耦合到相应字线(例如，导电线72)，每个存储器单元202的第一源极/漏极区电耦合到相应位线(例如，导电线116B)，并且每个存储器单元202的第二源极/漏极区电耦合到相应源极线(例如，导电线116A)，该源极线将第二源极/漏极区耦合到地。存储器阵列200的相同水平行中的存储器单元202可以共享公共字线而存储器阵列200的相同垂直列中的存储器单元202可以共享公共源极线和公共位线。
存储器阵列200包括多个垂直堆叠的导电线72(例如，字线)，在导电线72中的相邻导电线之间布置有介电层52。导电线72在平行于下面的衬底(图1A和图1B未明确示出)的主表面的方向上延伸。导电线72可具有阶梯配置，使得下导电线72比上导电线72长并且横向延伸经过上导电线72的端点。例如，在图1A中，示出导电线72的多个堆叠层，其中最顶导电线72是最短的并且最底导电线72是最长的。导电线72的相应长度可在朝向下面的衬底的方向上增加。以这种方式，可从存储器阵列200上方接近每条导电线72的一部分，并且可使导电接触件分别接触导电线72的暴露部分。
存储器阵列200还包括交替布置的导电柱106(例如，电连接到位线)与导电柱108(例如，电连接到源极线)。导电柱106和108可各自在垂直于导电线72的方向上延伸。介电材料98布置在导电柱106中的相邻导电柱与导电柱108中的相邻导电柱之间并且将其隔离。
成对的导电柱106和108以及相交的导电线72限定每个存储器单元202的边界，并且隔离柱102布置在相邻成对的导电柱106和108之间并将其隔离。在一些实施例中，导电柱108电耦合到地。尽管图1A示出导电柱106相对于导电柱108的特定布置，但应了解，在其他实施例中可交换导电柱106和108的放置。
在一些实施例中，存储器阵列200还可包括氧化物半导体(OS)材料作为沟道层92。沟道层92可为存储器单元202提供沟道区。例如，当通过对应导电线72施加适当的电压(例如，高于相对存储器单元202的相应阈值电压(Vth))时，沟道层92的与导电线72相交的区可允许电流从导电柱106流到导电柱108(例如，在箭头206所示的方向上)。
在一些实施例中，存储器阵列200还可包括铁电部分90，该铁电部分离散地布置在导电线72的侧壁表面上。例如，铁电部分90可包括布置在第一导电线的侧壁表面上的第一铁电部分和布置在第二导电线的侧壁表面上并与第一铁电部分分隔开的第二铁电部分。因为导电线72被配置为用作栅电极，所以铁电部分90可用作存储器单元202的栅电介质。在一些实施例中，铁电部分90包括铁电材料，诸如氧化铪、氧化铪锆、掺硅氧化铪等。在一些实施例中，铁电部分90中的相应铁电部分可在该部分的高度上方具有基本恒定的宽度。在一些附加实施例中，铁电部分中的相应铁电部分可包括具有基本均匀的晶体结构百分比(例如，基本恒定的晶体状态与非晶状态比)的混合晶体-非晶状态。在一些附加实施例中，铁电部分中的相应铁电部分可具有具有大于70mol％、大于80mol％(例如，大约80mol％与大约99mol％之间)的正交相的晶体结构。具有大于70mol％的正交相改善铁电部分90的铁电性，并因此改善对应存储器件的性能(例如，读取窗口)。
在一些实施例中，铁电部分90中的相邻铁电部分可通过沟道层92彼此分隔开。在一些此类实施例中，沟道层92可从第一铁电部分的侧壁表面连续地延伸到第二铁电部分的侧壁表面。在一些实施例中，沟道层92可加衬铁电部分90的侧壁表面和水平延伸的表面，以便将沟道层92限定为具有不平坦且波浪形的侧壁轮廓。在一些实施例中，沟道层92具有侧壁轮廓，该侧壁轮廓在铁电部分90中的相邻铁电部分之间的沟道层92的侧面内限定凹槽。在一些实施例中，介电材料98可延伸到凹槽内。在一些实施例中，沟道层可接触布置在相邻导电线之间的介电层52。
铁电部分90可分别在两个不同方向中的一个上极化，并且可通过跨铁电部分90施加适当的电压差并产生适当的电场来改变极化方向。极化可相对局部化(例如，通常包含在存储器单元202的每个边界内)。取决于铁电部分90的特定区的极化方向，对应存储器单元202的阈值电压改变，并且可存储数字值(例如，0或1)。例如，当铁电部分90的区具有第一电极化方向时，对应存储器单元202可具有相对较低的阈值电压，并且当铁电部分90的区具有第二电极化方向时，对应存储器单元202可具有相对较高的阈值电压。两个阈值电压之间的差可被称为阈值电压偏移。较大的阈值电压偏移使得更易于读取存储在对应存储器单元202中的数字值(例如，更不容易出错)。
为了在此类实施例中对存储器单元202执行写入操作，跨铁电部分90的对应于存储器单元202的一部分施加写入电压。在一些实施例中，例如通过向对应导电线72(例如，字线)和对应导电柱106/108(例如，位线/源极线)施加适当的电压来施加写入电压。在此类实施例中，导电线72被配置为用作栅电极层，并且导电柱106/108被配置为用作源极/漏极区。通过跨铁电部分90的部分施加写入电压，可改变铁电部分90的区的极化方向。结果，对应存储器单元202的对应阈值电压也可从低阈值电压切换到高阈值电压，或反之亦然，并且数字值可存储在存储器单元202中。因为导电线72与导电柱106和108相交，所以可选择单个存储器单元202以用于写入操作。
为了在此类实施例中对存储器单元202执行读取操作，将读取电压(低阈值电压与高阈值电压之间的电压)施加到对应导电线72(例如，字线)。取决于对应铁电部分90的极化方向，可或可不接通存储器单元202。结果，导电柱106可或可不通过导电柱108(例如，耦合到地的源极线)放电，并且可确定存储在存储器单元202中的数字值。因为导电线72与导电柱106和108相交，所以可选择单个存储器单元202以用于读取操作。
图1A进一步示出在稍后的图中使用的存储器阵列200的参考截面。截面B-B’沿导电线72的纵向轴线并且在例如平行于存储器单元202的电流流动方向的方向上。截面C-C′垂直于截面B-B′，并延伸穿过介电材料98和隔离柱102。截面D-D’垂直于截面B-B’，并延伸穿过介电材料98和导电柱106。截面E-E’垂直于截面B-B’，并延伸穿过介电材料98和导电柱106。截面F-F’平行于截面B-B’，并延伸穿过介电材料98、导电柱106、隔离柱102和导电柱108。为了清楚起见，后续附图参考这些参考截面。
在图2中，提供衬底50。衬底50可以是半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等，其可被掺杂(例如，用p型或n型掺杂剂)或非掺杂。衬底50可以是集成电路管芯，诸如逻辑管芯、存储器管芯、ASIC管芯等。衬底50可以是互补金属氧化物半导体(CMOS)管芯，并且可被称为CMOS下阵列(CUA)。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘层布置在通常为硅或玻璃衬底的衬底上。也可使用其他衬底，诸如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或其组合。
图2进一步示出可在衬底50上方形成的电路。电路包括衬底50的顶面处的晶体管。晶体管可包括在衬底50的顶面上方的栅极介电层302和栅极介电层302上方的栅电极304。源极/漏极区306布置在衬底50中的栅极介电层302和栅电极304的相对侧上。栅极间隔件308沿栅极介电层302的侧壁形成，并且将源极/漏极区306与栅电极304分隔开适当的横向距离。晶体管可包括鳍式场效应晶体管(FinFET)、纳米结构(例如，纳米片、纳米线、全方位栅等)、FET(纳米FET)、平面FET等或其组合，并且可以是由先栅极工艺或后栅极工艺形成。
第一层间电介质(ILD)310包围并隔离源极/漏极区306、栅介电层302和栅电极304。第二ILD 312在第一ILD 310上方。源极/漏极接触件314延伸穿过第二ILD 312和第一ILD 310，并且电耦合到源极/漏极区306。栅极接触件316延伸穿过第二ILD 312，并且电耦合到栅电极304。互连结构320在第二ILD 312、源极/漏极接触件314和栅极接触件316上方。互连结构320包括例如一个或多个堆叠的介电层324和形成在一个或多个介电层324中的导电部件322。互连结构320可电连接到栅极接触件316和源极/漏极接触件314以形成功能电路。在一些实施例中，由互连结构320形成的功能电路可包括逻辑电路、存储器电路、读出放大器、控制器、输入/输出电路、图像传感器电路等或其组合。尽管图2论述形成在衬底50上方的晶体管，但其他有源器件(例如，二极管等)和/或无源器件(例如，电容器、电阻器等)也可形成为功能电路的一部分。
在图3中，在图2的结构上方形成多层堆叠件58。为了简单和清楚起见，可从后续附图省略衬底50、晶体管、ILD 310和312以及互连结构320。尽管多层堆叠件58被示出为与互连结构320的介电层324接触，但可在衬底50与多层堆叠件58之间布置任何数量的中间层。例如，可在衬底50与多层堆叠件58之间布置在绝缘层(例如，低k介电层)中包括导电部件的一个或多个互连层。在一些实施例中，可对导电部件进行图案化以为衬底50和/或存储器阵列200上的有源器件提供电源、接地和/或信号线(见图1A和图1B)。在一些实施例中，可在多层堆叠件58上方布置包括绝缘层中的导电部件(例如，低k介电层)的一个或多个互连层。
在图3中，多层堆叠件58包括牺牲层53A至53D(统称为牺牲层53)与介电层52A至52E(统称为介电层52)的交替层。牺牲层53可被图案化并且在后续步骤中被替换以限定导电线72(例如，字线)。牺牲层53可包括介电材料，诸如氧化硅、氮化硅、氮氧化硅、其组合等。介电层52可包括绝缘材料，诸如氧化铝，氧化硅，氮化硅，氧氮化硅，其组合等。牺牲层53和介电层52包括具有不同蚀刻选择性的不同材料。在一些实施例中，牺牲层53包括氮化硅，并且介电层52包括氧化铝或氧化硅。牺牲层53和介电层52中的每一个可使用例如化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、等离子增强CVD(PECVD)等形成。
尽管图3示出特定数量的牺牲层53和介电层52，但其他实施例可包括不同数量的牺牲层53和介电层52。此外，尽管多层堆叠件58被示出为具有介电层作为最顶层和最底层，但本发明不限于此。在一些实施例中，多层堆叠件58的最顶层和最底层中的至少一个是牺牲层。
图4至图12是根据一些实施例的制造存储器阵列200的阶梯结构的中间阶段的视图。沿图1A所示的参考截面B-B’示出图4至图12。
在图4中，在多层堆叠件58上方形成光刻胶56。在一些实施例中，通过旋涂技术形成光刻胶56，并通过可接受光刻技术对该光刻胶进行图案化。图案化光刻胶56可在区60中暴露多层堆叠件58，同时掩盖多层堆叠件58的剩余部分。例如，多层堆叠件58的最顶层(例如，介电层52E)可在区60中暴露。
在图5中，将光刻胶56用作掩模来蚀刻区60中的多层堆叠件58的暴露部分。蚀刻可以是任何可接受蚀刻工艺，诸如干蚀刻(例如，反应离子蚀刻(RIE)、中性束蚀刻(NBE)等)、湿蚀刻等或其组合。蚀刻可以是各向异性的。蚀刻可除去区60中的介电层52E和牺牲层53D的部分并限定开口61。因为介电层52E与牺牲层53D具有不同的材料组分，所以用于除去这些层的暴露部分的蚀刻剂可能不同。在一些实施例中，牺牲层53D在蚀刻介电层52E时用作蚀刻停止层，并且介电层52D在蚀刻牺牲层53D时用作蚀刻停止层。结果，可在不除去多层堆叠件58的剩余层的情况下选择性地除去介电层52E和牺牲层53D的部分，并且可将开口61延伸到期望的深度。可选地，在开口61达到期望深度之后，可使用时间模式蚀刻工艺来停止对开口61的蚀刻。在所得结构中，介电层52D在区60中暴露。
在图6中，修整光刻胶56以暴露多层堆叠件58的附加部分。在一些实施例中，通过使用诸如横向蚀刻等可接受除去技术来修整光刻胶56。由于修整，光刻胶56的宽度减小，并且多层堆叠件58在区60和区62中的部分可暴露。例如，介电层52D的顶面可在区60中暴露，并且介电层52E的顶面可在区62中暴露。
在图7中通过将光刻胶56用作掩模的可接受蚀刻工艺来除去区60和区62中的介电层52E、牺牲层53D、介电层52D和牺牲层53C的部分。蚀刻可以是任何可接受的蚀刻工艺，诸如干蚀刻(例如，RIE、NBE等)、湿蚀刻等或其组合。蚀刻可以是各向异性的。蚀刻可将开口61进一步延伸到多层堆叠件58中。因为牺牲层53D和53C与介电层52E和52D具有不同的材料组分，所以用于除去这些层的暴露部分的蚀刻剂可能不同。在一些实施例中，通过将光刻胶56用作掩模并使用将下面的牺牲层53D和53C用作蚀刻停止层来除去区62和60中的介电层52E和52D的部分。此后，通过将光刻胶56用作掩模并将下面的介电层52D和52C用作蚀刻停止层来除去区62和60中的牺牲层53D和53C的暴露部分。在所得结构中，介电层52C在区60中暴露，并且介电层52D在区62中暴露。
在图8中，修整光刻胶56以暴露多层堆叠件58的附加部分。在一些实施例中，通过使用诸如横向蚀刻等可接受除去技术来修整光刻胶56。由于修整，光刻胶56的宽度减小，并且多层堆叠件58在区60、区62和区64中的部分可暴露。例如，介电层52C的顶面可在区60中暴露；介电层52D的顶面可在区62中暴露；并且介电层52E的顶面可在区64中暴露。
在图9中，通过将光刻胶56用作掩模的可接受蚀刻工艺来除去区60、区62和区64中的介电层52E、52D和52C以及牺牲层53D、53C和53B的部分。蚀刻可以是任何可接受的蚀刻工艺，诸如干蚀刻(例如，RIE、NBE等)、湿蚀刻等或其组合。蚀刻可以是各向异性的。蚀刻可将开口61进一步延伸到多层堆叠件58中。因为介电层52C至52E与牺牲层53B至53D具有不同的材料组分，所以用于除去这些层的暴露部分的蚀刻剂可能不同。在一些实施例中，通过将光刻胶56用作掩模并将下面的牺牲层53D、53C和53B用作蚀刻停止层来除去区64、62和60中的介电层52E、52D和52C的部分。此后，通过将光刻胶56用作掩模并将下面的介电层52D、52C和52B用作蚀刻停止层来除去区64、62和60中的牺牲层53D、53C和53B的暴露部分。在所得结构中，介电层52B在区60中暴露；介电层52C在区62中暴露；并且介电层52D在区64中暴露。
在图10中，修整光刻胶56以暴露多层堆叠件58的附加部分。在一些实施例中，通过使用诸如横向蚀刻等可接受除去技术来修整光刻胶56。由于修整，光刻胶56的宽度减小，并且多层堆叠件58在区60、区62、区64和区66中的部分可暴露。例如，介电层52B的顶面可在区60中暴露；介电层52C的顶面可在区62中暴露；并且介电层52D的顶面可在区64中暴露；并且介电层52E的顶面可在区66中暴露。
在图11中，通过将光刻胶56用作掩模的可接受蚀刻工艺来除去区60、区62、区64和区66中的介电层52E、52D、52C和52B的部分。蚀刻可以是任何可接受的蚀刻工艺，诸如干蚀刻(例如，RIE、NBE等)、湿蚀刻等或其组合。蚀刻可以是各向异性的。蚀刻可将开口61进一步延伸到多层堆叠件58中。在一些实施例中，通过将光刻胶56用作掩模并将下面的牺牲层53D、53C、53B和53A用作蚀刻停止层来除去区66、64、62和60中的介电层52E、52D、52C和52B的部分。在所得结构中，牺牲层53A在区60中暴露；牺牲层53B在区62中暴露；牺牲层53C在区64中暴露；并且牺牲层53D在区66中暴露。此后，可通过可接受灰化或湿剥离工艺除去光刻胶56。
在图12中，金属间电介质(IMD)70形成在多层堆叠件58上方。IMD 70可由介电材料形成，并且可通过诸如CVD、PECVD、可流动CVD(FCVD)等任何合适的方法来沉积。介电材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)、非掺杂硅酸盐玻璃(USG)等。在一些实施例中，IMD 70可包括氧化物(例如，氧化硅等)、氮化物(例如，氮化硅等)、其组合等。可使用通过任何可接受的工艺形成的其他介电材料。此后，执行除去工艺以除去多层堆叠件58上方的过多介电材料。在一些实施例中，除去工艺可以是诸如化学机械抛光(CMP)等平坦化工艺、回蚀工艺、其组合等。平坦化工艺暴露多层堆叠件58，使得在完成平坦化工艺之后，多层堆叠件58的顶面与IMD 70的顶面是平齐的。IMD 70沿牺牲层53B至53D的侧壁和介电层52B至52E的侧壁延伸。此外，IMD 70可接触牺牲层53A至53D和介电层52E的顶面。
如图12所示，因此形成了中间且整体的阶梯结构。中间阶梯结构包括牺牲层53与介电层52的交替层。随后将牺牲层53替换成导电线72，这将在图16A和图16B中详细描述。下导电线72更长且横向延伸经过上导电线72，并且每条导电线72的宽度在朝向衬底50的方向上增大(见图1A和图29E)。
图13至图16B是根据一些实施例的存储器阵列200的存储区的制造中的中间阶段的视图。在图13至图16B中，对体多层堆叠件58进行图案化以形成穿过其中的沟槽86，并且将牺牲层53替换成导电材料以限定导电线72。导电线72可对应于存储器阵列200中的字线，并且导电线72可进一步提供用于存储器阵列200的所得存储器单元的栅电极。沿图1A所示的参考截面C-C’示出图13、图14、图15B和图16B。以局部立体图示出图15A和图16A。
在图13中，在多层堆叠件58上方形成光刻胶图案82和下面的硬掩模图案80。在一些实施例中，在多层堆叠件58上方按顺序形成硬掩模层和光刻胶层。硬掩模层可包括例如可通过CVD、PVD、ALD、PECVD等沉积的氮化硅、氮氧化硅等。例如通过旋涂技术形成光刻胶层。
此后，对光刻胶层进行图案化以形成光刻胶图案82和在光刻胶图案82之间的沟槽86。例如，通过可接受光刻技术对光刻胶进行图案化。然后，通过使用可接受蚀刻工艺，诸如通过干蚀刻(例如，RIE、NBE等)、湿蚀刻等或其组合，将光刻胶图案82的图案转印到硬掩模层以形成硬掩模图案80。蚀刻可以是各向异性的。因此，形成延伸穿过硬掩模层的沟槽86。此后，例如，可以可选地通过灰化工艺除去光刻胶图案82。
在图14、图15A和图15B中，使用一种或多种可接受蚀刻工艺，诸如通过干蚀刻(例如，RIE、NBE等)、湿蚀刻等或其组合，将硬掩模图案80的图案转印到多层堆叠件58。蚀刻工艺可以是各向异性的。因此，沟槽86延伸穿过体多层堆叠件58，并且因此限定条形牺牲层53和条形介电层52。在一些实施例中，沟槽86延伸穿过整体阶梯结构，并且因此限定条形阶梯结构。然后可通过诸如湿蚀刻工艺、干蚀刻工艺、平坦化工艺、其组合等可接受的工艺来除去硬掩模图案80。
在图15A、图15B、图16A和图16B中，将牺牲层53A至53D(统称为牺牲层53)替换成导电线72A至72D(统称为导电线72)。在一些实施例中，通过诸如湿蚀刻工艺、干蚀刻工艺或两者等可接受工艺来除去牺牲层53。此后，将导电线72填充到两个相邻介电层52之间的空间中。如局部放大图所示，每条导电线72包括两个阻挡层71和75以及阻挡层71和75之间的金属层73。具体地，阻挡层71或75布置在金属层73与相邻介电层52之间。阻挡层71和75可防止金属层扩散到相邻介电层52。阻挡层71和75还可提供增加金属层73与相邻介电层52之间的附着力的功能，并且在一些实例中可被称为胶层。在一些实施例中，根据需要提供具有不同材料的阻挡层和胶层。阻挡层71和75由第一导电材料形成，诸如金属氮化物，诸如氮化钛、氮化钽、氮化钼、氮化锆、氮化铪等。金属层73可由第二导电材料形成，诸如金属，诸如钨、钌、钼、钴、铝、镍、铜、银、金、其合金等。阻挡层71、75和金属层73可各自通过诸如CVD、PVD、ALD、PECVD等可接受沉积工艺形成。阻挡层71和75的第一导电材料以及金属层73的第二导电材料进一步沉积在多层堆叠件58的侧壁上并填充在沟槽86中。此后，通过回蚀工艺除去阻挡层71和75的第一导电材料以及沟槽86中的金属层73的第二导电材料。可执行可接受的回蚀工艺以从介电层52的侧壁和沟槽86的底面除去过多材料。可接受回蚀工艺包括干蚀刻(例如，RIE、NBE等)、湿蚀刻等或其组合。可接受回蚀工艺可以是各向异性的。
在一些实施例中，在替换工艺时，随后将条形阶梯结构的牺牲层53替换成导电线72(见图1A)。
图17A至图19B示出在沟槽86中选择性地形成铁电部分90。以局部立体图示出图17A、图18A和图19A。在图17B、图18B和图19B中，沿图1A的线C-C’提供截面图。
在图17A和图17B中，对导电线72之间的区89执行表面处理87，以选择性地改变介电层52的顶面，从而增加区89与导电线72之间的表面能差。在一些实施例中，执行表面处理87以使具有区89的疏水性或超疏水性的表面具有高润湿性和低表面能。例如，可通过如下所述的方法执行表面处理87。
在区89内的介电层52的表面上选择性地形成抑制剂部分88。抑制剂部分88可被称为阻挡层，该阻挡层阻挡介电层52的表面以防止后续形成的铁电部分90沉积在区89内的介电层52的表面上。在介电层52由氧化物形成的实施例中，抑制剂部分88由可与介电层52的氧化物表面反应或吸附在该等氧化物表面上的有机材料形成。有机材料可以是例如用于介电层52的表面改进的自组装单分子层(SAM)。SAM可以是在介电层52的暴露的氧化物表面上组织成有序域的分子装体。SAM的每个分子可包括头基和尾部，其中头基将分子锚定在介电层52的氧化物表面上，并且尾部防止铁电部分90沉积在介电层52的氧化物表面上。
在一些实施例中，抑制剂部分88由包含头基的分子形成。头基是固定在介电层52的氧化物表面上的嗜金属的头基。在实施例中，分子的嗜金属头基包括磷原子(P)、硫原子(S)等。
根据本发明的实施例，形成抑制剂部分88的分子的尾部是疏金属烷基尾部。疏金属烷基尾部具有例如大分子大小的烷基链或长碳链，以防止铁电部分90沉积在其表面上。在一些实施例中，分子的尾部由至少12个主链原子(诸如12个碳)形成。在实施例中，分子的尾部由大约18个主链原子形成。SAM的大分子结构可防止铁电部分90沉积在其表面上。
例如，抑制剂部分88可由选自但不限于诸如1-十八烷硫醇(ODT)或链烷磺酸如十八烷基膦酸(ODPA)等链烷硫醇的分子形成。在实施例中，抑制剂部分88由ODT或ODPA形成，ODT或ODPA附着到由氧化物形成的介电层52。抑制剂部分88可具有大约0.1nm至2nm的厚度T1。
抑制剂部分88可通过溶液相工艺或气相外延沉积。例如，可在诸如酸浓度、溶液温度和钝化时间的平衡等适当处理环境下通过溶液相工艺来沉积抑制剂部分88。在实施例中，平衡的处理环境包括浓度介于1mM至20mM之间，溶液温度介于室温至150℃之间和/或钝化时间为0.5至2小时之间的ODPA或ODT。
在图18A和图18B中，铁电部分90形成在导电线72上方的沟槽86中。铁电部分90可包括分别离散地布置在导电线72a、72B、72C和72D的侧壁表面上的铁电部分90A、90B、90C和90D。在一些实施例中，铁电部分90不沉积在抑制剂部分88上，以使得导电线72之间的区89不含铁电部分。在一些附加实施例中，铁电部分是IMD 70并且不在沟槽86的底部处沉积在IMD 70上。已了解，铁电部分90的铁电材料可在不同材料上(例如，在导电线72和介电层52上)形成为不同的厚度、不同的晶体结构和/或不同的相。铁电材料中的这种差异可能导致不同存储器件的操作差异。通过利用抑制剂部分88以防止铁电材料形成在介电层52上，离散的铁电部分90可形成为具有穿过铁电部分的均匀(即，恒定)的厚度、晶体结构和/或相，从而提高存储器性能。
铁电部分90可包括能够通过跨铁电部分90施加适当的电压差来在两个不同的极化方向之间切换的材料。例如，铁电部分90包括高k介电材料，诸如基于铪(Hf)的介电材料等。在一些实施例中，铁电部分90包括氧化铪、氧化铪锆、掺硅氧化铪等。
在一些实施例中，铁电部分90可包括氧化钡钛(BaTiO3)、氧化铅钛(PbTiO3)、氧化铅锆(PbZrO3)、氧化锂铌(LiNbO3)、氧化钠铌(NaNbO3)、氧化钾铌(KNbO3)、氧化钾钽(KTaO3)、氧化铋钪(BiScO3)、氧化铋铁(BiFeO3)、氧化铪铒(Hf1-xErxO)、氧化铪镧(Hf1-xLaxO)、氧化铪钇(Hf1-xYxO)、氧化铪钆(Hf1-xGdxO)、氧化铪铝(Hf1-xAlxO)、氧化铪锆(Hf1-xZrxO、HZO)、氧化铪钛(Hf1-xTixO)、氧化铪钽(Hf1-xTaxO)或其组合等。在一些实施例中，铁电部分90可包括不同的铁电材料或不同类型的存储器材料。在一些实施例中，形成铁电部分90的方法包括执行适当的沉积技术，诸如CVD、PECVD、金属氧化物化学气相沉积(MOCVD)、ALD、RPALD、PEALD、MBD等。
在抑制剂部分88由诸如SAM等有机材料形成的一些实施例中，为了防止抑制剂部分88由于热分解而破裂，通过低温沉积工艺沉积铁电部分90。在SAM分解温度介于室温至200℃之间的实施例中，在低于室温至200℃的温度下沉积铁电部分90，以降低SAM分解的速率而不显著损伤抑制剂部分88。因此，在沉积铁电部分90的时段期间，抑制剂部分88可保持阻挡能力。
铁电部分90的厚度T2等于或大于抑制剂部分88的厚度T1。在一些实施例中，铁电部分90具有约1至20nm(诸如5至10nm)的厚度T2。其他厚度范围(例如，大于20nm或5至15nm)可能适用。在一些实施例中，铁电部分90以完全非晶状态形成。在可选的实施例中，铁电部分90以部分结晶状态形成；即，铁电部90以混合的结晶-非晶态形成并且具有一定程度的结构次序。在又可选的实施例中，铁电部分90以完全结晶状态形成。在一些实施例中，铁电部分90是单个层。在可选的实施例中，铁电部分90是多层结构。
对铁电部分90和抑制部分88执行退火工艺。退火工艺的温度范围介于约100℃至约400℃，以使得铁电部分90可实现期望的晶格结构，并且可分解抑制剂部分88。在一些实施例中，在退火工艺时，铁电部分90从非晶态转变为部分或完全结晶状态。在可选的实施例中，在退火时，铁电部分90从部分结晶状态转变为完全结晶状态。如此，铁电部分90可具有正交晶相。在一些实施例中，铁电部分90中的正交晶相大于70mol％(即，70％)。在一些实施例中，铁电部分90中的正交晶相大于80mol％。例如，铁电部分90中的正交晶相介于80mol％与99mol％之间。在抑制剂部分88分解之后，区89中的介电层52的侧壁表面被暴露，并且两个相邻铁电部分90和其间的介电层52形成横向槽G。
图20A至图20F示出在铁电部分90和介电层52上方选择性地形成沟道层92。图20A以局部立体图示出。在图20B中，沿图1A的线C-C’提供截面图。图20C、图20D、图20E和图20F示出图20B的区A中的局部放大图。
在图20A和图20B中，沟道层92沉积在沟槽86和横向槽G中。沟道层92包括适合于为存储器单元202提供沟道区的材料(见图1A)。例如，沟道层92包括诸如氧化锌(ZnO)、氧化铟钨(InWO)、氧化铟镓锌(InGaZnO、IGZO)、氧化铟锌(InZnO)、氧化铟锡(ITO)、其组合等氧化物半导体(OS)。在一些实施例中，沟道层92包括多晶硅(poly-Si)、非晶硅(a-Si)等。可通过CVD、PVD、ALD、PECVD等沉积沟道层92。
沟道层92可沿沟槽86的侧壁和底面并且沿铁电部分90和介电层52上方的横向槽G的顶面、侧壁和底部延伸。在一些实施例中，沟道层92可进一步沉积在IMD 70上并且沿阶梯区中的阶梯结构的每个阶梯的侧壁沉积。沟道层92与铁电部分90的顶面、侧壁表面和底面以及介电层52的侧壁表面接触。在一些实施例中，沟道层92共形地沉积在铁电部分90和介电层52上，并且因此，沟道层92具有不平坦且波浪形的侧壁轮廓。在一些实施例中，沟道层92的两个侧壁SW1和SW2都是波浪形的。如图20C、图20D和图20E所示，沟道层92的侧壁SW2在介电层52的高度处具有横向槽H。横向槽H朝向介电层52凹进。在可选的实施例中，与铁电部分90和介电层52接触的沟道层92的侧壁SW1是波浪形的，而与铁电部分90和介电层52不接触的沟道层92的侧壁SW2基本上是笔直的，如图20F所示。
在一些实施例中，横向槽G中的沟道层92具有等于铁电部分90的厚度T2的厚度T3，如图20C所示。在可选的实施例中，横向槽G中的沟道层92具有小于铁电部分90的厚度T2的厚度T3，如图20D所示。在可选的实施例中，横向槽G中的沟道层92具有小于铁电部分90的厚度T2的厚度T3，如图20D所示。在又可选的实施例中，横向槽G中的沟道层92具有大于铁电部分90的厚度T2的厚度T3，如图20E和图20F所示。
在沉积沟道层92之后，可在含氧环境中执行退火工艺(例如，在大约300℃至大约450℃的温度范围内)以活化沟道层92的电荷载流子。
图21至图24B示出在沟槽86中形成用于存储器单元202(见图1A)的介电材料98和图案化沟道层92。图24A以局部立体图示出。在图21、图22、图23和图24B中，沿图1A的线C-C’提供截面图。
在图21中，介电材料98A沉积在沟道层92上方的沟槽86和横向槽H中。在一些实施例中，介电材料98A包括可通过CVD、PVD、ALD、PECVD等沉积的氧化硅、氮化硅、氮氧化硅等。介电材料98A可在沟道层92上方沿沟槽86的侧壁和底面延伸。在一些实施例中，介电材料98A是可选的，并且可根据需要省略。
在图22中，在沟槽86中除去介电材料98A和沟道层92的底部。除去工艺包括可接受蚀刻工艺，诸如干蚀刻(例如，RIE、NBE等)湿蚀刻等或其组合。蚀刻可以是各向异性的。在一些实施例中，从多层堆叠件58除去介电材料98A和沟道层92的顶部。在一些实施例中，除去工艺包括光刻与蚀刻的组合。
因此，剩余的介电材料98A和沟道层92可在沟槽86的底面上暴露铁电部分90的部分。因此，沟槽86的相对侧壁上的沟道层92的部分可彼此分隔开，这改善存储器阵列200的存储器单元202之间的隔离(见图1A)。
在图23中，沉积介电材料98B以完全填充沟槽86。介电材料98B可由一种或多种材料形成，并且可通过与介电材料98A相同或类似的工艺来形成。在一些实施例中，介电材料98B与介电材料98A包括不同的材料。介电材料98A和98B被统称为介电材料98。介电材料98具有不平坦且波浪形的侧壁轮廓。
在图24A和图24B中，对介电材料98A/98B、沟道层92和铁电部分90应用除去工艺，以除去多层堆叠件58上方的过多材料。在一些实施例中，可利用诸如CMP等平坦化工艺、回蚀工艺、其组合等。平坦化工艺暴露多层堆叠件58，使得多层堆叠件58(例如，介电层52E)、铁电部分90、沟道层92、介电材料98和IMD 70的顶面在平面化工艺完成后平齐。
图25A至图28D示出在存储器阵列200中制造导电柱106和108(例如，源极/漏极柱)的中间步骤。导电柱106和108可沿垂直于导电线72的方向延伸，使得可选择存储器阵列200的单个单元以用于读取和写入操作。以局部立体图示出图25A、图26A、图27A和图28A。在图25B和图26B中，沿图1A的线C-C’提供截面图。在图27B和图28B中，沿图1A的线D-D’提供截面图。在图28C中，沿图1A的线E-E’提供截面图。在图28D中，沿图1A的线F-F’提供截面图。在图28E中，提供图1A的俯视图。
在图25A和图25B中，穿过沟道层92和介电材料98形成沟槽100。可穿过光刻与蚀刻的组合形成沟槽100，例如以除去介电材料98的一部分。沟槽100可布置在铁电部分90的相对侧壁之间，并且可物理分隔开存储器阵列200中的存储器单元的相邻堆叠件(见图1A)。
在图26A和图26B中，隔离柱102形成在沟槽100中。在一些实施例中，隔离层沉积在填充沟槽100的多层堆叠件58上方。隔离层可包括例如可通过CVD、PVD、ALD、PECVD等沉积的氧化硅、氮化硅、氮氧化硅等。隔离层可在沟道层92上方沿沟槽100的侧壁和底面延伸。在沉积之后，可执行平坦化工艺(例如，CMP、回蚀等)以除去隔离层的过多部分。在所得结构中，多层堆叠件58(例如，介电层52E)、铁电部分90、沟道层92和隔离柱102的顶面可以是基本上平齐的(例如，在工艺变化内)。在一些实施例中，可选择介电材料98和隔离柱102的材料，以使得它们可相对于彼此选择性地被蚀刻。例如，在一些实施例中，介电材料98包括氧化物，并且隔离柱102包括氮化物。在一些实施例中，介电材料98包括氮化物，并且隔离柱102包括氧化物。其他材料也是可能的。
在图27A和图27B中，沟槽104形成为用于后续形成的导电柱106和108。例如，通过光刻与蚀刻的组合，通过对介电材料98进行图案化来形成沟槽104。在一些实施例中，如图27A所示，在多层堆叠件58、介电材料98、隔离柱102、沟道层92和铁电部分90上方形成光刻胶118。在一些实施例中，通过可接受光刻技术对光刻胶118进行图案化以限定开口120。每个开口120可暴露对应隔离柱102和隔离柱102旁边的介电材料98的两个分离区。以这种方式，每个开口120可限定由隔离柱102分隔开的导电柱106与相邻导电柱108的图案。
随后，可通过诸如干蚀刻(例如，RIE、NBE等)、湿蚀刻等或其组合等可接受蚀刻工艺来除去介电材料98的由开口120暴露的部分。蚀刻可以是各向异性的。蚀刻工艺可使用蚀刻介电材料98而不显著蚀刻隔离柱102的蚀刻剂。结果，即使开口120暴露隔离柱102，也不会显著除去隔离柱102。沟槽104的图案可对应于导电柱106和108(见图28A和图28B)。在沟槽104被图案化之后，例如可通过灰化除去光刻胶118。
在图28A和图28E中，沟槽104填充有导电材料以形成导电柱106和108。导电材料可包括可使用例如CVD、ALD、PVD、PECVD等形成的铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、其组合等。在沉积导电材料之后，可执行平坦化(例如，CMP、回蚀等)以除去导电材料的过多部分，从而形成导电柱106和108。在所得结构中，多层堆叠件58(例如，介电层52E)、铁电部分90、沟道层92、导电柱106和导电柱108的顶面可以是基本上平齐的(例如，在工艺变化内)。在一些实施例中，导电柱106对应于并电连接到存储器阵列中的位线，并且导电柱108对应于并电连接到存储器阵列200中的源极线。
导电柱106和108穿透多层堆叠件58的导电线72和介电层52。在一些实施例中，导电柱106和108具有不平坦且波浪形的侧壁轮廓。导电柱106或108包括第一部分P1和第二部分P2，如图28C所示。第一部分P1位于与介电层52相同的水平。第二部分P2位于与导电线72相同的水平。第一部分P1与第二部分P2具有不同宽度。在一些实施例中，第一部分P1的第一宽度W1大于第二部分P2的第二宽度W2。沟道层92夹置在第一部分P1与介电层52之间，并且夹置在第二部分P2与铁电部分90之间。在一些实施例中，沟道层92与第一部分P1和介电层52接触，并且与第二部分P2与铁电部分90接触。
因此，如图1A所示，可在存储器阵列200中形成堆叠的存储器单元202。每个存储器单元202包括栅电极(例如，对应导电线72的一部分)、栅电介质(例如，对应铁电部分90的一部分)、沟道区(例如，对应沟道层92的一部分)以及源极/漏极柱(例如，对应导电柱106和108的一部分)。隔离柱102将相同列且处于相同垂直水平的相邻存储器单元202隔离。存储器单元202可布置成垂直堆叠的行与列的阵列。
图29A、图29B、图29C和图29D示出形成用于存储器阵列200的导电线116A、116B和116C。图29A示出存储器阵列200的立体图；图29B示出沿图1A的线D-D’的存储器阵列200的截面图；图29C示出图29A的存储器阵列200的俯视图；并且图29D是沿图1A的E-E’线的截面图，并且图29E示出沿图1A的线B-B’的器件的截面图。
在图29A、图29B、图29C、图29D和图29E中，IMD 74形成在多层堆叠件58(例如，介电层52E)、铁电部分90、沟道层92、导电柱106、导电柱108和IMD 70的顶面上。导电接触件110、112和114分别形成在导电线72、导电柱106和导电柱108上。
IMD 74可由介电材料形成，并且可通过诸如CVD、PECVD、可流动CVD(FCVD)等任何合适的方法来沉积。介电材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)、非掺杂硅酸盐玻璃(USG)、低k介电材料等。在一些实施例中，IMD 74可包括氧化物(例如，氧化硅等)、氮化物(例如，氮化硅等)、其组合等。可使用通过任何可接受的工艺形成的其他介电材料。此后，对IMD 74应用除去工艺，以除去多层堆叠件58和IMD 70上方的过多介电材料。在一些实施例中，除去工艺可以是诸如化学机械抛光(CMP)等平坦化工艺、回蚀工艺、其组合等。
在一些实施例中，导电线72的阶梯形状可在每个导电线72上提供表面以使导电接触件110置于其上。在一些实施例中，形成导电接触件110可包括例如对IMD 74和IMD 70中的开口进行图案化，以使用光刻与蚀刻的组合来暴露导电线72的部分。在开口中形成诸如扩散阻挡层、附着层等衬垫(未示出)以及导电材料。衬垫可包括钛、氮化钛、钽、氮化钽等。导电材料可包括铜、铜合金、银、金、钨、钴、铝、镍等。可执行诸如CMP等平坦化工艺以从IMD74的表面除去过多的材料。剩余衬垫和导电材料在开口中形成导电接触件110。
同样由图29A的立体图所示，也可分别在导电柱106和导电柱108上制作导电接触件112和114。导电接触件112、114和110可分别电连接到导电线116A、116B和116C，该等导电线将存储器阵列连接到半导体管芯中的下面/上面的电路(例如，控制电路)和/或信号线、电源极线和地线。例如，如图29D所示，导电接触件110可延伸穿过IMD 74和IMD 70，以将导电线116C电连接到导电线72。可通过IMD 74形成其他导电接触或通孔，以将导电线116A和116B电连接到衬底中的一个的下面的有源器件。在可选的实施例中，作为互连结构320的补充或替代，可通过形成在存储器阵列200上方的互连结构来提供往返于存储器阵列的布线和/或电源轨。因此，可完成存储器阵列200。
尽管图1A至图29D的实施例示出用于导电柱106和108的特定图案，但其他配置也是可能的。例如，在这些实施例中，导电柱106与108具有交错的图案。然而，在其他实施例中，如图30A、图30B和图30C的铁电存储器阵列200A所示，阵列的同一行中的导电柱106与108全部彼此对准。图30A、图30B和图30C示出根据另选的实施例的存储器阵列200A的实例。图30A示出存储器阵列200A的立体图；图30B示出沿图30A的线H-H’的器件的截面图；并且图30C示出存储器阵列200A的俯视图。
图31示出根据一些实施例的形成铁电存储器件的方法。尽管方法被示出和/或描述为一系列步骤或事件，但应了解，方法不限于所示的顺序或步骤。因此，在一些实施例中，可以与所示的顺序不同的顺序来执行步骤，和/或可同时执行步骤。此外，在一些实施例中，所示的步骤或事件可细分为可在单独时间或与其他步骤或子步骤同时执行的多个步骤或事件。在一些实施例中，可省略一些所示的步骤或事件，并且可包括其他未示出的步骤或事件。
在步骤S300处，在衬底上方形成多层堆叠件。多层堆叠件包括交替堆叠的多个介电层与多个导电层，并具有穿透其中的沟槽。图4至图16B示出对应于步骤S300的一些实施例的变化视图。
在步骤S302处，选择性地形成多个铁电部分。多个铁电部分离散地形成在多个导电层的侧壁表面上。在一些实施例中，选择性地形成多个铁电部分包括：对多个介电层执行表面处理；以及在多个导电层的侧壁上沉积多个铁电部分。执行表面处理包括在多个介电层的侧壁表面上选择性地形成多个抑制剂部分。多个抑制剂部分包括多个自组装单分子层。多个自组装单分子层包扩例如链烷硫醇、链烷磺酸或其组合。自组装单分子层包括1-十八烷硫醇(ODT)或十八烷基膦酸(ODPA)。在沉积多个铁电部分之后，执行退火工艺以除去多个自组装单分子层。图17A至图19B示出对应于步骤S302的一些实施例的变化视图。
在步骤S304处，在多个铁电部分上形成沟道层。图20A至图20F示出对应于步骤S304的一些实施例的变化视图。
在本发明的一些实施例中，抑制剂部分选择性地形成在介电层多层堆叠件的侧壁表面上，因此铁电部分离散地布置在多层堆叠件的导电层上。由于介电层的侧壁表面被抑制剂部分阻挡，因此在介电层的侧壁表面上几乎不形成铁电材料。因此，可解决在介电层和导电层上铁电材料的增长率不同以及在介电层和导电层上铁电材料的正交相的比例不同的问题。另外，由于未在介电层上形成铁电材料，因此导电层上的铁电材料不会被介电层上的铁电材料抑制，从而促进正交相的形成并增大正交相的比例。利用本发明的方法，可精确地控制铁电材料在导电层的侧壁表面上的正交相的比例，因此可将本发明的方法应用于小有源HZO区域中的3D高密度存储器结构。另外，由于所公开的方法是低温工艺，因此可将其集成到BEOL中以用于嵌入式存储器应用。
在以上实施例中，铁电存储器件通过“先阶梯工艺”形成，其中在形成存储器单元之前形成阶梯结构。然而，本发明不限于此。在其他实施例中，铁电存储器件可通过“后阶梯工艺”形成，其中在形成存储器单元之后形成阶梯结构。
在以上实施例中，通过沉积牺牲介电层然后用导电层代替牺牲介电层来形成栅电极(例如，字线)。然而，本发明不限于此。在其他实施例中，可在第一阶段中形成栅电极(例如，字线)，而不视需要进行替换步骤。
本发明考虑了以上实例的许多变型。应理解，不同的实施例可具有不同优点，并且所有实施例都不需要特定优点。
根据本发明的一些实施例，一种铁电存储器件包括：多层堆叠件，布置在衬底上方并且包括交替堆叠的多个导电层与多个介电层；沟道层，穿透所述多个导电层和所述多个介电层；以及多个铁电部分，离散地布置在所述沟道层与所述多个导电层之间，所述多个铁电部分彼此垂直分隔开非零距离。在一些实施例中，所述沟道层具有不平坦且波浪形的侧壁轮廓。在一些实施例中，所述沟道层与所述多个铁电部分的多个顶面、多个底面和多个侧壁表面接触。在一些实施例中，所述沟道层进一步与所述多个介电层接触。在一些实施例中，所述多个铁电部分具有大于80mol％的正交相的晶体结构。在一些实施例中，铁电存储器件还包括：导电柱，穿透所述多个导电层和所述多个介电层，其中，所述导电柱包括：多个第一部分，与所述多个介电层横向相邻；以及多个第二部分，与所述多个导电层横向相邻，其中，所述多个第一部分与所述多个第二部分具有不同的宽度。在一些实施例中，所述沟道层夹置在所述多个介电层与所述导电柱的所述多个第一部分之间，并且夹置在所述多个铁电部分与所述导电柱的所述多个第二部分之间。在一些实施例中，所述导电柱的所述多个第一部分具有大于所述导电柱的所述多个第二部分的第二宽度的第一宽度。
根据本发明的可选的实施例，一种器件包括：半导体衬底；第一存储器单元，在所述半导体衬底上方；以及第二存储器单元，在所述第一存储器单元上方。所述第一存储器单元包括第一薄膜晶体管。所述第一薄膜晶体管包括：第一铁电部分，在所述第一导电线的侧壁上；以及沟道层的第一沟道区，围绕所述第一铁电部分的顶面、侧壁和底面。导电柱沿所述第一存储器单元和所述第二存储器单元的侧垂直延伸，所述第一铁电部分和所述第一沟道区横向位于所述第一导电线与所述导电柱之间。在一些实施例中，所述第二存储器单元包括第二薄膜晶体管，并且所述第二薄膜晶体管包括：第二导电线，位于所述第一导电线上方并且通过介电层与所述第一导电线分隔开；第二铁电部分，在所述第二导电线的侧壁上；以及所述沟道层的第二沟道区，围绕所述第二铁电部分的顶面、侧壁和底面。在一些实施例中，所述沟道层连续延伸以接触所述第一铁电部分和所述第二铁电部分的所述顶面、所述侧壁和所述底面。在一些实施例中，所述导电柱包括：第一区，在所述第一沟道区的侧壁上；以及第二区，在所述沟道层的所述第二沟道区的侧壁上，其中，所述第一区和所述第二区具有小于垂直位于它们之间的第三区的宽度的宽度。在一些实施例中，所述第一铁电部分具有大于80mol％的正交相的晶体结构。
根据本发明的又可选的实施例，一种形成铁电存储器件的方法包括：形成多层堆叠件，包括在衬底上方交替堆叠的多个介电层与多个导电层，所述多个介电层和所述多个导电层的侧壁限定穿透其中的沟槽；在所述多个导电层的侧壁上选择性地离散形成多个铁电部分；在所述多个铁电部分以及所述多个介电层的所述侧壁上形成沟道层；以及沿所述沟道层的侧壁形成导电柱。在一些实施例中，所述选择性地形成多个铁电部分包括：对所述多个介电层的侧壁表面执行表面处理；以及在所述多个导电层的所述侧壁上沉积所述多个铁电部分。在一些实施例中，执行所述表面处理包括在所述多个介电层的所述侧壁表面上选择性地形成多个抑制剂部分。在一些实施例中，所述多个抑制剂部分包括多个自组装单分子层。在一些实施例中，所述多个自组装单分子层包括链烷硫醇、链烷磺酸或其组合。在一些实施例中，所述多个自组装单分子层包括1-十八烷硫醇(ODT)或十八烷基膦酸(ODPA)。在一些实施例中，方法还包括退火工艺，以在沉积所述多个铁电部分之后除去所述多个自组装单分子层。
前述内容概述了若干实施例的特征，以使得本领域技术人员可更好地理解本发明的各方面。本领域技术人员应了解，他们可容易地将本发明用作设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等同构造不脱离本发明的精神和范围，并且在不脱离本发明的精神和范围的情况下，它们可在这里进行各种改变，替换和变更。

Claims (10)

1.一种铁电存储器件，包括：
多层堆叠件，布置在衬底上方并且包括交替堆叠的多个导电层与多个介电层；
沟道层，穿透所述多个导电层和所述多个介电层；以及
多个铁电部分，离散地布置在所述沟道层与所述多个导电层之间，其中，所述多个铁电部分彼此间隔开一个或多个非零距离。
2.根据权利要求1所述的铁电存储器件，其中，所述沟道层具有不平坦且波浪形的侧壁轮廓。
3.根据权利要求1所述的铁电存储器件，其中，所述沟道层与所述多个铁电部分的多个顶面、多个底面和多个侧壁表面接触。
4.根据权利要求3所述的铁电存储器件，其中，所述沟道层进一步与所述多个介电层接触。
5.根据权利要求1所述的铁电存储器件，其中，所述多个铁电部分具有大于80mol％的正交相的晶体结构。
6.根据权利要求1所述的铁电存储器件，还包括：
导电柱，穿透所述多个导电层和所述多个介电层，其中，所述导电柱包括：
多个第一部分，与所述多个介电层横向相邻；以及
多个第二部分，与所述多个导电层横向相邻，其中，所述多个第一部分与所述多个第二部分具有不同的宽度。
7.根据权利要求6所述的铁电存储器件，其中，所述沟道层夹置在所述多个介电层与所述导电柱的所述多个第一部分之间，并且夹置在所述多个铁电部分与所述导电柱的所述多个第二部分之间。
8.根据权利要求7所述的铁电存储器件，其中，所述导电柱的所述多个第一部分具有大于所述导电柱的所述多个第二部分的第二宽度的第一宽度。
9.一种铁电存储器件，包括：
半导体衬底；
第一存储器单元，在所述半导体衬底上方，所述第一存储器单元包括第一薄膜晶体管，其中，所述第一薄膜晶体管包括：
第一铁电部分，在第一导电线的侧壁上；以及
沟道层的第一沟道区，围绕所述第一铁电部分的顶面、侧壁和底面；
第二存储器单元，在所述第一存储器单元上方；以及
导电柱，沿所述第一存储器单元和所述第二存储器单元的侧垂直延伸，其中，所述第一铁电部分和所述第一沟道区横向位于所述第一导电线与所述导电柱之间。
10.一种形成铁电存储器件的方法，包括：
形成多层堆叠件，并包括在衬底上方交替堆叠的多个介电层与多个导电层，其中，所述多个介电层和所述多个导电层的侧壁限定穿透其中的沟槽；
在所述多个导电层的所述侧壁上选择性地离散形成多个铁电部分；
在所述多个铁电部分以及所述多个介电层的所述侧壁上形成沟道层；以及
沿所述沟道层的侧壁形成导电柱。
CN202110474606.9A 2020-05-28 2021-04-29 铁电存储器件及其形成方法 Pending CN113380823A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063031040P 2020-05-28 2020-05-28
US63/031,040 2020-05-28
US17/098,919 US11910617B2 (en) 2020-05-28 2020-11-16 Ferroelectric memory device and method of forming the same
US17/098,919 2020-11-16

Publications (1)

Publication Number Publication Date
CN113380823A true CN113380823A (zh) 2021-09-10

Family

ID=77570328

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110474606.9A Pending CN113380823A (zh) 2020-05-28 2021-04-29 铁电存储器件及其形成方法

Country Status (5)

Country Link
US (1) US20220384459A1 (zh)
KR (1) KR102548070B1 (zh)
CN (1) CN113380823A (zh)
DE (1) DE102020130975A1 (zh)
TW (1) TWI769757B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9892800B2 (en) 2015-09-30 2018-02-13 Sunrise Memory Corporation Multi-gate NOR flash thin-film transistor strings arranged in stacked horizontal active strips with vertical control gates
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
US11910617B2 (en) 2020-05-28 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric memory device and method of forming the same
US11282572B2 (en) * 2020-06-15 2022-03-22 Taiwan Semiconductor Manufacturing Company Limited Multinary bit cells for memory devices and network applications and method of manufacturing the same
US11842777B2 (en) 2020-11-17 2023-12-12 Sunrise Memory Corporation Methods for reducing disturb errors by refreshing data alongside programming or erase operations
US11723210B2 (en) * 2021-03-05 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. High selectivity isolation structure for improving effectiveness of 3D memory fabrication
US11652148B2 (en) * 2021-05-13 2023-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of selective film deposition and semiconductor feature made by the method
TW202310429A (zh) 2021-07-16 2023-03-01 美商日升存儲公司 薄膜鐵電電晶體的三維記憶體串陣列

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110298037A1 (en) * 2010-06-03 2011-12-08 Samsung Electronics Co., Ltd. Vertical structure nonvolatile memory devices
US9941299B1 (en) * 2017-05-24 2018-04-10 Sandisk Technologies Llc Three-dimensional ferroelectric memory device and method of making thereof
CN109037231A (zh) * 2017-06-08 2018-12-18 爱思开海力士有限公司 包括铁电层的半导体器件及其制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10250357A1 (de) * 2002-10-29 2004-05-19 Infineon Technologies Ag Ferroelektrische Speicherzelle
JP4745108B2 (ja) * 2006-04-06 2011-08-10 株式会社東芝 不揮発性半導体記憶装置
KR102321739B1 (ko) * 2015-02-02 2021-11-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101872122B1 (ko) * 2016-11-25 2018-06-27 연세대학교 산학협력단 3 차원 강유전체 메모리 소자 및 이의 제조 방법
US10163933B1 (en) * 2017-08-14 2018-12-25 Globalfoundries Inc. Ferro-FET device with buried buffer/ferroelectric layer stack
EP3499580A1 (en) * 2017-12-18 2019-06-19 IMEC vzw Method of manufacturing a 3d semiconductor memory device and device manufactured using such method
US11380709B2 (en) * 2018-09-04 2022-07-05 Sandisk Technologies Llc Three dimensional ferroelectric memory
US10651182B2 (en) * 2018-09-28 2020-05-12 Intel Corporation Three-dimensional ferroelectric NOR-type memory
US11309332B2 (en) * 2019-09-12 2022-04-19 Sandisk Technologies Llc Three-dimensional memory device containing ferroelectric memory elements encapsulated by transition metal-containing conductive elements and method of making thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110298037A1 (en) * 2010-06-03 2011-12-08 Samsung Electronics Co., Ltd. Vertical structure nonvolatile memory devices
US9941299B1 (en) * 2017-05-24 2018-04-10 Sandisk Technologies Llc Three-dimensional ferroelectric memory device and method of making thereof
CN109037231A (zh) * 2017-06-08 2018-12-18 爱思开海力士有限公司 包括铁电层的半导体器件及其制造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
DAVID J. BEESLEY等: "Sub-15-nm patterning of asymmetric metal electrodes and devices by adhesion lithography", 《NATURE COMMUNICATIONS》, pages 1 - 9 *

Also Published As

Publication number Publication date
DE102020130975A1 (de) 2021-12-02
TW202145453A (zh) 2021-12-01
KR102548070B1 (ko) 2023-06-26
KR20210148847A (ko) 2021-12-08
TWI769757B (zh) 2022-07-01
US20220384459A1 (en) 2022-12-01

Similar Documents

Publication Publication Date Title
KR102548070B1 (ko) 강유전체 메모리 디바이스 및 그 형성 방법
US11729986B2 (en) Ferroelectric memory device and method of forming the same
US11910617B2 (en) Ferroelectric memory device and method of forming the same
US11729988B2 (en) Memory device comprising conductive pillars and method of forming the same
US11587950B2 (en) Memory device and method of forming the same
US11515332B2 (en) Ferroelectric memory device and method of forming the same
US11647635B2 (en) Ferroelectric memory device and method of forming the same
US11696448B2 (en) Memory device and method of forming the same
US20230255032A1 (en) Memory devices
US20220367515A1 (en) Ferroelectric memory device and method of forming the same
US11527552B2 (en) Ferroelectric memory device and method of forming the same
US20230106816A1 (en) Ferroelectric memory device and method of forming the same
US11950427B2 (en) Ferroelectric memory device and method of forming the same
US20240081078A1 (en) Memory device and method of forming the same
KR102660218B1 (ko) 강유전체 메모리 디바이스 및 그 형성 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination