KR20210148847A - 강유전체 메모리 디바이스 및 그 형성 방법 - Google Patents

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Abstract

기판 위에 배치되고 교대로 적층된 복수의 전도성 층 및 복수의 유전체 층을 포함하는 다층 스택을 갖는 강유전체 메모리 디바이스가 제공된다. 채널층은 복수의 전도성 층 및 복수의 유전체 층을 관통한다. 복수의 강유전체 부분은 채널 층과 복수의 전도성 층 사이에 개별적으로 배치된다. 복수의 강유전체 부분은 하나 이상의 0이 아닌 거리만큼 서로 수직으로 분리된다.

Description

강유전체 메모리 디바이스 및 그 형성 방법{FERROELECTRIC MEMORY DEVICE AND METHOD OF FORMING THE SAME}
관련 출원에 대해 참조
본 출원은 2020년 5월 28일에 출원된 미국 특허 가출원 제63/031,040호의 이익을 주장하며, 그 내용은 인용에 의해 그 전부가 본 명세서에 통합된다.
반도체 디바이스는 개인용 컴퓨터, 셀 폰, 디지털 카메라, 및 다른 전자 장비와 같은, 다양한 전자 응용들에서 사용된다. 반도체 디바이스는 회로 컴포넌트 및 그 위의 요소를 형성하도록, 통상적으로 절연층 또는 유전체 층, 전도성 층, 및 반도체층을 반도체 기판 위에 순차적으로 퇴적하고, 리소그래피 및 에칭 프로세스를 사용하여 다양한 물질층을 패터닝함으로써 제조된다.
반도체 산업은 최소 피처 크기(minimum feature size)를 지속적으로 줄임으로써 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 지속적으로 향상시켜 더 많은 컴포넌트가 주어진 영역에 집적될 수 있게 한다. 하지만, 최소 피처 크기가 줄어듦에 따라, 해결되어야 할 추가적인 문제가 발생한다.
본 개시의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처는 실제 크기대로 도시되지 않는 것이 주목된다. 실제로, 다양한 피처(feature)의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1a, 1b 및 1c는 일부 실시예에 따른 강유전체 메모리 디바이스의 간략화된 사시도, 회로도 및 평면도를 도시한다.
도 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15a, 15b, 16a, 16b, 17a, 17b, 18a, 18b, 19a, 19b, 20a, 20b, 20c, 20d, 20e, 20f, 21, 22, 23, 24a, 24b, 25a, 25b, 26a, 26b, 27a, 27b, 28a, 28b, 28c, 28d, 28e, 29a, 29b, 29c, 29d 및 29e는 일부 실시예에 따른 fc 메모리 어레이를 제조하는 다양한 뷰를 도시한다.
도 30a, 30b 및 30c는 일부 실시예에 따른 메모리 어레이의 다양한 도면을 도시한다.
도 31은 일부 실시예에 따른 메모리 어레이를 형성하는 방법을 도시한다.
하기의 개시는 본 개시의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 이들은 물론 예시일뿐 한정하려는 것이 아니다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적 상대 용어는 도면에 도시되어 있는 배향에 추가하여 사용 또는 동작시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다.
다양한 실시예는 3D 메모리 어레이와 같은 메모리 디바이스를 제공한다. 일부 실시예에서, 3D 메모리 어레이는 복수의 수직 적층 메모리 셀을 포함하는 강유전체 전계 효과 트랜지스터(ferroelectric field effect transistor; FeFET) 메모리 회로이다. 일부 실시예에서, 각 메모리 셀은 게이트 전극으로서 작용하는 워드 라인 영역, 제1 소스/드레인 전극으로서 작용하는 비트 라인 영역, 및 제2 소스/드레인 전극으로서 작용하는 소스 라인 영역, 게이트 유전체로서의 강유전체 물질, 및 채널 영역으로서 산화물 반도체(oxide semiconductor; OS)를 포함하는 FeFET로서 간주된다. 일부 실시예에서, 각 메모리 셀은 박막 트랜지스터(thin film transistor; TFT)로서 간주된다.
도 1a, 1b 및 1c는 일부 실시예에 따른 메모리 어레이(200)의 예를 도시한다. 일부 실시예에 따라, 도 1a는 부분적 3차원도에서 간략화된 메모리 어레이(200)의 일부의 예를 도시하고; 도 1b는 메모리 어레이(200)의 회로도를 도시하며; 도 1c는 메모리 어레이(200)의 평면도를 도시한다. 메모리 어레이(200)는 행과 열의 격자로 배열될 수 있는 복수의 메모리 셀(202)을 포함한다. 메모리 셀(202)은 3차원 메모리 어레이를 제공하기 위해 수직으로 더 적층될 수 있으며, 이에 의해 디바이스 밀도를 증가시킨다. 메모리 어레이(200)는 반도체 다이의 BEOL(back end of line)에 배치될 수 있다. 예를 들어, 메모리 어레이는 반도체 기판 상에 형성된 하나 이상의 능동 디바이스(예를 들어, 트랜지스터) 위와 같이, 반도체 다이의 상호 접속 층에 배치될 수 있다.
일부 실시예에서, 메모리 어레이(200)는 NOR 플래시 메모리 어레이 등과 같은 플래시 메모리 어레이이다. 일부 실시예에서, 각각의 메모리 셀(202)의 게이트는 각각의 워드 라인(예를 들어, 전도성 라인(72))에 전기적으로 결합되고, 각각의 메모리 셀(202)의 제1 소스/드레인 영역은 각각의 비트 라인(예를 들어, 전도성 라인(116B))에 전기적으로 결합되며, 각각의 메모리 셀(202)의 제2 소스/드레인 영역은 각각의 소스 라인(예를 들어, 전도성 라인(116A))에 전기적으로 결합되며, 각각의 소스 라인(예를 들어, 전도성 라인(108))은 제2 소스/드레인 영역을 접지에 전기적으로 결합한다. 메모리 어레이(200)의 동일한 수평 행에 있는 메모리 셀(202)은 공통 워드 라인을 공유할 수 있는 반면, 메모리 어레이(200)의 동일한 수직 열에 있는 메모리 셀은 공통 소스 라인 및 공통 비트 라인을 공유할 수 있다.
메모리 어레이(200)는 인접한 전도성 라인들(72) 사이에 배치된 유전체 층(52)을 갖는 복수의 수직으로 적층된 전도성 라인(72)(예를 들어, 워드 라인)을 포함한다. 전도성 라인(72)은 하부 기판의 주 표면(major surface)에 평행한 방향으로 연장된다(도 1a 및 1b에 명시적으로 도시되지 않음). 전도성 라인(72)은 하부 전도성 라인(72)이 상부 전도성 라인(72)보다 길고 상부 전도성 라인(72)의 종점(endpoints)을 지나 측방향으로 연장되도록 계단 구성(staircase configuration)을 가질 수 있다. 예를 들어, 도 1a에서, 전도성 라인(72)의 다수의 적층된 층은, 최상단 전도성 라인(72)이 가장 짧고 최하단 전도성 라인(72)이 가장 길게 도시되어 있다. 전도성 라인(72)의 각각의 길이는 하부 기판을 향한 방향으로 증가할 수 있다. 이러한 방식으로, 각각의 전도성 라인(72)의 일부는 메모리 어레이(200) 위로부터 액세스 가능할 수 있고, 전도성 콘택은 각각 전도성 라인(72)의 노출된 부분과 접촉하게 되어질 수 있다.
메모리 어레이(200)는 교대로 배열된 전도성 필라(conductive pillars)(106)(예를 들어, 비트 라인에 전기적으로 접속됨) 및 전도성 필라(108)(예를 들어, 소스 라인에 전기적으로 접속됨)를 더 포함한다. 전도성 필라(106 및 108)는 각각 전도성 라인(72)에 수직인 방향으로 연장될 수 있다. 유전체 물질(98)은 전도성 필라(106)와 전도성 필라(108) 중 인접한 것들 사이에 배치되고 이들을 분리한다.
교차하는 전도성 라인(72)과 함께 전도성 필라(106 및 108)의 쌍은 각 메모리 셀(202)의 경계를 정의하고, 분리 필라(102)는 전도성 필라(106 및 108)의 인접한 쌍들 사이에 배치되고 이들을 분리한다. 일부 실시예에서, 전도성 필라(108)는 접지에 전기적으로 결합된다. 도 1a는 전도성 필라(108)에 대한 전도성 필라(106)의 특정 배치를 도시하고 있지만, 전도성 필라(106 및 108)의 배치는 다른 실시예에서 바뀌어질(exchanged) 수 있음을 이해해야 한다.
일부 실시예에서, 메모리 어레이(200)는 또한 채널 층(92)으로서 산화물 반도체(OS) 물질을 포함할 수 있다. 채널 층(92)은 메모리 셀(202)을 위한 채널 영역을 제공할 수 있다. 예를 들어, (대응하는 메모리 셀(202)의 각각의 문턱 전압(Vth)보다 높은) 적절한 전압이 대응하는 전도성 라인(72)을 통해 인가될 때, 전도성 라인(72)과 교차하는 채널 층(92)의 영역은 전도성 필라(106)로부터 전도성 필라(108)까지(예컨대, 화살표(206)에 의해 표시된 방향으로) 전류가 흐르게 할 수 있다.
일부 실시예에서, 메모리 어레이(200)는 전도성 라인(72)의 측벽 표면 상에 개별적으로(discretely) 배치되는 강유전체 부분(90)을 또한 포함할 수 있다. 예를 들어, 강유전체 부분(90)은, 제1 전도성 라인의 측벽 표면 상에 배치된 제1 강유전체 부분과 제2 전도성 라인의 측벽 표면 상에 배치되고 제1 강유전체 부분으로부터 분리된 제2 강유전체 부분을 포함할 수 있다. 전도성 라인(72)은 게이트 전극으로서 작용하도록 구성되기 때문에, 강유전체 부분(90)은 메모리 셀(202)에 대해 게이트 유전체로서 작용할 수 있다. 일부 실시예에서, 강유전체 부분(90)은 하프늄 산화물, 하프늄 지르코늄 산화물, 실리콘 도핑된 하프늄 산화물 등과 같은 강유전체 물질을 포함한다. 일부 실시예에서, 각각의 강유전체 부분(90)은 강유전체 부분의 높이에 걸쳐 실질적으로 일정한 폭을 가질 수 있다. 일부 추가 실시예에서, 각각의 강유전체 부분은 실질적으로 균일한 백분율(예를 들면, 비정질 상태에 대한 결정 상태의 실질적으로 일정한 비율)의 결정질 구조물을 갖는 혼합 결정-비정질 상태를 포함할 수 있다. 일부 추가 실시예에서, 각각의 강유전체 부분은 70 mol% 초과, 80 mol% 초과(예를 들어, 약 80 mol% 내지 약 99 mol%)의 사방정계 상을 갖는 결정 구조물을 가질 수 있다. 70 mol%를 초과하는 사방정계 상을 가지면 강유전체 부분(90)의 강유전성이 향상되고 따라서 대응 메모리 디바이스의 성능(예를 들면, 판독 윈도우)이 향상된다
일부 실시예에서, 강유전체 부분(90) 중 인접한 부분은 채널 층(92)에 의해 서로 분리될 수 있다. 이러한 일부 실시예에서, 채널 층(92)은 제1 강유전체 부분의 측벽 표면으로부터 제2 강유전체 부분의 측벽 표면까지 연속적으로 연장될 수 있다. 일부 실시예에서, 채널 층(92)은 평평하지 않고 물결 모양의 측벽 프로파일을 갖도록 채널 층(92)을 정의하기 위해 강유전체 부분(90)의 측벽 표면 및 수평 연장 표면을 라이닝할 수 있다. 일부 실시예에서, 채널 층(92)은 인접한 강유전체 부분(90) 사이의 채널 층(92)의 측부 내에서 리세스를 정의하는 측벽 프로파일을 갖는다. 일부 실시예에서, 유전체 물질(98)은 리세스 내로 연장될 수 있다. 일부 실시예에서, 채널 층은 인접한 전도성 라인들 사이에 배치된 유전체 층(52)과 접촉할 수 있다.
강유전체 부분(90)은 2개의 상이한 방향 중 하나로 각각 분극화될 수 있고, 분극화 방향은 강유전체 부분(90)에 걸쳐 적절한 전압 차를 인가하고 적절한 전기장을 생성함으로써 변경될 수 있다. 분극화는 상대적으로 국부화될 수 있다(예를 들어, 일반적으로 메모리 셀(202)의 각 경계 내에 포함됨). 강유전체 부분(90)의 특정 영역의 분극화 방향에 따라, 대응하는 메모리 셀(202)의 문턱 전압이 변하고 디지털 값(예를 들어, 0 또는 1)이 저장될 수 있다. 예를 들어, 강유전체 부분(90)의 영역이 제1 전기 분극화 방향을 가질 때, 대응하는 메모리 셀(202)은 상대적으로 낮은 문턱 전압을 가질 수 있고, 강유전체 부분(90)의 영역이 제2 전기 분극화 방향을 가질 때, 대응하는 메모리 셀(202)은 상대적으로 높은 문턱 전압을 가질 수 있다. 두 문턱 전압들 사이의 차이는 문턱 전압 시프트라고 할 수 있다. 더 큰 문턱 전압 시프트는 대응하는 메모리 셀(202)에 저장된 디지털 값을 판독하는 것을 더 쉽게(예를 들어, 오류 발생 가능성이 더 적음) 만든다.
이러한 실시예에서, 메모리 셀(202)에 대한 기록 동작을 수행하기 위해, 기록 전압은 메모리 셀(202)에 대응하는 강유전체 부분(90) 중 일부에 걸쳐 인가된다. 일부 실시예에서, 기록 전압은 예를 들어, 대응하는 전도성 라인(72)(예를 들어, 워드 라인) 및 대응하는 전도성 필라(106/108)(예를 들어, 비트 라인/소스 라인)에 적절한 전압을 인가함으로써 인가된다. 이러한 실시예에서, 전도성 라인(72)은 게이트 전극 층으로 작용하도록 구성되고 전도성 필라(106/108)는 소스/드레인 영역으로서 작용하도록 구성된다. 강유전체 부분들(90) 중 일부에 걸쳐 기록 전압을 인가함으로써, 강유전체 부분(90)의 영역의 분극화 방향이 변경될 수 있다. 결과적으로, 대응하는 메모리 셀(202)의 대응하는 문턱 전압은 또한 낮은 문턱 전압에서 높은 문턱 전압으로 또는 그 반대로 스위칭될 수 있고, 디지털 값이 메모리 셀(202)에 저장될 수 있다. 전도성 라인(72)이 전도성 필라(106 및 108)와 교차하기 때문에, 개별 메모리 셀(202)이 기록 동작을 위해 선택될 수 있다.
메모리 셀(202)에 대한 판독 동작을 수행하기 위해, 판독 전압(낮은 문턱 전압과 높은 문턱 전압 사이의 전압)이 대응하는 전도성 라인(72)(예를 들어, 워드 라인)에 인가된다. 대응하는 강유전체 부분(90)의 분극화 방향에 따라, 메모리 셀(202)은 켜지거나 켜지지 않을 수 있다. 그 결과, 전도성 필라(106)는 전도성 필라(108)(예를 들어, 접지에 결합되는 소스 라인)를 통해 방전되거나 방전되지 않을 수 있고, 메모리 셀(202)에 저장된 디지털 값이 결정될 수 있다. 전도성 라인(72)이 전도성 라인(106 및 108)과 교차하기 때문에, 개별 메모리 셀(202)이 판독 동작을 위해 선택될 수 있다.
도 1a는 이후 도면에서 사용되는 메모리 어레이(200)의 기준 단면을 추가로 예시한다. 단면 B-B'는 전도성 라인(72)의 종축을 따라, 예를 들어, 메모리 셀(202)의 전류 흐름 방향에 평행한 방향으로 있다. 단면 C-C'는 단면 B-B'에 수직이고 유전체 물질(98) 및 분리 필라(102)를 관통해 연장된다. 단면 D-D'는 단면 B-B'에 수직이고 유전체 물질(98) 및 전도성 필라(106)를 관통해 연장된다. 단면 E-E'는 단면 B-B'에 수직이고 유전체 물질(98) 및 전도성 필라(106)를 관통해 연장된다. 단면 F-F'는 단면 B-B'에 평행하고 유전체 물질(98), 전도성 필라(106), 분리 필라(102) 및 전도성 필라(108)를 관통해 연장된다. 후속 도면은 명확성을 위해 이들 기준 단면들을 참조한다.
도 2에서, 기판(50)이 제공된다. 기판(50)은, (예컨대, p형 또는 n형 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는, 예컨대, 벌크 반도체, 반도체-온-인슐레이터(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 로직 다이, 메모리 다이, ASIC 다이 등과 같은 집적 회로 다이일 수 있다. 기판(50)은 CMOS(complementary metal oxide semiconductor) 다이일 수 있으며, CUA(CMOS under array)로 지칭될 수 있다. 기판(50)은 예를 들어, 실리콘 웨이퍼와 같은, 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 물질층이다. 절연체 층은 예를 들면, 매립 산화물(buried oxide; BOX)층, 실리콘 산화물층 등일 수 있다. 절연체 층은 기판, 즉, 일반적으로 실리콘 기판 또는 유리 기판 상에 제공된다. 다중층 또는 구배(gradient) 기판과 같은 다른 기판이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
도 2는 기판(50) 위에 형성될 수 있는 회로를 더 예시한다. 회로는 기판(50)의 상단 표면에 트랜지스터를 포함한다. 트랜지스터는 기판(50)의 상단 표면 위의 게이트 유전체 층(302) 및 게이트 유전체 층(302) 위의 게이트 전극(304)을 포함할 수 있다. 소스/드레인 영역(306)은 게이트 유전체 층(302) 및 게이트 전극(304)의 대향 측부 상에서 기판(50)에 배치된다. 게이트 스페이서(308)는 게이트 유전체 층(302)의 측벽을 따라 형성되고 소스/드레인 영역(306)을 적절한 측방향 거리만큼 게이트 전극(304)으로부터 분리한다. 트랜지스터는 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET), 나노 구조물(예를 들어, 나노 시트, 나노 와이어, 게이트-올-어라운드 등) FET(나노-FET), 평면 FET 등 또는 이들의 조합을 포함할 수 있으며, 게이트 퍼스트 프로세스 또는 게이트 라스트 프로세스에 의해 형성될 수 있다.
제1 층간 유전체(inter-layer dielectric; ILD)(310)는 소스/드레인 영역(306), 게이트 유전체 층(302) 및 게이트 전극(304)을 둘러싸고 이들을 분리한다. 제2 ILD(312)는 제1 ILD(310) 위에 있다. 소스/드레인 콘택(314)은 제2 ILD(312) 및 제1 ILD(310)를 관통해 연장되고 소스/드레인 영역(306)에 전기적으로 결합된다. 게이트 콘택(316)은 제2 ILD(312)를 관통해 연장되고 게이트 전극(304)에 전기적으로 결합된다. 상호 접속 구조물(320)은 제2 ILD(312), 소스/드레인 콘택(314) 및 게이트 콘택(316) 위에 있다. 상호 접속 구조물(320)은 예를 들어, 하나 이상의 적층된 유전체 층(324) 및 하나 이상의 유전체 층(324)에 형성된 전도성 피처(322)를 포함한다. 상호접속 구조물(320)은 기능 회로를 형성하기 위해 게이트 콘택(316) 및 소스/드레인 콘택(314)에 전기적으로 접속될 수 있다. 일부 실시예에서, 상호 접속 구조물(320)에 의해 형성된 기능 회로는 논리 회로, 메모리 회로, 감지 증폭기, 제어기, 입출력 회로, 이미지 센서 회로 등 또는 이들의 조합을 포함할 수 있다. 도 2는 기판(50) 위에 형성된 트랜지스터를 설명하지만, 다른 능동 디바이스(예를 들어, 다이오드 등) 및/또는 수동 디바이스(예를 들어, 커패시터, 저항기 등)도 기능 회로의 일부로 형성될 수 있다.
도 3에서, 다층 스택(58)은 도 2의 구조물 위에 형성된다. 기판(50), 트랜지스터, ILD(310 및 312), 및 상호 접속 구조물(320)은 단순성과 명확성을 위해 후속 도면에서 생략될 수 있다. 다층 스택(58)이 상호 접속 구조물(320)의 유전체 층(324)과 접촉하는 것으로 도시되어 있지만, 임의의 수의 중간층이 기판(50)과 다층 스택(58) 사이에 배치될 수 있다. 예를 들어, 절연 층(예를 들어, 로우-k 유전체 층)에 전도성 피처를 포함하는 하나 이상의 상호 접속 층이 기판(50)과 다층 스택(58) 사이에 배치될 수 있다. 일부 실시예에서, 전도성 피처는 기판(50) 및/또는 메모리 어레이(200) 상의 능동 디바이스에 대한 전력, 접지 및/또는 신호 라인을 제공하도록 패터닝될 수 있다(도 1a 및 1b 참조). 일부 실시예에서, 절연 층(예를 들어, 로우-k 유전체 층)에 전도성 피처를 포함하는 하나 이상의 상호 접속 층이 다층 스택(58) 위에 배치될 수 있다.
도 3에서, 다층 스택(58)은 희생층(53A-53D)(통칭하여 희생 층(53)이라고 함)과 유전체 층(52A-52E)(통칭하여 유전체 층(52)이라고 함)의 교번 층을 포함한다. 희생 층(53)은 전도성 라인(72)(예를 들어, 워드 라인)을 정의하기 위해 후속 단계에서 패터닝되고 대체될 수 있다. 희생 층(53)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 조합 등과 같은 유전 물질을 포함할 수 있다. 유전체 층(52)은 알루미늄 산화물, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 조합 등과 같은 절연 물질을 포함할 수 있다. 희생 층(53) 및 유전체 층(52)은 상이한 에칭 선택성을 가진 상이한 물질을 포함한다. 일부 실시예에서, 희생 층(53)은 실리콘 질화물을 포함하고, 유전체 층(52)은 알루미늄 산화물 또는 실리콘 산화물을 포함한다. 희생 층(53) 및 유전체 층(52) 각각은 예를 들어, 화학적 증기 퇴적(chemical vapor deposition; CVD), 원자 층 퇴적(atomic layer deposition; ALD), 물리적 증기 퇴적(atomic layer deposition; PVD), 플라즈마 강화 CVD(plasma enhanced CVD; PECVD) 등을 사용하여 형성될 수 있다.
도 3은 특정 수의 희생 층(53) 및 유전체 층(52)을 도시하지만, 다른 실시예는 상이한 수의 희생 층(53) 및 유전체 층(52)을 포함할 수 있다. 또한, 다층 스택(58)이 최상부 및 최하부 층으로서 유전체 층을 갖는 것으로 도시되었지만, 본 개시는 이에 제한되지 않는다. 일부 실시예에서, 다층 스택(58)의 최상부 및 최하부 층 중 적어도 하나는 희생 층이다.
도 4 내지 12는 일부 실시예에 따른 메모리 어레이(200)의 계단 구조물의 제조에서의 중간 단계의 도면이다. 도 4 내지 12는 도 1a에 예시된 기준 단면 B-B'를 따라 예시된다.
도 4에서 포토레지스트(56)는 다층 스택(58) 위에 형성된다. 일부 실시예에서, 포토레지스트(56)는 스핀-온 기술에 의해 형성되고 허용 가능한 포토리소그래피 기술에 의해 패터닝된다. 포토레지스트(56)를 패터닝하면 다층 스택(58)의 잔여 부분을 마스킹하면서 영역(60)에서 다층 스택(58)을 노출시킬 수 있다. 예를 들어, 다층 스택(58)의 최상부층(예를 들어, 유전체 층(52E))이 영역(60)에서 노출될 수 있다.
도 5에서, 영역(60)에서 다층 스택(58)의 노출된 부분은 마스크로서 포토레지스트(56)를 사용하여 에칭된다. 에칭은 건식 에칭(예를 들어, 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 등), 습식 에칭 등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭은 영역(60)에서 유전체 층(52E) 및 희생층(53D)의 일부를 제거하고 개구(61)를 정의할 수 있다. 유전체 층(52E) 및 희생층(53D)은 상이한 물질 조성을 갖기 때문에, 이들 층의 노출된 부분을 제거하기 위해 사용되는 에천트는 다를 수 있다. 일부 실시예에서, 희생층(53D)은 유전체 층(52E)을 에칭하는 동안 에칭 정지 층으로서 작용하고, 유전체 층(52D)은 희생층(53D)을 에칭하는 동안 에칭 정지 층으로서 작용한다. 그 결과, 다층 스택(58)의 잔여층을 제거하지 않고 유전체 층(52E) 및 희생층(53D)의 일부가 선택적으로 제거될 수 있고, 개구(61)는 원하는 깊이로 연장될 수 있다. 대안적으로, 개구(61)가 원하는 깊이에 도달한 후에 개구(61)의 에칭을 중지하기 위해 타임 모드 에칭 프로세스(time-mode etching process)가 사용될 수 있다. 결과적인 구조물에서, 유전체 층(52D)은 영역(60)에서 노출된다.
도 6에서, 포토레지스트(56)는 다층 스택(58)의 추가 부분을 노출하도록 트리밍된다. 일부 실시예에서, 포토레지스트(56)는 측방향 에칭과 같은 허용 가능한 제거 기술을 사용하여 트리밍된다. 트리밍의 결과로서, 포토레지스트(56)의 폭이 감소되고 영역(60) 및 영역(62) 내의 다층 스택(58)의 부분이 노출될 수 있다. 예를 들어, 유전체 층(52D)의 상단 표면이 영역(60)에서 노출될 수 있고, 유전체 층(52E)의 상단 표면이 영역(62)에서 노출될 수 있다.
도 7에서, 영역(60) 및 영역(62) 내의 유전체 층(52E), 희생층(53D), 유전체 층(52D) 및 희생층(53C)의 일부는 마스크로서 포토레지스트(56)를 사용하는 허용 가능한 에칭 프로세스에 의해 제거된다. 에칭은 건식 에칭(예를 들어, RIE, NBE 등), 습식 에칭 등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭은 개구(61)를 다층 스택(58) 내로 더 연장할 수 있다. 희생층(53D 및 53D) 및 유전체 층(52E 및 52D)은 상이한 물질 조성을 갖기 때문에, 이들 층의 노출된 부분을 제거하기 위해 사용되는 에천트는 다를 수 있다. 일부 실시예에서, 영역(62 및 60)의 유전체 층(52E 및 52D)의 일부는 포토레지스트(56)를 마스크로서 사용하고 하부 희생 층(53D 및 53C)을 에칭 정지 층으로서 사용함으로써 제거된다. 그 후, 영역(62, 60)에서 희생 층(53D 및 53C)의 노출된 부분은 포토레지스트(56)를 마스크로 사용하고 하부 유전체 층(52D 및 52C)을 에칭 정지 층으로 사용함으로써 제거된다. 결과적인 구조물에서, 유전체 층(52C)은 영역(60)에서 노출되고, 유전체 층(52D)은 영역(62)에서 노출된다.
도 8에서, 포토레지스트(56)는 다층 스택(58)의 추가 부분을 노출하도록 트리밍된다. 일부 실시예에서, 포토레지스트(56)는 측방향 에칭과 같은 허용 가능한 제거 기술을 사용하여 트리밍된다. 트리밍의 결과로서, 포토레지스트(56)의 폭이 감소되고 영역(60), 영역(62), 및 영역(64) 내의 다층 스택(58)의 부분이 노출될 수 있다. 예를 들어, 유전체 층(52C)의 상단 표면은 영역(60)에서 노출될 수 있고; 유전체 층(52D)의 상단 표면은 영역(62)에서 노출될 수 있으며; 유전체 층(52E)의 상단 표면은 영역(64)에서 노출될 수 있다.
도 9에서, 영역(60), 영역(62), 및 영역(64) 내의 유전체 층(52E, 52D, 및 52C) 및 희생층(53D, 53C, 및 53B)의 부분은 포토레지스트(56)를 마스크로서 사용하는 허용 가능한 에칭 프로세스에 의해 제거된다. 에칭은 건식 에칭(예를 들어, RIE, NBE 등), 습식 에칭 등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭은 개구(61)를 다층 스택(58) 내로 더 연장할 수 있다. 유전체 층(52C-52E) 및 희생층(53B-53D)은 상이한 물질 조성을 갖기 때문에, 이들 층의 노출된 부분을 제거하기 위해 사용되는 에천트는 다를 수 있다. 일부 실시예에서, 영역(64, 62 및 60)의 유전체 층(52E, 52D 및 52C)의 부분은 포토레지스트(56)를 마스크로서 사용하고 하부 희생 층(53D, 53C 및 53B)을 에칭 정지 층으로서 사용함으로써 제거된다. 그 후, 영역(64, 62, 60)에서 희생 층(53D, 53C, 및 53B)의 노출된 부분은 포토레지스트(56)를 마스크로서 사용하고 하부 유전체 층(52D, 52C 및 52B)을 에칭 정지 층으로서 사용함으로써 제거된다. 결과적인 구조물에서, 유전체 층(52B)은 영역(60)에서 노출되고; 유전체 층(52C)은 영역(62)에서 노출되며; 유전체 층(52D)은 영역(64)에서 노출된다.
도 10에서, 포토레지스트(56)는 다층 스택(58)의 추가 부분을 노출하도록 트리밍된다. 일부 실시예에서, 포토레지스트(56)는 측방향 에칭과 같은 허용 가능한 제거 기술을 사용하여 트리밍된다. 트리밍의 결과로서, 포토레지스트(56)의 폭이 감소되고 영역(60), 영역(62), 영역(64), 및 영역(66) 내의 다층 스택(58)의 부분이 노출될 수 있다. 예를 들어, 유전체 층(52B)의 상단 표면은 영역(60)에서 노출될 수 있고; 유전체 층(52C)의 상단 표면은 영역(62)에서 노출될 수 있고; 유전체 층(52D)의 상단 표면은 영역(64)에서 노출될 수 있으며; 유전체 층(52E)의 상단 표면은 영역(66)에서 노출될 수 있다.
도 11에서, 영역(60), 영역(62), 영역(64), 및 영역(66) 내의 유전체 층(52E, 52D, 52C, 및 52B)의 일부는 포토레지스트(56)를 마스크로서 사용하는 허용 가능한 에칭 프로세스에 의해 제거된다. 에칭은 건식 에칭(예를 들어, RIE, NBE 등), 습식 에칭 등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭은 개구(61)를 다층 스택(58) 내로 더 연장할 수 있다. 일부 실시예에서, 영역(66, 64, 62 및 60)의 유전체 층(52E, 52D, 52C 및 52B)의 일부는 포토레지스트(56)를 마스크로 사용하고 아래에 있는 희생 층(53D, 53C, 53B 및 53A)을 에칭 정지 층으로서 사용함으로써 제거된다. 결과적인 구조물에서, 희생층(53A)은 영역(60)에서 노출되고; 희생층(53B)은 영역(62)에서 노출되고; 희생층(52C)은 영역(64)에서 노출되며; 희생층(53D)은 영역(66)에서 노출된다. 그 후, 포토레지스트(56)는 허용 가능한 애싱 또는 습식 스트립 프로세스에 의해 제거될 수 있다.
도 12에서, 금속 간 유전체(inter-metal dielectric; IMD)(70)는 다층 스택(58) 위에 형성된다. IMD(70)는 유전체 물질로 형성될 수 있고, 예를 들어, CVD, PECVD, 유동성 CVD(flowable CVD; FCVD) 등과 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. 유전체 물질은 PSG(phospho-silicate glass), BSG(boro-silicate glass), BPSG(boron-doped phospho-silicate glass), USG(undoped silicate glass) 등을 포함할 수 있다. 일부 실시예에서, IMD(70)는 산화물(예를 들면, 실리콘 산화물 등), 질화물(예를 들면, 실리콘 질화물 등), 이들의 조합 등을 포함할 수 있다. 임의의 허용 가능한 프로세스에 의해 형성된 다른 유전체 물질이 사용될 수 있다. 그 후, 다층 스택(58) 위의 과잉 유전체 물질을 제거하기 위해 제거 프로세스가 수행된다. 일부 실시예에서, 제거 프로세스는 예를 들면, 화학 기계적 연마(chemical mechanical polish; CMP), 에칭백 프로세스, 이들의 조합 등과 같은, 평탄화 프로세스일 수 있다. 평탄화 프로세스는 다층 스택(58)을 노출시켜 다층 스택(58) 및 IMD(70)의 상단 표면이 평탄화 프로세스가 완료된 후 수평이 되도록 한다. IMD(70)는 희생 층(53B-53D)의 측벽 및 유전체 층(52B-52E)의 측벽을 따라 연장된다. 또한, IMD(70)는 희생 층(53A-53D) 및 유전체 층(52E)의 상단 표면과 접촉할 수 있다.
따라서, 도 12에 도시된 바와 같이, 중간 및 벌크 계단 구조물이 형성된다. 중간 계단 구조물은 희생 층(53)과 유전체 층(52)의 교번 층을 포함한다. 희생 층(53)은 이어서 도 16a 및 16b에서 상세하게 설명되는 전도성 라인(72)으로 대체된다. 하부 전도성 라인(72)은 더 길고 상부 전도성 라인(72)을 지나 측방향으로 연장되고, 전도성 라인(72) 각각의 폭은 기판(50)을 향하는 방향으로 증가한다(도 1a 및 30e).
도 13 내지 16b는 일부 실시예에 따른 메모리 어레이(200)의 메모리 영역의 제조시의 중간 단계의 도면이다. 도 13 내지 16b에서, 벌크 다층 스택(58)은 이를 관통해 트렌치(86)를 형성하도록 패터닝되고, 희생 층(53)은 전도성 라인(72)을 정의하기 위해 전도성 물질로 대체된다. 전도성 라인(72)은 메모리 어레이(200) 내의 워드 라인에 대응할 수 있고, 전도성 라인(72)은 메모리 어레이(200)의 결과적인 메모리 셀을 위한 게이트 전극을 더 제공할 수 있다. 도 13, 14, 15b, 및 16b는 도 1a에 예시된 기준 단면 C-C'를 따라 도시된다. 도 15a 및 16a는 부분적 3차원도로 도시된다.
도 13에서, 포토레지스트 패턴(82) 및 하부 하드 마스크 패턴(80)은 다층 스택(58) 위에 형성된다. 일부 실시예에서, 하드 마스크 층 및 포토레지스트 층은 다층 스택(58) 위에 순차적으로 형성된다. 하드 마스크 층은 예를 들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있으며, 이는 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수 있다. 포토레지스트 층은 예를 들어, 스핀-온 기술에 의해 형성된다.
그 후, 포토레지스트 층은 포토레지스트 패턴들(82) 및 포토레지스트 패턴들(82) 사이의 트렌치들(86)을 형성하도록 패터닝된다. 포토레지스트는 예를 들어 허용 가능한 포토리소그래피 기술로 패터닝된다. 그런 다음, 포토레지스트 패턴(82)의 패턴은, 허용 가능한 에칭 프로세스를 사용해, 예를 들면, 건식 에칭(예를 들어, RIE, NBE 등), 습식 에칭 등 또는 이들의 조합에 의해 하드 마스크 패턴(80)을 형성하도록 하드 마스크 층으로 전사된다. 에칭은 이방성일 수 있다. 따라서, 트렌치(86)는 하드 마스크층을 관통해 연장되게 형성된다. 그 후, 포토레지스트 패턴(82)은 예를 들어, 애싱 프로세스에 의해 선택적으로 제거될 수 있다.
도 14, 15a 및 15b에서, 하드 마스크 패턴(80)의 패턴은 하나 이상의 허용 가능한 에칭 프로세스를 사용하여, 예를 들면, 건식 에칭(예를 들어, RIE, NBE 등), 습식 에칭 등, 또는 이들의 조합에 의해 다층 스택(58)으로 전사된다. 에칭 프로세스는 이방성일 수 있다. 따라서, 트렌치(86)는 벌크 다층 스택(58)을 관통해 연장되고, 이에 따라 스트립형 희생 층(53) 및 스트립형 유전체 층(52)이 정의된다. 일부 실시예에서, 트렌치(86)는 벌크 계단 구조물을 관통해 연장되고, 이에 따라 스트립형 계단 구조물이 정의된다. 그런 다음, 하드 마스크 패턴(80)은 습식 에칭 프로세스, 건식 에칭 프로세스, 평탄화 프로세스, 이들의 조합 등과 같은 허용 가능한 프로세스에 의해 제거될 수 있다.
도 15a, 15b, 16a 및 16b에서, 희생 층(53A-53D)(통칭하여 희생 층(53)이라고 함)은 전도성 라인(72A-72D)(통칭하여 전도성 라인(72)이라고 함)으로 대체된다. 일부 실시예에서, 희생 층(53)은 습식 에칭 프로세스, 건식 에칭 프로세스 또는 둘 모두와 같은 허용 가능한 프로세스에 의해 제거된다. 그 후, 전도성 라인(72)은 2개의 인접한 유전체 층(52) 사이의 공간 내로 채워진다. 국부 확대도에 도시된 바와 같이, 각 전도성 라인(72)은 2개의 배리어 층(71 및 75) 및 배리어 층(71 및 75) 사이의 금속 층(73)을 포함한다. 구체적으로, 배리어 층(71 또는 75)은 금속 층(73)과 인접한 유전체 층(52) 사이에 배치된다. 배리어 층(71, 75)은 금속층이 인접한 유전체 층(52)으로 확산되는 것을 방지할 수 있다. 배리어 층(71 및 75)은 또한 금속 층(73)과 인접한 유전체 층(52) 사이의 접착력을 증가시키는 기능을 제공할 수 있으며, 일부 예에서 접착제 층으로 지칭될 수 있다. 일부 실시예에서, 상이한 물질을 갖는 배리어 층 및 접착제 층 모두가 필요에 따라 제공된다. 배리어층(71 및 75)은 티타늄 질화물, 탄탈 질화물, 몰리브덴 질화물, 지르코늄 질화물, 하프늄 질화물 등과 같은 금속 질화물과 같은 제1 전도성 물질로 형성된다. 금속층(73)은 텅스텐, 루테늄, 몰리브덴, 코발트, 알루미늄, 니켈, 구리, 은, 금, 이들의 합금 등과 같은 금속과 같은 제2 전도성 물질로 형성될 수 있다. 배리어 층(71, 75) 및 금속 층(73)은 각각 CVD, PVD, ALD, PECVD 등과 같은 허용 가능한 퇴적 프로세스에 의해 형성될 수 있다. 배리어 층(71, 75)의 제1 전도성 물질 및 금속 층(73)의 제2 전도성 물질은 다층 스택(58)의 측벽 상에 추가로 퇴적되고 트렌치(86)를 채운다. 그 후, 배리어 층(71, 75)의 제1 전도성 물질과 트렌치(86) 내의 금속층(73)의 제2 전도성 물질은 에칭백 프로세스에 의해 제거된다. 유전체 층(52)의 측벽과 트렌치(86)의 하단 표면으로부터 과잉 물질을 제거하기 위해 허용 가능한 에칭백 프로세스가 수행될 수 있다. 허용 가능한 에칭백 프로세스는 건식 에칭(예를 들어, RIE, NBE 등), 습식 에칭 등, 또는 이들의 조합을 포함한다. 허용 가능한 에칭백 프로세스는 이방성일 수 있다.
일부 실시예에서, 대체 프로세스시, 스트립형 계단 구조물의 희생 층(53)은 후속적으로 전도성 라인(72)으로 대체된다(도 1a 참조).
도 17a 내지 19b는 트렌치(86)에 강유전체 부분(90)을 선택적으로 형성하는 것을 도시한다. 도 17a, 18a, 및 19a는 부분적 3차원도로 도시된다. 도 17b, 18b 및 19b에서, 단면도는 도 1a의 라인 C-C'를 따라 제공된다.
도 17a 및 17b에서, 영역(89)과 전도성 라인(72) 사이의 표면 에너지의 차이를 증가시키기 위해 유전체 층(52)의 상단 표면을 선택적으로 개질(modify)하기 위해 전도성 라인들(72) 사이의 영역(89)에 대해 표면 처리(87)가 수행된다. 일부 실시예에서, 표면 처리(87)는 높은 습윤성 및 낮은 표면 에너지를 갖는 소수성 또는 초소수성을 갖는 영역(89)의 표면을 제공하기 위해 수행된다. 예를 들어, 표면 처리(87)는 다음과 같은 방법으로 수행될 수 있다.
억제부(inhibitor portions)(88)는 영역(89) 내의 유전체 층(52)의 표면 상에 선택적으로 형성된다. 억제부(88)는, 이후에 형성된 강유전체 부분(90)이 영역(89) 내의 유전체 층(52)의 표면 상에 퇴적되는 것을 방지하기 위해 유전체 층(52)의 표면을 차단하는 차단 층으로 지칭될 수 있다. 유전체 층(52)이 산화물로 형성되는 실시예에서, 억제부(88)는 유전체 층(52)의 산화물 표면과 반응하거나 또는 이 표면 상에서 흡수될 수 있는 유기 물질로 형성된다. 유기 물질은 예를 들어 유전체 층(52)의 표면 개질을 위한 자기 조립된 단층(self-assembled monolayer; SAM)일 수 있다. SAM은 유전체 층(52)의 노출된 산화물 표면 상에 정렬된 도메인(ordered domains) 내로 조직된 분자 조립체일 수 있다. SAM의 각 분자는 헤드 그룹(head group)과 테일(tail)을 포함할 수 있으며, 헤드 그룹은 분자를 유전체 층(52)의 산화물 표면에 고정시키고(anchor) 테일은 강유전체 부분(90)이 유전체 층(52)의 산화물 표면 상에 퇴적되는 것을 방지한다.
일부 실시예에서, 억제부(88)는 헤드 그룹을 함유하는 분자로 형성된다. 헤드 그룹은 유전체 층(52)의 산화물 표면에 고정되는 호금속성 헤드 그룹(metallophilic head group)이다. 실시예에서, 분자의 호금속성 헤드 그룹은 인 원자(P), 황 원자(S) 등을 포함한다.
본 개시의 실시예에 따르면, 억제부(88)를 형성하는 분자의 테일은 소금속성(metallophobic) 알킬 테일이다. 금속성 알킬 테일은 예를 들어 큰 분자 크기를 갖는 알킬 사슬 또는 긴 탄소 사슬을 가지고 있어 강유전체 부분(90)이 자신의 표면 상에 퇴적되는 것을 방지한다. 일부 실시예에서, 분자의 테일은 12개 탄소와 같은 적어도 12개의 백본 원자(backbone atom)로 형성된다. 실시예에서, 분자의 테일은 대략 18개의 백본 원자로 형성된다. SAM의 큰 분자 구조물은 강유전체 부분(90)이 SAM의 자신의 표면 상에 퇴적되는 것을 방지할 수 있다.
예를 들어, 억제부(88)는 1-옥타데칸티올(ODT)과 같은 알칸티올 또는 옥타 데실포폰산(ODPA)과 같은 알칸포폰산으로부터 선택되지만 이에 제한되지 않는 분자로 형성될 수 있다. 실시예에서, 억제부(88)는 산화물로 형성된 유전체 층(52)에 부착되는 ODT 또는 ODPA로 형성된다. 억제부(88)는 대략 0.1 nm 내지 2 nm의 두께(T1)를 가질 수 있다.
억제부(88)는 용액상(solution-phase) 프로세스 또는 기상 에피택시에 의해 퇴적될 수 있다. 예를 들어, 억제부(88)는 산 농도, 용액 온도 및 패시베이션 시간의 균형과 같은 적절한 프로세싱 환경하에서 용액상 프로세스에 의해 퇴적될 수 있다. 실시예에서, 균형 잡힌 프로세싱 환경은 1mM 내지 20mM의 농도, 실온 내지 150℃의 용액 온도 및/또는 0.5 시간 내지 2시간의 패시베이션 시간을 갖는 ODPA 또는 ODT를 포함한다.
도 18a 및 18b에서, 강유전체 부분(90)은 전도성 라인(72) 위의 트렌치(86)에 형성된다. 강유전체 부분(90)은 각각 전도성 라인(72A, 72B, 72C, 및 72D)의 측벽 표면 상에 개별적으로 배치된 강유전체 부분(90A, 90B, 90C, 90D)을 포함할 수 있다. 일부 실시예에서, 강유전체 부분(90)은 억제부(88) 상에 퇴적되지 않으므로, 전도성 라인들(72) 사이의 영역(89)에 강유전체 부분이 없다. 일부 추가 실시예에서, 강유전체 부분은 트렌치(86)의 하단에서 IMD(70) 상에 퇴적되지 않는다. 강유전체 부분(90)의 강유전체 물질은 (예를 들면, 전도성 라인(72) 및 유전체 층(52) 상에) 상이한 두께, 상이한 결정질 구조물 및/또는 상이한 물질 상에서 상이한 상(phases)으로 형성될 수 있다는 것이 이해되었다. 강유전체 물질의 이러한 차이는 서로 다른 메모리 디바이스의 작동 차이로 이어질 수 있다. 강유전체 물질이 유전체 층(52) 상에 형성되는 것을 방지하기 위해 억제부(88)를 이용함으로써, 개별적 강유전체 부분(90)은 강유전체 부분을 관통해 균일한(즉, 일정한) 두께, 결정질 구조물 및/또는 상을 갖도록 형성될 수 있어서. 메모리 성능을 향상시킨다.
강유전체 부분(90)은 강유전체 부분(90)을 가로 질러 적절한 전압 차이를 인가함으로써 2개의 상이한 분극화 방향들 사이에서 전환할 수 있는 물질을 포함할 수 있다. 예를 들어, 강유전체 부분(90)은 하프늄(Hf) 기반 유전체 물질 등과 같은 하이-k 유전체 물질을 포함한다. 일부 실시예에서, 강유전체 부분(90)은 하프늄 산화물, 하프늄 지르코늄 산화물, 실리콘 도핑된 하프늄 산화물 등을 포함한다.
일부 실시예에서, 강유전체 부분(90)은 바륨 티타늄 산화물(BaTiO3), 납 티타늄 산화물(PbTiO3), 납 지르코늄 산화물(PbZrO3), 리튬 니오븀 산화물(LiNbO3), 나트륨 니오븀 산화물(NaNbO3), 칼륨 니오븀 산화물(KNbO3), 칼륨 탄탈 산화물(KTaO3), 비스무트 스칸듐 산화물(BiScO3), 비스무트 철 산화물(BiFeO3), 하프늄 에르븀 산화물(Hf1-xErxO), 하프늄 란탄 산화물(Hf1-xLaxO), 하프늄 이트륨 산화물(Hf1-xYxO), 하프늄 가돌리늄 산화물(Hf1-xGdxO), 하프늄 알루미늄 산화물(Hf1-xAlxO), 하프늄 지르코늄 산화물(Hf1-xZrxO, HZO), 하프늄 티타늄 산화물(Hf1-xTixO), 하프늄 탄탈 산화물(Hf1-xTaxO) 또는 그 조합 등을 포함할 수 있다. 일부 실시예에서, 강유전체 부분(90)은 상이한 강유전체 물질 또는 상이한 유형의 메모리 물질을 포함할 수 있다. 일부 실시예에서, 강유전체 부분(90)을 형성하는 방법은 CVD, PECVD, 금속 산화물 화학 기상 퇴적(metal oxide chemical vapor deposition; MOCVD), ALD, RPALD, PEALD, MBD 등과 같은 적절한 퇴적 기술을 수행하는 단계를 포함한다.
억제부(88)가 SAM과 같은 유기 물질로 형성되는 일부 실시예에서, 억제부(88)가 열분해로 인해 파손되는 것을 방지하기 위해, 강유전체 부분(90)은 저온 퇴적 프로세스에 의해 퇴적된다. SAM 분해 온도가 상온 내지 200℃ 사이인 실시예에서, 강유전체 부분(90)은 상온 내지 200℃ 미만의 온도에서 퇴적되어, 억제부(88)를 크게 손상시키지 않고 SAM 분해 속도를 감소시킨다. 이에 의해, 강유전체 부분(90)을 퇴적하는 기간 동안, 억제부(88)는 차단 능력을 유지할 수 있다.
강유전체 부분(90)은 억제부(88)의 두께(T1) 이상의 두께(T2)를 갖는다. 일부 실시예에서, 강유전체 부분(90)은 5 nm 내지 10 nm와 같은 약 1 nm 내지 20 nm의 두께(T2)를 갖는다. 다른 두께 범위(예를 들면, 20nm 초과 또는 5 nm 내지 15nm)가 적용될 수 있다. 일부 실시예에서, 강유전체 부분(90)은 완전 비정질 상태로 형성된다. 대안적인 실시예에서, 강유전체 부분(90)은 부분적으로 결정질 상태로 형성된다; 즉, 강유전체 부분(90)은 혼합된 결정질-비정질 상태로 형성되고 어느 정도의 구조적 질서(order)를 갖는다. 또 다른 실시예에서, 강유전체 부분(90)은 완전 결정질 상태로 형성된다. 일부 실시예에서, 강유전체 부분(90)은 단일 층이다. 대안적인 실시예에서, 강유전체 부분(90)은 다층 구조물이다.
강유전체 부분(90) 및 억제부(88)에 대해 어닐링 프로세스가 수행된다. 어닐링 프로세스의 온도 범위는 약 100℃ 내지 약 400℃이므로, 강유전체 부분(90)이 원하는 결정질 격자 구조물을 달성할 수 있고, 억제부(88)가 분해될 수 있다. 일부 실시예에서, 어닐링 프로세스에서, 강유전체 부분(90)은 비정질 상태에서 부분적으로 또는 완전히 결정질 상태로 변환된다. 대안적인 실시예에서, 어닐링시에 강유전체 부분(90)은 부분적 결정질 상태에서 완전 결정질 상태로 변환된다. 이러한 방식으로, 강유전체 부분(90)은 사방정계 결정상을 가질 수 있다. 일부 실시예에서, 강유전체 부분(90)의 사방정계 결정상은 70 mol%(즉, 70%)보다 크다. 일부 실시예에서, 강유전체 부분(90)의 사방 정계 결정상은 80 mol%보다 크다. 예를 들어, 강유전체 부분(90)의 사방 정계 결정상은 80 mol% 내지 99 mol%이다. 억제부(88)가 분해된 후, 영역(89)에서 유전체 층(52)의 측벽 표면이 노출되고, 인접한 두 개의 강유전체 부분(90)과 그 사이의 유전체 층(52)이 측방향 홈(G)을 형성한다.
도 20a 내지 20f는 강유전체 부분(90) 및 유전체 층(52) 위에 채널 층(92)을 선택적으로 형성하는 것을 도시한다. 도 20a는 부분적 3차원도로 도시되어 있다. 도 20b에서, 단면도는 도 1a의 라인 C-C'를 따라 제공된다. 도 20c, 20d, 20e 및 20f는 도 20b의 영역(A)에서의 국부 확대도를 도시한다.
도 20a 및 20b에서 채널 층(92)은 트렌치(86) 및 측방향 홈(G)에 퇴적된다. 채널 층(92)은 메모리 셀(202)(도 1a 참조)에 채널 영역을 제공하기에 적합한 물질을 포함한다. 예를 들어, 채널 층(92)은 아연 산화물(ZnO), 인듐 텅스텐 산화물(InWO), 인듐 갈륨 아연 산화물(InGaZnO, IGZO), 인듐 아연 산화물(InZnO), 인듐 주석 산화물(ITO), 이들의 조합 등과 같은 산화물 반도체(OS)를 포함한다. 일부 실시예에서, 채널 층(92)은 다결정 실리콘(polycrystalline silicon; poly-Si), 비정질 실리콘(a-Si) 등을 포함한다. 채널 층(92)은 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수 있다.
채널 층(92)은 트렌치(86)의 측벽 및 하단 표면을 따라 그리고 강유전체 부분(90) 및 유전체 층(52) 위의 측방향 홈(G)의 상단 표면, 측벽 및 하단을 따라 연장될 수 있다. 일부 실시예에서, 채널 층(92)은 IMD(70) 상에 그리고 계단 영역에서 계단 구조물의 각 계단의 측벽을 따라 추가로 퇴적될 수 있다. 채널 층(92)은 강유전체 부분(90)의 측벽 표면 및 하단 표면, 그리고 유전체 층(52)의 측벽 표면과 접촉한다. 일부 실시예에서, 채널 층(92)은 강유전체 부분(90) 및 유전체 층(52) 상에 컨포멀하게 퇴적되고, 따라서 채널 층(92)은 평평하지 않고(uneven) 물결 모양의 측벽 프로파일을 갖는다. 일부 실시예에서, 채널 층(92)의 2개의 측벽(SW1 및 SW2) 모두는 물결 모양이다. 채널 층(92)의 측벽(SW2)은 도 20c, 20d 및 20e에 도시된 바와 같이 유전체 층(52)의 레벨에서 측방향 홈(H)을 갖는다. 측방향 홈(H)은 유전체 층(52)을 향해 리세싱된다. 도 20f에 도시된 바와 같이, 대안적인 실시예들에서, 강유전체 부분(90) 및 유전체 층(52)과 접촉하는 채널층(92)의 측벽(SW1)은 물결 모양인 반면에, 강유전체 부분(90) 및 유전체 층(52)과 접촉하지 않는 채널 층(92)의 측벽(SW2)은 실질적으로 직선이다.
일부 실시예에서, 측방향 홈(G) 내의 채널 층(92)은 도 20c에 도시된 바와 같이 강유전체 부분(90)의 두께(T2)와 동일한 두께(T3)를 갖는다. 대안적인 실시예에서, 측방향 홈(G)의 채널 층(92)은 도 20d에 도시된 바와 같이 강유전체 부분(90)의 두께(T2)보다 작은 두께(T3)를 갖는다. 대안적인 실시예에서, 측방향 홈(G)의 채널 층(92)은 도 20d에 도시된 바와 같이 강유전체 부분(90)의 두께(T2)보다 작은 두께(T3)를 갖는다. 또 다른 실시예에서, 측방향 홈(G)의 채널 층(92)은 도 20e 및 20f에 도시된 바와 같이 강유전체 부분(90)의 두께(T2)보다 큰 두께(T3)를 갖는다.
채널 층(92)이 퇴적된 후, 산소 함유 분위기에서(예를 들어, 약 300℃ 내지 약 450℃의 온도 범위에서) 어닐링 프로세스가 수행되어 채널 층(92)의 전하 캐리어를 활성화할 수 있다.
도 21 내지 24b는 트렌치(86)에서 메모리 셀(202)(도 1a 참조)에 대한 유전체 물질(98) 및 패터닝 채널 층(92)을 형성하는 것을 예시한다. 도 24a는 부분적 3차원도로 도시되어 있다. 도 21, 22, 23 및 24b에서 단면도는 도 1a의 라인 C-C'을 따라 제공된다.
도 21에서, 유전체 물질(98A)은 채널 층(92) 위의 트렌치(86) 및 측방향 홈(H)에 퇴적된다. 일부 실시예에서, 유전체 물질(98A)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함하고, 이는 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수 있다. 유전체 물질(98A)은 채널층(92) 위에 트렌치(86)의 측벽 및 하단 표면을 따라 연장될 수 있다. 일부 실시예에서, 유전체 물질(98A)은 선택적이며 필요에 따라 생략될 수 있다.
도 22에서, 유전체 물질(98A)의 하단 부분 및 채널 층(92)은 트렌치(86)에서 제거된다. 제거 프로세스는 건식 에칭(예를 들어, RIE, NBE 등), 습식 에칭 등 또는 이들의 조합과 같은 허용 가능한 에칭 프로세스를 포함한다. 에칭은 이방성일 수 있다. 일부 실시예에서, 유전체 물질(98A) 및 채널 층(92)의 상단 부분은 다층 스택(58)으로부터 제거된다. 일부 실시예에서, 제거 프로세스는 포토리소그래피 및 에칭의 조합을 포함한다.
따라서, 잔여 유전체 물질(98A) 및 채널 층(92)은 트렌치(86)의 하단 표면상의 강유전체 부분(90)의 일부를 노출시킬 수 있다. 따라서, 트렌치(86)의 대향 측벽들 상의 채널 층(92)의 부분은 서로 분리될 수 있으며, 이는 메모리 어레이(200)의 메모리 셀들(202) 사이의 분리를 향상시킨다(도 1a 참조).
도 23에서, 유전체 물질(98B)은 트렌치(86)를 완전히 채우기 위해 퇴적된다. 유전체 물질(98B)은 하나 이상의 물질로 그리고 유전체 물질(98A)의 프로세스와 동일하거나 유사한 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 유전체 물질(98B) 및 유전체 물질(98A)은 상이한 물질을 포함한다. 유전체 물질(98A 및 98B)은 통칭해서 유전체 물질(98)로 지칭된다. 유전체 물질(98)은 평평하지 않고 물결 모양의 측벽 프로파일을 갖는다.
도 24a 및 24b에서, 제거 프로세스가 유전체 물질(98A/98B), 채널 층(92) 및 강유전체 부분(90)에 적용되어 다층 스택(58) 위의 과잉 물질을 제거한다. 일부 실시예에서, 예를 들면, CMP, 에칭백 프로세스, 이들의 조합 등과 같은, 평탄화 프로세스가 활용될 수 있다. 평탄화 프로세스는, 다층 스택(58)(예를 들어, 유전체 층(52E)), 강유전체 부분(90), 채널층(92), 유전체 물질(98), 및 IMD(70)의 상단 표면이 평탄화 프로세스가 완료된 후에 수평이 되도록 다층 스택(58)을 노출시킨다.
도 25a 내지 28d는 메모리 어레이(200)에서 전도성 필라(106 및 108)(예를 들어, 소스/드레인 필라)를 제조하는 중간 단계를 도시한다. 전도성 필라(106 및 108)는 메모리 어레이(200)의 개별 셀이 판독 동작 및 기록 동작을 위해 선택될 수 있도록 전도성 라인(72)에 수직인 방향을 따라 연장될 수 있다. 도 25a, 26a, 27a 및 28a는 부분적 3차원도로 도시된다. 도 25b 및 26b에서, 단면도는 도 1a의 라인 C-C'를 따라 제공된다. 도 27b 및 28b에서, 단면도는 도 1a의 라인 D-D'를 따라 제공된다. 도 28c에서, 단면도는 도 1a의 라인 E-E'를 따라 제공된다. 도 28d에서, 단면도는 도 1a의 라인 F-F'를 따라 제공된다. 도 28e에서 도 1a의 하향식 뷰가 제공된다.
도 25a 및 25b에서, 트렌치(100)는 채널층(92) 및 유전체 물질(98)을 관통해 형성된다. 트렌치(100)는 예를 들어 유전체 물질(98)의 일부를 제거하기 위해 포토리소그래피 및 에칭의 조합을 통해 형성될 수 있다. 트렌치(100)는 강유전체 부분(90)의 대향하는 측벽들 사이에 배치될 수 있고 메모리 어레이(200)에서 메모리 셀의 인접한 스택들을 물리적으로 분리할 수 있다(도 1a 참조).
도 26a 및 26b에서, 분리 필라(102)는 트렌치(100)에 형성된다. 일부 실시예에서, 분리 층은 트렌치(100)를 채우는 다층 스택(58) 위에 퇴적된다. 분리 층은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있으며, 이는 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수 있다. 분리 층은 채널 층(92) 위의 트렌치(100)의 측벽 및 하단 표면을 따라 연장될 수 있다. 퇴적 후, 분리 층의 과잉 물질을 제거하기 위해 평탄화 프로세스(예를 들어, CMP, 에칭백 등)가 수행될 수 있다. 결과적인 구조물에서, 다층 스택(58)(예를 들어, 유전체 층(52E)), 강유전체 부분(90), 채널 층(92) 및 분리 필라(102)의 상단 표면은 (예를 들어, 프로세스 변동 내에서) 실질적으로 수평일 수 있다. 일부 실시예에서, 유전체 물질(98) 및 분리 필라(102)의 물질은 서로에 대해 선택적으로 에칭될 수 있도록 선택될 수 있다. 예를 들어, 일부 실시예에서, 유전체 물질(98)은 산화물을 포함하고, 분리 필라(102)는 질화물을 포함한다. 일부 실시예에서, 유전체 물질(98)은 질화물을 포함하고, 분리 필라(102)는 산화물을 포함한다. 다른 물질도 가능하다.
도 27a 및 27b에서, 트렌치(104)는 이후에 형성되는 전도성 필라(106 및 108)를 위해 형성된다. 트렌치(104)는 예를 들어, 포토리소그래피 및 에칭의 조합을 사용하여 유전체 물질(98)을 패터닝함으로써 형성된다. 일부 실시예에서, 도 27a에 도시된 바와 같이, 포토레지스트(118)는 다층 스택(58), 유전체 물질(98), 분리 필라(102), 채널 층(92) 및 강유전체 부분(90) 위에 형성된다. 일부 실시예에서, 포토레지스트(118)는 개구(120)를 정의하기 위해 허용 가능한 포토리소그래피 기술에 의해 패터닝된다. 각각의 개구(120)는 대응하는 분리 필라(102) 및 분리 필라(102) 옆에 있는 유전체 물질(98)의 두 개의 개별 영역을 노출할 수 있다. 이러한 방식으로, 각각의 개구(120)는 분리 필라(102)에 의해 분리되는 전도성 필라(106) 및 인접한 전도성 필라(108)의 패턴을 정의할 수 있다.
이어서, 개구(120)에 의해 노출된 유전체 물질(98)의 부분은 건식 에칭(예를 들어, RIE, NBE 등), 습식 에칭 등 또는 이들의 조합과 같은 허용 가능한 에칭 프로세스에 의해 제거될 수 있다. 에칭은 이방성일 수 있다. 에칭 프로세스는 분리 필라(102)를 상당히 에칭하지 않고 유전체 물질(98)을 에칭하는 에천트를 사용할 수 있다. 결과적으로, 개구(120)가 분리 필라(102)를 노출하더라도, 분리 필라(102)는 크게 제거되지 않을 수 있다. 트렌치(104)의 패턴은 전도성 필라(106 및 108)에 대응할 수 있다(도 28a 및 28b 참조). 트렌치(104)가 패터닝된 후, 포토레지스트(118)는 예를 들어, 애싱에 의해 제거될 수 있다.
도 28a 및 28e에서, 트렌치(104)는 전도성 필라(106 및 108)를 형성하기 위해 전도성 물질로 채워진다. 전도성 물질은 각각 구리, 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 텅스텐, 루테늄, 알루미늄, 이들의 조합 등을 포함할 수 있으며, 이들은 예를 들어, CVD, ALD, PVD, PECVD 등을 사용하여 형성될 수 있다. 전도성 물질이 퇴적된 후, 전도성 물질의 과잉 부분을 제거하기 위해 평탄화(예를 들어, CMP, 에칭백 등)가 수행되어 전도성 필라(106 및 108)를 형성할 수 있다. 결과적인 구조물에서, 다층 스택(58)(예를 들어, 유전체 층(52E)), 강유전체 부분(90), 채널 층(92), 전도성 필라(106), 및 전도성 필라(108)의 상단 표면은 (예를 들어, 프로세스 변동 내에서) 실질적으로 수평일 수 있다. 일부 실시예에서, 전도성 필라(106)는 메모리 어레이의 비트 라인에 대응하고 이에 전기적으로 접속되고, 전도성 필라(108)는 메모리 어레이(200)의 소스 라인에 대응하고 이에 전기적으로 접속된다.
전도성 필라(106 및 108)는 다층 스택(58)의 전도성 라인(72) 및 유전체 층(52)을 관통한다. 일부 실시예에서, 전도성 필라(106 및 108)는 평평하지 않고 물결 모양의 측벽 프로파일을 갖는다. 전도성 필라(106 또는 108)는 도 28c에 도시된 바와 같이 제1 부분(P1) 및 제2 부분(P2)을 포함한다. 제1 부분(P1)은 유전체 층(52)과 동일한 레벨에 위치한다. 제2 부분(P2)은 전도성 라인(72)과 동일한 레벨에 위치한다. 제1 부분(P1)과 제2 부분(P2)은 서로 다른 폭을 갖는다. 일부 실시예에서, 제1 부분(P1)은 제2 부분(P2)의 제2 폭(W2)보다 큰 제1 폭(W1)을 갖는다. 채널 층(92)은 제1 부분(P1)과 유전체 층(52) 사이에 샌드위칭되고, 제2 부분(P2)과 강유전체 부분(90) 사이에 샌드위칭된다. 일부 실시예에서, 채널 층(92)은 제1 부분(P1) 및 유전체 층(52)과 접촉하고, 제2 부분(P2) 및 강유전체 부분(90)과 접촉한다.
따라서, 적층된 메모리 셀(202)은 도 1a에 도시된 바와 같이 메모리 어레이(200)에 형성될 수 있다. 각 메모리 셀(20)은 게이트 전극(예를 들어, 대응하는 전도성 라인(72)의 일부), 게이트 유전체(예를 들어, 대응하는 강유전체 부분(90)의 일부), 채널 영역(예를 들어, 대응하는 채널 층(92)의 일부), 및 소스/드레인 필라(예를 들어, 대응하는 전도성 필라(106 및 108)의 일부)를 포함한다. 분리 필라(102)는 동일한 열 및 동일한 수직 레벨에서 인접한 메모리 셀(202)을 분리한다. 메모리 셀(202)은 수직으로 적층된 행 및 열의 어레이로 배치될 수 있다.
도 29a, 29b, 29c 및 29d는 메모리 어레이(200)를 위한 전도성 라인(116A, 116B 및 116C)을 형성하는 것을 예시한다. 도 29a는, 메모리 어레이(200)의 사시도를 도시하고; 도 29b는 도 1a의 라인 D-D'를 따른 메모리 어레이(200)의 단면도를 도시하고; 도 29c는 도 29a의 메모리 어레이(200)의 평면도를 도시하고; 도 29d는 도 1a의 라인 E-E'를 따른 단면도를 도시하며; 도 29e는 도 1a의 라인 B-B'를 따른 디바이스의 단면도를 도시한다.
도 29a, 29b, 29c, 29d 및 29e에서, IMD(74)는 다층 스택(58)(예를 들어, 유전체 층(52E)), 강유전체 부분(90), 채널 층(92), 전도성 필라(106), 및 전도성 필라(108) 그리고 IMD(70)의 상단 표면 상에 형성된다. 전도성 콘택(110, 112, 및 114)은 각각 전도성 라인(72), 전도성 필라(106) 및 전도성 필라(108) 상에 제조된다.
IMD(74)는 유전체 물질로 형성될 수 있고, 예를 들어, CVD, PECVD, 유동성 CVD(flowable CVD; FCVD) 등과 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. 유전체 물질은 PSG(phospho-silicate glass), BSG(boro-silicate glass), BPSG(boron-doped phospho-silicate glass), USG(undoped silicate glass), 로우-k 유전체 물질 등을 포함할 수 있다. 일부 실시예에서, IMD(74)는 산화물(예를 들면, 실리콘 산화물 등), 질화물(예를 들면, 실리콘 질화물 등), 이들의 조합 등을 포함할 수 있다. 임의의 허용 가능한 프로세스에 의해 형성된 다른 유전체 물질이 사용될 수 있다. 그 후, 다층 스택(58) 및 IMD(70) 위의 과잉 유전체 물질을 제거하기 위해 제거 프로세스가 IMD(74)에 적용된다. 일부 실시예에서, 제거 프로세스는 예를 들면, 화학 기계적 연마(chemical mechanical polish; CMP), 에칭백 프로세스, 이들의 조합 등과 같은, 평탄화 프로세스일 수 있다.
일부 실시예에서, 전도성 라인(72)의 계단 형상은 전도성 콘택(110)이 위에 랜딩하도록 전도성 라인(72) 각각 상의 표면을 제공할 수 있다. 일부 실시예에서, 전도성 콘택(110)을 형성하는 것은, 예를 들어, 포토리소그래피 및 에칭의 조합을 사용하여 전도성 라인(72)의 일부를 노출시키기 위해 IMD(74) 및 IMD(70)에 개구를 패터닝하는 것을 포함할 수 있다. 개구에는 예를 들어, 확산 배리어층, 접착 층 등과 같은 라이너(미도시됨), 및 전도성 물질이 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다. 전도성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등을 포함할 수 있다. IMD(74)의 표면으로부터 과잉 물질을 제거하기 위해, CMP와 같은 평탄화 프로세스가 수행될 수 있다. 잔여 라이너와 전도성 물질은 개구 내에 전도성 콘택(110)을 형성한다.
도 29a의 사시도에 의해 또한 도시된 바와 같이, 전도성 콘택(112 및 114)은 또한 전도성 필라(106) 및 전도성 필라(108) 상에 각각 제조될 수 있다. 전도성 콘택(112, 114 및 110)은 각각 전도성 라인(116A, 116B 및 116C)에 전기적으로 접속될 수 있으며, 전도성 라인(116A, 116B 및 116C)은 메모리 어레이를, 하부/상부 회로(예를 들면, 제어 회로) 및/또는 반도체 다이의 신호 라인, 전력 라인 및/또는 접지 라인에 접속한다. 예를 들어, 도 30d에 도시된 바와 같이, 전도성 콘택(110)은 전도성 라인(116C)을 전도성 라인(72)에 전기적으로 접속하기 위해 IMD(74) 및 IMD(70)를 관통해 연장될 수 있다. 다른 전도성 콘택 또는 비아는 IMD(74)를 관통해 형성되어 전도성 라인(116A 및 116B)을 기판 상의 하부 능동 디바이스에 전기적으로 접속할 수 있다. 대안적인 실시예에서, 메모리 어레이로의 그리고 메모리 어레이로부터의 라우팅 및/또는 전력 라인은, 상호 접속 구조물(320)에 추가하여 또는 그 대신에 메모리 어레이(200) 위에 형성된 상호 접속 구조물에 의해 제공될 수 있다. 따라서, 메모리 어레이(200)가 완성될 수 있다.
도 1a 내지 29d의 실시예가 전도성 필라(106 및 108)에 대한 특정 패턴을 예시하고 있지만, 다른 구성도 가능하다. 예를 들어, 이러한 실시예에서, 전도성 필라(106 및 108)는 엇갈린 패턴을 갖는다. 그러나, 다른 실시예에서, 어레이의 동일한 행에 있는 전도성 필라(106 및 108)는 모두 도 30a, 30b 및 30c의 강유전체 메모리 어레이(200A)에 도시된 바와 같이 서로 정렬된다. 도 30a, 30b 및 30c는 대안적 실시예에 따른 메모리 어레이(200A)의 예를 도시한다. 도 30a는 메모리 어레이(200A)의 사시도를 도시하고; 도 30b는 도 30a의 라인 H-H'를 따른 디바이스의 단면도를 도시하며; 도 30c는 메모리 어레이(200A)의 평면도를 도시한다.
도 31은 일부 실시예에 따른 강유전체 메모리 디바이스를 형성하는 방법을 도시한다. 방법은 일련의 동작 또는 이벤트로서 묘사 및/또는 설명되지만, 방법이 묘사된 순서 또는 동작으로 제한되지 않는다는 것이 인식될 것이다. 따라서, 일부 실시예에서, 동작은 예증된 것과는 상이한 순서로 수행될 수 있고, 그리고/또는 동시에 수행될 수 있다. 또한, 일부 실시예에서, 예증된 동작 또는 이벤트는, 다른 동작 또는 서브 동작(sub-act)과 별도의 시간에 또는 동시에 수행될 수 있는, 다수의 동작 또는 이벤트로 더 나누어질 수 있다. 일부 실시예에서, 일부 예증된 동작 또는 이벤트는 생략될 수 있고, 다른 예증되지 않은 동작 또는 이벤트가 포함될 수 있다.
단계(S300)에서, 다층 스택이 기판 위에 형성된다. 다층 스택은 교대로 적층된 복수의 유전체 층 및 복수의 전도 층을 포함하고 이들을 관통하는 트렌치를 갖는다. 도 4 내지 도 16b는 동작(S300)의 일부 실시예에 대응하는 다양한 뷰를 도시한다.
동작(S302)에서, 복수의 강유전체 부분이 선택적으로 형성된다. 복수의 강유전체 부분은 복수의 전도성 층의 측벽 표면 상에 개별적으로 형성된다. 일부 실시예에서, 복수의 강유전체 부분을 선택적으로 형성하는 단계는 복수의 유전체 층에 대해 표면 처리를 수행하는 단계; 및 복수의 전도성 층의 측벽 상에 복수의 강유전체 부분을 퇴적하는 단계를 포함한다. 표면 처리는 복수의 유전체 층의 측벽 표면 상에 복수의 억제부를 선택적으로 형성하는 단계를 포함한다. 복수의 억제부는 복수의 자기 조립 단층을 포함한다. 복수의 자기 조립 단층은 예를 들어, 알칸티올, 알칸포폰산 또는 이들의 조합을 포함한다. 복수의 자기 조립 단층은 1-옥타데칸티올(ODT) 또는 옥타데실포폰산(ODPA)을 포함한다. 복수의 강유전체 부분이 퇴적된 후, 복수의 자기 조립 단층을 제거하기 위해 어닐링 프로세스가 수행된다. 도 17a 내지 도 19b는 동작(S302)의 일부 실시예에 대응하는 다양한 뷰를 도시한다.
동작(S304)에서, 채널 층이 복수의 강유전체 부분 상에 형성된다. 도 20a 내지 도 20f는 동작(S304)의 일부 실시예에 대응하는 다양한 뷰를 도시한다.
본 개시의 일부 실시예에서, 억제부는 다층 스택의 유전체 층의 측벽 표면 상에 선택적으로 형성되고, 따라서 강유전체 부분이 다층 스택의 전도성 층 상에 개별적으로 배치된다. 유전체 층의 측벽 표면이 억제부에 의해 차단되기 때문에, 유전체 층의 측벽 표면 상에 강유전체 물질이 거의 형성되지 않는다. 따라서, 유전체 층 및 전도성 층 상의 강유전체 물질의 상이한 성장 속도와 유전체 층 및 전도성 층 상의 강유전체 물질의 직교 상(orthogonal phase)의 상이한 비율의 문제가 해결될 수 있다. 또한, 유전체 층 상에 강유전체 물질이 형성되지 않기 때문에, 전도성 층 상의 강유전체 물질이 유전체 층 상의 강유전체 물질에 의해 억제되지 않아, 사방정계 상의 형성을 촉진하고 사방정계 상의 비율을 증가시킨다. 본 개시의 방법을 이용하면, 전도성 층의 측벽 표면 상의 강유전체 물질의 사방정계 상의 비율이 정밀하게 제어될 수 있으므로, 본 개시의 방법은 작은 활성 HZO 영역 내의 3D 고밀도 메모리 구조물에 적용될 수 있다. 또한, 개시된 방법은 저온 프로세스이기 때문에 임베디드 메모리 응용을 위해 BEOL에 통합될 수 있다.
상기 실시예에서, 강유전체 메모리 디바이스는 메모리 셀이 형성되기 전에 계단 구조물이 형성되는 "계단 퍼스트 프로세스(staircase first process)"에 의해 형성된다. 하지만, 본 개시는 이에 제한되지 않는다. 다른 실시예에서, 강유전체 메모리 디바이스는 메모리 셀이 형성된 후에 계단 구조물이 형성되는 "계단 라스트 프로세스(staircase last process)"에 의해 형성될 수 있다.
상기 실시예에서, 게이트 전극(예를 들어, 워드 라인)은 희생 유전체 층을 퇴적한 후 희생 유전체 층을 전도성 층으로 대체함으로써 형성된다. 하지만, 본 개시는 이에 제한되지 않는다. 다른 실시예에서, 게이트 전극(예를 들어, 워드 라인)은 필요에 따라 대체 단계 없이 제1 단계에서 형성될 수 있다.
위의 예의 많은 변형이 본 개시에 의해 고려된다. 상이한 실시예들은 상이한 장점들을 가질 수 있고, 특정 장점이 모든 실시예에서 반드시 요구되는 것은 아니다.
본 개시의 일부 실시예에 따라, 강유전체 메모리 디바이스는, 기판 위에 배치되고 교대로 적층된 복수의 전도성 층 및 복수의 유전체 층을 포함하는 다층 스택; 복수의 전도성 층 및 복수의 유전체 층을 관통하는 채널 층; 및 채널 층과 복수의 전도성 층 사이에 개별적으로 배치된 복수의 강유전체 부분을 포함하고, 복수의 강유전체 부분은 0이 아닌 거리만큼 서로 수직으로 분리된다.
본 개시의 대안적인 실시예들에 따르면, 디바이스는 반도체 기판, 반도체 기판 위의 제1 메모리 셀, 및 제1 메모리 셀 위의 제2 메모리 셀을 포함한다. 제1 메모리 셀은 제1 박막 트랜지스터를 포함한다. 제1 박막 트랜지스터는, 제1 전도성 라인의 측벽 상의 제1 강유전체 부분; 및 제1 강유전체 부분의 상단 표면, 측벽 및 하단 표면 주위의 채널 층의 제1 채널 영역을 포함한다. 전도성 필라는 제1 메모리 셀 및 제2 메모리 셀의 측부를 따라 수직으로 연장되고, 제1 강유전체 부분 및 제1 채널 영역은 제1 전도성 라인과 전도성 필라 사이에 측방향으로 존재한다.
본 개시의 대안적인 실시예에 따라, 강유전체 메모리 디바이스를 형성하는 방법은, 기판 위에 교대로 적층된 복수의 유전체 층 및 복수의 전도성 층을 포함하는 다층 스택을 형성하는 단계 - 복수의 유전체 층 및 복수의 전도성 층의 측벽들은 자신들을 관통하는 트렌치를 정의함 -; 복수의 전도성 층의 측벽 상에 개별적으로 복수의 강유전체 부분을 선택적으로 형성하는 단계; 복수의 강유전체 부분 및 복수의 유전체 층의 측벽 상에 채널 층을 형성하는 단계; 및 채널 층의 측벽을 따라 전도성 필라를 형성하는 단계를 포함한다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자는 이러한 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 강유전체 메모리 디바이스에 있어서,
기판 위에 배치되고, 교대로 적층된 복수의 전도성 층 및 복수의 유전체 층을 포함하는 다층 스택;
상기 복수의 전도성 층 및 상기 복수의 유전체 층을 관통하는 채널 층; 및
상기 채널 층과 상기 복수의 전도성 층 사이에 개별적으로(discretely) 배치된 복수의 강유전체 부분 ― 상기 복수의 강유전체 부분은 하나 이상의 0이 아닌 거리만큼 서로 이격되어 있음 ―
을 포함하는, 강유전체 메모리 디바이스.
실시예 2. 실시예 1에 있어서,
상기 채널 층은 평평하지 않고 물결 모양의 측벽 프로파일을 갖는 것인, 강유전체 메모리 디바이스.
실시예 3. 실시예 1에 있어서,
상기 채널 층은 상기 복수의 강유전체 부분의 복수의 상단 표면, 복수의 하단 표면, 및 복수의 측벽 표면과 접촉하는 것인, 강유전체 메모리 디바이스.
실시예 4. 실시예 3에 있어서,
상기 채널 층은 또한, 상기 복수의 유전체 층과 접촉하는 것인, 강유전체 메모리 디바이스.
실시예 5. 실시예 1에 있어서,
상기 복수의 강유전체 부분은 80 mol%를 초과하는 사방정계 상(orthorhombic phase)을 갖는 결정 구조물을 갖는 것인, 강유전체 메모리 디바이스.
실시예 6. 실시예 1에 있어서,
상기 복수의 전도성 층 및 상기 복수의 유전체 층을 관통하는 전도성 필라(conductive pillar)를 더 포함하고, 상기 전도성 필라는:
상기 복수의 유전체 층에 측방향으로 인접한 복수의 제1 부분; 및
상기 복수의 전도성 층에 측방향으로 인접한 복수의 제2 부분
을 포함하고, 상기 복수의 제1 부분 및 상기 복수의 제2 부분은 상이한 폭을 갖는 것인, 강유전체 메모리 디바이스.
실시예 7. 실시예 6에 있어서,
상기 채널 층은, 상기 복수의 유전체 층과 상기 전도성 필라의 상기 복수의 제1 부분 사이에 샌드위칭되고(sandwiched), 상기 복수의 강유전체 부분과 상기 전도성 필라의 상기 복수의 제2 부분 사이에 샌드위칭되는 것인, 강유전체 메모리 디바이스.
실시예 8. 실시예 7에 있어서,
상기 전도성 필라의 상기 복수의 제1 부분은 상기 전도성 필라의 상기 복수의 제2 부분의 제2 폭보다 큰 제1 폭을 갖는 것인, 강유전체 메모리 디바이스.
실시예 9. 디바이스에 있어서,
반도체 기판;
상기 반도체 기판 위의 제1 메모리 셀 ― 상기 제1 메모리 셀은 제1 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터는:
제1 전도성 라인의 측벽 상의 제1 강유전체 부분; 및
상기 제1 강유전체 부분의 상단 표면, 측벽, 및 하단 표면 주위의 채널 층의 제1 채널 영역
을 포함함 ―;
상기 제1 메모리 셀 위의 제2 메모리 셀; 및
상기 제1 메모리 셀 및 상기 제2 메모리 셀의 측부를 따라 수직으로 연장되는 전도성 필라 ― 상기 제1 강유전체 부분 및 상기 제1 채널 영역은 상기 제1 전도성 라인과 상기 전도성 필라 사이에 측방향으로 존재함 ―
를 포함하는, 디바이스.
실시예 10. 실시예 9에 있어서,
상기 제2 메모리 셀은 제2 박막 트랜지스터를 포함하고, 상기 제2 박막 트랜지스터는:
상기 제1 전도성 라인 위에 위치되고, 유전체 층에 의해 상기 제1 전도성 라인으로부터 분리된 제2 전도성 라인;
제2 전도성 라인의 측벽 상의 제2 강유전체 부분; 및
상기 제2 강유전체 부분의 상단 표면, 측벽, 및 하단 표면 주위의 상기 채널 층의 제2 채널 영역
을 포함하는 것인, 디바이스.
실시예 11. 실시예 10에 있어서,
상기 채널 층은 상기 제1 강유전체 부분 및 상기 제2 강유전체 부분의 상단 표면, 측벽, 및 하단 표면과 접촉하도록 연속적으로 연장되는 것인, 디바이스.
실시예 12. 실시예 10에 있어서,
상기 전도성 필라는:
상기 제1 채널 영역의 측벽 상의 제1 영역; 및
상기 채널 층의 상기 제2 채널 영역의 측벽 상의 제2 영역
을 포함하고, 상기 제1 영역과 상기 제2 영역은 상기 제1 영역과 상기 제2 영역 사이에서 수직으로 있는 제3 영역의 폭보다 작은 폭을 갖는 것인, 디바이스.
실시예 13. 실시예 9에 있어서,
상기 제1 강유전체 부분은 80 mol%를 초과하는 사방정계 상을 갖는 결정 구조물을 갖는 것인, 디바이스.
실시예 14. 강유전체 메모리 디바이스를 형성하는 방법에 있어서,
기판 위에 교대로 적층된 복수의 유전체 층 및 복수의 전도성 층을 포함하는 다층 스택을 형성하는 단계 ― 상기 복수의 유전체 층 및 상기 복수의 전도성 층의 측벽은 자신을 관통하는 트렌치를 정의함 ―;
상기 복수의 전도성 층의 측벽 상에 개별적으로 복수의 강유전체 부분을 선택적으로 형성하는 단계;
상기 복수의 강유전체 부분 및 상기 복수의 유전체 층의 측벽 상에 채널 층을 형성하는 단계; 및
상기 채널 층의 측벽을 따라 전도성 필라를 형성하는 단계
를 포함하는, 강유전체 메모리 디바이스를 형성하는 방법.
실시예 15. 실시예 14에 있어서,
상기 복수의 강유전체 부분을 선택적으로 형성하는 단계는:
상기 복수의 유전체 층의 측벽 표면에 대해 표면 처리를 수행하는 단계; 및
상기 복수의 전도성 층의 측벽 상에 상기 복수의 강유전체 부분을 퇴적하는 단계
를 포함하는 것인, 강유전체 메모리 디바이스를 형성하는 방법.
실시예 16. 실시예 15에 있어서,
상기 표면 처리를 수행하는 단계는 상기 복수의 유전체 층의 측벽 표면 상에 복수의 억제부(inhibitor portions)를 선택적으로 형성하는 단계를 포함하는 것인, 강유전체 메모리 디바이스를 형성하는 방법.
실시예 17. 실시예 16에 있어서,
상기 복수의 억제부는 복수의 자기 조립된 단층(self-assembled monolayers)을 포함하는 것인, 강유전체 메모리 디바이스를 형성하는 방법.
실시예 18. 실시예 17에 있어서,
상기 복수의 자기 조립된 단층은 알칸티올, 알칸포폰산, 또는 이들의 조합을 포함하는 것인, 강유전체 메모리 디바이스를 형성하는 방법.
실시예 19. 실시예 17에 있어서,
상기 복수의 자기 조립된 단층은 1-옥타데칸티올(octadecanethiol; ODT) 또는 옥타데실포폰산(octadecylphophonic acid; ODPA)을 포함하는 것인, 강유전체 메모리 디바이스를 형성하는 방법.
실시예 20. 실시예 17에 있어서,
상기 복수의 강유전체 부분을 퇴적하는 단계 후, 상기 복수의 자기 조립 단층을 제거하기 위한 어닐링 프로세스를 더 포함하는, 강유전체 메모리 디바이스를 형성하는 방법.

Claims (10)

  1. 강유전체 메모리 디바이스에 있어서,
    기판 위에 배치되고, 교대로 적층된 복수의 전도성 층 및 복수의 유전체 층을 포함하는 다층 스택;
    상기 복수의 전도성 층 및 상기 복수의 유전체 층을 관통하는 채널 층; 및
    상기 채널 층과 상기 복수의 전도성 층 사이에 개별적으로(discretely) 배치된 복수의 강유전체 부분 ― 상기 복수의 강유전체 부분은 하나 이상의 0이 아닌 거리만큼 서로 이격되어 있음 ―
    을 포함하는, 강유전체 메모리 디바이스.
  2. 제1항에 있어서,
    상기 채널 층은 평평하지 않고 물결 모양의 측벽 프로파일을 갖는 것인, 강유전체 메모리 디바이스.
  3. 제1항에 있어서,
    상기 채널 층은 상기 복수의 강유전체 부분의 복수의 상단 표면, 복수의 하단 표면, 및 복수의 측벽 표면과 접촉하는 것인, 강유전체 메모리 디바이스.
  4. 제3항에 있어서,
    상기 채널 층은 또한, 상기 복수의 유전체 층과 접촉하는 것인, 강유전체 메모리 디바이스.
  5. 제1항에 있어서,
    상기 복수의 강유전체 부분은 80 mol%를 초과하는 사방정계 상(orthorhombic phase)을 갖는 결정 구조물을 갖는 것인, 강유전체 메모리 디바이스.
  6. 제1항에 있어서,
    상기 복수의 전도성 층 및 상기 복수의 유전체 층을 관통하는 전도성 필라(conductive pillar)를 더 포함하고, 상기 전도성 필라는:
    상기 복수의 유전체 층에 측방향으로 인접한 복수의 제1 부분; 및
    상기 복수의 전도성 층에 측방향으로 인접한 복수의 제2 부분
    을 포함하고, 상기 복수의 제1 부분 및 상기 복수의 제2 부분은 상이한 폭을 갖는 것인, 강유전체 메모리 디바이스.
  7. 제6항에 있어서,
    상기 채널 층은, 상기 복수의 유전체 층과 상기 전도성 필라의 상기 복수의 제1 부분 사이에 샌드위칭되고(sandwiched), 상기 복수의 강유전체 부분과 상기 전도성 필라의 상기 복수의 제2 부분 사이에 샌드위칭되는 것인, 강유전체 메모리 디바이스.
  8. 제7항에 있어서,
    상기 전도성 필라의 상기 복수의 제1 부분은 상기 전도성 필라의 상기 복수의 제2 부분의 제2 폭보다 큰 제1 폭을 갖는 것인, 강유전체 메모리 디바이스.
  9. 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판 위의 제1 메모리 셀 ― 상기 제1 메모리 셀은 제1 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터는:
    제1 전도성 라인의 측벽 상의 제1 강유전체 부분; 및
    상기 제1 강유전체 부분의 상단 표면, 측벽, 및 하단 표면 주위의 채널 층의 제1 채널 영역
    을 포함함 ―;
    상기 제1 메모리 셀 위의 제2 메모리 셀; 및
    상기 제1 메모리 셀 및 상기 제2 메모리 셀의 측부를 따라 수직으로 연장되는 전도성 필라 ― 상기 제1 강유전체 부분 및 상기 제1 채널 영역은 상기 제1 전도성 라인과 상기 전도성 필라 사이에 측방향으로 존재함 ―
    를 포함하는, 디바이스.
  10. 강유전체 메모리 디바이스를 형성하는 방법에 있어서,
    기판 위에 교대로 적층된 복수의 유전체 층 및 복수의 전도성 층을 포함하는 다층 스택을 형성하는 단계 ― 상기 복수의 유전체 층 및 상기 복수의 전도성 층의 측벽은 자신을 관통하는 트렌치를 정의함 ―;
    상기 복수의 전도성 층의 측벽 상에 개별적으로 복수의 강유전체 부분을 선택적으로 형성하는 단계;
    상기 복수의 강유전체 부분 및 상기 복수의 유전체 층의 측벽 상에 채널 층을 형성하는 단계; 및
    상기 채널 층의 측벽을 따라 전도성 필라를 형성하는 단계
    를 포함하는, 강유전체 메모리 디바이스를 형성하는 방법.
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