KR20210157323A - 메모리 디바이스 및 그 형성 방법 - Google Patents

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Abstract

디바이스는 유전체 층, 전도성 층, 전극 층 및 산화물 반도체 층을 포함한다. 유전체 층은 제1 표면 및 제1 표면에 대향하는 제2 표면을 갖는다. 전도성 층은 유전체 층의 제1 표면 상에 배치된다. 전극 층은 유전체 층의 제2 표면 상에 배치된다. 산화물 반도체 층은 유전체 층의 제2 표면과 전극 층 사이에 배치되며, 산화물 반도체 층은 화학식 1(InxSnyTizMmOn)로 표시되는 물질을 포함한다. 화학식 1에서, 0<x<1, 0≤y<1, 0<z<1, 0<m<1, 0<n<1 및 M은 적어도 하나의 금속을 나타낸다.

Description

메모리 디바이스 및 그 형성 방법{MEMORY DEVICE AND METHOD OF FORMING THE SAME}
우선권 주장 및 상호 참조
본 출원은 2020년 6월 18일에 출원된 미국 특허 가출원 제63,040,669호에 대해 우선권을 주장하며, 상기 언급된 특허 출원의 전체가 본 명세서에 참조로 포함되고, 본 명세서의 일부가 된다.
반도체 디바이스는 개인용 컴퓨터, 휴대폰, 디지털 카메라 및 기타 전자 장비와 같은 다양한 전자 응용에 사용된다. 반도체 디바이스는 일반적으로 반도체 기판 위에 절연 층 또는 유전체 층, 전도성 층 및 반도체 층을 순차적으로 퇴적하고 그 위에 회로 컴포넌트 및 요소를 형성하기 위해 리소그래피 및 에칭 기술을 사용하여 다양한 물질 층을 패터닝하여 제조된다.
반도체 산업은 최소 피처 크기를 지속적으로 줄임으로써 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 지속적으로 향상시켜 더 많은 컴포넌트를 주어진 영역에 통합할 수 있도록 한다. 그러나 최소 피처 크기가 줄어들면 해결해야 할 추가 문제가 발생한다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라 다양한 피처들이 축척으로 그려지지 않는다는 점에 유의한다. 실제로, 다양한 피처의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1A 내지 도 1C는 본 개시의 일부 실시 예들에 따른 메모리 디바이스의 단순화된 사시도, 회로도 및 평면도를 도시한다.
도 2 내지 도 27E는 본 개시의 일부 실시 예들에 따른 메모리 디바이스를 제조하는 방법의 다양한 뷰들을 도시한다.
도 28은 본 개시의 일부 다른 실시 예들에 따른 메모리 디바이스의 단순화된 사시도를 도시한다.
도 29는 본 개시의 일부 다른 실시 예들에 따른 메모리 디바이스의 단순화된 사시도를 도시한다.
아래의 개시는 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시 예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적인 것으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시 예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있는 실시 예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시 예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, “밑”, “아래”, “보다 아래”, “위”, “보다 위” 등과 같은 공간 상대적 용어는, 도면에 예시된 바와 같이, 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90°또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
다양한 실시 예는 3D 메모리 디바이스와 같은 반도체 디바이스를 제공한다. 일부 실시 예에서, 3D 메모리 디바이스는 복수의 수직 적층 메모리 셀을 포함하는 전계 효과 트랜지스터(field effect transistor ; FET) 메모리 회로이다. 일부 실시 예에서, 3D 메모리 디바이스의 각 메모리 셀은 게이트 전극 역할을 하는 워드 라인 영역, 제1 소스/드레인 전극 역할을 하는 비트 라인 영역, 및 제2 소스/드레인 전극 역할을 하는 소스 라인 영역, 게이트 유전체 및 채널 영역의 역할을 하는 산화물 반도체(oxide semiconductor ; OS)를 포함하는 FET으로 간주된다. 일부 실시 예에서, 각각의 메모리 셀은 박막 트랜지스터(thin film transistor ; TFT)로 간주된다.
종래, 채널 영역의 산화물 반도체로서 인듐 갈륨 아연 산화물(indium gallium zinc oxide ; IGZO)이 사용된다. 갈륨 함량의 증가는 디바이스의 오프 전류를 감소시켜 임계값 이하 스윙을 개선할 수 있지만 이는 이동성을 저하시킨다. 또한, Zn-O 결합이 약하기 때문에 IGZO 기반 산화물 반도체에서 아연 관련 결함이 흔히 관찰된다. 전술한 문제는 IGZO 기반 트랜지스터의 안정성과 이동성을 저하시킨다. 다양한 실시 예에 따르면, TFT 디바이스의 이동성 및 디바이스 안정성을 향상시키기 위해 채널 영역의 산화물 반도체로 Ga 및 Zn이 없는 금속 산화물이 사용된다.
도 1a, 1b 및 1c는 일부 실시 예에 따른 메모리 디바이스(또는 메모리 어레이)의 예를 도시한다. 도 1a는 부분 3차원 뷰에서 단순화된 메모리 디바이스(200)의 일부의 예를 예시하고, 도 1b는 메모리 디바이스(200)의 회로도를 도시하고, 도 1c는 일부 실시 예에 따른 메모리 디바이스(200)의 평면도를 도시한다. 메모리 디바이스(200)는 행과 열의 그리드로 배열될 수 있는 복수의 메모리 셀(202)을 포함한다. 메모리 셀(202)은 3차원 메모리 디바이스를 제공하기 위해 수직으로 더 적층 될 수 있으며, 이에 따라 디바이스 밀도를 증가시킬 수 있다. 메모리 디바이스(200)는 반도체 다이의 BEOL(back end of line)에 배치될 수 있다. 예를 들어, 메모리 디바이스는 반도체 기판 상에 형성된 하나 이상의 능동 디바이스(예를 들어, 트랜지스터) 위와 같이 반도체 다이의 상호 연결 층에 배치될 수 있다.
도 1a 내지 1c를 참조하면, 일부 실시 예에서, 메모리 디바이스(200)는 NOR 플래시 메모리 디바이스 등과 같은 플래시 메모리 디바이스이다. 일부 다른 실시 예에서, 메모리 디바이스(200)는 자기 저항 랜덤 액세스 메모리(magnetoresistive random-access memory ; MRAM) 어레이, 저항성 랜덤 액세스 메모리(resistive random-access memory ; RRAM) 어레이 등과 같은 다른 유형의 비 휘발성 메모리 어레이이다. 일부 실시 예에서, 각 메모리 셀(202)의 게이트는 각각의 워드 라인(예를 들어, 전도성 라인(72 ; 또는 전도성 층))에 전기적으로 연결되고, 각 메모리 셀(202)의 제1 소스/드레인 영역은 각각의 비트 라인(예를 들어, 전도성 라인(116B))에 전기적으로 연결되고, 각 메모리 셀(202)의 제2 소스/드레인 영역은 제2 소스/드레인 영역을 접지에 전기적으로 연결하는 각각의 소스 라인(예를 들어, 전도성 라인(116A))에 전기적으로 연결된다. 메모리 디바이스(200)의 동일한 수평 행에 있는 메모리 셀(202)은 공통 워드 라인을 공유할 수 있고, 메모리 디바이스(200)의 동일한 수직 열에 있는 메모리 셀(202)은 공통 소스 라인과 공통 비트 라인을 공유할 수 있다.
메모리 디바이스(200)는 복수의 수직으로 적층된 전도성 라인(72 ; 예를 들어, 워드 라인)을 포함하며, 인접한 전도성 라인(72) 사이에는 유전체 층(52)이 배치된다. 전도성 라인(72)은 (도 1a 및 1b에 명시적으로 도시되지 않은) 하부 기판의 주 표면에 평행 한 방향으로 연장된다. 전도성 라인(72)은 하부 전도성 라인(72)이 상부 전도성 라인(72)의 끝점보다 길고 끝점을 지나 측 방향으로 연장되는 계단 구성을 가질 수 있다. 예를 들어, 도 1a에서, 전도성 라인(72)의 다수의 적층 된 층은 최상부 전도성 라인(72)이 가장 짧고 최하부 전도성 라인(72)이 가장 긴 것으로 도시된다. 전도성 라인(72)의 각각의 길이는 하부 기판을 향하는 방향으로 증가할 수 있다. 이러한 방식으로, 각각의 전도성 라인(72)의 일부는 메모리 디바이스(200) 위에서 접근 가능할 수 있고, 전도성 라인(72)의 노출된 부분에 전도성 컨택이 각각 만들어질 수 있다.
메모리 디바이스(200)는 교대로 배열된 전도성 필라(106 ; 예를 들어, 비트 라인에 전기적으로 연결됨) 및 전도성 필라(108 ; 예를 들어, 소스 라인에 전기적으로 연결됨)를 더 포함한다. 전도성 필라(106 및 108 ; 또는 전극 층)는 각각 전도성 라인(72)에 수직한 방향으로 연장될 수 있다. 유전체 물질(98A/98B)은 전도성 필라(106)와 전도성 필라(108) 중 인접한 것들 사이에 배치되고 이들을 격리한다.
교차하는 전도성 라인(72)과 함께 전도성 필라(106, 108)의 쌍은 각 메모리 셀(202)의 경계를 정의하고, 격리 필라(102)는 전도성 필라(106, 108)의 인접한 쌍 사이에 배치되고 격리된다. 일부 실시 예에서, 전도성 필라(108)는 접지에 전기적으로 연결된다. 비록 도 1a는 전도성 필라(108)에 대한 전도성 필라(106)의 특정 배치를 도시하고 있지만, 전도성 필라(106 및 108)의 배치는 다른 실시 예에서 교환될 수 있다는 것을 이해해야 한다.
일부 실시 예에서, 메모리 디바이스(200)는 또한 채널 층(92)으로서 산화물 반도체(oxide semiconductor ; OS) 물질을 포함할 수 있다. 채널 층(92 ; 또는 산화물 반도체 층)은 메모리 셀(202)을 위한 채널 영역을 제공할 수 있다. 예를 들어, 적절한 전압(예를 들어, 대응하는 메모리 셀(202)의 각각의 임계 전압(Vth)보다 높음)이 대응하는 전도성 라인(72)을 통해 인가되는 경우, 전도성 라인(72)과 교차하는 채널 층(92)의 영역은 전도성 필라(106)로부터 전도성 필라(108)로(예를 들어, 화살표(206)에 의해 표시된 방향으로) 전류가 흐르도록 할 수 있다.
일부 실시 예에서, 채널 층(92)은 화학식 1로 표시되는 물질을 포함한다.
InxSnyTizMmOn [화학식 1]
화학식 1에서, 0<x<1, 0≤y<1, 0<z<1, 0<m<1, 0<n<1 및 M은 적어도 하나의 금속을 나타낸다. 일부 실시 예에서, 금속 M은 n형 금속 산화물의 금속을 나타낸다. 예를 들어, 일 실시 예에서, 채널 층(92)이 100nm의 박막으로 제조될 때, 그 시트 저항은 1*103ohm/sq 내지 1*1010 ohm/sq이다. 특정 실시 예에서, 금속 M은 Sc, V, Cr, Cu, Y, Nb, Ru, Ag 및 W 중 적어도 하나이다. 일부 실시 예에서, 화학식 1로 표시되는 채널 층(92)은 높은 이동성을 제공하고 디바이스 안정성을 개선하면서 제조 비용을 감소시키기 위해 종래의 인듐 갈륨 아연 산화물(indium gallium zinc oxide ; IGZO) 기반 산화물 반도체를 대체하는데 사용될 수 있다. 예를 들어, 채널 층(92)에 형성된 SnO2, In2O3 및 TiO2는 네트워크 형성기, 이동성 향상기 및 전하 억제기로 사용될 수 있으며, 금속 M의 추가 금속 도핑은 캐리어 농도의 증가를 담당한다. 게다가, 채널 층(92)의 TiO2는 전하 억제기로서 사용될 수 있으며, Ga에 비해 상대적으로 저렴하다.
일부 실시 예에서, 유전체 층(90 ; 또는 강유전체 층(90))은 채널 층(92)과 각각의 전도성 라인(72) 및 유전체 층(52) 사이에 배치되고, 유전체 층(90)은 각각의 메모리 셀(202)에 대한 게이트 유전체로서 작용할 수 있다. 일부 실시 예에서, 유전체 층(90)은 하프늄 산화물, 하프늄 지르코늄 산화물, 실리콘 도핑된 하프늄 산화물 등과 같은 강유전체 물질을 포함한다. 일부 실시 예에서, 유전체 층(90)은 2개의 SiOx 층 사이에 SiNx 층(예를 들어, ONO 구조)을 포함한다.
일부 실시 예에서, 유전체 층(90)이 강유전체 물질을 포함하는 경우, 유전체 층(90)은 두 개의 다른 방향 중 하나로 분극될 수 있고, 분극 방향은 유전체 층(90)에 적절한 전압 차를 인가하고 적절한 전기장을 생성함으로써 변경될 수 있다. 분극은 상대적으로 국부화 될 수 있고(예를 들어, 일반적으로 메모리 셀(202)의 각 경계 내에 포함됨), 유전체 층(90)의 연속 영역은 복수의 메모리 셀(202)을 가로 질러 연장될 수 있다. 유전체 층(90 ; 또는 강유전체 층(90))의 특정 영역의 분극 방향에 따라, 대응하는 메모리 셀(202)의 임계 전압이 변하고, 디지털 값(예를 들어, 0 또는 1)이 저장될 수 있다. 예를 들어, 유전체 층(90)(또는 강유전체 층(90))의 영역이 제1 전기적 분극 방향을 가질 때, 대응하는 메모리 셀(202)은 상대적으로 낮은 임계 전압을 가질 수 있고, 유전체 층(90)의 영역이 제2 전기적 분극 방향을 가질 때, 대응하는 메모리 셀(202)은 상대적으로 높은 임계 전압을 가질 수 있다. 두 임계 전압 사이의 차이는 임계 전압 시프트라고 할 수 있다. 더 큰 임계 전압 시프트는 대응하는 메모리 셀(202)에 저장된 디지털 값을 판독하는 것을 더 쉽게(예를 들어, 오류 발생 가능성이 적음) 만든다.
이러한 실시 예에서 메모리 셀(202)에 대한 기입 동작을 수행하기 위해, 기입 전압이 메모리 셀(202)에 대응하는 유전체 층(90 ; 또는 강유전체 층 (90))의 일부에 걸쳐 인가된다. 일부 실시 예에서, 기입 전압은 예를 들어, 대응하는 전도성 라인(72 ; 예를 들어, 워드 라인) 및 대응하는 전도성 필라(106/108 ; 예를 들어, 비트 라인/소스 라인)에 적절한 전압을 인가함으로써 인가된다. 유전체 층(90)의 일부에 기입 전압을 인가함으로써, 유전체 층(90) 영역의 분극 방향이 변경될 수 있다. 그 결과, 대응하는 메모리 셀(202)의 대응하는 임계 전압은 또한 낮은 임계 전압에서 높은 임계 전압으로 또는 그 반대로 스위칭 될 수 있고, 디지털 값은 메모리 셀(202)에 저장될 수 있다. 전도성 라인(72)이 전도성 필라(106 및 108)와 교차하기 때문에, 개별 메모리 셀(202)이 기입 동작을 위해 선택될 수 있다.
이러한 실시 예에서 메모리 셀(202)에 대한 판독 동작을 수행하기 위해, 판독 전압(낮은 임계 전압과 높은 임계 전압 사이의 전압)이 대응하는 전도성 라인(72 ; 예를 들어, 워드 라인)에 인가된다. 유전체 층(90 ; 또는 강유전체 층 (90))의 대응하는 영역의 분극 방향에 따라, 메모리 셀(202)은 켜지거나 켜지지 않을 수 있다. 그 결과, 전도성 필라(106)는 전도성 필라(108 ; 예를 들어, 접지에 결합된 소스 라인)를 통해 방전되거나 방전되지 않을 수 있으며, 메모리 셀(202)에 저장된 디지털 값이 결정될 수 있다. 전도성 라인(72)이 전도성 필라(106 및 108)와 교차함에 따라, 개별 메모리 셀(202)이 판독 동작을 위해 선택될 수 있다.
도 1a는 이후 도면에서 사용되는 메모리 디바이스(200)의 기준 단면을 더 예시한다. 단면 B-B'는 전도성 라인(72)의 종축을 따라, 그리고 예를 들어 메모리 셀(202)의 전류 흐름 방향에 평행한 방향으로 있다. 단면 C-C'는 단면 B-B'에 수직이고, 유전체 물질(98A/98B) 및 격리 필라(102)를 통해 연장된다. 단면 D-D'는 단면 B-B'에 수직이고 유전체 물질(98A/98B) 및 전도성 필라(106)를 통해 연장된다. 후속 도면은 명확성을 위해 이러한 기준 단면을 참조한다.
도 2 내지 도 27e는 본 개시의 일부 실시 예에 따른 메모리 디바이스의 제조에서 중간 단계의 다양한 도면이다. 도 2을 참조하면, 기판(50)이 제공된다. 기판(50)은 (예를 들어, p형 또는 n형 도펀트(dopant)로) 도핑되거나 도핑되지 않을 수 있는 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 로직 다이, 메모리 다이, ASIC 다이 등과 같은 집적 회로 다이일 수 있다. 기판(50)은 CMOS(Complementary Metal Oxide Semiconductor) 다이일 수 있으며, CUA(CMOS Under Array)로 지칭될 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로 SOI 기판은 절연체 층에 형성된 반도체 물질의 층이다. 절연체 층은 예를 들어, 매립 산화물(buried oxide ; BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 일반적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 그래디언트 기판과 같은 다른 기판도 사용될 수 있다. 일부 실시 예에서, 기판(50)의 반도체 물질은 실리콘; 게르마늄; 실리콘 카바이드, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
도 2는 기판(50) 위에 형성될 수 있는 회로를 더 도시한다. 회로는 기판(50)의 상부 표면에 트랜지스터를 포함한다. 트랜지스터는 기판(50)의 상부 표면 위에 게이트 유전체 층(302) 및 게이트 유전체 층(302) 위에 게이트 전극(304)을 포함할 수 있다. 소스/드레인 영역(306)은 게이트 유전체 층(302)과 게이트 전극(304)의 반대 측면 상에 있는 기판(50)에 배치된다. 게이트 스페이서(308)는 게이트 유전체 층(302)의 측벽을 따라 형성되고 소스/드레인 영역(306)을 적절한 측 방향 거리에 의해 게이트 전극(304)으로부터 분리한다. 트랜지스터는 핀 전계 효과 트랜지스터(fin field effect transistor ; FinFET), 나노 구조(예를 들어, 나노 시트, 나노 와이어, 게이트-올-어라운드 등) FET(나노-FET), 평면 FET 등 또는 이들의 조합을 포함할 수 있으며, 게이트 퍼스트 공정(gate-first processes) 또는 게이트 라스트 공정(gate-last processes)에 의해 형성될 수 있다.
제1 층간 유전체(inter-layer dielectric ; ILD ; 310)는 소스/드레인 영역(306), 게이트 유전체 층(302) 및 게이트 전극(304)을 둘러싸고 격리하고, 제2 ILD(312)는 제1 ILD(310) 위에 있다. 소스/드레인 컨택(314)은 제2 ILD(312) 및 제1 ILD(310)를 통해 연장되고 소스/드레인 영역(306)에 전기적으로 결합되고 게이트 컨택(316)은 제2 ILD(312)를 통해 연장되고 게이트 전극(304)에 전기적으로 결합된다. 상호 연결 구조(320)는 제2 ILD(312), 소스/드레인 컨택(314) 및 게이트 컨택(316) 위에 있다. 상호 연결 구조(320)는 예를 들어, 하나 이상의 적층된 유전체 층(324) 및 하나 이상의 유전체 층(324)에 형성된 전도성 피처(322)를 포함한다. 상호 연결 구조(320)는 기능적 회로를 형성하기 위해 게이트 컨택(316) 및 소스/드레인 컨택(314)에 전기적으로 연결될 수 있다. 일부 실시 예에서, 상호 연결 구조(320)에 의해 형성된 기능적 회로는 논리 회로, 메모리 회로, 감지 증폭기, 제어기, 입력/출력 회로, 이미지 센서 회로 등 또는 이들의 조합을 포함할 수 있다. 비록 도 2는 기판(50) 위에 형성된 트랜지스터를 설명하지만, 다른 능동 디바이스(예를 들어, 다이오드 등) 및/또는 수동 디바이스(예를 들어, 커패시터, 저항기 등)도 기능적 회로의 일부로서 형성될 수 있다.
도 3a 및 3b를 참조하면, 다층 스택(58)이 도 2의 구조 위에 형성된다. 기판(50), 트랜지스터, ILD들 및 상호 연결 구조(320)는 단순성과 명확성을 위해 후속 도면에서 생략될 수 있다. 다층 스택(58)이 상호 연결 구조(320)의 유전체 층(324)과 접촉하는 것으로 도시되어 있지만, 임의의 수의 중간 층이 기판(50)과 다층 스택(58) 사이에 배치될 수 있다. 예를 들어, 절연 층(예를 들어, 저-k 유전체 층)에 전도성 피처를 포함하는 하나 이상의 추가 상호 연결 층이 기판(50)과 다층 스택(58) 사이에 배치될 수 있다. 일부 실시 예에서, 전도성 피처는 기판(50) 및/또는 메모리 디바이스(200) 상의 능동 디바이스에 대한 전력, 접지 및/또는 신호 라인을 제공하도록 패터닝될 수 있다(도 1a 및 1b 참조). 일부 실시 예에서, 절연 층(예를 들어, 저-k 유전체 층)에 전도성 피처를 포함하는 하나 이상의 상호 연결 층이 다층 스택(58) 위에 배치될 수 있다.
도 3a 및 도 3b에 도시된 바와 같이, 다층 스택(58)은 희생 층(53A-53D ; 총칭하여 희생 층(53)으로 지칭 됨) 및 유전체 층(52A-52E ; 통칭하여 유전체 층 (52)으로 지칭 됨)의 교번 층을 포함한다. 희생 층(53)은 전도성 라인(72 ; 예를 들어, 워드 라인)을 정의하기 위해 후속 단계에서 패터닝되고 교체될 수 있다. 희생 층(53)은 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물, 이들의 조합 등과 같은 유전체 물질을 포함할 수 있다. 유전체 층(52)은 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물, 이들의 조합 등과 같은 절연 물질을 포함할 수 있다. 희생 층(53) 및 유전체 층(52)은 에칭 선택도가 다른 상이한 물질을 포함한다. 일부 실시 예에서, 희생 층(53)은 실리콘 질화물을 포함하고, 유전체 층(52)은 실리콘 산화물을 포함한다. 희생 층(53) 및 유전체 층(52) 각각은 예를 들어 화학 기상 퇴적(chemical vapor deposition ; CVD), 원자 층 퇴적(atomic layer deposition ; ALD), 물리 기상 퇴적(physical vapor deposition ; PVD), 플라즈마 강화 CVD(plasma enhanced CVD ; PECVD) 등을 사용하여 형성될 수 있다.
비록 도 3a 및 도 3b는 특정 개수의 희생 층(53) 및 유전체 층(52)을 도시하고 있지만, 다른 실시 예는 서로 다른 개수의 희생 층(53) 및 유전체 층(52)을 포함할 수 있다. 게다가, 다층 스택(58)은 최상부 및 최하부 층으로서 유전체 층을 갖는 것으로 도시되어 있지만, 본 개시는 이에 제한되지 않는다. 일부 실시 예에서, 다층 스택(58)의 최상부 및 최하부 층 중 적어도 하나는 희생 층이다.
도 4 내지 도 11 및 도 12b는 일부 실시 예에 따라 메모리 디바이스(200)의 계단 구조를 제조하는 중간 단계의 다양한 도면이다. 도 4 내지 도 11 및 도 12b는 도 1a에 도시된 기준 단면 B-B'를 따라 도시된다. 도 12a는 도 12b에 도시된 구조의 3차원 뷰로서 도시된다.
도 4에 도시된 바와 같이. 포토레지스트(56)는 다층 스택(58) 위에 형성된다. 일부 실시 예에서, 포토레지스트(56)는 스핀-온 기술에 의해 형성되고 허용 가능한 포토리소그래피 기술에 의해 패터닝된다. 포토레지스트(56)를 패터닝하는 것은 영역(60)에서 다층 스택(58)을 노출시키는 한편, 다층 스택(58)의 나머지 부분을 마스킹할 수 있다. 예를 들어, 다층 스택(58)의 최상층(예를 들어, 유전체 층(52E))은 영역(60)에서 노출된다.
도 5에 도시된 바와 같이, 영역(60)에서 다층 스택(58)의 노출된 부분은 마스크로서 포토레지스트(56)를 사용하여 에칭된다. 에칭은 건식 에칭(예를 들어, 반응성 이온 에칭(reactive ion etch ; RIE), 중성 빔 에칭(neutral beam etch ; NBE) 등), 습식 에칭 등 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다. 에칭은 영역(60)에서 유전체 층(52E) 및 희생 층(53D)의 일부를 제거하고 개구(61)를 정의할 수 있다. 유전체 층(52E)과 희생 층(53D)은 서로 다른 물질 조성을 갖기 때문에, 이들 층의 노출된 부분을 제거하는데 사용되는 에천트(etchant)는 다를 수 있다. 일부 실시 예에서, 희생 층(53D)은 유전체 층(52E)을 에칭하는 동안 에칭 정지 층으로서 작용하고, 유전체 층(52D)은 희생 층(53D)을 에칭하는 동안 에칭 정지 층으로서 작용한다. 그 결과, 유전체 층(52E) 및 희생 층(53D)의 일부는 다층 스택(58)의 나머지 층을 제거하지 않고 선택적으로 제거될 수 있으며, 개구(61)는 원하는 깊이로 확장될 수 있다. 대안적으로, 개구(61)가 원하는 깊이에 도달한 후에 개구(61)의 에칭을 중지하기 위해 시간 모드 에칭 공정이 사용될 수 있다. 결과적인 구조에서, 유전체 층(52D)은 영역(60)에서 노출된다.
도 6에 도시된 바와 같이, 포토레지스트(56)는 다층 스택(58)의 추가 부분을 노출하도록 트리밍된다. 일부 실시 예에서, 포토레지스트(56)는 측면 에칭과 같은 허용 가능한 제거 기술을 사용하여 트리밍된다. 트리밍의 결과, 포토레지스트(56)의 폭이 감소하고 영역(60) 및 영역(62)의 다층 스택(58) 부분이 노출될 수 있다. 예를 들어, 유전체 층(52D)의 상부 표면은 영역(60)에서 노출되고, 유전체 층(52E)의 상부 표면은 영역(62)에서 노출될 수 있다.
도 7에 도시된 바와 같이, 영역(60) 및 영역(62)에서 유전체 층(52E), 희생 층(53D), 유전체 층(52D) 및 희생 층(53C)의 일부는 마스크로서 포토레지스트(56)를 사용하는 허용 가능한 에칭 공정에 의해 제거된다. 에칭은 건식 에칭(예를 들어, RIE, NBE 등), 습식 에칭 등 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다. 에칭은 개구(61)를 다층 스택(58)으로 더 연장할 수 있다. 희생 층(53D 및 53C)과 유전체 층(52E 및 52D)은 상이한 물질 조성을 갖기 때문에, 이들 층의 노출된 부분을 제거하는데 사용되는 에천트는 다를 수 있다. 일부 실시 예에서, 영역(62 및 60)에서 유전체 층(52E 및 52D)의 일부는 포토레지스트(56)를 마스크로 사용하고 하부 희생 층(53D 및 53C)을 에칭 정지 층으로 사용함으로써 제거된다. 그 후, 영역(62 및 60)에서 희생 층(53D 및 53C)의 노출된 부분은 포토레지스트(56)를 마스크로 사용하고 하부 유전체 층(52D 및 52C)을 에칭 정지 층으로 사용함으로써 제거된다. 결과적인 구조에서, 유전체 층(52C)은 영역(60)에서 노출되고 유전체 층(52D)은 영역(62)에서 노출된다.
도 8에 도시된 바와 같이, 포토레지스트(56)는 다층 스택(58)의 추가 부분을 노출하도록 트리밍된다. 일부 실시 예에서, 포토레지스트(56)는 측면 에칭과 같은 허용 가능한 제거 기술을 사용하여 트리밍된다. 트리밍의 결과, 포토레지스트(56)의 폭이 감소하고, 영역(60), 영역(62) 및 영역(64)의 다층 스택(58) 부분이 노출될 수 있다. 예를 들어, 유전체 층(52C)의 상부 표면은 영역(60)에서 노출될 수 있고, 유전체 층(52D)의 상부 표면은 영역(62)에서 노출될 수 있고, 유전체 층(52E)의 상부 표면은 영역(64)에서 노출될 수 있다.
도 9에 도시된 바와 같이, 영역(60), 영역(62) 및 영역(64)의 유전체 층(52E, 52D, 52C) 및 희생 층(53D, 53C, 53B)의 일부는 마스크로서 포토레지스트(56)를 사용하는 허용 가능한 에칭 공정에 의해 제거된다. 에칭은 건식 에칭(예를 들어, RIE, NBE 등), 습식 에칭 등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다. 에칭은 개구(61)를 다층 스택(58)으로 더 연장할 수 있다. 유전체 층(52C-52E) 및 희생 층(53B-53D)은 상이한 물질 조성을 갖기 때문에, 이들 층의 노출된 부분을 제거하는데 사용되는 에천트는 다를 수 있다. 일부 실시 예에서, 영역(64, 62 및 60)에서 유전체 층(52E, 52D 및 52C)의 일부는 포토레지스트(56)를 마스크로 사용하고 하부 희생 층(53D, 53C 및 53B)을 에칭 정지 층으로 사용함으로써 제거된다. 그 후, 영역(64, 62, 60)에서 희생 층(53D, 53C, 53B)의 노출된 부분은 포토레지스트(56)를 마스크로 사용하고 하부 유전체 층(52D, 52C, 52B)을 에칭 정지 층으로 사용함으로써 제거된다. 결과적인 구조에서, 유전체 층(52B)은 영역(60)에서 노출되고, 유전체 층(52C)은 영역(62)에서 노출되고, 유전체 층(52D)은 영역(64)에서 노출된다.
도 10에 도시된 바와 같이, 포토레지스트(56)는 다층 스택(58)의 추가 부분을 노출하도록 트리밍된다. 일부 실시 예에서, 포토레지스트(56)는 측면 에칭과 같은 허용 가능한 제거 기술을 사용하여 트리밍된다. 트리밍의 결과, 포토레지스트(56)의 폭이 감소하고, 영역(60), 영역(62), 영역(64) 및 영역(66)의 다층 스택(58) 부분이 노출될 수 있다. 예를 들어, 유전체 층(52B)의 상부 표면은 영역(60)에서 노출될 수 있고, 유전체 층(52C)의 상부 표면은 영역(62)에서 노출될 수 있고, 유전체 층(52D)의 상부 표면은 영역(64)에서 노출될 수 있고, 유전체 층(52E)의 상부 표면은 영역(66)에서 노출될 수 있다.
도 11에 도시된 바와 같이, 영역(60), 영역(62), 영역(64) 및 영역(66)에서 유전체 층(52E, 52D, 52C, 52B)의 일부는 마스크로서 포토레지스트(56)를 사용하는 허용 가능한 에칭 공정에 의해 제거된다. 에칭은 건식 에칭(예를 들어, RIE, NBE 등), 습식 에칭 등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다. 에칭은 개구(61)를 다층 스택(58)으로 더 연장할 수 있다. 일부 실시 예에서, 영역(66, 64, 62 및 60)에서 유전체 층(52E, 52D, 52C 및 52B)의 일부는 포토레지스트(56)를 마스크로 사용하고, 하부 희생 층(53D, 53C, 53B 및 53A)을 에칭 정지 층으로 사용함으로써 제거된다. 결과적인 구조에서, 희생 층(53A)은 영역(60)에서 노출되고, 희생 층(53B)은 영역(62)에서 노출되고, 희생 층(53C)은 영역(64)에서 노출되고, 희생 층(53D)은 영역(66)에서 노출된다. 그 후, 포토레지스트(56)는 허용 가능한 애싱 또는 습식 스트립 공정에 의해 제거될 수 있다.
도 12a 및 12b에 도시된 바와 같이, 금속 간 유전체(inter-metal dielectric ; IMD ; 70)는 다층 스택(58) 위에 퇴적된다. IMD(70)는 유전체 물질로 형성될 수 있고, CVD, PECVD, FCVD(flowable CVD) 등 임의의 적절한 방법에 의해 퇴적될 수 있다. 유전체 물질은 PSG(phospho-silicate glass), BSG(boro-silicate glass), BPSG(boron-doped phospho-silicate glass), USG(undoped silicate glass) 등을 포함할 수 있다. 일부 실시 예에서, IMD(70)는 산화물(예를 들어, 실리콘 산화물 등), 질화물(예를 들어, 실리콘 질화물 등), 이들의 조합 등을 포함할 수 있다. 임의의 허용되는 공정에 의해 형성된 다른 유전체 물질이 사용될 수 있다. IMD(70)는 희생 층(53B-53D)의 측벽 및 유전체 층(52B-52E)의 측벽을 따라 연장된다. 또한, IMD(70)는 희생 층(53A-53D) 및 유전체 층(52E)의 상부 표면과 접촉할 수 있다.
그 후, 제거 공정이 다층 스택(58) 위의 초과 유전체 물질을 제거하기 위해 IMD(70)에 적용된다. 일부 실시 예에서, 제거 공정은 화학적 기계적 연마(chemical mechanical polish ; CMP), 에치 백(etch-back) 공정, 이들의 조합 등과 같은 평탄화 공정일 수 있다. 평탄화 공정은 다층 스택(58)을 노출시켜 다층 스택(58) 및 IMD(70)의 상부 표면이 평탄화 공정이 완료된 후에 수평이 되도록 한다.
따라서, 도 12a 및 12b에 도시된 것처럼, 중간 및 벌크 계단 구조가 형성된다. 중간 계단 구조는 희생 층(53)과 유전체 층(52)의 교번 층을 포함한다. 희생 층(53)은 후속적으로 전도성 라인(72)으로 대체되며, 이는 도 16a 및 16b에서 상세하게 설명될 것이다. 하부 전도성 라인(72)은 더 길고 상부 전도성 라인(72)을 지나 측면으로 연장되며, 전도성 라인(72) 각각의 폭은 기판(50)을 향하는 방향으로 증가한다(도 1a 참조).
도 13 내지 도 16b는 본 개시의 일부 실시 예에 따른 메모리 디바이스(200)의 메모리 영역의 제조에서 중간 단계의 다양한 도면이다. 도 13 내지 도 16b에서, 벌크 다층 스택(58)은 트렌치(86)를 형성하도록 패터닝되고, 희생 층(53)은 전도성 라인(72)을 정의하기 위해 전도성 물질로 대체된다. 전도성 라인(72)은 메모리 디바이스(200)의 워드 라인에 대응할 수 있고, 전도성 라인(72)은 메모리 디바이스(200)의 결과 메모리 셀을 위한 게이트 전극을 추가로 제공할 수 있다. 도 13, 14, 15b 및 16b는 도 1a에 도시된 기준 단면 C-C'를 따라 도시된다. 도 15a 및 16a는 부분적인 3차원 뷰로 도시되어 있다.
도 13에 도시된 바와 같이, 포토레지스트 패턴(82) 및 하부 하드 마스크 패턴(80)은 다층 스택(58) 위에 형성된다. 일부 실시 예에서, 하드 마스크 층 및 포토레지스트 층은 다층 스택(58) 위에 순차적으로 형성된다. 하드 마스크 층은 예를 들어 실리콘 질화물, 실리콘 산 질화물 등을 포함할 수 있으며, 이는 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수 있다. 포토레지스트 층은 예를 들어 스핀-온 기술에 의해 형성된다.
그 후, 포토레지스트 층은 포토레지스트 패턴(82) 및 포토레지스트 패턴(82) 사이에 트렌치(86)를 형성하도록 패터닝된다. 포토레지스트 층은 예를 들어 허용 가능한 포토리소그래피 기술에 의해 패터닝된다. 그 다음, 포토레지스트 패턴(82)의 패턴은 건식 에칭(예를 들어, RIE, NBE 등), 습식 에칭 등 또는 이들의 조합과 같은 허용 가능한 에칭 공정을 사용하여 하드 마스크 패턴(80)을 형성하기 위해 하드 마스크 층으로 전사된다. 에칭은 이방성일 수 있다. 따라서, 트렌치(86)는 하드 마스크 층을 통해 연장하여 형성된다. 그 후, 포토레지스트(82)는 예를 들어 애싱 공정에 의해 선택적으로 제거될 수 있다.
도 14 내지 도 15b에 도시된 바와 같이, 하드 마스크 패턴(80)의 패턴은 건식 에칭(예를 들어, RIE, NBE 등), 습식 에칭 등 또는 이들의 조합과 같은 하나 이상의 허용 가능한 에칭 공정을 사용하여 다층 스택(58)으로 전사된다. 에칭 공정은 이방성일 수 있다. 따라서, 트렌치(86)는 벌크 다층 스택(58)을 통해 연장되고, 스트립 형 희생 층(53) 및 스트립 형 유전체 층(52)이 이에 따라 정의된다. 일부 실시 예에서, 트렌치(86)는 벌크 계단 구조를 통해 연장되고, 따라서 스트립 형 계단 구조가 정의된다. 하드 마스크 패턴(80)은 습식 에칭 공정, 건식 에칭 공정, 평탄화 공정, 이들의 조합 등과 같은 허용 가능한 공정에 의해 제거될 수 있다.
도 16a 및 16b에 도시된 바와 같이, 희생 층(53A-53D ; 총칭하여 희생 층 (53)이라고 함)은 전도성 라인(72A-72D ; 통칭하여 전도성 라인(72)으로 언급 됨)으로 대체된다. 일부 실시 예에서, 희생 층(53)은 습식 에칭 공정, 건식 에칭 공정 또는 둘 모두와 같은 허용 가능한 공정에 의해 제거된다. 그 후, 전도성 라인(72)은 2개의 인접한 유전체 층(52) 사이의 공간에 채워진다. 국부 확대도에 도시된 바와 같이, 각 전도성 라인(72)은 두 개의 배리어 층(71 및 75) 및 배리어 층(71 및 75) 사이의 금속 층(73)을 포함한다. 일부 실시 예에서, 배리어 층은 금속 층(73)과 인접한 유전체 층(52) 사이에 배치된다. 배리어 층은 금속 층이 인접한 유전체 층(52)으로 확산되는 것을 방지할 수 있다. 배리어 층은 또한 금속 층과 인접한 유전체 층 사이의 접착력을 증가시키는 기능을 제공할 수 있으며, 일부 예에서 접착제 층으로 지칭될 수 있다. 일부 실시 예에서, 상이한 물질을 갖는 배리어 층 및 접착제 층 모두가 필요에 따라 제공된다. 배리어 층(71, 75)은 티타늄 질화물, 탄탈 질화물, 몰리브덴 질화물, 지르코늄 질화물, 하프늄 질화물 등과 같은 금속 질화물과 같은 제1 전도성 물질로 형성된다. 금속 층(73)은 텅스텐, 루테늄, 몰리브덴, 코발트, 알루미늄, 니켈, 구리, 은, 금, 이들의 합금 등과 같은 금속과 같은 제2 전도성 물질로 형성될 수 있다. 배리어 층(71, 75) 및 금속 층(73)은 각각 CVD, PVD, ALD, PECVD 등과 같은 허용 가능한 퇴적 공정에 의해 형성될 수 있다. 배리어 층(71, 75) 및 금속 층(73)은 다층 스택(58)의 측벽 상에 추가로 퇴적되고 트렌치(86)를 채운다. 그 후, 트렌치(86) 내의 배리어 층(71, 75) 및 금속 층(73)은 에치 백 공정에 의해 제거된다. 유전체 층(52)의 측벽 및 트렌치(86)의 바닥 표면으로부터 초과 물질을 제거하기 위해 허용 가능한 에치 백 공정이 수행될 수 있다. 허용 가능한 에치 백 공정은 건식 에칭(예를 들어, RIE, NBE 등), 습식 에칭 등, 또는 이들의 조합을 포함한다. 허용 가능한 에치 백 공정은 이방성일 수 있다.
일부 실시 예에서, 교체 공정시, 스트립 형 계단 구조의 희생 층(53)은 후속적으로 전도성 라인(72)으로 교체된다(도 1A 참조).
도 17a 내지 도 22b는 트렌치(86) 내에 메모리 셀(202 ; 도 1a 참조)을 위한 채널 영역을 형성하고 패터닝하는 것을 예시한다. 도 17a, 18a 및 22a는 부분적인 3차원 도면으로 도시되어있다. 도 17b, 18b, 19, 20, 21 및 22b에서, 단면도는 도 1a의 선 C-C'를 따라 제공된다. 도 17a 내지 도 20에 도시된 바와 같이, 유전체 층(90 ; 강유전체 층), 채널 층(92 ; 산화물 반도체 층) 및 유전체 물질(98A)이 트렌치(86)에 퇴적된다.
도 17a 및 도 17b에 도시된 바와 같이, 유전체 층(90 ; 또는 강유전체 층)은 전도성 라인(72)의 측벽을 따라, 유전체 층(52)의 측벽을 따라, 유전체 층 (52E)의 상부 표면 위에 그리고 트렌치의 바닥 표면을 따라 트렌치(86)에 컨포멀하게(conformally) 퇴적될 수 있다. 일부 실시 예에서, 유전체 층(90 ; 또는 강유전체 층)이 IMD(70) 상에 그리고 계단 영역에서 계단 구조의 각 계단의 측벽을 따라 추가로 퇴적될 수 있다. 유전체 층(90 ; 또는 강유전체 층)은 유전체 층(90)에 적절한 전압 차를 인가함으로써 2개의 상이한 분극 방향 사이에서 스위칭할 수 있는 물질을 포함할 수 있다. 예를 들어, 유전체 층(90)은 하프늄(Hf) 기반 유전체 물질 등과 같은 고-k 유전체 물질을 포함한다. 일부 실시 예에서, 유전체 층(90)은 하프늄 산화물, 하프늄 지르코늄 산화물, 실리콘 도핑된 하프늄 산화물 등을 포함한다.
일부 다른 실시 예에서, 유전체 층(90)은 바륨 티타늄 산화물(BaTiO3), 납 티타늄 산화물(PbTiO3), 납 지르코늄 산화물(PbZrO3), 리튬 니오븀 산화물(LiNbO3), 나트륨 니오븀 산화물(NaNbO3), 칼륨 니오븀 산화물(KNbO3), 칼륨 탄탈륨 산화물(KTaO3), 비스무트 스칸듐 산화물(BiScO3), 비스무트 산화철 (BiFeO3), 하프늄 에르븀 산화물(Hf1-xErxO), 하프늄 란탄 산화물(Hf1-xLaxO), 하프늄 이트륨 산화물(Hf1-xYxO), 하프늄 가돌리늄 산화물(Hf1-xGdxO), 하프늄 알루미늄 산화물(Hf1-xAlxO), 하프늄 지르코늄 산화물(Hf1-xZrxO, HZO), 하프늄 티타늄 산화물(Hf1-xTixO), 하프늄 탄탈륨 산화물(Hf1-xTaxO) 등을 포함할 수 있다. 일부 실시 예에서, 유전체 층(90)은 상이한 강유전체 물질 또는 상이한 유형의 메모리 물질을 포함할 수 있다. 예를 들어, 일부 실시 예에서, 유전체 층(90)은 2개의 SiOx 층 사이에 SiNx 층을 포함하는 다층 메모리 구조(예를 들어, ONO 구조)와 같은 비 강유전체 물질이다. 일부 실시 예에서, 유전체 층(90)을 형성하는 방법은 CVD, PECVD, 금속 산화물 화학 기상 퇴적(metal oxide chemical vapor deposition ; MOCVD), ALD, RPALD, PEALD, MBD 등과 같은 적절한 퇴적 기술을 수행하는 단계를 포함한다.
일부 실시 예에서, 유전체 층(90)은 5-10nm와 같은 약 1-20nm의 두께를 갖는다. 다른 두께 범위(예를 들어, 20nm 이상 또는 5-15nm 이상)가 적용될 수 있다. 일부 실시 예에서, 유전체 층(90)은 완전 비결정질 상태로 형성된다. 대안적인 실시 예에서, 유전체 층(90)은 부분적으로 결정질 상태로 형성되고, 즉, 유전체 층(90)은 혼합 결정질-비결정질 상태로 형성되고 어느 정도의 구조적 순서를 갖는다. 또 다른 실시 예에서, 유전체 층(90)은 완전 결정질 상태로 형성된다. 일부 실시 예에서, 유전체 층(90)은 단일 층이다. 대안적인 실시 예에서, 유전체 층(90)은 다층 구조이다.
일부 실시 예에서, 어닐링 공정이 유전체 층(90)에 대해 수행된다. 일부 실시 예에서, 어닐링 공정시, 유전체 층(90)은 비결정질 상태에서 부분적으로 또는 완전히 결정질 상태로 변형된다. 대안적인 실시 예에서, 어닐링 공정시, 유전체 층(90)은 부분 결정질 상태에서 완전 결정질 상태로 변형된다.
도 18a 및 도 18b에 도시된 바와 같이, 채널 층(92)은 유전체 층(90) 위의 트렌치(86)에 컨포멀하게 퇴적된다. 채널 층(92)은 공동-스퍼터링(co-sputtering), CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수 있다. 채널 층(92)은 유전체 층(90) 위의 트렌치(86)의 측벽 및 바닥 표면을 따라 연장될 수 있다. 일부 실시 예에서, 채널 층(92)은 IMD(70) 상에 그리고 계단 영역에서 계단 구조의 각 단계의 측벽을 따라 더 퇴적될 수 있다. 채널 층(92)은 결정질 층 또는 비결정질 층일 수 있으며, 본 개시는 이에 한정되는 것은 아니다.
일부 실시 예에서, 채널 층(92)은 메모리 셀(202 ; 도 1a 참조)에 채널 영역을 제공하기에 적합한 물질을 포함한다. 예를 들어, 채널 층(92)은 갈륨 및 아연이 없고 화학식 1로 표시되는 물질을 포함한다.
InxSnyTizMmOn [화학식 1]
화학식 1에서, 0<x<1, 0≤y<1, 0<z<1, 0<m<1, 0<n<1 및 M은 적어도 하나의 금속을 나타낸다. 일부 실시 예에서, 금속 M은 Sc, V, Cr, Cu, Y, Nb, Ru, Ag 및 W 중 적어도 하나이다.
일부 추가 실시 예에서, 채널 층(92)은 갈륨 및 아연이 없고, 화학식 2로 표시되는 물질을 포함한다.
InxTizMmOn [화학식 2]
화학식 2에서, 0<x<1, 0<z<1, 0<m<1, 0<n<1 및 M은 적어도 하나의 금속을 나타낸다. 일부 실시 예에서, 금속 M은 Sc, V, Cr, Cu, Y, Nb, Ru, Ag 및 W 중 적어도 하나이다.
화학식 1 또는 화학식 2로 표시되는 물질을 채널 층(92)으로 사용하여 기존의 인듐 갈륨 아연 산화물(indium gallium zinc oxide ; IGZO) 기반 산화물 반도체를 대체함으로써 제조 비용을 절감할 수 있으며 높은 이동성과 향상된 디바이스 안정성을 제공할 수 있다. 예를 들어, 채널 층(92)에 형성된 SnO2, In2O3 및 TiO2는 네트워크 형성기, 이동성 향상기 및 전하 억제기로 사용될 수 있으며, 금속 M의 추가 금속 도핑은 캐리어 농도의 증가를 담당한다. 더욱이, 채널 층(92)의 TiO2는 전하 억제기로서 사용될 수 있으며, Ga에 비해 상대적으로 저렴하다.
일부 실시 예에서, 화학식 1에서 x, y 및 m의 합(x+y+m)은 z보다 크다. 즉 In, Sn, M의 원자비의 합이 Ti의 원자비보다 크다. 이러한 실시 예에서, 채널 층(92)의 캐리어 농도는 높고, 채널 이동성은 향상되는 반면, 계면에서의 전자 포획 문제는 해결될 수 있다. 일부 다른 실시 예에서, 화학식 1에서 x, y 및 m의 합(x+y+m)은 z보다 작다. 즉 In, Sn, M의 원자비의 합이 Ti의 원자비보다 작다. 이러한 실시 예에서, 채널 층(92)의 캐리어 농도는 낮고, 임계 전압 시프트는 0보다 크고, 네거티브 바이어스 스트레스(negative bias stress ; NBS) 저하 문제가 해결될 수 있다.
일부 실시 예에서, 채널 층(92)은 직류(direct current ; DC) 스퍼터링 또는 무선 주파수(radio frequency ; RF) 스퍼터링을 통해 PVD에 의해 형성된다. 예를 들어, 채널 층(92)의 박막은 단일 회전식 InxSnyTizMmOn 타겟을 사용하여 혼합 Ar 및 O2 환경에서 DC 스퍼터링에 의해 유전체 층(90) 상에 퇴적되며, 이에 의해 x, y, z, m 및 n은 실질적으로 동일한 원자비(=0.25)를 갖는다. 일부 실시 예에서, 채널 층(92)의 박막은 In2O3 및/또는 SnO2 타겟과 함께 Ti 및 금속 M 또는 이들의 합금의 상이한 원자비의 RF 스퍼터링에 의해 유전체 층(90) 상에 퇴적된다.
예를 들어, 일 실시 예에서, 금속 Ti 및 Sc 타겟은 Ar 분위기 하에서 In2O3 및 SnO2 타겟과 공동 스퍼터링되어 In-Sn-Ti-Sc-O를 포함하는 채널 층(92)을 형성한다. 또 다른 실시 예에서, 금속 Ti 및 Cr(크롬) 타겟은 Ar 분위기 하에서 In2O3와 함께 스퍼터링되어 In-Ti-Cr-O를 포함하는 채널 층(92)을 형성한다. 스퍼터링 용 금속 M의 예로 Sc 및 Cr을 사용하였으나, 본 개시는 이에 한정되는 것은 아니며 전술한 제조 공정에서 나열된 금속 M 모두가 적용될 수 있음에 유의한다. 일부 실시 예에서, 금속 M은 Sc, V, Cr, Cu, Y, Nb, Ru, Ag 및 W로부터 선택된 2개 이상의 금속을 포함한다. 예를 들어, 금속 M이 Sc 및 Cu 인 경우, In-Sn-Ti-Sc-Cu-O를 포함하는 채널 층(92)이 형성될 수 있다. 또한 PVD의 반응 온도는 예를 들어 실온(25°C)에서 400°C까지의 범위이다.
일부 실시 예에서, 채널 층(92)은 CVD 또는 ALD 공정에 의해 형성된다. 예를 들어, CVD 또는 ALD에서 In2O3, SnO2, TiO2 및 금속 산화물(metal oxide ; MO) 시퀀스 사이클의 수는 원하는 원자비를 갖는 채널 층(92)을 형성하도록 조정된다. 인듐 산화물(In2O3), 주석 산화물(SnO2), 티타늄 산화물(TiO2) 및 금속 산화물(MO)은 지정된 전구체를 사용하여 퇴적될 수 있다. 예를 들어, 산화 티타늄은 TiCl4 전구체와 H2O2로 형성될 수 있고, 인듐 산화물은 시클로펜타디에닐 인듐 전구체와 오존으로 형성될 수 있으며, 주석 산화물은 테트라키스(디메틸아미노) 주석과 H2O로 형성될 수 있다. 그러나, 본 개시는 이에 제한되지 않으며, 다른 공지된 전구체를 이용하여 상이한 금속 산화물을 형성할 수 있다. 또한, CVD 또는 ALD의 반응 온도는 예를 들어 20°C ~ 400°C 범위에 있다.
일부 실시 예에서, 채널 층(92)을 형성하기 위한 공동-스퍼터링, CVD, PVD, ALD 또는 PECVD 공정 후에, 열 어닐링 공정이 선택적으로 수행될 수 있다. 예를 들어, 비결정질 상태를 유지하기 위해 200℃ 내지 400℃의 온도에서 채널 층(92)에 열 어닐링 공정이 수행된다. 일부 다른 실시 예에서, 열 어닐링 공정은 채널 층(92)을 결정질 상태로 변환하기 위해 1000℃ 내지 1600℃의 온도에서 채널 층(92)에 수행된다. 또한, 열 어닐링 공정은 N2, 건식 O2, 습식 O2 등과 같은 다양한 어닐링 환경에서 수행될 수 있다.
도 19에 도시된 바와 같이, 유전체 물질(98A)은 채널 층(92) 위의 트렌치(86)에 퇴적된다. 일부 실시 예에서, 유전체 물질(98A)은 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수 있는 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물 등을 포함한다. 유전체 물질(98A)은 채널 층(92) 위의 트렌치(86)의 측벽 및 바닥 표면을 따라 연장될 수 있다. 일부 실시 예에서, 유전체 물질(98A)은 선택적이며 필요에 따라 생략될 수 있다.
도 20에 도시된 바와 같이, 유전체 물질(98A) 및 채널 층(92)의 바닥 부분은 트렌치(86)에서 제거된다. 제거 공정은 건식 에칭(예를 들어, RIE, NBE 등), 습식 에칭 등, 또는 이들의 조합과 같은 허용 가능한 에칭 공정을 포함한다. 에칭은 이방성일 수 있다. 따라서, 나머지 유전체 물질(98A) 및 채널 층(92)은 트렌치(86)의 바닥 표면상의 유전체 층(90)의 일부를 노출시킬 수 있다. 따라서, 트렌치(86)의 대향하는 측벽 상의 채널 층(92)의 부분은 서로 분리될 수 있으며, 이는 메모리 디바이스(200)의 메모리 셀(202) 사이의 분리를 향상시킨다(도 1a 참조).
도 21에 도시된 바와 같이, 유전체 물질(98B)은 트렌치(86)를 완전히 채우도록 퇴적된다. 유전체 물질(98B)은 하나 이상의 물질로 그리고 유전체 물질(98A)과 동일하거나 유사한 공정에 의해 형성될 수 있다. 일부 대안적인 실시 예에서, 유전체 물질(98B) 및 유전체 물질(98A)은 상이한 물질을 포함한다.
도 22a 및 도 22b에 도시된 바와 같이, 제거 공정이 유전체 물질(98A/98B), 채널 층(92) 및 유전체 층(90)에 적용되어 다층 스택(58) 위의 초과 물질을 제거한다. 일부 실시 예에서, CMP, 에치 백 공정, 이들의 조합 등과 같은 평탄화 공정이 이용될 수 있다. 평탄화 공정은 평탄화 공정이 완료된 후 다층 스택(58 ; 예를 들어, 유전체 층(52E)), 유전체 층(90), 채널 층(92), 유전체 물질(98A/98B) 및 IMD(70 ; 계단 영역 내에서)의 상부 표면이 평탄화되도록 다층 스택(58)을 노출시킨다.
도 23a 내지 도 26b는 메모리 디바이스(200)에서 전도성 필라(106 및 108 ; 예를 들어, 소스/드레인 필라)를 제조하는 중간 단계를 도시한다. 전도성 필라(106 및 108)는 메모리 디바이스(200)의 개별 셀이 판독 및 기입 동작을 위해 선택될 수 있도록 전도성 라인(72)에 수직인 방향을 따라 연장될 수 있다. 도 23a, 24a, 25a 및 26a는 부분적인 3차원 도면으로 도시되어 있다. 도 23b 및 24b에서, 단면도는 도 1a의 선 C-C'를 따라 제공된다. 도 25b 및 26b에서, 단면도는 도 1a의 선 D-D'를 따라 제공된다.
도 23a 및 23b에 도시된 바와 같이, 트렌치(100)는 채널 층(92) 및 유전체 물질(98A/98B)을 통해 패터닝된다. 예를 들어, 유전체 물질(98A/98B)은 트렌치(100)에 의해 분리된 유전체 필라를 형성하도록 패터닝된다. 트렌치(100)의 패터닝은 예를 들어 포토리소그래피 및 에칭의 조합을 통해 수행될 수 있다. 트렌치(100)는 유전체 층(90)의 대향 측벽 사이에 배치될 수 있고, 트렌치(100)는 메모리 디바이스(200)에서 인접한 메모리 셀 스택을 물리적으로 분리할 수 있다(도 1a 참조).
도 24a 및 24b에 도시된 바와 같이, 격리 필라(102)는 트렌치(100)에 형성된다. 일부 실시 예에서, 격리 층은 트렌치(100)를 채우는 다중 스택(58) 위에 퇴적된다. 격리 층은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물 등을 포함할 수 있으며, 이는 CVD, PVD, ALD, PECVD 등에 의해 퇴적될 수 있다. 격리 층은 채널 층(92) 위에 트렌치(100)의 측벽 및 바닥 표면을 따라 연장될 수 있다. 퇴적 후에, 격리 층의 초과 부분을 제거하기 위해 평탄화 공정(예를 들어, CMP, 에치 백 등)이 수행될 수 있다. 결과적인 구조에서, 다층 스택(58 ; 예를 들어, 유전체 층(52E)), 유전체 층(90), 채널 층(92) 및 격리 필라(102)의 상부 표면은 실질적으로 평탄화될 수 있다(예를 들어, 공정 변동 내에서). 일부 실시 예에서, 유전체 물질(98A/98B) 및 격리 필라(102)의 물질은 서로에 대해 선택적으로 에칭될 수 있도록 선택될 수 있다. 예를 들어, 일부 실시 예에서, 유전체 물질(98A/98B)은 산화물을 포함하고 격리 필라(102)는 질화물을 포함한다. 일부 실시 예에서, 유전체 물질(98A/98B ; 또는 유전체 필라)은 질화물을 포함하고 격리 필라(102)는 산화물을 포함한다. 다른 물질도 가능하다.
도 25a 및 도 25b에 도시된 바와 같이, 트렌치(104)는 후속적으로 형성된 전도성 필라(106 및 108)를 위해 정의된다. 예를 들어, 유전체 물질(98A/98B ; 또는 유전체 필라)은 트렌치(104)를 정의하기 위해 추가로 패터닝된다. 트렌치(104)는 예를 들어 포토리소그래피 및 에칭의 조합으로 유전체 물질(98A/98B ; 또는 유전체 필라)을 패터닝함으로써 형성된다. 일부 실시 예에서, 도 25a에 도시된 바와 같이, 포토레지스트(118)는 다층 스택(58), 유전체 물질(98A/98B), 격리 필라(102), 채널 층(92) 및 유전체 층(90) 위에 형성된다. 일부 실시 예에서, 포토레지스트(118)는 개구(120)를 정의하기 위해 허용 가능한 포토리소그래피 기술에 의해 패터닝된다. 각각의 개구(120)는 대응하는 격리 필라(102) 및 격리 필라(102) 옆에 있는 유전체 물질(98A/98B)의 2개의 개별 영역을 노출시킬 수 있다. 이러한 방식으로, 각각의 개구(120)는 격리 필라(102)에 의해 분리되는 전도성 필라(106) 및 인접한 전도성 필라(108)의 패턴을 정의할 수 있다.
그 후, 개구(120)에 의해 노출된 유전체 물질(98A/98B ; 또는 유전체 필라)의 일부는 건식 에칭(예를 들어, RIE, NBE 등), 습식 에칭 등 또는 이들의 조합과 같은 허용 가능한 에칭 공정에 의해 제거될 수 있다. 에칭은 이방성일 수 있다. 에칭 공정은 격리 필라(102)를 크게 에칭하지 않고 유전체 물질(98A/98B)을 에칭하는 에천트를 사용할 수 있다. 그 결과, 개구(120)가 격리 필라(102)를 노출하더라도, 격리 필라(102)는 크게 제거되지 않을 수 있다. 트렌치(104)의 패턴은 전도성 필라(106 및 108)에 대응할 수 있다(도 26a 및 26b 참조). 트렌치(104)가 패터닝된 후, 포토레지스트(118)는 예를 들어 애싱에 의해 제거될 수 있다.
도 26a 및 도 26b에 도시된 바와 같이, 트렌치(104)는 전도성 물질로 채워져 전도성 필라(106 및 108)를 형성한다. 전도성 물질은 구리, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐, 루테늄, 알루미늄, 이들의 조합 등을 포함할 수 있으며, 이는 예를 들어 CVD, ALD, PVD, PECVD 등을 사용하여 형성될 수 있다. 전도성 물질이 퇴적된 후, 평탄화(예를 들어, CMP, 에치 백 등)가 수행되어 전도성 물질의 초과 부분을 제거함으로써 전도성 필라(106 및 108)를 형성할 수 있다. 결과적인 구조에서, 다층 스택(58 ; 예를 들어, 유전체 층 (52E)), 유전체 층(90), 채널 층(92), 전도성 필라(106) 및 전도성 필라(108)의 상부 표면은 실질적으로 평탄화될 수 있다(예를 들어, 공정 변동 내에서). 일부 실시 예에서, 전도성 필라(106)는 메모리 디바이스(200)의 비트 라인에 대응하고 전기적으로 연결되고, 전도성 필라(108)는 메모리 디바이스(200)의 소스 라인에 대응하고 전기적으로 연결된다.
따라서, 적층된 메모리 셀(202)은 도 26a에 도시된 바와 같이 메모리 디바이스(200)에 형성될 수 있다. 각 메모리 셀(202)은 게이트 전극(예를 들어, 대응하는 전도성 라인(72)의 일부), 게이트 유전체(예를 들어, 대응하는 유전체 층(90)의 일부), 채널 영역(예를 들어, 대응하는 채널 층(92)의 일부) 및 소스/드레인 필라(예를 들어, 대응하는 전도성 필라(106 및 108)의 부분)를 포함한다. 격리 필라(102)는 동일한 열 및 동일한 수직 레벨에서 인접한 메모리 셀(202)을 격리한다. 메모리 셀(202)은 수직으로 적층된 행 및 열의 어레이로 배치될 수 있다.
도 27a 내지 도 27e에 도시된 바와 같이, IMD 층(74)은 다층 스택(58 ; 예를 들어, 유전체 층(52E)), 유전체 층(90), 채널 층(92), 전도성 필라(106) 및 전도성 필라(108) 및 IMD(70 ; 계단 영역 내의)의 상부 표면 상에 형성된다. 전도성 컨택(110, 112, 114)은 각각 전도성 라인(72), 전도성 필라(106) 및 전도성 필라(108) 상에 만들어진다. 도 27a는 메모리 디바이스(200)의 사시도를 도시하고, 도 27b는 도 1a의 선 D-D'를 따른 디바이스의 단면도를 도시하고, 도 27c는 메모리 디바이스(200)의 평면도를 도시하고, 및 도 27d는 도 27a의 선 E-E'를 따른 단면도이고, 및 도 27e는 도 1a의 선 B-B'를 따른 디바이스의 단면도를 도시한다.
IMD(74)는 유전체 물질로 형성될 수 있고, CVD, PECVD, 유동성 CVD(flowable CVD ; FCVD) 등과 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 유전체 물질은 PSG(phospho-silicate glass), BSG(boro-silicate glass), BPSG(boron-doped phospho-silicate glass), USG(undoped silicate glass) 등을 포함할 수 있다. 일부 실시 예에서, IMD(74)는 산화물(예를 들어, 실리콘 산화물 등), 질화물(예를 들어, 실리콘 질화물 등), 이들의 조합 등을 포함할 수 있다. 임의의 허용되는 공정에 의해 형성된 다른 유전체 물질이 사용될 수 있다. 그 후, 다층 스택(58) 위의 초과 유전체 물질을 제거하기 위해 제거 공정이 IMD(74)에 적용된다. 일부 실시 예에서, 제거 공정은 화학적 기계적 연마(chemical mechanical polish ; CMP), 에치 백 공정, 이들의 조합 등과 같은 평탄화 공정일 수 있다.
일부 실시 예에서, 전도성 라인(72)의 계단 형상은 전도성 컨택(110)이 올라갈 수 있도록 전도성 라인(72) 각각에 표면을 제공할 수 있다. 일부 실시 예에서, 컨택(110)을 형성하는 것은, 예를 들어 포토리소그래피 및 에칭의 조합을 사용하여 전도성 라인(72)의 부분을 노출시키기 위해 IMD(74) 및 IMD(70)에 개구를 패터닝하는 것을 포함할 수 있다. 확산 배리어 층, 접착 층 등과 같은 라이너(미도시) 및 전도성 물질이 개구에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 전도성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등을 포함할 수 있다. IMD(74)의 표면으로부터 초과 물질을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 나머지 라이너 및 전도성 물질은 개구 내에 컨택(110)을 형성한다.
또한 도 27a의 사시도에 의해 도시된 바와 같이, 전도성 컨택(112 및 114)은 또한 전도성 필라(106) 및 전도성 필라(108) 상에 각각 만들어질 수 있다. 전도성 컨택(112, 114 및 110)은 각각 전도성 라인(116A, 116B, 116C)에 전기적으로 연결될 수 있으며, 이는 메모리 디바이스를 반도체 다이의 아래에 놓인/위에 놓인 회로(예를 들어, 제어 회로) 및/또는 신호, 전력 및 접지 라인에 연결한다. 예를 들어, 도 27d에 도시된 바와 같이, 전도성 컨택(110)은 전도성 라인(116C)을 전도성 라인(72) 및 기판상의 하부 능동 디바이스에 전기적으로 연결하기 위해 IMD(74) 및 IMD(70)를 통해 연장될 수 있다. IMD(74)를 통해 다른 전도성 컨택 또는 비아가 형성되어 전도성 라인(116A 및 116B)을 기판상의 하부 능동 디바이스에 전기적으로 연결할 수 있다. 대안적인 실시 예에서, 메모리 디바이스로의 그리고 그로부터의 라우팅 및/또는 전력선은 상호 연결 구조(320 ; 도 2)에 추가하여 또는 그 대신에 메모리 디바이스(200) 위에 형성된 상호 연결 구조에 의해 제공될 수 있다. 따라서, 메모리 디바이스(200)가 완성될 수 있다.
도 28은 본 개시의 일부 다른 실시 예들에 따른 메모리 디바이스의 단순화된 사시도를 도시한다. 도 28에 도시된 메모리 디바이스(200A)는 도 26a에 도시된 메모리 디바이스(200)와 유사하다. 따라서 동일하거나 유사한 부분을 지칭하기 위해 동일한 참조 부호를 사용하고 그 상세한 설명은 여기서 생략한다.
도 1a 내지 도 26b는 전도성 필라(106 및 108)에 대한 특정 패턴을 도시하지만, 다른 구성도 가능하다. 예를 들어, 이러한 실시 예에서, 전도성 필라(106 및 108)는 엇갈린 패턴을 갖는다. 그러나, 도 28에 도시된 메모리 디바이스(200A)에서. 어레이의 동일한 행에 있는 전도성 필라(106 및 108)는 모두 서로 정렬된다. 또한, 도 26a에 도시된 메모리 디바이스(200)는 유전체 필라(예를 들어, 유전체 물질(98A/98B))이 엇갈린 배열로 배열된 것을 도시하지만, 본 개시는 이에 제한되지 않는다. 일부 실시 예에서, 도 28에 도시된 메모리 디바이스(200A)에서. 인접한 열의 유전체 필라(예를 들어, 유전체 물질 98A/98B)는 규칙적인 어레이로 배열되고 서로 정렬된다.
도 29는 본 개시의 일부 다른 실시 예들에 따른 메모리 디바이스의 단순화된 사시도를 예시한다. 도 29에 도시된 메모리 디바이스(200B)는 도 26a에 도시된 메모리 디바이스(200)와 유사하다. 따라서 동일하거나 유사한 부분을 지칭하기 위해 동일한 참조 부호를 사용하고 그 상세한 설명은 여기서 생략한다.
전술한 실시 예에서 예시된 바와 같이, 채널 층(92)은 단일 조성(예를 들어, 화학식 1로 표시되는 물질)을 갖는 단일 층이다. 그러나 본 개시는 이에 한정되지 않는다. 도 29에 도시된 바와 같이, 일부 실시 예에서, 메모리 디바이스(200B)의 채널 층(92)은 제1 서브 층(92A) 및 제2 서브 층(92B)을 포함한다. 제1 서브 층(92A)은 유전체 층(90)과 접촉하고, 제2 서브 층(92B)은 복수의 유전체 필라(예를 들어, 유전체 물질(98A/98B))와 접촉한다. 일부 실시 예에서, 제1 서브 층(92A) 및 제2 서브 층(92B)은 둘 다 전술한 화학식 1(InxSnyTizMmOn) 또는 화학식 2(InxTizMmOn)로 표시되는 물질을 포함한다. 그러나, 제1 서브 층(92A) 및 제2 서브 층(92B)은 화학식 1 또는 화학식 2로 표시되는 물질의 상이한 조성비를 갖는다. 일부 실시 예에서, 제1 서브 층(92A) 및 제2 서브 층(92B) 중 하나는 화학식 1로 표시되는 물질을 포함하는 반면, 제1 서브 층(92A) 및 제2 서브 층(92B) 중 다른 하나는 화학식 2로 표시되는 물질을 포함한다. 일부 실시 예에서, 제1 서브 층(92A) 및 제2 서브 층(92B)은 물질의 조성 비율의 차이로 인해 상이한 캐리어 농도를 갖는다.
일부 실시 예에서, 제1 서브 층(92A)은 결정질 층이고 제2 서브 층(92B)은 비결정질 층이다. 그러나 본 개시는 이에 한정되지 않는다. 대안적인 실시 예에서, 제1 서브 층(92A)은 비결정질 층이고 제2 서브 층(92B)은 결정질 층이다. 일부 다른 실시 예에서, 제1 서브 층(92A) 및 제2 서브 층(92B)은 모두 결정질 층이거나, 제1 서브 층(92A) 및 제2 서브 층(92B) 모두는 비결정질 층이다. 일부 실시 예에서, 제1 서브 층(92A) 및 제2 서브 층(92B) 중 하나가 결정질 층을 포함하고 다른 하나가 비결정질 층을 포함하는 경우, 계면이 제1 서브 층(92A)과 제2 서브 층(92B) 사이에 존재할 것이다.
일부 실시 예에서, 제1 서브 층(92A) 및 제2 서브 층(92B)의 두께는 특별히 제한되지 않는다. 예를 들어, 도 29에 도시된 바와 같이, 제2 서브 층(92B)의 두께는 제1 서브 층(92A)의 두께보다 두껍다. 일부 대안적인 실시 예에서, 제2 서브 층(92B)의 두께는 제1 서브 층(92A)의 두께보다 더 작거나, 제1 서브 층(92A) 및 제2 서브 층(92B)은 실질적으로 동일한 두께를 갖는다. 제1 서브 층(92A) 및 제2 서브 층(92B)의 두께는 설계 요건에 따라 적절하게 조절될 수 있고, 그들의 조성 차이에 따라 변경될 수 있다.
예시적인 일 실시 예에서, 제1 서브 층(92A) 및 제2 서브 층(92B)은 PVD를 통한 2개의 개별 퇴적 공정에 의해 형성된다. 예를 들어, 제1 서브 층(92A)은 Ar 분위기 하의 고온에서 공동 스퍼터링에 의해 유전체 층(90) 상에 형성되고, 열 어닐링은 1000°C 내지 1600°C에서 수행된다. 그 후, Ar 및 O2가 혼합된 환경 및 더 저온에서 공동 스퍼터링에 의해 제1 서브 층(92A) 상에 제2 서브 층(92B)을 형성하고, 200°C 내지 400°C에서 열 어닐링을 수행한다. 제1 서브 층(92A) 및 제2 서브 층(92B)의 형성은 전술한 예에 한정되지 않는다는 점에 유의한다. 예를 들어, 제1 서브 층(92A) 및 제2 서브 층(92B)은 공동 스퍼터링, CVD, PVD, ALD 또는 PECVD 등에 의해 개별적으로 형성될 수 있으며, 도 18a 및 도 18b의 채널 층(92)에 대해 설명된 것과 동일한 방식으로 형성될 수 있다.
전술한 실시 예에서, 기존의 IGZO 기반 산화물 반도체를 대체하기 위해 화학식 1(InxSnyTizMmOn) 또는 화학식 2(InxTizMmOn)로 표시되는 물질을 채널 층(또는 산화물 반도체)으로 사용함으로써, 제조 비용을 대폭 절감할 수 있으며, 높은 이동성과 디바이스 안정성이 제공될 수 있다. 예를 들어, 채널 층에 형성된 SnO2, In2O3 및 TiO2는 네트워크 형성기, 이동성 향상기 및 전하 억제기로 사용될 수 있으며, 금속 M의 추가 금속 도핑은 캐리어 농도의 증가를 담당한다. 또한, 채널 층(92)의 TiO2는 전하 억제기로 사용할 수 있으며 Ga에 비해 상대적으로 저렴하다. 채널 물질로 Ga 및 Zn이 없는 금속 산화물을 사용함으로써 기존의 IGZO 기반 산화물 반도체에서 관찰되는 문제점 및 결함을 해결할 수 있다.
본 개시의 일부 실시 예에 따르면, 디바이스는 유전체 층, 전도성 층, 전극 층 및 산화물 반도체 층을 포함한다. 유전체 층은 제1 표면 및 제1 표면에 대향하는 제2 표면을 갖는다. 전도성 층은 유전체 층의 제1 표면 상에 배치된다. 전극 층은 유전체 층의 제2 표면 상에 배치된다. 산화물 반도체 층은 유전체 층의 제2 표면과 전극 층 사이에 배치되며, 산화물 반도체 층은 화학식 1(InxSnyTizMmOn)로 표시되는 물질을 포함한다. 화학식 1에서, 0<x<1, 0≤y<1, 0<z<1, 0<m<1, 0<n<1 및 M은 적어도 하나의 금속을 나타낸다.
본 개시의 일부 다른 실시 예에 따르면, 메모리 디바이스는 다층 스택, 복수의 유전체 필라, 채널 층 및 강유전체 층을 포함한다. 다층 스택은 기판 상에 배치되고 교대로 적층된 복수의 전도성 층 및 복수의 유전체 층을 포함한다. 복수의 유전체 필라는 기판 상에 배치되고 다층 스택을 관통한다. 채널 층은 복수의 유전체 필라의 측면에 위치하며, 여기서 채널 층은 화학식 1 (InxSnyTizMmOn)로 표시되는 물질을 포함한다. 화학식 1에서, 0<x<1, 0≤y<1, 0<z<1, 0<m<1, 0<n<1 및 M은 적어도 하나의 금속을 나타낸다. 강유전체 층은 채널 층과 각각의 복수의 전도성 층 및 복수의 유전체 층 사이에 배치된다.
본 개시의 또 다른 실시 예에 따라, 메모리 디바이스를 형성하는 방법이 설명된다. 이 방법에는 다음 단계가 포함된다. 다층 스택이 기판 상에 형성되고, 다층 스택은 교대로 적층된 복수의 유전체 층 및 복수의 전도성 층을 포함하고, 관통하는 트렌치를 갖는다. 강유전체 층이 트렌치의 측벽 상에 형성되고, 강유전체 층은 복수의 유전체 층 및 복수의 전도성 층의 측벽을 덮는다. 강유전체 층 상에 채널 층이 형성되고, 여기서 채널 층은 화학식 1(InxSnyTizMmOn)로 표시되는 물질을 포함한다. 화학식 1에서, 0<x 1, 0≤y<1, 0<z<1, 0<m<1, 0<n<1 및 M은 적어도 하나의 금속을 나타낸다. 다층 스택을 관통하도록 복수의 유전체 필라가 형성된다.
전술한 내용은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시 예의 특징을 개략적으로 설명한다. 당업자는 동일한 목적을 수행하고/하거나 본 명세서에 소개된 실시 예와 동일한 이점을 달성하기 위해 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 알아야 한다. 당업자는 또한 이러한 등가의 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 개조를 행할 수 있음을 또한 인식해야 한다.
<부기>
1.디바이스로서,
제1 표면 및 상기 제1 표면에 대향하는 제2 표면을 갖는 유전체 층;
상기 유전체 층의 상기 제1 표면 상에 배치된 전도성 층;
상기 유전체 층의 상기 제2 표면 상에 배치된 전극 층; 및
상기 유전체 층의 상기 제2 표면과 상기 전극 층 사이에 배치된 산화물 반도체 층을 포함하고,
상기 산화물 반도체 층은 화학식 1로 표시되는 물질을 포함하고,
InxSnyTizMmOn [화학식 1]
화학식 1에서, 0<x<1, 0≤y<1, 0<z<1, 0<m<1, 0<n<1 및 M은 적어도 하나의 금속을 나타내는,
디바이스.
2.제1항에 있어서,
상기 산화물 반도체 층은
화학식 1로 표시되는 물질을 포함하는 제1 서브 층 및 화학식 1로 표시되는 물질을 포함하는 제2 서브 층을 포함하고,
상기 제1 서브 층 및 상기 제2 서브 층은 화학식 1로 표시되는 물질의 상이한 조성비를 갖는,
디바이스.
3.제2항에 있어서,
상기 제1 서브 층은 결정질 층이고 상기 제2 서브 층은 비결정질 층인,
디바이스.
4.제1항에 있어서,
상기 금속 M은 Sc, V, Cr, Cu, Y, Nb, Ru, Ag 및 W 중 적어도 하나인,
디바이스.
5.제1항에 있어서,
화학식 1에서 x, y 및 m의 합(x+y+m)이 z보다 작은,
디바이스.
6.제1항에 있어서,
상기 유전체 층은 강유전체 물질을 포함하고, 상기 강유전체 물질은 하프늄 산화물, 하프늄 지르코늄 산화물 또는 실리콘 도핑된 하프늄 산화물인,
디바이스.
7.메모리 디바이스로서,
기판 상에 배치되고, 교대로 적층된 복수의 전도성 층 및 복수의 유전체 층을 포함하는 다층 스택;
상기 기판 상에 배치되고 상기 다층 스택을 관통하는 복수의 유전체 필라;
상기 복수의 유전체 필라의 측면 상에 위치한 채널 층-상기 채널 층은 화학식 1로 표시되는 물질을 포함하고,
InxSnyTizMmOn [화학식 1]
화학식 1에서, 0<x<1, 0≤y<1, 0<z<1, 0<m<1, 0<n<1 및 M은 적어도 하나의 금속을 나타냄-; 및
상기 채널 층과 상기 복수의 전도성 층 및 상기 복수의 유전체 층 각각 사이에 배치된 강유전체 층을 포함하는,
메모리 디바이스.
8.제7항에 있어서,
상기 채널 층은 화학식 1로 표시되는 물질을 포함하는 제1 서브 층 및 제2 서브 층을 포함하고, 상기 제1 서브 층은 상기 강유전체 층과 접촉하고, 상기 제2 서브 층은 상기 복수의 유전체 필라와 접촉하는,
메모리 디바이스.
9.제8항에 있어서,
상기 제1 서브 층 및 상기 제2 서브 층은 화학식 1로 표시되는 물질의 상이한 조성비를 갖는,
메모리 디바이스.
10.제8항에 있어서,
상기 제1 서브 층은 결정질 층이고 상기 제2 서브 층은 비결정질 층인,
메모리 디바이스.
11.제10항에 있어서,
상기 제1 서브 층과 상기 제2 서브 층 사이에 계면이 존재하는,
메모리 디바이스.
12.제8항에 있어서,
상기 제1 서브 층의 두께는 상기 제2 서브 층의 두께와 상이한,
메모리 디바이스.
13.제7항에 있어서,
상기 금속 M은 Sc, V, Cr, Cu, Y, Nb, Ru, Ag 및 W 중 적어도 하나인,
메모리 디바이스.
14.제7항에 있어서,
화학식 1에서 x, y 및 m의 합(x+y+m)은 z보다 작은,
메모리 디바이스.
15.메모리 디바이스를 형성하는 방법으로서,
기판 상에 다층 스택을 형성하는 단계-상기 다층 스택은 교대로 적층된 복수의 유전체 층 및 복수의 전도성 층을 포함하고, 이들을 관통하는 트렌치를 가짐-;
상기 트렌치의 측벽 상에 강유전체 층을 형성하는 단계-상기 강유전체 층은 상기 복수의 유전체 층 및 상기 복수의 전도성 층의 측벽을 커버함-;
상기 강유전체 층 상에 채널 층을 형성하는 단계-상기 채널 층은 화학식 1로 표시되는 물질을 포함하고,
InxSnyTizMmOn [화학식 1]
화학식 1에서, 0<x<1, 0≤y<1, 0<z<1, 0<m<1, 0<n<1 및 M은 적어도 하나의 금속을 나타냄-; 및
상기 다층 스택을 관통하는 복수의 유전체 필라를 형성하는 단계를 포함하는,
메모리 디바이스를 형성하는 방법.
16.제15항에 있어서,
상기 채널 층을 형성하는 단계는
상기 강유전체 층 상에 접촉하여 배치되는 제1 서브 층을 형성하는 단계; 및
상기 제1 서브 층 상에 접촉하여 배치되는 제2 서브 층을 형성하는 단계-상기 복수의 유전체 필라는 상기 제2 서브 층과 접촉하도록 형성됨-
를 포함하는,
메모리 디바이스를 형성하는 방법.
17.제16항에 있어서,
상기 제1 서브 층은 결정질 층으로 형성되고, 상기 제2 서브 층은 비결정질 층으로 형성되는,
메모리 디바이스를 형성하는 방법.
18.제15항에 있어서,
상기 복수의 유전체 필라를 형성하는 단계는 상기 트렌치를 채우는 유전체 물질을 형성하는 단계 및 상기 유전체 물질을 패터닝하여 상기 복수의 유전체 필라 및 상기 복수의 유전체 필라를 분리하는 제2 트렌치를 형성하는 단계를 포함하는,
메모리 디바이스를 형성하는 방법.
19.제18항에 있어서,
상기 제2 트렌치에 복수의 격리 필라를 형성하는 단계;
상기 복수의 격리 필라의 측면에 제3 트렌치를 형성하기 위해 상기 복수의 유전체 필라를 패터닝하는 단계; 및
상기 제3 트렌치에 복수의 전도성 필라를 형성하는 단계를 더 포함하는,
메모리 디바이스를 형성하는 방법.
20.제15항에 있어서,
상기 금속 M이 Sc, V, Cr, Cu, Y, Nb, Ru, Ag 및 W 중 적어도 하나인,
메모리 디바이스를 형성하는 방법.

Claims (10)

  1. 디바이스로서,
    제1 표면 및 상기 제1 표면에 대향하는 제2 표면을 갖는 유전체 층;
    상기 유전체 층의 상기 제1 표면 상에 배치된 전도성 층;
    상기 유전체 층의 상기 제2 표면 상에 배치된 전극 층; 및
    상기 유전체 층의 상기 제2 표면과 상기 전극 층 사이에 배치된 산화물 반도체 층을 포함하고,
    상기 산화물 반도체 층은 화학식 1로 표시되는 물질을 포함하고,
    InxSnyTizMmOn [화학식 1]
    화학식 1에서, 0<x<1, 0≤y<1, 0<z<1, 0<m<1, 0<n<1 및 M은 적어도 하나의 금속을 나타내는,
    디바이스.
  2. 제1항에 있어서,
    상기 산화물 반도체 층은
    화학식 1로 표시되는 물질을 포함하는 제1 서브 층 및 화학식 1로 표시되는 물질을 포함하는 제2 서브 층을 포함하고,
    상기 제1 서브 층 및 상기 제2 서브 층은 화학식 1로 표시되는 물질의 상이한 조성비를 갖는,
    디바이스.
  3. 제2항에 있어서,
    상기 제1 서브 층은 결정질 층이고 상기 제2 서브 층은 비결정질 층인,
    디바이스.
  4. 제1항에 있어서,
    상기 금속 M은 Sc, V, Cr, Cu, Y, Nb, Ru, Ag 및 W 중 적어도 하나인,
    디바이스.
  5. 제1항에 있어서,
    화학식 1에서 x, y 및 m의 합(x+y+m)이 z보다 작은,
    디바이스.
  6. 제1항에 있어서,
    상기 유전체 층은 강유전체 물질을 포함하고, 상기 강유전체 물질은 하프늄 산화물, 하프늄 지르코늄 산화물 또는 실리콘 도핑된 하프늄 산화물인,
    디바이스.
  7. 메모리 디바이스로서,
    기판 상에 배치되고, 교대로 적층된 복수의 전도성 층 및 복수의 유전체 층을 포함하는 다층 스택;
    상기 기판 상에 배치되고 상기 다층 스택을 관통하는 복수의 유전체 필라;
    상기 복수의 유전체 필라의 측면 상에 위치한 채널 층-상기 채널 층은 화학식 1로 표시되는 물질을 포함하고,
    InxSnyTizMmOn [화학식 1]
    화학식 1에서, 0<x<1, 0≤y<1, 0<z<1, 0<m<1, 0<n<1 및 M은 적어도 하나의 금속을 나타냄-; 및
    상기 채널 층과 상기 복수의 전도성 층 및 상기 복수의 유전체 층 각각 사이에 배치된 강유전체 층을 포함하는,
    메모리 디바이스.
  8. 제7항에 있어서,
    상기 채널 층은 화학식 1로 표시되는 물질을 포함하는 제1 서브 층 및 제2 서브 층을 포함하고, 상기 제1 서브 층은 상기 강유전체 층과 접촉하고, 상기 제2 서브 층은 상기 복수의 유전체 필라와 접촉하는,
    메모리 디바이스.
  9. 제8항에 있어서,
    상기 제1 서브 층 및 상기 제2 서브 층은 화학식 1로 표시되는 물질의 상이한 조성비를 갖는,
    메모리 디바이스.
  10. 메모리 디바이스를 형성하는 방법으로서,
    기판 상에 다층 스택을 형성하는 단계-상기 다층 스택은 교대로 적층된 복수의 유전체 층 및 복수의 전도성 층을 포함하고, 이들을 관통하는 트렌치를 가짐-;
    상기 트렌치의 측벽 상에 강유전체 층을 형성하는 단계-상기 강유전체 층은 상기 복수의 유전체 층 및 상기 복수의 전도성 층의 측벽을 커버함-;
    상기 강유전체 층 상에 채널 층을 형성하는 단계-상기 채널 층은 화학식 1로 표시되는 물질을 포함하고,
    InxSnyTizMmOn [화학식 1]
    화학식 1에서, 0<x<1, 0≤y<1, 0<z<1, 0<m<1, 0<n<1 및 M은 적어도 하나의 금속을 나타냄-; 및
    상기 다층 스택을 관통하는 복수의 유전체 필라를 형성하는 단계를 포함하는,
    메모리 디바이스를 형성하는 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2017205207B2 (en) 2016-01-07 2021-12-16 The Research Foundation For The State University Of New York Multi-well selenium device and method for fabrication thereof
US11910617B2 (en) 2020-05-28 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric memory device and method of forming the same
US11765906B2 (en) * 2021-04-27 2023-09-19 Taiwan Semiconductor Manufacturing Company Ltd. Memory devices with shorten ferroelectric segments and methods of manufacturing thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060063733A (ko) * 2004-12-07 2006-06-12 세이코 엡슨 가부시키가이샤 트랜지스터형 강유전체 메모리 및 그 제조 방법
KR20150043307A (ko) * 2012-08-10 2015-04-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
KR20180131118A (ko) * 2017-05-31 2018-12-10 에스케이하이닉스 주식회사 강유전층을 구비하는 반도체 장치 및 그 제조 방법
JP2019012857A (ja) * 2012-01-23 2019-01-24 株式会社半導体エネルギー研究所 半導体装置
KR20190105174A (ko) * 2018-02-22 2019-09-16 에스케이하이닉스 주식회사 강유전성 메모리 장치 및 그 구동 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7154136B2 (ja) * 2017-02-07 2022-10-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20180315794A1 (en) * 2017-04-26 2018-11-01 Sandisk Technologies Llc Methods and apparatus for three-dimensional nonvolatile memory
WO2019123109A1 (ja) * 2017-12-22 2019-06-27 株式会社半導体エネルギー研究所 半導体装置
US10797107B2 (en) 2018-02-27 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory device including phase change material layers and method for manufacturing thereof
KR102546686B1 (ko) * 2018-07-17 2023-06-23 삼성전자주식회사 가변 저항 메모리 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060063733A (ko) * 2004-12-07 2006-06-12 세이코 엡슨 가부시키가이샤 트랜지스터형 강유전체 메모리 및 그 제조 방법
JP2019012857A (ja) * 2012-01-23 2019-01-24 株式会社半導体エネルギー研究所 半導体装置
KR20150043307A (ko) * 2012-08-10 2015-04-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
KR20180131118A (ko) * 2017-05-31 2018-12-10 에스케이하이닉스 주식회사 강유전층을 구비하는 반도체 장치 및 그 제조 방법
KR20190105174A (ko) * 2018-02-22 2019-09-16 에스케이하이닉스 주식회사 강유전성 메모리 장치 및 그 구동 방법

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