CN107408558A - 具有高k电荷俘获层的存储器单元 - Google Patents

具有高k电荷俘获层的存储器单元 Download PDF

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Abstract

本文公开了包含具有高k电荷存储区域的存储器单元的非易失性存储器件，以及其制造方法。电荷存储区域具有三层或更多层的电介质材料。至少一层是高k材料。(多个)高k层具有比Si3N4更高的陷阱密度。电荷存储区域中的高k电介质增强了与存储器单元沟道的电容耦合，其可以改善存储器单元电流、编程速度和擦除速度。电荷存储区域具有高‑低‑高的导带偏移，其可以改善数据保持。电荷存储区域具有低‑高‑低的价带偏移，其可以改善擦除。

Description

具有高k电荷俘获层的存储器单元
技术领域
本技术涉及非易失性存储器。
背景技术
一种类型的非易失性存储器单元使用电荷俘获区域以存储信息。作为一个示例，存储器单元是具有相邻于存储器单元沟道的薄膜的堆叠体的晶体管。在离开沟道的方向上移动，存在隧道电介质、电荷俘获区域、阻挡氧化物以及控制栅极。通过从存储器单元进入电荷俘获区域的注入电子对存储器单元进行编程，该注入电子被俘获并且存储于电荷俘获区域。然后，该存储的电荷以可检测的方式改变单元的阈值电压。单元可以通过从沟道进入电荷俘获区域的注入空穴来擦除，在电荷俘获区域中注入空穴与电子重新结合，并且从而“消除”或减少存储的电荷。单元也可以通过来自电荷俘获区域的析出电子来擦除，例如，通过施加电场使得电子从电荷俘获区域隧穿至沟道。单元可以由以上两个机制的结合来擦除。
附图说明
相似编号的元件指代不同的图中的公共部件。
图1是NAND串的电路表示。
图2A描绘了在半导体基板上形成的2D NAND串的截面图。
图2B示出了来自图2A的存储器单元318的一个实施例的其他细节。
图2C是3D堆叠的非易失性存储器器件的透视图。
图3A描绘了包含U形NAND串的图2C的区块BLK0的实施例。
图3B描绘了图3A的NAND串的SetA0的图3A的3D非易失性存储器器件的区块的截面图。
图4A描绘了包含直线NAND串的图2C的区块BLK0的实施例。
图4B描绘了具有直线串的图4A的3D非易失性存储器器件的区块的截面图。
图4C描绘了具有直线串的3D非易失性存储器器件的区块的截面图。
图5A描绘了图4C的列C0的区域669的近视图，示出了漏极侧选择晶体管SGD0和存储器单元MC6,0。
图5B描绘了图5A的列C0的截面图。
图6A和6B描绘了图5A和5B的替代实施例。
图7A示出了阻挡层、电荷俘获层、隧道电介质层以及半导体沟道的一个实施例的其他细节。
图7B示出了一个实施例的半导体沟道与位线和源极线之间的电连接。
图8A是存储器单元的一个实施例的能带图。
图8B是在编程下的存储器单元的一个实施例的能带图。
图8C是在擦除下的存储器单元的一个实施例的能带图。
图8D是示出改善的数据保持的存储器单元的一个实施例的能带图。
图9A是存储器单元的一个实施例的能带图。
图9B是存储器单元的一个实施例的能带图，其中电荷存储层中的两层为高k电介质，而电荷存储层中的一层是中k电介质。
图9C是存储器单元的一个实施例的能带图，其中电荷存储层中的三层是高k电介质。
图9D是存储器单元的一个实施例的能带图，其中电荷存储层中的三层是高k电介质。
图9E是存储器单元的一个实施例的能带图，其中电荷存储层中的三层是高k电介质。
图10是制造具有高k电荷存储区域的存储器器件的过程的一个实施例的流程图。
图11是制造3D存储器阵列的过程的一个实施例的流程图，其中电荷存储区域包括高k电介质。
图12A-12K描绘了在图11的各种步骤之后的结果。
图13A描绘了过程的一个实施例的温度相对于时间的曲线图，其中中间电荷俘获层是ZrO2。
图13B描绘了对应于图13A的曲线图的过程的流程图。
图13C描绘了可以减少和/或控制界面陷阱电荷的一个实施例的步骤的流程图。
图13D描绘了一个实施例的流程图，该实施例将阳离子添加至中间高k层ZrO2，其可以稳定立方或四方相。
图13E描绘了一个实施例的流程图，该实施例将铝添加至中间高k层ZrO，其可以增加k值。
图13F描绘了在中间高k层ZrO中创建深陷阱的一个实施例的流程图。
图14A示出了一个实施例，其中2D NAND单元具有包含4个薄膜的电荷存储区域。
图14B示出了一个实施例，其中3D NAND单元具有包含4个薄膜的电荷存储区域。
图15示出了可以包含一个或多个存储器裸芯或者芯片的非易失性存储器件。
具体实施方式
本文公开了包含具有高k电荷存储区域的存储器单元的非易失性存储器件，以及其制造方法。在一个实施例中，非易失性存储器件是2D NAND。在一个实施例中，非易失性存储器件是3D NAND。
NAND串具有串联的若干存储器单元。每个存储器单元具有电荷存储区域。隧道电介质薄膜位于电荷存储区域和NAND沟道之间。在一个实施例中，电荷存储区域包括数个材料层。材料中的至少一个是高k电介质。如本文所限定的，高k电介质是具有大于7.9的介电常数的材料。在一个实施例中，在电荷存储区域中的三层的中间为高k电介质。在一个实施例中，电荷存储区域的外侧两层也是高k电介质。需要注意的是，在电荷存储区域中可以存在四个或者更多个层(或者薄膜)。
在一个实施例中，电荷存储区域的外侧两层是中k电介质(中间层是高k电介质)。如本文所限定的，中k电介质是具有小于或等于7.9但大于3.9的介电常数的材料。如本文所限定的，低k电介质是具有小于或等于3.9的介电常数的材料。注意到，如果中间电荷存储层是高k电介质，则外部的两层电荷存储层可以制作得非常薄。
已经提出，使用氮化硅作为非易失性存储器单元中的电荷存储区域的唯一材料。氮化硅可以具有相对低的陷阱电荷。如果氮化硅太薄，则其可能不能够俘获和保持电荷。另外，对于氮化硅薄层，高温可能使数据保持更差。可以制作更薄的氮化硅以克服这些限制。但是，添加的厚度具有缺点。更厚的氮化硅层将增加存储器薄膜的总体厚度。另外，栅电容(以及与沟道的电容耦合)可能随着更厚的氮化硅薄膜而减小，导致更低的单元电流和更低的总体单元性能。
在本文公开的实施例的电荷存储区域中的(多个)高k层具有高于Si3N4的陷阱密度。更高的陷阱密度允许更大的电荷存储容量。这允许电荷存储区域在厚度上按比例缩小。另外，具有高k电介质的电荷存储区域具有比相同厚度的Si3N4电荷存储区域更好的电容耦合。
在一个实施例中，电荷存储区域中的高k电介质增强了与存储器单元沟道的电容耦合。这可以改善对于相同编程和擦除电压的存储器单元电流、编程速度和擦除速度。替代地，这可以允许在相同的存储器单元电流以及编程和擦除速度的情况下操作电压的减少。结果就是，可以使用减少程度较小的操作电压，同时在存储器单元电流、编程速度和擦除速度上仍然提供一定的改善。此外，操作电压的减少将允许3D NAND更好地垂直缩放，以及允许用于更小的芯片尺寸的CMOS缩放。
在本文公开的一些实施例中，带隙工程用于优化编程效率、擦除效率和/或数据保持。
可以实现本文所描述的技术的非易失性存储系统的一个示例是闪存存储器系统，该闪存存储器系统使用NAND结构，包含串联布置多个存储器单元晶体管，其夹在两个选择晶体管之间。串联的存储器单元晶体管和选择晶体管被称为NAND串。图1是NAND串的电路表示。如图1所示的NAND串包含串联的四个存储器单元晶体管100、102、104和106，且其夹在(漏极侧)选择晶体管120和(源极侧)选择晶体管122之间。
选择晶体管120将NAND串连接至位线111。选择晶体管122将NAND串连接至源极线128。通过向选择线SGD施加适当的电压来控制选择晶体管120。选择线(SGD)连接到选择晶体管120的控制栅极端子120CG。通过施加适当的电压到选择线SGS来控制选择晶体管122。选择线(SGS)连接到选择晶体管122的控制栅极端子122CG。注意到，在NAND串的每个端部可以存在多于一个的选择晶体管，其一起作为开关，以将NAND串至和从位线和源极线连接/断开。例如，在NAND串的每个端部可以存在串联的多个选择晶体管。
存储器单元晶体管100、102、104和106中的每一个具有控制栅极(CG)和电荷存储区域(CSR)。例如，存储器单元晶体管100具有控制栅极100CS电荷存储区域1600CSR。存储器单元晶体管102包含控制栅极102CG和电荷存储区域102CSR。存储器单元晶体管104包含控制栅极104CG和电荷存储区域104CSR。存储器单元晶体管106包含控制栅极106CG和电荷存储区域106CSR。控制栅极100CG连接到字线WL3，控制栅极102CG连接到字线WL2，控制栅极104CG连接到字线WL1，并且控制栅极106CG连接到字线WL0。
注意到，尽管图1示出了NAND串中的四个存储器单元，但四个存储器单元的使用只是被作为示例提供。NAND串可以具有少于四个存储器单元或多于四个存储器单元。本文的讨论不限于NAND串中任何特定数量的存储器单元。一个实施例使用具有若干存储器单元的NAND串，这些存储器单元用于存储数据，并且一个或多个存储器单元被称为虚设(dummy)存储器单元，因为它们不存储数据。
使用NAND结构的闪存存储器系统的典型架构将包含许多NAND串。每个NAND串可以通过其被选择线SGS所控制的源极选择晶体管连接到公共的源极线，并且通过其被选择线SGD所控制的漏极选择晶体管连接于到关联的位线。典型地，每个区块可以具有公共的源极线。对于每个区块，可以存在分别的源极线。位线可以由多个NAND串共享。位线可以连接到感测放大器。
电荷存储区域(CSR)可以利用不导电的电介质材料，以非易失性的方式存储电荷。在一个实施例中，电荷存储区域包括不同电介质材料的若干(例如，三、四或者更多)层(或薄膜)。在一个实施例中，电荷存储层中的至少一个是高k材料。在一个实施例中，电荷存储层中的一个或多个是中k电介质。
存储器单元晶体管在存储器单元晶体管的电荷存储区域和沟道之间具有隧道电介质。在编程期间，电子可以从沟道隧穿至CSR。隧道电介质可以包含一种或多种不同的电介质材料。在一个实施例中，隧道电介质包括氧化硅(例如，SiO2)的单层。在一个实施例中，隧道电介质包括氧化硅(例如，SiO2)、氮化硅(例如，Si3N4)和氧化硅(例如，SiO2)的三层。隧道电介质不限于这些示例材料。
存储器单元晶体管在电荷存储区域和控制栅极之间具有控制栅极电介质。控制栅极电介质可以具有一个或多个电介质材料。控制栅极电介质有时被称为“阻挡层”或者“阻挡氧化物”。在一个实施例中，控制栅极电介质区域包括作为阻挡层的Al2O3，其阻挡了电子从CSR至控制栅极或者电子从控制栅极到CSR的不期望的隧穿。作为Al2O3的替代或附加，控制栅极电介质可以包括氧化硅(例如，SiO2)层。控制栅极电介质不限于这些示例材料。
通过从单元沟道(或者NAND串沟道)进入CSR的注入电子对单元进行编程，在这种情况下，该注入电子被俘获或存储在限制区域中。然后，该存储的电荷以可检测的方式改变单元的阈值电压。单元可以通过从沟道进入CSR的注入空穴被擦除，其中注入空穴与电子重新结合，并且从而“消除”或减少存储的电荷。单元也可以通过来自CSR的析出电子被擦除，例如，通过施加电场使得电子从CSR隧穿至沟道。擦除单元可以通过结合两个这些机制被擦除。
图2A描绘了形成在半导体基板上的2D NAND串的截面图。该视图是简化且没有按照比例的。图2B示出了存储器单元318之一的一个实施例的细节。2D NAND串301包含形成在半导体基板340上的源极侧选择栅极306、漏极侧选择栅极324和八个非易失性存储元件308、310、312、314、316、318、320和322。在每个存储元件以及选择栅极306和324的任何一侧上提供了若干源极/漏极区域，其一个示例是源极/漏极区域330。
每个存储器单元包含电荷存储区域(CS0-CS7)和控制栅极(CG0-CG7)。每个电荷存储区域可以包括在隧道电介质和控制栅极之间的堆叠体中的几个电介质层(或者薄膜)。图2B示出了存储器单元318具有在电荷存储区域CS5内的隧道电荷俘获层(CTL)341、中间CTL343和栅极CTL345。在一个实施例中，每个电荷存储区域包括至少一个高k材料。在一个实施例中，至少中间电荷俘获层343是高k电介质。可以存在多于三层的电介质材料。相同的电介质材料可以在多于一层中使用。以下讨论其他细节。
半导体沟道337被标记为在两个源极/漏极区域330之间。众所周知，在晶体管的操作期间，沟道形成在两个源极/漏极区域330之间。在本文中，术语“半导体沟道”或者类似物是指存储器单元晶体管中的半导体区域，在所述半导体区域中，沟道典型地在操作期间形成。半导体沟道337可以由各种类型的半导体形成，包括但不限于硅、锗或者III-V族化合物。
每个存储器单元还具有在电荷存储区域和半导体沟道337之间的隧道电介质335。在一个实施例中，隧道电介质335包括氧化硅(例如，SiO2)的层。在一个实施例中，隧道电介质335由氧化硅(例如，SiO2)的单层组成。即是说，隧道电介质335不需要具有不同电介质材料的多层。但是，不同电介质材料的多层对于隧道电介质335是一种可能性。
每个存储器单元还具有在电荷存储区域和控制栅极351之间的控制栅极电介质333。控制栅极电介质333也可以称为“阻挡氧化物”。控制栅极电介质333可以包含一种或多种不同的电介质材料。控制栅极电介质333可以具有一种或多种电介质材料。控制栅极电介质333有时被称为“阻挡层”或者“阻挡氧化物”。在一个实施例中，控制栅极电介质333包括作为阻挡层的Al2O3，其阻挡了电子从CSR至控制栅极或者电子从控制栅极至CSR的不期望的隧穿。作为Al2O3的代替或附加，控制栅极电介质333可以包括氧化硅(例如，SiO2)层。控制栅极电介质不限于这些示例材料。
控制栅极351可以由金属或者另一种导电材料(诸如重掺杂的多晶硅)形成。在图2B的示例中，控制栅极351和字线353由两种不同材料形成。在一个实施例中，控制栅极351是重掺杂的多晶硅。在一个实施例中，控制栅极351可以是硅化物，例如硅化钨、硅化镍或其他金属硅化物。在这个实施例中，字线353是钨或者某些其他金属。但是，控制栅极351和字线353可以由相同的材料形成。例如，区域351、353两者可以由金属形成。
在一种方法中，基板340采用三阱技术，其包含在n阱区域334内的p阱区域332，p阱区域332进而又在p型基板区域336内。2D NAND串及其非易失性存储元件可以至少部分地形成在p阱区域上。
除了具有VBL的电势的位线326之外，还提供具有VSOURCE的电势的源极供电线304。诸如体偏置电压的电压也可以经由端子302施加到p阱区域332，和/或经由端子303施加到n阱区域334。在各种操作(读取、编程、擦除)期间，电压可以施加到存储器单元的控制栅极。VSGS和VSGD分别施加到选择栅极SGS 306和SGD 324。
最近，已经提出超高密度存储器件，其使用具有存储器单元串的3D堆叠存储器结构。一个此类存储器件有时被称为位成本可扩展(BiCS)架构。例如，3D NAND堆叠存储器器件可以由替代的导体和绝缘体层的阵列形成。在一种技术中，存储器孔在这些层中钻出，以同时限定许多存储器层。然后通过采用适当的材料填充存储器孔来形成NAND串。直线NAND串在一个存储器孔中延伸，而管形或者U形NAND串(P-BiCS)包含存储器单元的一对垂直的列，其在两个存储器孔中延伸并且由管连接相接合。管连接可以由未掺杂的多晶硅制成。电介质和背栅可以围绕管连接形成背栅晶体管，以控制管连接的传导。存储器单元的控制栅极由导体层提供。
示例3D存储器器件的以下讨论呈现为可以实行实施例的一种可能的架构。这些示例包含3D NAND存储器器件。图2C是3D堆叠非易失性存储器器件的透视图。3D存储器器件200包含基板201。在一个实施例中，基板201由诸如硅的半导体形成。基板201可以由半导体晶片形成。在一个实施例中，基板201具有主表面，其在本文中所称的水平面中延伸。在图2C中，x轴和y轴限定了该水平面。
在基板201上是存储器单元的示例区块BLK0和BLK1，以及具有由区块使用的电路的外围区域206。基板201也可以在区块下方承载电路，连同在导电路径中图案化以承载电路信号的一个或多个下部的金属层。区块形成于存储器器件的中间区域202中。与存储器单元的操作相关联的电路可以高于基板201或者在基板201内。在一个实施例中，非易失性存储器器件单片地形成于具有设置在基板201上方的有源区的存储器单元阵列的一个或多个物理级别中。
在存储器器件的上部区域203中，一个或多个上部金属层图案化为导电路径，以承载电路信号。每个区块包括存储器单元的堆叠区域，其中堆叠体的交替级别表示字线。在一个可能的方法中，每个区块具有相对的分层侧面，垂直接触从该侧向上延伸至上部金属层以形成到导电路径的连接。描绘了x-y-z坐标系，示出了y方向(或位线(BL)方向)、x方向(或字线(WL)方向)以及z方向。虽然描绘了两个区块作为示例，但可以使用在x和/或y方向上延伸的附加区块。
在一个可能的方法中，平面在x方向上的长度代表在一个或多个上部金属层中到字线的信号路径延伸的方向，并且平面在y方向上的宽度代表在一个或多个上部金属层中到位线的信号路径延伸的方向。z方向代表存储器器件的高度。
在一个实施例中，NAND串具有U形。在另一个实施例中，NAND串具有直线形。图3A描绘了包括U形NAND串的图2C的区块BLK0的实施例。区块BLK0A包含布置为以集合形式的U形NAND串(SetA0，...SetAn，其中在区块中存在NAND串的n+1个集合)。NAND串的每一个集合与一个位线(BLA0、BLA1、BLA2、BLA3、BLAn)相关联。在一个实施例中，每个NAND串具有能够从其位线连接/断开NAND串的漏极侧选择晶体管。可以单独地选择NAND串的集合中的漏极侧选择晶体管，使得可以在给定的时间选择集合中的一个NAND串。在一个方法中，在与一个位线相关联的区块中的所有NAND串是在相同的集合中。每个U形NAND串因此具有两列存储器单元——漏极侧列和源极侧列。例如，SetA0包含NAND串NSA0(具有漏极侧列C0和源极侧列C1)、NSA1(具有漏极侧列C3和源极侧列C2)、NSA2(具有漏极侧列C4和源极侧列C5)、NSA3(具有漏极侧列C7和源极侧列C6)、NSA4(具有漏极侧列C8和源极侧列C9)、NSA5(具有漏极侧列C11和源极侧列C10)。源极线横向延伸至位线，并且包含SLA0、SLA1和SLA2。源极线接合集合中的相邻NAND串的源极侧列。例如，SLA0接合C1和C2，SLA1接合C5和C6，并且SLA2接合C9和C10。在一个方法中，区块中的源极线相互接合并且由一个驱动器所驱动。在该示例中，位线和源极线在存储器单元阵列上方。
图3B描绘了图3A的NAND串的SetA0的图3A的3D非易失性存储器器件的区块的截面图。存储器单元C0至C11的列在多层堆叠体中示出。堆叠体377包含基板201、基板201上的绝缘薄膜409、以及在绝缘层上作为导电层的背栅层BG。在U形NAND串的存储器单元的多对的列的下方的背栅的部分中提供有沟槽。提供在列中以形成存储器单元的材料层也在沟槽中提供，并且沟槽中剩余的空间由半导体材料填充，以提供连接列的连接部分463至468。当被适当地偏置时，背栅允许背栅晶体管通过管连接来连接，因此连接每个U形NAND串的两列。例如，NSA0包含列C0和C1以及连接部分463。NSA0具有漏极端部378和源极端部379。NSA1包含列C2和C3以及连接部分464。NSA1具有漏极端部366和源极端部374。NSA2包含列C4和C5以及连接部分665。NSA3包含列C6和C7以及连接部分466。NSA4包含列C8和C9以及连接部分467。NSA5包含列C10和C11以及连接部分468。
源极线SLA0分别连接到存储器串的SetA0中的两个相邻的存储器串NSA0和NSA1的源极端部379和374。源极线SLA0也连接到在x方向上位于NSA0和NSA1的后面的其他的存储器串的集合。回想到，堆叠体377中的附加的U形NAND串，例如沿着x轴，在截面中所示的U形NAND串后面延伸。U形NAND串NSA0至NSA5中的每一个都在不同的子区块中，但是在NAND串的公共集合(SetA0)中。
狭缝部分408也作为示例描绘。在截面中，可见多个狭缝部分，其中每个狭缝部分在U形NAND串的漏极和源极侧的列之间。源极线SLA0、SLA1、SLA2的部分也被示出。位线BLA0的一部分也被示出。
短划线描绘了存储器单元(或存储器单元晶体管)和选择晶体管，如以下进一步讨论的。因此，图3B示出了在三维存储器阵列的多个物理级别中的基板201之上形成的非易失性存储元件的串(例如，NAND串)。每个串具有包括垂直地延伸穿过物理级别的沟道的有源区。每个串包括在SG层中的非易失性存储元件和漏极侧选择晶体管。
图4A描绘了包括直线NAND串的图2C的区块BLK0的实施例。区块BLK0B包括布置以布置为集合(SetB0、SetB1、SetB2、SetB3、……、SetBn，其中在区块中存在n+1个集合)的直线NAND串。NAND串的每一个集合与一个位线(BLB0、BLB1、BLB2、BLB3、BLBn)相关联。在一个方法中，在与一个位线相关联的区块中的所有NAND串是在相同的集合中。每个直线NAND串具有一列存储器单元。例如，SetA0包含NAND串NSB0、NSB1、NSB2、NSB3、NSB4和NSB5。源极线平行于位线延伸并且包含SLB0、SLB1、SLB2、……、SLBn。在一个方法中，区块中的源极线相互接合，并且由一个驱动器驱动。在该示例中，位线在存储器单元阵列的上方，并且源极线在存储器单元阵列下方。
图4B描绘了具有直线串的图4A的3D非易失性存储器器件的区块的截面图。图4A的NAND串的SetB0的部分的视图。分别对应于NAND串NSB0至NSB5的存储器单元的列以多层堆叠体的形式进行描绘。堆叠体477包含基板201、基板上的绝缘薄膜409、以及源极线SLB0的部分。子区块中的附加的直线NAND串可以，例如沿着x轴，在截面中描绘的NAND串的前方和后方延伸。NAND串NSB0至NSB5中的每一个都可以在不同的子区块中，但是在NAND串的公共集合(SetB0)中。NSB0具有源极端部503和漏极端部501。狭缝502也用其他狭缝描绘。如所描绘的，在串的每个对之间不需要存在狭缝502。例如，狭缝可以用于分离区块。狭缝可以放置于区块内的串的几个组之间。在这种情况下，在区块内的由狭缝分离的串的组可以被称为“指”。在区块中可以存在几个指。位线BLB0的一部分也被示出。短划线描绘了存储器单元和选择晶体管，如以下进一步讨论的。
图4C描绘了具有直线串的3D非易失性存储器器件的另一个实施例的区块的截面图。该实施例与图4B的实施例的不同之处在于，NAND串的源极端部503不直接接触源极线。而是，NAND串的源极端部503是与半导体基板201处于直接物理接触。半导体基板201可以是硅。在图4C中未描绘源极线。包含列CB0的堆叠体的区域669在图5A中被更详细地示出。
图5A描绘了包含图4C的列CB0的区域669的近视图，示出了漏极侧选择晶体管SGD0和存储器单元MC6,0(也被称为“存储器单元晶体管”)。图5B描绘了图5A的列CB0的截面图。区域669示出了电介质层D6至D8和导电层WL6和SGD的部分。
每个列包含若干区域，695、696、697、698、699。区域696是控制栅极电介质(也被称为“阻挡氧化物”)。相邻于区域696的字线WL6的部分充当了存储器单元MC6,0的控制栅极。区域697是电荷存储区域(CSR)。区域698是隧道电介质区域。区域699是半导体沟道。区域695是可选的芯电介质。
各种技术可以用于形成区域695、696、697、698、699。一种技术是钻取存储器孔进入一些材料的水平层，并且然后填充这些存储器孔。注意到，不必将存储器孔钻入如图5A所描绘的水平材料中。一个选择是首先具有代替导电层WL6至SGD的牺牲材料。在钻出存储器孔并且填充存储器孔以形成列后，牺牲材料可以被WL6和SGD的导电材料替换。一些层可以使用原子层沉积来形成。例如，阻挡氧化物(或者阻挡层)可以在存储器孔的垂直侧壁上沉积为层696，几个电介质层可以沉积为层697，并且隧道电介质(或隧道层)可以沉积为层698。所有的这些层不需要都形成在列中。以下在图6A中讨论示例，其中阻挡层不是列的部分。
在一个实施例中，电荷存储区域697包括数个不同材料层。在一个实施例中，电荷存储区域697由至少一种高k材料形成。以下讨论其他细节。
阻挡氧化物层696和隧道电介质层698中的每一个可以都由不同的电介质材料的数个层形成。在一个实施例中，阻挡氧化物层696包括Al2O3层和SiO2层(在一个实施例中，Al2O3层较SiO2更接近于字线)。在一个实施例中，隧道电介质层698包括氧化物、氮化物和氧化物薄膜的堆叠体。在整个列中类似地形成附加的存储器单元。
当如5A所描绘的存储器单元被编程时，电子存储在电荷俘获层的与存储器单元相关联的部分中。例如，电子由图5A中的MC6,0的电荷俘获区域697中的“-”符号表示。这些电子从半导体沟道699并且通过隧道电介质698被吸入电荷俘获区域中。存储器单元的阈值电压与存储的电荷量成比例地增加。
在擦除操作的一个实施例期间，由于GIDL，NAND沟道中的电压可以升高，尽管一个或多个选择字线层的电压浮置。GIDL可能由于位线偏置与施加在SGD上到漏极侧晶体管的控制栅极的偏置之间的高电势差异而发生，并且类似地，可能由于在源极线偏置和施加在SGS上到源极侧晶体管的控制栅极的偏置之间的高电势差异而发生。然后，一个或多个所选字线层的电压急剧下降到诸如0V的低电平，以在隧道电介质上创建电场，这可能导致空穴从存储器单元的主体注入到电荷俘获区域，并与电子重新结合。另外，电子可以从电荷俘获区域隧穿至正向偏置沟道。这些机制的一个或两个可以发挥作用，以从电荷俘获区域移除负电荷，并且导致朝向擦除验证电平Vv-erase的大的Vth降档。这个过程可以以连续迭代的形式重复，直至满足擦除验证条件。对于未被选择的字线，字线可以浮置，但是不能向下驱动至低电平，使得隧道电介质上的电场相对小，并且将不发生或发生非常少量的空穴隧穿。如果浮置字线，则其将电耦合至NAND沟道。因此，其电势将上升，导致NAND沟道和相应的字线之间的低电势差异。未被选择的字线的存储器单元将经历少量的或不经历Vth的降档，并且因此其将被擦除。可以使用其他技术进行擦除。
图6A和6B描绘了图5A和5B的替代实施例。图6A示出了相似的层D6、WL6、D7、SGD和D8，如图5A中所示。示出了存储器单元MC6,0和漏极侧选择晶体管SGD0。注意到，在这个实施例中，列CB0具有电荷俘获区域697、隧道电介质层698和半导体沟道699。但是，在图6A和6B的实施例中，阻挡层696位于列CB0的外侧。阻挡层696具有与电荷俘获区域697直接接触的部分。阻挡层696具有在字线605上方和下方的可选的部分。该可选部分源于制造过程的一个实施例，其中在形成列后，移除牺牲材料，在移除牺牲材料的位置将形成字线和阻挡层。然后，沉积阻挡层696，接下来沉积字线605。图6B示出了图6A沿着线607的截面。
注意到，由于所谓的“曲率效应”，存储器孔的尺寸可能影响操作电压。存储器孔的半径越小，曲率越大。更大的曲率可以导致更高的电场。因此，如果存储器孔的半径增加，则其可以导致更低的电场。这些更低的电场可能导致需要更高的操作电压。因此，如果存储器孔的半径更大，则可能需要更高的操作电压。本文公开的实施例的电荷俘获区域697中的高k薄膜允许栅极至沟道的电容耦合增加，并且在不妥协单元性能的情况下，允许器件采用更小的操作电压进行操作。甚至可以改善单元性能。因此，利用在电荷俘获区域中的(多个)高k薄膜可以允许减少操作电压，同时改善单元性能和可靠性。
图7A示出了阻挡层696、电荷俘获层697、隧道电介质层698以及半导体沟道699的一个实施例的其他细节。该图是x-y平面上的截面，并且示出了列和就在列的外侧的材料的截面。描绘了径向轴线(r)。截面可以是存储器单元，诸如图5B和6B的示例。最外部的区域是字线605(其充当存储器单元的控制栅极)。从外向内依次存在阻挡Al2O3层702、阻挡SiO2层704、第一(或栅极)电荷俘获层706、第二(或中间)电荷俘获层708、第三(或隧道)电荷俘获层710、隧道SiO2层712、隧道SiN层714、隧道SiO2层716、半导体沟道699和芯电介质695。
阻挡Al2O3层702和阻挡SiO2层704一起形成了阻挡层696的一个实施例。第一电荷俘获层706、第二俘获层708和第三俘获层710是电荷俘获区域697的一个实施例。作为一个示例，第一电荷俘获层706是氮化硅(例如，Si3N4)、第二电荷俘获层708是氧化铪(例如，HfO2)、第三电荷俘获层710是氮化硅(例如，Si3N4)。层706、708、710的另一个示例分别包含：氮化硅(例如，Si3N4)、氧化锆(ZrO2)、氮化硅(例如，Si3N4)。表1列出了电荷俘获层的一些组合。
表1
在表1中，中间层708的高k材料可以包含但不限于HfO2、ZrO2、Y2O3、La2O3、ZrSiO4、BaZrO2、BaTiO3、T2O5、Zr2SO3。注意到，层706和710的示例材料包含中k和高k材料两者。
在一些实施例中，层706/708/710具有高-低-高导带偏移。在一些实施例中，层706/708/710具有低-高-低价带偏移。在一个实施例中，高k材料的性质(诸如能带偏移)例如通过使用氧氮化物的选项来调制。示例包含但不限于HfON、ZrON和YON。以下讨论能带偏移的其他细节。
在一个实施例中，电荷俘获层706、708、710中的一个或多个被植入金属或其他掺杂物(例如As、Ge、Zn)。这可以增加电荷俘获层的能力以存储电荷。
电荷俘获层706、708、710可以是非晶的、多晶的或者单晶的。晶体化电荷俘获层可以增加k值。
电荷俘获层的示例厚度对于电荷俘获层710是2至3nm，对于电荷俘获层708是4至6nm，并且对于电荷俘获层706是2至3nm。作为一个指定的示例，电荷俘获层710中的氮化硅是2至3nm，电荷俘获层708中的高k电介质是4至6nm，并且电荷俘获层706中的氮化硅是2至3nm。提供以上厚度数字仅用于说明；层706、708、710的每一个的厚度可以更小或者更大。另外，厚度的组合可以与这些示例不同。
隧道SiO2层712、阻挡SiN层714和隧道SiO2层716一起形成隧道电介质698的一个实施例。在一个实施例中，隧道SiN层714由SiON替换。
如以上关于图2B的讨论，2D存储器单元也可以具有电荷俘获区域。结合图7A所讨论的3D单元的层710、708和706的各种材料和处理技术也可以分别用于2D存储单元的隧道CTL 341、中间CTL 343和栅极CTL 345，诸如图2B所示。
图7B示出了在一个实施例的半导体沟道699与位线111和源极线128之间的电连接。描绘了单个列806。列806具有电荷存储区域697、隧道电介质698、半导体沟道699和芯695。在列806的一侧上描绘了几个字线(WL0-WL5)、SGS和SGD。另外，阻挡层696与SGS、WL0-WL5和SGD中的每一个相关联。注意到，如前所示出和描述的，字线和阻挡层可以完整地围绕列806。但是，这在图7B中未示出，以便不使图模糊。另外，未示出与字线层交替的电介质层。
芯695的漏极端部501具有盖帽1212，其是低电阻的掺杂半导体。盖帽1212和半导体沟道699的漏极端部与位线接触811相接触。在一个实施例中，位线接触811由金属形成。同样地，在一个实施例中，位线111由金属形成。用于位线和位线接触的示例金属包含但不限于钛、钨、铜、铝和钼。
图7B还描绘了源极侧选择晶体管。可以由金属形成的源极线SGS充当源极侧选择晶体管的控制栅极。阻挡层696的在SGS与主体802之间的部分充当源极侧选择晶体管的栅极电介质。在一个实施例中，源极侧选择晶体管的主体802由晶体硅形成。源极侧选择晶体管主体802与可以由硅形成的基板201直接物理接触。基板的与主体802相邻的部分可以是p型。源极侧选择晶体管的沟道812具有列806中的垂直分量和基板201中的水平分量。栅极氧化物1216b被描绘在基板210的表面上。其可以充当源极侧选择晶体管的栅极氧化物的部分。
源极890可以用作源极侧选择晶体管的源极。源极890可以是n+区域。因此，源极890可以通过重掺杂硅基板201来形成。例如，n型杂质可以是磷(P)、砷(As)或两者的组合。
源极线128与源极890电接触。在一个实施例中，源极线128由金属形成。示例金属包含但不限于钛、钨、铜、铝和钼。当将相应的偏置施加于SGS线时，源极线128可以通过源极侧选择晶体管的作用电连接至NAND串沟道699。注意到，源极线128可以充当若干NAND串的公共源极线。例如，图4C中描绘的所有NAND串可以共享公共的源极线。
图8A是3D存储器单元的一个实施例的能带图。该图与图7A所描绘的区域一致。能带图具有导带下边缘801和价带上边缘803。导带下边缘801将被简称为“导带”。同样地，价带上边缘803将被简称为“价带”。图8A示出了当在存储器单元之上没有施加偏置时的热力学平衡的条件。(同样地，图8D和9A-9E示出了当在存储器单元之上没有施加偏置时的热力学平衡的条件)。使用已知材料的带信息来描绘贯穿本公开的带图，诸如相对于硅(例如，多晶硅)的带隙以及导带和价带偏移。因此，贯穿本公开所描绘的带图可以是“带隙工程化的”，并且使用已知的材料形成，如下所述。
在图8A中从左向右移动，物理区域从半导体沟道699布局至金属字线。水平轴线被标记为“径向坐标”，以指示径向方向，与图7A中的径向轴线(r)一致。物理区域包含半导体沟道699、隧道电介质698(区域716、714、712)、CSR 697(区域710、708、706)、阻挡氧化物696(区域704、702)和金属字线605。金属字线的与阻挡氧化物696相邻的部分也可以被称为存储器单元的控制栅极。
在一个实施例中，半导体沟道699是硅，隧道电介质层716是氧化硅(例如，SiO2)，隧道电介质层714是氮化硅(例如，Si3N4)，隧道电介质层712是氧化硅(例如，SiO2)，电荷存储层710是氮化硅(例如，Si3N4)，电荷存储层708是高k材料，电荷存储层706是氮化硅(例如，Si3N4)，阻挡层704是氧化硅(例如，SiO2)，阻挡层702是氧化铝(例如，Al2O3)。金属字线605可以例如是钨。在一个实施例中，高k材料是氧化铪(例如，HfO2)。在一个实施例中，高k材料是氧化锆(例如，ZrO2)。这两种高k材料都具有适当的带偏移，以与刚刚列出的其他材料一起使用。
区域706、708、710可以由图7A的讨论中所列出的任何材料形成。注意到，能带级别可能会随着材料的变化而稍有变化。但是，可以获得以下讨论的高-低-高的导带偏移以及低-高-低的价带偏移。注意到，对于一些材料，带隙工程可以用于获得电荷存储区域697的上述带偏移。另外，用于隧道电介质698以及阻挡氧化物696的材料的选择可以影响何种材料(或带隙工程)可以用于获得以下讨论的高-低-高的导带偏移以及低-高-低的价带偏移。
为了讨论的目的，将给定区域的导带与半导体沟道的导带进行比较，这将被称为“导带偏移”。例如，区域710的导带与半导体沟道的导带之间的能级上的差异将被称为区域710的导带偏移。价带偏移将使用相似的用辞。例如，区域710的价带与半导体沟道的价带之间的能级上的差异将被称为区域710的价带偏移。
在本实施例中，CSR 697具有高-低-高导带偏移。例如，第二电荷俘获层708具有的相对于半导体沟道699的导带偏移小于第一电荷俘获层710相对于半导体沟道699的导带偏移。另外，第二电荷俘获层708具有的相对于半导体沟道699的导带偏移小于第三电荷俘获层706相对于半导体沟道699的导带偏移。这种高-低-高的导带偏移有助于改善数据保持。
在本实施例中，CSR 697具有低-高-低的价带偏移。例如，第二电荷俘获层708具有的相对于半导体沟道699的价带偏移大于第一电荷俘获层710相对于半导体沟道699的价带偏移。此外，第二电荷俘获层708具有的相对于半导体沟道699的导带偏移大于第三电荷俘获层706相对于半导体沟道699的导带偏移。这种低-高-低的价带偏移有助于改善擦除效率。
在本实施例中，隧道电介质698具有高-低-高的导带偏移。换言之，区域716具有比区域714更大的导带偏移。此外，区域714具有比区域712更小的导带偏移。
在本实施例中，隧道电介质698具有高-低-高的价带偏移。换言之，区域716具有比区域714更大的价带偏移(相对于半导体沟道699的价带)。此外，区域714具有比区域712更小的价带偏移。
另外，电荷存储区域710具有的价带偏移(相对于半导体沟道699的价带)小于电介质隧道区域712的价带偏移。这可以有助于改善擦除效率和数据保持。
图8B是当相对于沟道施加高正向偏置(例如，大约20V)于控制栅极时，在程序偏置条件下的存储器单元的一个实施例的能带图，该沟道保持在低偏置(例如，大约0伏)。图8C是当沟道电势提高至高电平(例如，大约2 0V)时，同时控制栅极保持在低偏置(例如，大约0伏)，在擦除偏置条件下的存储器单元的一个实施例的能带图，。图8B和8C中的物理区域与图8A中的物理区域一致。
参考图8B，在程序期间，高偏置施加于存储器单元(或字线605)的金属控制栅极。半导体沟道699处于较低的偏置，例如接地。来自半导体沟道699的电子隧穿穿过电介质层716。注意到，假设隧道电介质区域714具有比隧道电介质区域716更小的导带偏移，则更有能量的电子不需要隧穿穿过隧道电介质区域714以到达CSR 697。到达CSR 697的电子可以在电荷存储层710、708、706中的任一个中被俘获。
参照图8C，在擦除期间，半导体沟道699处于比金属控制栅极605更高的电势。来自半导体沟道699的空穴隧穿穿过电介质层716。注意到，假设隧道电介质区域714具有比隧道电介质区域716更小的价带偏移，则一些空穴不需要隧穿穿过隧道电介质区域714以到达CSR 697。达到CSR 697的空穴可以与被俘获在CSR 697中的电子重新结合。
另外回来参照图8A，注意到，电荷俘获层708具有比电荷俘获层710的价带偏移更大的价带偏移(例如，相对于半导体沟道699)。同样地，电荷俘获层708具有比电荷俘获层706的价带偏移更大的价带偏移。前述内容可以使擦除存储器单元更加容易。
另外回来参照图8A，注意到，电荷俘获层710具有比电介质层712的价带偏移更小的价带偏移(例如，相对于半导体沟道699)。再次参照图8A，这意味着不需要隧穿穿过电介质层712的空穴也不需要隧穿穿过电荷俘获层710。另一方面，如果电荷俘获层710的价带偏移假设大于电介质层712的价带偏移，则然后在擦除期间不需要隧穿穿过电介质层712的一些空穴可能需要隧穿穿过电荷俘获层710，这可能使擦除存储器单元更困难。因此，本实施例中的区域710和712的价带的配置有助于擦除存储器单元。
如上所述，CSR的高-低-高的导带偏移可以改善数据保持。参照图8D，在电荷存储层708中俘获的电子(e-)面向导带801中的势垒，以移动到电荷存储层706或710。此外，电荷存储层708具有的相对于隧道电介质712的导带偏移大于电荷存储层710相对于隧道电介质层712的导带偏移。因此，可以改善数据保持。
在一个实施例中，带隙工程用于降低电荷存储层708的导带以创建甚至更大的势垒。换言之，电荷存储层708的导带偏移减小。作为一个示例，可以掺杂电荷存储层708的高k材料，以降低导带级别。
在一个实施例中，带隙工程用于降低电荷存储层708的价带。换言之，电荷存储层708的价带偏移增加。例如，可以掺杂电荷存储层708的高k材料。增加电荷存储层708的价带偏移可以改善擦除。
注意到，在电荷存储层706和710是氮化硅的实施例中，这些层可以被认为是中k电介质。在一个实施例中，电荷存储层706和708均是高k电介质，但是电荷存储层710是中k电介质。在一个实施例中，电荷存储层710和708均是高k电介质，但是电荷存储层706是中k电介质。在一个实施例中，电荷存储层706和710各自是高k电介质，但是电荷存储层708是中k电介质。在一个实施例中，电荷存储层706、708和710均是高k电介质。
图9A是存储器单元的一个实施例的能带图，其中电荷存储层中的两层为高k电介质，而电荷存储层中的一层是中k电介质。参照图9A，电荷存储层706和708各自是高k电介质。作为一个示例，电荷存储层706是氧化镧(例如La2O3)。电荷存储层708可以是但不限于氧化铪(HfO2)、氧化锆(例如ZrO2)、Y2O3或ZrO4。层710的中k电介质可以例如是氮化硅(例如，Si3N4)。隧道电介质698和阻挡氧化物696可以相同或相似于图7A的示例列出的材料。
为电荷存储层706所选择的材料具有与氮化硅相似的带结构。例如，La2O3具有与S13N4相似的能带结构(至少关于价带的上边缘和导带的下边缘)。但是，Si3N4可以是中k电介质。高k电介质提供更高的控制栅极电容耦合。因此，可以改善存储器单元的性能。
图9B是存储器单元的一个实施例的能带图，其中电荷存储层中的两层为高k电介质，而电荷存储层中的一层是中k电介质。参照图9B，电荷存储层708和710均是高k电介质。作为一个示例，电荷存储层710是氧化镧(例如La2O3)。电荷存储层708可以是但不限于氧化铪(HfO2)、氧化锆(例如ZrO2)、Y2O3或ZrSiO4。层706的中k电介质可以例如是氮化硅(例如，Si3N4)。隧道电介质698和阻挡氧化物696可以相同或相似于图7A的示例列出的材料。
图9C是存储器单元的一个实施例的能带图，其中电荷存储层中的三层是高k电介质。作为一个示例，电荷存储层706和710均为氧化镧(例如La2O3)。电荷存储层708可以是但不限于HfO2、ZrO2、Y2O3、La2O3、ZrSiO4、BaZrO2、BaTiO3、T2O5、Zr2SO3。隧道电介质698和阻挡氧化物696可以相同或相似于图7A的示例列出的材料。
图9D是存储器单元的一个实施例的能带图，其中电荷存储层中的三层是高k电介质。隧道电介质698和阻挡氧化物696可以相同或相似于图7A的示例列出的材料。作为一个示例，电荷存储层706是氧化镧(例如La2O3)。电荷存储层708可以是但不限于HfO2、ZrO2、Y2O3、La2O3、ZrSiO4、BaZrO2、BaTiO3、T2O5、Zr2SO3。电荷存储层710可以是氧化镧铝(例如LaAlO3)。
参照图9D，取决于层710中的氧化镧铝中的铝的含量，导带和价带偏移可以相对于诸如氧化镧(例如La2O3)的材料增加。图9D示出了短划线910，以表示如果区域710是La2O3则导带将处于的位置，以及短划线912表示如果区域710是La2O3则价带将处于的位置。区域710的导带801的部分示出了假定在区域710的LaAlO3中的镧与铝是50/50混合物的能级。这些线示出LaAlO3相对于La2O3的更大的导带偏移。同样地，这些线示出了LaAlO3相对于La2O3的更大的价带偏移。导带偏移的增加以及价带偏移的增加可以改善数据保持。随着LaAlO3带偏移(相对于例如La2O3)变大，可以减少LaAlO3的厚度。可选地，可以增加电荷俘获层708的厚度以增加电荷俘获的效率。
在作为图9D的示例的替代的另一个实施例中，交换了用于层706和710的材料。因此，另一种组合是氧化镧铝(例如LaAlO3)用于电荷存储层706。电荷存储层708可以是但不限于HfO2、ZrO2、Y2O3、La2O3、ZrSiO4、BaZrO3、BaTiO3、T2O5、Zr2SO3。电荷存储层710可以是氧化镧(例如La2O3)。在这样的实施例中，将交换区域706和710的在图9D中所示的导带和价带。
图9E是存储器单元的一个实施例的能带图，其中电荷存储层中的三层是高k电介质。隧道电介质698和阻挡氧化物696可以相同或相似于图8A的示例列出的材料。作为一个示例，电荷存储层706和710均是氧化镧铝(例如LaAlO3)。电荷存储层708可以是但不限于氧化铪(例如HfO2)、氧化锆(例如ZrO2)、Y2O3或ZrSO4。
结合图7A-9E所描述的电荷俘获层的材料和带结构也可以应用于2D NAND。注意到，对于一些2D NAND的实施例，隧道电介质具有单个氧化硅层，代替关于3D NAND的示例所讨论的三层。因此，用于2D NAND的隧道电介质区域的带结构可以具有单个区域，诸如区域712或716(在一些实施例中被描述为SiO2)。因此，回来参照图2B，结合图7A-9E所讨论的用于电荷俘获层的各种材料可以用于隧道CTL 341、中间CTL 343和栅CTL 345。注意到，隧道CTL 341可以对应于电荷俘获层710，中间CTL 343可以对应于电荷俘获层708，并且栅CTL345可以对应于电荷俘获层706。
图10是制造具有高k电荷存储区域的存储器器件的过程的一个实施例的流程图。该过程可以用于制造2D存储器阵列(诸如2D NAND)或3D存储器阵列(诸如3D NAND)。可以制造例如但不限于图2A、2B、3A、3B、4A、4B和4C所示的器件。在一个实施例中，NAND串是3D存储器阵列中的直线NAND串。在一个实施例中，NAND串在3D存储器阵列中是U形的。注意到，步骤可以以不同于流程图中所表现的顺序执行。
步骤1002包含制造(或形成)半导体沟道。这是指制造包括半导体的区域。在一个实施例中，制造诸如图2B的示例的2D NAND的半导体沟道337。在一个实施例中，制造例如但不限于图5A、5B、6A或6B的示例的3D NAND的半导体沟道699。在一个实施例中，半导体沟道是硅。在一个实施例中，半导体沟道是锗。在一个实施例中，半导体沟道是III-V族化合物。半导体沟道不限于这些示例。
步骤1004包含制造隧道电介质区域。至少在过程结束时，隧道电介质区域相邻于半导体沟道(注意到，半导体沟道可以在隧道电介质区域之后形成)。在一个实施例中，用于2D NAND的隧道电介质335(诸如图2A或2B的示例)在基板340的表面上形成。在一个实施例中，形成用于诸如图5A、5B、6A或6B的示例的3D NAND的隧道电介质698。例如，可以在步骤1004中形成如图7A所描绘的隧道SiO2层712、隧道SiN层714和隧道SiO2层716。
步骤1006包含制造电荷俘获区域，该电荷俘获区域至少在过程结束时与隧道电介质区域相邻。在一个实施例中，制造用于诸如如图2B所描绘的2D NAND的隧道CTL 341、中间CTL 343和栅CTL 345。在一个实施例中，制造诸如图7A所描绘的用于3D NAND的第一(或栅)电荷俘获层706、第二(或中间)电荷俘获层708和第三(或隧道)电荷俘获层710。已经描述了用于3D NAND的许多示例，但是步骤1006不限于这些示例。因此，结合图7A、8A-8C和9A-9E所讨论的电荷俘获层的材料可以在步骤1006中使用。在步骤1006中，至少一个层是高k电介质。如已经讨论的，在一个实施例中，其为中间层。在一些实施例中，两层或三层是高k电介质。
步骤1008包含形成控制栅极电介质，该控制栅极电介质至少在过程结束时与电荷俘获区域相邻。在一个实施例中，在电荷俘获区域上形成诸如图2B的示例的用于2D NAND的控制栅极电介质333。在一个实施例中，在步骤1008中形成用于3D NAND的阻挡氧化物696。例如，可以形成氧化硅层704和氧化铝层702。
步骤1010包含形成控制栅极，该控制栅极至少在过程结束时与控制栅极电介质相邻。在一个实施例中，用于2D NAND的控制栅极351形成在控制栅极电介质333上。此外，字线353可以形成在控制栅极351上。在一个实施例中，金属字线形成在3D NAND中(例如，字线605，图7A)。
图11是制造3D存储器阵列的过程的一个实施例的流程图，其中电荷存储区域包括高k电介质。图12A-12K描绘了在图11的过程的各个步骤之后的结果。在图11中，步骤不需要作为离散的步骤以指示的顺序进行。可以进行各种修改。此外，也可以进行从半导体制造领域已知但在此未明确描绘的其他步骤。图11表示“字线最后(word line last)”技术，其中字线在形成NAND串之后形成。例如，在形成NAND串之后，牺牲氮化硅至少部分地用金属替换。
在该过程之前，可以在基板中形成下堆叠(below-stack)电路和金属层。可以在基板201中形成各种电路。例如，金属层M0可以例如用于电力线和全局控制信号，并且金属层M1可以例如用于位线和总线信号。在一些情况下，为了使信号路由更容易并且节省面积，也可以使用第三金属(M2)，例如在阵列下的总共三层(或更多层)金属层。金属层可以由图案化的金属薄膜制成。例如，铝可用于顶部金属层，而其他层是钨。可能地，使用对应的集成方案，可以使用铜代替上层的铝。对于硅化物，可以使用例如Ni、Ti、Co或W。
步骤1102包含在基板201上方沉积交替的氧化硅(SiO2)/氮化硅(SiN)层。氮化硅是牺牲层，其由金属代替以形成字线(以及源极选择线(SGS)和漏极选择线(SGD或SG))。氧化硅将用作金属字线(和选择线)之间的绝缘层。可以使用其他绝缘体代替氧化硅。可以使用其他牺牲材料代替氮化硅。
步骤1104包含在交替的氧化硅(SiO2)/氮化硅(SiN)层中蚀刻狭缝。步骤1106包含用绝缘填充狭缝。图4B和4C示出了用于直线NAND串的狭缝502的示例。图3B示出了U形NAND串的狭缝408的一个示例。形成狭缝的图案可以广泛地变化。
步骤1108包含在氮化硅和氧化硅的交替层中蚀刻存储器孔(MH)。反应离子蚀刻可以用于蚀刻存储器孔。在存储器阵列区域中，存储器孔被密集地放置。例如，存储器孔可以具有70-110纳米(nm)(70-110×10-9米)的半径。这是一个示例范围；可以使用其他范围。也要注意到，半径可以从上到下变化。
图12A示出了步骤1108之后的结果。图12A示出了在半导体基板201上的堆叠体1200中与绝缘层(D0-D8)交替的牺牲层(SAC0-SAC7)。本实施例中，牺牲层是的氮化硅(SiN)，并且将最终是层SGS、WL0、WL1、WL2、WL3、WL4、WL5和SGD。在本实施例中，绝缘层是氧化硅。六个存储器孔(MH)被描绘为垂直地延伸穿过交替的牺牲层和绝缘层。在一个实施例中，存储器孔向下延伸到由硅形成的半导体基板201。蚀刻存储器孔可以中途蚀刻至半导体基板201中。x-y-z坐标系被描绘，示出了形成的方向。存储器孔均具有平行于z轴的主轴。
图12B示出了在步骤1108之后的来自图12A的层SAC6的截面图，示出了存储器孔(MH)的一种可能的图案。其不是唯一可能的图案。例如，存储器孔不需要如所描绘的交错。x-y-z坐标系被描绘，示出了形成的方向。注意到，线A-A’表明图12A是沿着图12B的线A-A'的截面。也要注意到，在该示例中，存储器孔在水平方向(例如，x-y平面)上具有圆形截面。存储器孔的截面不要求是圆形的。注意到，在不同层中的存储器孔的半径可以不同。例如，在下部层处的存储器孔可以具有更小的半径。在图12A-12B中未描绘狭缝，以便不使得图表模糊。
步骤1110包含在用于源极侧选择晶体主体的存储器孔的底部处的硅的形成。在一个实施例中，硅是单晶硅。在一个实施例中，步骤1110包含在存储器孔的底部处的外延硅生长。在一个实施例中，使用诸如二氯代硅烷(DCS)和HCl的前驱体。在一个实施例中，步骤1110包含两个子步骤。在第一子步骤中，进行氢中的烘烤。该烘烤可以在约750至950摄氏度，并且可以在约10秒至150秒之间。作为一个示例，氢气流速是约10至50sccm。作为一个示例，压力可以是约10至30mTorr。另外，氮气流可以用于减轻氮化物拐角上的无意的成核位置。氮气流可以是约10至50sccm。这种可选的氮气流步骤在外延硅生长之前钝化了悬挂的硅键。存储器孔的垂直侧壁可能具有无意的成核位置。无意的成核位置可以是悬挂的硅键。钝化悬挂的硅键有助于防止硅在存储器孔的垂直侧壁上的无意的生长。在存储器孔中材料的形成期间，这样的生长可能潜在地阻塞存储器孔。
第二子步骤是外延硅生长。在一个实施例中，在该子步骤中使用诸如二氯代硅烷(DCS)和HCl的前驱体。作为一个示例，HCl流速是约50至150sccm。作为一个例子，DCS流速是约为100至400sccm。可以使用除二氯代硅烷(DCS)和HCl之外的前驱体。温度的示例范围是750到850摄氏度。但是，可以使用更高或更低的温度。作为一个示例，压力可以是约10至30mTorr。时间可以根据外延生长的期望量变化。生长速率可以随温度增加。整个生长过程可以在化学气相沉积(CVD)技术(单晶片过程或批量)中执行。
图12C描绘了在步骤1110之后的结果，示出了在存储器孔(MH)的底部中的单晶硅区域614。注意到，硅区域614将充当源极侧选择晶体管的主体。
步骤1112是ISSG(原位蒸汽生成)形成氧化物的步骤。参照图12D，在存储器孔中的氮化硅的暴露的侧壁上形成了氧化物704。氧化物1202也形成在存储器孔的底部处的单晶硅614的暴露的表面上。氧化物704也可以形成阻挡氧化物696的一部分。例如，该氧化物可以充当氧化硅层704。氧化物为稍后牺牲氮化硅的移除提供了高湿法蚀刻选择性。在一个实施例中，步骤1112使用85℃至1150℃之间的生长温度。步骤1112可以包含自由基氧化(O2+H2)。
步骤1114包含在存储器孔中沉积电荷俘获层(CTL)。这些层可以沉积为存储器孔的垂直侧壁之上、以及在硅区域614之上的数个共形层。图12E描绘了在步骤1114之后的结果。
图12E示出了仅包含来自图12A、12C和12D的存储器孔中的一个的堆叠体1200的部分1204。第一电荷俘获层706作为共形层沉积在存储器孔的暴露的垂直侧壁之上，以及在存储器孔的底部上的氧化物1202之上。第二电荷俘获层706作为共形层沉积在第一电荷俘获层706的暴露的垂直侧壁之上，以及在存储器孔的底部处的第一电荷俘获层706之上。第三电荷俘获层710作为共形层沉积在第二电荷俘获层708的暴露的垂直侧壁之上，以及在存储器孔的底部处的第二电荷俘获层708之上。
第一电荷俘获层706、第二电荷俘获层708和第三电荷俘获层710可以由包含但不限于结合图7A-9E所讨论的那些材料形成。电荷俘获层可以例如使用ALD或CVD来沉积。
在一个实施例中，电荷俘获层中的至少一个是ZrO2。例如，第二电荷俘获层708可以是ZrO2。以下描述示例的沉积参数。可以使用ALD或CVD沉积ZrO2。ALD前驱体包含但不限于ZrCl4+H2O。可以使用N2环境。生长温度可以是约300℃。CVD前驱体包含四叔丁醇锆(ZTB)、Zr(OC(CH3)3)4。沉积温度可以是300℃或更高。形成ZrO2的一个可能的问题是由于界面氧化物(例如，ZrOx-SiOx的形成)而导致的k值的减小。在一个实施例中，SiN/ZrO2/SiN的夹层采用后退火形成，以界面氧化物。以下结合图13A和13B讨论其他细节。以下也讨论了用于减少和/或控制界面处的陷阱密度的技术。另外，以下讨论用于形成深陷阱的技术，其可以改善数据保持。
在一个实施例中，电荷俘获层中的至少一个是HfO2。例如，第二电荷俘获层708可以是HfO2。以下描述示例的沉积参数。作为一个示例，可以使用ALD沉积HfO2。前驱体包含加热至大致185℃的HfCl4(在室温下为固体)，以获得充足的含铪的脉冲的蒸气压。可以使用H2O作为氧化剂。沉积速率和机制可以是起始表面和晶片温度的强函数。在大约1mTorr的压力下，可以在300℃-350℃之间的相对低的温度下沉积。HfO2也可以采用在550℃至650℃范围内的温度，使用CVD或MOCVD进行沉积。对于基于MOCVD的层，可以使用前驱体的同时或脉冲注入。由同时注入沉积的薄膜可以在O2作为氧化剂的情况下，在600℃下从四(二乙基氨基)铪(TDEAH)和四(二甲基氨基)硅(TDMAS)前驱体获得。
步骤1116是在存储器孔中沉积隧道电介质698中的至少一层。隧道电介质698可以沉积为电荷俘获区域697上的共形层。因此，隧道电介质698可以覆盖帽电荷俘获区域697的垂直侧壁、以及硅区域614上的电荷俘获区域697的部分。
步骤1116可以包含沉积多个层，诸如SiO2和SiON，SiO2最接近电荷俘获区域。隧道电介质也可以包含SiO2和ISSG(原位蒸汽发生)形成的氧化物，SiO2最接近电荷俘获区域。隧道电介质可以包括三层：SiO2、SiON和ISSG形成的氧化物。隧道电介质可以例如使用ALD或CVD来沉积。
步骤1118在隧道电介质上沉积保护层。在一个实施例中，沉积非晶硅。非晶硅可以是未掺杂的。图12F描绘了步骤1118之后的结果。图12F示出了图12E的存储器孔。隧道SiO2层712作为共形层沉积在第三电荷俘获层710的暴露的垂直侧壁之上，以及在存储器孔的底部处的第三电荷俘获层710之上。隧道SiN层714作为共形层沉积在隧道SiO2层712的暴露的垂直侧壁之上，以及在存储器孔的底部处的SiO2层712之上。隧道SiO2层716作为共形层沉积在隧道SiN层714的暴露的垂直侧壁之上，以及在存储器孔的底部处的隧道SiN层714之上。非晶氧化硅1208作为共形层沉积在隧道SiO2层716的暴露的垂直侧壁之上，以及在存储器孔的底部处的隧道SiO2层716之上。在一个实施例中，使用SiON代替SiN层714。
步骤1120包含在存储器孔的底部处进行蚀刻，以暴露硅区域614。在一个实施例中，其是反应离子蚀刻(RIE)。步骤1122是后湿法蚀刻清洁。该步骤移除保护层1208。在一个实施例中，使用湿法蚀刻以移除非晶硅保护层1208。另外，来自步骤1120的蚀刻的聚合物残余物也被蚀刻掉。
图12G示出了在步骤1122之后的结果。蚀刻在存储器孔的底部处已经创建开口1210，暴露将作为源极侧选择晶体管的主体的硅614的表面。非晶硅保护层1208已经被移除，但有助于在蚀刻期间保护隧道电介质。
步骤1124是沉积半导体沟道。在一个实施例中，沉积非晶硅。其可以作为共形层沉积在存储器孔中的隧道电介质的暴露的侧壁之上，以及在存储器孔的底部处的暴露的硅614之上。半导体沟道可以由除了硅以外的半导体形成。
步骤1126是在存储器孔中沉积氧化硅的芯。在一个实施例中使用ALD。图12H示出了在步骤1126之后的结果。硅沟道699示出为在隧道层716的侧壁之上、以及在存储器孔的底部处的硅614的顶部之上的共形层。所描绘的SiO2芯695填充存储器孔的剩余部分。
步骤1128是在SiO2芯695中形成凹陷。在一个实施例中，其为干法蚀刻。在步骤1130中，非晶硅沉积在SiO2芯695的凹陷中。可以由CVD沉积非晶硅。在步骤1132中，杂质植入到非晶硅中。掺杂可以是原位的。杂质可以是砷、磷、硼或其组合，但不限于此。步骤1134是激活退火。其减少了接触电阻。图12I示出了在步骤1134之后的结果，示出了在SiO2芯695的顶部处的硅盖帽1212。
步骤1136是蚀刻狭缝。其移除了狭缝中的材料，并且完成了牺牲氮化硅的移除并且沉积金属。
步骤1138包含经由狭缝进行蚀刻，以移除氮化硅层的部分。蚀刻可以包含经由狭缝引入蚀刻剂，该蚀刻剂对于氮化硅具有更高的选择性，以移除氮化硅层。湿法蚀刻对于氧化硅的选择性不是相对较高的，使得基本上不移除氧化硅。相对于氧化硅，蚀刻对于氮化硅可以具有相对较高的选择性(例如，以1000倍，或者更通常地，100倍或更大)。还要注意到，蚀刻不应该移除NAND串。注意到，ISSG氧化物704可以充当蚀刻停止。
湿法蚀刻应该基本上移除其中正在形成NAND串的整个氮化硅层(存储器单元区域)，使得当移除的氮化硅的区域被金属替换时，金属将基本上在存储器单元区域中的整个层中延伸。因此，不同级别处的字线层应该彼此隔离并且不会一起短路。这适用于无论何种蚀刻方法，例如蚀刻剂是否经由狭缝、存储器孔、其他孔或空隙或其组合引入。当氮化硅由蚀刻通过狭缝被移除时，存储器孔中的NAND串充当支撑氧化硅层的锚(anchor)。
各种蚀刻技术可以用于蚀刻氮化硅。在一个实施例中，氮化物可以由加热的或者热的磷酸(H3PO4)蚀刻。作为示例，磷酸的沸点随着酸的浓度变化。例如，对于79.5％-94.5％之间的酸的浓度范围，沸点可以在140℃-220℃之间变化。氮化硅的蚀刻速率随着温度和酸的浓度变化。因为浴在高温下操作，水容易从溶液蒸发，并且磷酸的浓度改变。因此，其可以被认为是“湿法”蚀刻的类型。但是，湿法蚀刻对于氮化物不是必需的，因为可以应用其他蚀刻技术。在其他实施例中，堆叠体中的牺牲材料可以是除了氮化硅之外的其他物质。因此，可以使用不同类型的蚀刻过程和蚀刻剂。
注意到，牺牲材料可以由蚀刻通过孔、空隙等被移除，而不是通过狭缝进行蚀刻以移除牺牲材料。在另一个实施例中，在过程的更早阶段，由蚀刻通过存储器孔移除牺牲材料，从而移除牺牲材料。在这样的实施例中，狭缝可以填充有材料，当通过存储器孔蚀刻时，该材料充当锚。
步骤1140包含在存储器孔的底部处的暴露的硅614的水蒸汽发生器(WVG)氧化。该步骤用于形成源极侧选择晶体管的栅氧化物。WVG氧化选择性地使硅氧化。另外，在步骤1140中，基板的表面也可以被氧化。
图12J示出了在步骤1140之后的结果。源极侧选择晶体管的栅氧化物1216a示出在硅614的垂直侧壁上。另外，在基板201的表面上示出了氧化物1216b。注意到，在一个实施例中，基板201是p基板，至少靠近氧化物1216b。
在步骤1141中，形成氧化铝阻挡层。阻挡层可以由ALD通过狭缝从存储器孔的外侧沉积。
步骤1142是在移除了牺牲氮化物的孔中沉积氮化钛阻障层。
步骤1144包含经由狭缝在凹陷中沉积金属(例如，一个或多个层)。在一个实施例中，金属是钨。其形成金属/氧化物堆叠体。当移除牺牲材料时，在狭缝中提供金属以填充留下的凹陷。化学气相沉积(CVD)或原子层沉积(ALD)可以用于沉积金属。在一个实施例中，首先形成钨成核层，然后由CVD沉积钨。步骤1146是重新填充狭缝。可以进行钨的凹陷以隔离字线。也可以由CVD沉积覆盖物dTEAS。
图12K示出了在步骤1146之后的结果。牺牲层SAC0-SAC7分别由金属层SGS、WL0-WL5和SGD替代。氧化硅阻挡层704被描绘为邻接氧化铝阻挡层702。氮化钛层1222也被描绘为相邻于用于字线的金属。在步骤1146之后，存储器孔和相邻字线层的xy截面可以类似于图7A的图。
以下描述制造一个实施例的电荷俘获区的细节，其中至少一个电荷俘获层是ZrO2。图13B中描绘了说明过程的一个实施例的流程图。该过程可以用于图11中的步骤1114。当形成诸如图2B的2D存储器单元时，也可以使用该过程。该方法为晶体ZrO2的形成作准备。晶体化ZrO2可以增加k值。该过程也处理了上述可能存在界面氧化物的问题，该问题可能减少k值。在这个过程中，三个电荷俘获层是：SiN/ZrO2/SiN。
图13A描绘了用于过程的一个实施例的温度相对于时间的曲线图，其中中间电荷俘获层是ZrO2。温度RT是指室温。用于T1、T2和T3的示例是：650℃、300℃、600℃。在一个实施例中，t1和t8之间的时间是约5至30分钟。在时间t1时，温度从室温斜升到T1(步骤1302，图13B)。然后，在时间t1至t2之间沉积氮化硅(例如，S3N4)用于第一电荷俘获层706(步骤1304)。在时间t2和t3之间，温度从温度T1斜降至T2(步骤1306)。
然后，在温度T2下，在时间t3和t4之间沉积氧化锆(例如ZrO2)(步骤1308)。在本实施例中，氧化锆充当第二电荷俘获层708。在时间t4到t5之间，温度从温度T2斜升至T3(步骤1310)。控制温度提高的速率以帮助提供高质量的界面。在时间t5到t6之间，在温度T3下进行沉积后退火(步骤1312)。
然后，在时间t6和t7之间，温度从T3斜升至T1(步骤1314)。在温度T1下，从时间t7至t8沉积氮化硅(例如S3N4)用于第三电荷俘获层710(步骤1316)。然后，在时间t8之后，温度可以斜降。
因此，前述方法产生晶体ZrO2。晶体ZrO2可以具有大于40的介电常数(k)。此外，该方法减少或消除界面氧化物的形成。此外，通过控制时刻t4和t5之间的梯度温度(ΔT/Δt)以及沉积后退火温度，可以在宽范围内调节k值。
除了ZrO2之外的高k材料可以晶体化。因此，在一些实施例中，电荷俘获层中的至少一个被晶体化。晶体化电荷俘获层可增加k值。
高k材料的k值的调节可以用于除ZrO2之外的材料。因此，在一些实施例中，调节电荷俘获层中的至少一个的k值。因为更高的k值是期望的，在一些实施例中增加k值。
图13C-13F描述了用于改善电荷俘获区域的性能的若干附加技术。在图11的步骤1114中可以使用任何这些过程。但是，这些过程不限于3D NAND示例。作为一种替代，这些过程可以用于2D NAND。这些示例用于ZrO2电荷俘获层。但是，原理不限于用于电荷俘获层的ZrO2。
在一些实施例中，技术用于减少和/或控制界面陷阱密度。图13C描绘了可以减少和/或控制界面陷阱电荷的一个实施例的步骤的流程图。在步骤1308中，沉积ZrO2。在步骤1322中，在N2/H2环境中进行ZrO2沉积后退火。与N2或Ar环境相比，在N2/H2环境中的ZrO2沉积后退火可以导致更低的界面陷阱。在一个实施例中，13C的过程随着图13B的过程进行。但是，不需要使用彼此结合的过程。
图13D描绘了一个实施例的流程图，该实施例将阳离子添加至中间高k层ZrO2，其可以稳定立方或四方相。在步骤1308中，沉积ZrO2。在步骤1328中，阳离子掺杂物被添加至ZrO2。在一个实施例中，这种掺杂是原位的。阳离子掺杂物可以包含但不限于钇、镁、钙、铁和铈。在一个实施例中，13D的过程随着图13B的过程进行。但是，不需要使用彼此结合的过程。
图13E描绘了一个实施例的流程图，该实施例将铝添加至中间高k层ZrO，其可以增加k值。在步骤1330中，使用ALD沉积ZrO2。在步骤1332中，铝作为掺杂物添加至ZrO2。在一个实施例中，这种掺杂是原位的。在一个实施例中，13E的过程随着图13B的过程进行。但是，不需要使用彼此结合的过程。
本文公开的一些实施例包含在电荷俘获层中的至少一个形成深陷阱。可以基于将电子或空穴从深陷阱移除至高k材料的导带或高k材料的价带所需的能量来限定深陷阱。也可以基于陷阱的能级至价带和导带之间的中点有多近来限定深陷阱。例如，深陷阱可以被限定为在具有宽度为带隙的1/3并且在价带和导带之间居中的带的陷阱。作为另一个示例，深陷阱可以被限定为在具有宽度为带隙的1/2并且在价带和导带之间居中的带的陷阱。前述示例是指在带隙内的能量空间中连续分布，并且具有电介质的带隙的约1/3或约1/2的宽度，并且以带隙的中点为中心的陷阱。在另一个示例中，陷阱可以具有位于电介质的带隙的1/3或1/2的大致范围内的若干离散能级，其范围大致地以带隙的中点为中心。在又一个示例中，陷阱可以连续地分布在带隙内，并且在上述能量范围的一些部分中也具有若干离散能级。在一个实施例中，高k层中的一个中的大多数陷阱是深陷阱。
在一个实施例中，HfO2掺杂有Nb以产生具有低于导带约3.2eV的能级的深陷阱。每单位面积的陷阱浓度可以是约1e13cm-2(例如5e12至5e13cm2)。这些是用于作例证的数字，并且可以更高或更低。如果HfO2薄膜是5nm，则le13cm-2的面积密度将转化为约2e19cm-3(le13/5e-7)的体积密度。或者对于5e12至5e13cm2的范围内，体积浓度可以为le19至le20cm3。
深陷阱可以提供更好的数据保持。另外，可以调节陷阱级别，其可以帮助获得更长的数据保持。此外，陷阱位置数量上的增加可以改善性能。此外，可以增加k值。图13F描绘了在中间高k层中创建深陷阱的一个实施例的流程图，在该示例中使用了ZrO。在步骤1308中，沉积ZrO2。在步骤1342中，ZrO2掺杂有氮。在一个实施例中，这种掺杂是原位的。在步骤1344中，进行沉积后退火。这可以形成ZrON。在一个实施例中，13F的过程随着图13B的过程进行。但是，不需要使用彼此结合的过程。
其他过程技术仍然可以用于改善电荷俘获层的性质。一个实施例包含采用材料掺杂高k材料，该材料降低了高k材料相对于半导体沟道699的导带偏移。在一个实施例中，诸如ZrO2的高k成分采用Zn掺杂。在一个实施例中，ZrON采用Zn掺杂以形成ZrZnON。前述可以通过使用一定量的ZnO掺杂ZrON来获得。更好的电荷俘获层特性可以源于ZrZnON相对于隧道电介质层712中的SiO2、以及隧道电介质层706、710中的Si3N4的更小的导带偏移。另外，ZrZnON可以通过更深能级的陷阱而具有更强的电子俘获能力。由于ZnO的负导带偏移(相对于硅或者多晶硅沟道的能级)，ZrZnON薄膜中的一些陷阱与多晶硅沟道699的价带对齐或者在多晶硅沟道699的价带之上。因此，在擦除期间注入的空穴可以直接与在ZrZnON膜中俘获的电子重新结合，并且因此可以获得更高的擦除速度。
除已讨论的这些之外，电荷俘获层的许多其他变化是可能的。在一些实施例中，存在单个中间的高k层。换言之，存在三个电荷俘获层。
在一些实施例中，存在双重的中间层。例如，电荷俘获区域包括四个不同的电介质层。图14A示出了一个实施例，其中2D NAND单元具有电荷存储区域CS5，其含有隧道CTL341、中间CTL A 343a、中间CTL B 343b和栅CTL 345。图14B示出了一个实施例，其中3DNAND单元(相似于图7A)具有电荷存储区域，其含有电荷俘获层706、电荷俘获层A 708a、电荷俘获层B 708b和电荷俘获层710。双重中间层的一个示例是LaO/SiN-HfO/LaO堆叠体。双重的中间层的另一个示例是LaO/SiN-HfAlO/LaO堆叠体。
注意到，在其中存在双重的中间层的示例中，可以获得高-低-高的导带偏移。例如，电荷俘获层A 708a可以具有比电荷俘获层706更小的导带偏移。另外，电荷俘获层A708a可以具有比电荷俘获层710更小的导带偏移。同样地，电荷俘获层B 708b可以具有比邻近的电荷俘获层710更小的导带偏移。另外，电荷俘获层B 708b可以具有比电荷俘获层706更小的导带偏移。在2D的示例中，中间CTL A 343a可以具有比隧道CTL 341更小的导带偏移。另外，中间CTL A 343a可以具有比栅CTL 345更小的导带偏移。同样地，中间CTL B 343b可以具有比栅CTL 345更小的导带偏移。另外，中间CTL B 343b可以具有比隧道CTL 341更小的导带偏移。相似的论证适用于本文所讨论的低-高-低的价带偏移的2D和3D的示例。带隙工程可以用于获得前述的带偏移。
用于电荷俘获层的其他可能的堆叠包含但不限于LaO/SiN/LaO、LaAlO3/SiN/LaA1O3、LaO/HfAlO/LaO、SiN/ZrO2/SiN、SiN/ZrON/SiN、SiN/HfO2/SiN、SiN/HfAlO/SiN、SiN/HfN1-xOx/SiN、LaO/ZrO2/LaO、LaO/ZrO2/LaO、LaO/HfO2/LaO、LaO/HfAlO/LaO、LaO/HfN1-xOx/LaO、AlO/LaO/AlO和SiN/AlO/HfO。注意到，在前述的一些实施例中，带隙工程可以用于获得CSR 697的高-低-高的导带偏移和/或CSR 697的低-高-低的价带偏移。作为一个示例，对于LaAlO3/SiN/LaAlO3，可以调节外部的两层中的铝成分以提高导带，使得其将比SiN稍高。在前述示例中，在一个实施例中，对于具有导带略高于SiN的LaAlO3薄膜(例如，作为CTL 697中的中间膜)，LaAlO3的导带仍然可以低于与CTL 697相邻的隧道电介质薄膜的SiO2。在一些情形中，可以对中间层进行带隙工程，以降低其相对于外部两层的导带。可以关于价带进行相似的带隙工程，以获得CSR 697的低-高-低的价带偏移。
注意到，先前段落中的一些示例用于高k/中k/高k CSR 697。例如，LaO/SiN/LaO和LaAlO3/SiN/LaAlO3均可以具有这样的结构。在一个实施例中，带隙工程用于获得高k/中k/高k CSR 697的CSR 697的高-低-高的导带偏移。在另一个实施例中，具有高k/中k/高k CSR697的器件不具有CSR 697的高-低-高的导带偏移。例如，其可以具有CSR 697的低-高-低的导带偏移。
图15示出了可以包含一个或多个存储器裸芯或者芯片1512的非易失性存储器件1510。存储器裸芯1512包含存储器单元的阵列1500(二维存储器结构或三维存储器结构)、控制电路1520和读取/编写电路1530A和1530B。在一个实施例中，存储器阵列1500具有3DNAND配置。例如，本文所讨论的3D NAND配置中的任一个可以用在存储器阵列1550中。在一个实施例中，存储器单元阵列具有2D NAND配置。例如，本文所讨论的2D NAND配置的任一个可以用在存储器阵列1550中。
在一个实施例中，在阵列的相对侧上，通过各种外围电路以对称的形式实现对存储器阵列1500的存取，以便每侧的存取线路和电路系统的密度减少一半。读取/写入电路1530A和1530B包含多个感测模块1559，所述感测模块允许并行地读取或者编程存储器单元的页。通过字线经由行解码器1540A和1540B以及通过位线经由列解码器1542A和1542B，存储器阵列1500是可寻址的。数据可以经由列解码器1542A和1542B输入和输出(数据I/O)。在一个典型的实施例中，控制器1544被包含在与一个或者更多存储器裸芯1512相同的存储器器件1510(例如可移除存储卡或封装)中。指令和数据在主机和控制器1544之间经由线路1532传递，并且在控制器和一个或更多存储器裸芯1512之间经由线路1534传递。一个实现方式可以包含多个芯片1512。
控制电路1520与读取/写入电路1530A和1530B协作，以在存储器阵列1500上进行存储操作。控制电路1520包含状态机1522、片上地址解码器1524和功率控制模块1526。状态机1522提供了存储操作的芯片级控制。片上地址解码器1524提供地址接口，以在由主机或存储器控制器使用的地址和由解码器1540A、1540B、1542A和1542B使用的硬件地址(ADDR)之间进行转换。在存储操作期间，功率控制模块1526控制提供给字线和位线的功率和电压。在一个实施例中，功率控制模块1526包含可以一个或多个电荷泵，其可以产生大于供电电压的电压。
在一个实施例中，控制电路1520、功率控制电路1526、解码器电路1524、状态机电路1522、解码器电路1542A、解码器电路1542B、解码器电路1540A、解码器电路1540B、读取/编写电路1530A、读取/编写电路1530B和/或控制器1544中的一个或任何结合可以被称为一个或多个管理电路、管理电路系统、或者诸如此类。
本文所公开的一个实施例包括非易失性存储器件，其包括半导体沟道、与半导体沟道相邻的隧道电介质区域，其中隧道电介质区域包括第一隧道电介质层、具有与第一隧道电介质层相邻的第一电荷俘获层的电荷俘获区域、第二电荷俘获层和第三电荷俘获层、控制栅极电介质和控制栅极，其中控制栅极电介质在控制栅极和电荷俘获区域之间。第二电荷俘获层在第一电荷俘获层和第三电荷俘获层之间。第二电荷俘获层具有的相对于半导体沟道的导带偏移小于第一电荷俘获层相对于半导体沟道的导带偏移更，并且具有的相对于半导体沟道的导带偏移小于第三电荷俘获层相对于半导体沟道的导带偏移。第一电荷俘获层具有的相对于半导体沟道的价带偏移小于第一隧道电介质相对于半导体沟道的价带偏移。第二电荷俘获层包括介电常数大于7.9的高k材料。
本文所公开的一个实施例包含三维(3D)存储器器件，其包括具有水平延伸的主表面的基板、相对于主表面垂直延伸的半导体沟道、以及围绕半导体沟道的隧道电介质。隧道电介质区域具有与半导体沟道相邻的第一电介质层、第二电介质层和第三电介质层。第二电介质层具有的相对于半导体沟道的导带偏移小于第一电介质层相对于半导体沟道的导带偏移更，并且具有的相对于半导体沟道的导带偏移小于第三电介质层相对于半导体沟道的导带偏移更小。存储器器件还包括围绕隧道电介质区域的电荷俘获区域。电荷俘获区域具有与第三电介质层相邻的第一电荷俘获层、第二电荷俘获层和第三电荷俘获层。第二电荷俘获层具有的相对于半导体沟道的导带偏移小于第一电荷俘获层相对于半导体沟道的导带偏移，并且具有的相对于半导体沟道的导带偏移小于第三电荷俘获层相对于半导体沟道的导带偏移，其中第一电荷俘获层具有的相对于半导体沟道的导带偏移小于第三电荷俘获层相对于半导体沟道的导带偏移。第二电荷俘获层包括介电常数大于7.9的高k材料。存储器器件还包括围绕电荷俘获区域的阻挡氧化物区域和围绕阻挡氧化物区域的控制栅极。
本文所公开的一个实施例包含单片三维存储器器件，包括：半导体基板，其具有在水平面中延伸的主表面；导电材料的第一多层，其平行于基底的主表面延伸，其中导电材料的层包括存储器单元的金属控制栅极；绝缘材料的第二多层，其在半导体基板之上与堆叠体中的导电材料的第一多层相交替；以及多个NAND串，其垂直地延伸穿过导电材料的多层和绝缘材料的多层。NAND串中的每一个包括多个存储器单元和半导体沟道，该半导体沟道具有在相对于水平面的垂直方向上延伸的主轴线。存储器单元中的每一个包括电荷存储区域、在半导体沟道和电荷存储区域之间的隧道电介质、以及在电荷存储区域和控制栅极之间的阻挡氧化物。隧道电介质包括在半导体沟道和电荷存储区域之间的高-低-高的导带偏移。电荷存储区域包括在隧道电介质和阻挡氧化物之间的高-低-高的导带偏移。电荷存储区域包括第一电荷存储薄膜、第二电荷存储薄膜和第三电荷存储薄膜。第二电荷存储薄膜具有比第一电荷存储薄膜更低的导带。第二电荷存储薄膜具有比第三电荷存储薄膜更低的导带。第二电荷存储薄膜包括介电常数大于7.9的高k材料。第一电荷存储薄膜具有比最靠近电荷俘获层的隧道电介质的部分的价带更高的价带。
本文所公开的一个实施例包含制造非易失性存储器件的方法。该方法包括制造半导体沟道和制造隧道电介质区域。隧道电介质区域相邻于半导体沟道。隧道电介质区域包括第一电介质层。该方法包括制造具有第一电荷俘获层、第二电荷俘获层和第三电荷俘获层的电荷俘获区域。第一电荷俘获层相邻于隧道电介质区域。其包含在第一电荷俘获层和第三电荷俘获层之间形成第二电荷俘获层。第二电荷俘获层具有的相对于半导体沟道的导带偏移小于第一电荷俘获层相对于半导体沟道的导带偏移，并且具有的相对于半导体沟道的导带偏移小于第三电荷俘获层相对于半导体沟道的导带偏移。第一电荷俘获层具有的相对于半导体沟道的价带偏移小于第一电介质相对于半导体沟道的价带偏移。第二电荷俘获层包括介电常数大于7.9的高k材料。该方法还包括制造控制栅极电介质。电荷俘获区域在控制栅极电介质和隧道电介质之间。该方法还包括制造控制栅极。控制栅极电介质在控制栅极和电荷俘获区域之间。
本文所公开的一个实施例包含形成三维(3D)存储器器件的方法，包括：形成多个材料层，其中所述多个材料层平行于基板的主表面；在多个材料层中形成存储器孔；在存储器孔的每一个内形成第一电荷俘获层，其中第一电荷俘获层具有垂直侧壁；在第一电荷俘获层的垂直侧壁上形成第二电荷俘获层，其中第二电荷俘获层具有垂直侧壁，其中第二电荷俘获层包括介电常数大于7.9的高k材料；在第二电荷俘获层的垂直侧壁上形成第三电荷俘获层，其中第三电荷俘获层具有垂直侧壁；在第三电荷俘获层的垂直侧壁上形成第一电介质层，其中第一电介质层具有垂直侧壁；在第一电介质层的垂直侧壁上形成第二电介质层，其中第二电介质层具有垂直侧壁；在第二电介质层的垂直侧壁上形成第三电介质层，其中第三电介质层具有垂直侧壁；在第三电介质层的垂直侧壁上形成半导体沟道，其中第二电荷俘获层具有的相对于半导体沟道的导带偏移低于第一电荷俘获层相对于半导体沟道的导带偏移，其中第二电荷俘获层具有的相对于半导体沟道的导带偏移低于第三电荷俘获层相对于半导体沟道的导带偏移，其中第三电荷俘获层具有的相对于半导体沟道的导带偏移低于第一电介质层相对于半导体沟道的导带偏移；形成围绕电荷俘获区域的阻挡氧化物区域；以及形成围绕阻挡氧化物区域的金属控制栅极。
一个实施例包含形成单片三维(3D)存储器器件的方法。该方法包括形成电荷俘获区域，其中电荷俘获区域具有第一电荷俘获层、第二电荷俘获层和第三电荷俘获层，其中第二电荷俘获层在第一电荷俘获层和第三电荷俘获层之间，其中第二电荷俘获层包括介电常数大于7.9的高k材料；形成隧道电介质区域，其中电荷俘获层区域具有第一电介质薄膜、第二电介质薄膜和第三电介质薄膜，其中第三电荷俘获薄膜相邻于第一电介质薄膜；形成相对于半导体基板的主表面垂直延伸的半导体沟道，其中隧道电介质区域围绕半导体沟道，其中第三电介质薄膜相邻于半导体沟道，其中第二电介质层具有的相对于半导体沟道的导带偏移小于第一电介质薄膜相对于半导体沟道的导带偏移，并且具有的相对于半导体沟道的导带偏移小于第三电介质薄膜相对于半导体沟道的导带偏移，其中第二电荷俘获薄膜具有的相对于半导体沟道的导带偏移小于第一电荷俘获薄膜相对于半导体沟道的导带偏移，并且具有的相对于半导体沟道的导带偏移小于第三电荷俘获薄膜相对于半导体沟道的导带偏移，其中第三电荷俘获薄膜具有的相对于半导体沟道的价带偏移小于第一电介质薄膜相对于半导体沟道的价带偏移；形成围绕电荷俘获区域的阻挡氧化物区域；以及形成围绕阻挡氧化物区域的金属控制栅极。
前述详细描述是为了说明和描述的目的而呈现的。其并不旨在穷举或限制于本公开的精确形式。鉴于以上教导，可以进行多种修改和改变。选择所描述的实施例其目的在于更好地解释原理和实际应用，从而使本领域的其他技术人员能够最佳地利用各种实施例，并且适用于预期的特定用途的各种修改。本发明的范围由所附的权利要求限定。

Claims (15)

1.一种非易失性存储器件，包括：
半导体沟道(337；699)；
相邻于所述半导体沟道的隧道电介质区域(335；698)，其中所述隧道电介质区域包括第一电介质层(335；712)；
电荷俘获区域(CS0-CS7；697)，所述电荷俘获区域具有相邻于所述第一隧道电介质层的第一电荷俘获层(341；710)、第二电荷俘获层(343；708)和第三电荷俘获层(345；706)，其中所述第二电荷俘获层在所述第一电荷俘获层和所述第三电荷俘获层之间，其中所述第二电荷俘获层具有的相对于所述半导体沟道的导带偏移小于所述第一电荷俘获层相对于所述半导体沟道的导带偏移，且具有的相对于所述半导体沟道的导带偏移小于所述第三电荷俘获层相对于所述半导体沟道的导带偏移，其中所述第一电荷俘获层具有的相对于所述半导体沟道的价带偏移小于所述第一隧道电介质层相对于所述半导体沟道的价带偏移，其中所述第二电荷俘获层包括介电常数大于7.9的高k材料；
控制栅极电介质(333；696)；以及
控制栅极(351；605)，其中所述控制栅极电介质在所述控制栅极和所述电荷俘获区域之间。
2.如权利要求1所述的非易失性存储器件，其中所述第二电荷俘获层具有的相对于所述半导体沟道的价带偏移大于所述第一电荷俘获层相对于所述半导体沟道的价带偏移，并且具有的相对于所述半导体沟道的导带偏移大于所述第三电荷俘获层相对于所述半导体沟道的价带偏移。
3.如权利要求1或2所述的非易失性存储器件，其中所述隧道电介质区域还包括相邻于所述半导体沟道的第二电介质层(714)和第三电介质层(716)，其中所述第二电介质层在所述第一电介质层和所述第三电介质层之间，其中所述第二电介质层具有的相对于所述半导体沟道的导带偏移小于所述第一电介质层相对于所述半导体沟道的导带偏移，并且具有的相对于所述半导体沟道的导带偏移小于所述第三电介质层相对于所述半导体沟道的导带偏移。
4.如权利要求3所述的非易失性存储器件，其中所述第二电介质层具有的相对于所述半导体沟道的价带偏移小于所述第一电介质层相对于所述半导体沟道的价带偏移，并且具有的相对于所述半导体沟道的价带偏移小于所述第三电介质层的价带偏移。
5.如权利要求1至4中任一项所述的非易失性存储器件，其中所述第一电荷俘获层和所述第三电荷俘获层均包括氮化硅。
6.如权利要求1至4中任一项所述的非易失性存储器件，其中所述第一电荷俘获层和所述第三电荷俘获层均包括介电常数大于7.9的材料。
7.如权利要求1至6中任一项所述的非易失性存储器件，其中所述第二电荷俘获层包括所述高k材料和氮。
8.如权利要求1至6中任一项所述的非易失性存储器件，其中所述第二电荷俘获层包括所述高k材料和金属。
9.如权利要求1至8中任一项所述的非易失性存储器件，其中所述控制栅极是金属。
10.如权利要求1至9中任一项所述的非易失性存储器件，其中在所述第二电荷俘获层中的所述高k材料中的大多数陷阱是深陷阱，其中深陷阱是这样的陷阱，其在具有的宽度为所述高k材料的带隙的1/2的带中，并且在所述高k材料的价带和导带之间居中。
11.如权利要求1至9中任一项所述的非易失性存储器件，其中所述第二电荷俘获层中的所述高k材料包括具有能级的陷阱，所述能级在所述半导体沟道的价带的上边缘处，或者在所述半导体沟道的价带的上边缘之上。
12.如权利要求1至11中任一项所述的非易失性存储器件，其中所述非易失性存储器件包括存储器单元的三维阵列，其中所述隧道电介质区域、所述电荷俘获区域、所述控制栅极电介质和所述控制栅极位于存储器单元的所述三维阵列中的存储器单元中；并且其中：
所述隧道电介质区域(698)围绕所述半导体沟道；
所述电荷俘获区域(697)围绕所述隧道电介质区域；
所述控制栅极电介质(696)围绕所述电荷俘获区域；并且
所述控制栅极(605)围绕所述控制栅极电介质。
13.如权利要求1至12中任一项所述的非易失性存储器件，其中所述控制栅极电介质包括氧化铝层(702)和氧化硅层(704)。
14.如权利要求1至13中任一项所述的三维(3D)存储器器件，其中所述第二电荷俘获层中的所述高k材料包括ZrO2或者HfO2。
15.如权利要求1至4或6至14所述的三维(3D)存储器器件，其中所述第一电荷俘获层和所述第三电荷俘获层均包括La2O3或LaAlO3。
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