TWI767512B - 薄膜儲存電晶體中冷電子抹除 - Google Patents
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Abstract
一種儲存電晶體具有位於一通道區及一閘電極之間的一穿隧介電層及一電荷捕捉層，其中當施加一寫入電壓時，電荷捕捉層之一導帶台階小於穿隧介電層中穿隧阻障之下降，使得電子直接穿隧進入電荷捕捉層。電荷捕捉層之導帶台階位於-1.0電子伏特及2.3電子伏特之間。儲存電晶體可包括位於穿隧介電層及電荷捕捉層之間的一阻障層，阻障層具有小於電荷捕捉層之導帶台階的一導帶台階。
Description
本發明是關於一種在薄膜儲存電晶體中的寫入及抹除系統。特別地是，本發明利用冷電子抹除在一薄膜電晶體中以快速寫入及抹除操作，也提供了額外達到高耐久性的優點。
美國公開專利案第2019/0006015號("哈拉利")，專利名稱為「三維陣列中電容性耦合的非揮發性薄膜電晶體串」，其於西元2019年1月3日公開，揭露了薄膜儲存電晶體組成反或閘記憶體串。哈拉利的薄膜電晶體可以在100奈秒(ns)或更少時間內被寫入及抹除，使其適用於典型揮發性記憶裝置的多種應用，例如動態隨機記憶(DRAM)裝置。哈拉利的薄膜儲存電晶體也具有幾分鐘的保持時間(retention time)之優點，相較於典型傳統的DRAM裝置僅有幾毫秒。因此，也可將哈拉利的薄膜儲存電晶體作為準揮發性(quasi-volatile)儲存電晶體。在許多應用中，這種準揮發性(quasi-volatile)儲存電晶體最好應該具有高耐久性(例如在1011週期的範圍內)以及最好可以使用約8-9伏特的電壓或更低來被寫入或抹除。
快速寫入及快速抹除操作需要相對高的電流通過儲存電晶體之閘極堆疊。圖1為一儲存電晶體之一部分的能帶圖，其包括一通道區及
一閘電極之間介電材料及儲存電荷的多種次層。圖1所示，通道區110及閘電極114之間的各種材料120允許資料儲存在儲存電晶體中。這些材料包括穿隧介電次層111、電荷捕捉次層112(例如氮化矽)及阻擋介電次層113(例如氧化矽)。電荷補捉次層112及阻擋介電次層113可以分別舉例為4奈米厚。在圖1中，線101描繪在各種材料之導帶(conduction bands)中最低能量狀態，以及線102描繪在各種材料之價帶(valence bands)中最高能量狀態。在這樣的系統中，為了在100奈秒內將儲存電晶體之臨界電壓改變1伏特，需要大約每平方公分5.0安培(5.0amps/cm2)的一寫入電流密度。使用二氧化矽(silicon dioxide)作為穿隧介電次層111，可以通過一直接穿隧機制在10.0MV/cm的範圍內的一中度(moderate)電場實現高電流密度。
圖2為不同偏壓條件下各種二氧化矽之厚度的典型直接穿隧電流密度(閘極電流)。如圖2所示，即使通過二氧化矽層之電壓低於1.5伏特，在二氧化矽之厚度小於1.5奈米時，可實現所需高電流密度(例如5.0amps/cm2)。
圖3(a)及圖3(b)分別描繪在寫入及抹除操作期間，電子直接穿隧進入電荷捕捉次層112及躍出電荷捕捉次層112。在圖3(a)中所示，通過閘電極114及通道區110的施加寫入電壓降低了相對於通道區110的穿隧介電次層111、電荷捕捉次層112及阻擋介電次層113的導帶。特別地是，電荷捕捉次層112之導帶中的最低能階稍低於通道區110之導帶中的最低能階，以令位在通道區110之導帶中最低能階上具有能量的電子直接穿隧進入電荷捕捉次層112，如圖3(a)中箭頭301所示。
同樣地，如圖3(b)所示，通過閘電極114及通道區110的施加
抹除電壓提高了相對於通道區110的穿隧介電次層111、電荷捕捉次層112及阻擋介電次層113的導帶中最低能階。電場賦予能量給在電荷捕捉次層112中電荷捕捉點之允許能階下的電子，以直接穿隧進入通道區110，如圖3(b)中箭頭302所示。
如圖3(a)及圖3(b)描繪之通過電子的直接穿隧機制可實現快速寫入及抹除。相對的，通過電洞進行抹除是一緩慢的機制。在一浮動基板(floating-substrate)之準揮發儲存單元中(例如哈拉利的薄膜儲存電晶體)，舉例來說，通道區110中電洞不足以提供一適當的電洞電流進入電荷捕捉次層112；同樣的這種儲存電晶體之抹除機制將電子由電荷捕捉次層112拉出。
在一儲存電晶體中，位於抹除狀態(erased state)及寫入狀態(programmed state)的儲存電晶體之臨界電壓之間的電壓差被稱為「寫入視窗(programming window)」。寫入視窗隨著儲存電晶體被寫入及抹除之週期數量而縮小或關閉。這種寫入視窗的縮小是由於例如介面狀態形成而導致在通道區110及穿隧介電111之間的介面劣化。寫入視窗的縮小也可能因為在其他材料介面處例如電荷捕捉次層112及阻擋介電次層113之間進行電荷捕捉而導致。儲存電晶體的持久性指的是無法維持一可接受寫入視窗前的寫入-抹除的週期數量。如圖3(a)所示，由通道區110直接穿隧至電荷捕捉次層112的電子具有低能量以進入電荷捕捉次層112，因此它們僅喪失一小部分在電荷捕捉次層112中最低允許能量狀態下的能量。(也就是說，在寫入電壓的存在下，通道區110及電荷捕捉次層112之導帶中最低能階是非常接近的。)這些能量損耗不會對電荷捕捉次層112引起任何明顯的傷害。相對的，如圖3(b)描繪，在一抹除操作期間，通過電子進入通道區110的能量損耗則明顯大很
多。巨大的能量損耗會在通道區110產生高能量電洞(energetic holes)「熱電洞(hot holes)」，其被抹除電壓之電場驅動而朝向閘電極114。這種熱電洞在通道區110及穿隧介電次層111之間的介面處造成介面陷阱(interface traps)。這些介面陷阱對於儲存電晶體的持久性有害，事實上可能是關閉寫入視窗的主要肇因。本領域相關知識人員也可以知道被稱為「陽極熱電洞注入機制」的熱電洞現象提供了一種介電擊穿模型。
圖4描繪在儲存電晶體中寫入視窗超過109寫入及抹除週期的演化，其圖示了寫入狀態臨界電壓401及抹除狀態臨界電壓402。
根據本發明之一實施例，一種儲存電晶體具有位於一通道區及一閘電極之間的一穿隧介電層及一電荷捕捉層，其中當施加一寫入電壓時，電荷捕捉層具有一導帶台階(相對於一n型矽導帶)，其小於穿隧介電層中穿隧阻障之下降，，使得電子直接穿隧進入電荷捕捉層。電荷捕捉層之導帶台階選自於於-1.0電子伏特及2.3電子伏特之間的值。在一些實施例中，電荷捕捉層包括氧化鉿(HfO2)、氧化釔(Y2O3)、氮化矽(Si3N4)、二氧化鋯(ZrO2)、矽酸鋯(ZrSiO4)、氧化鑭(La2O3)、五氧化二鉭(Ta2O5)、二氧化鈰(CeO2)、二氧化鈦(TiO2)、鈦酸鍶(SrTiO3)、其他半導體，以及金屬奈米點(例如矽、釕、鉑及鈷奈米點)的一或多種。
根據本發明之一實施例，儲存電晶體可以更包括位於穿隧介電層及電荷捕捉層之間的一阻障層，阻障層具有小於電荷捕捉層之導帶台階的一導帶台階。阻障層也可包括一具有-1.00電子伏特及2.3電子伏特之間的一導帶台階之材料，最好是位於-1.00電子伏特及1.5電子伏特之間，例如
氧化鉿(HfO2)、氧化釔(Y2O3)、氮化矽(Si3N4)、二氧化鋯(ZrO2)、矽酸鋯(ZrSiO4)、五氧化二鉭(Ta2O5)、二氧化鈰(CeO2)、二氧化鈦(TiO2)、鈦酸鍶(SrTiO3)、其他半導體，以及金屬奈米點(例如矽、釕、鉑及鈷奈米點)的一或多種。
在一實施例中，當在通道區及閘電極間施加一大致小於寫入電壓之電壓，電子藉著福勒-諾德漢穿隧原理(Fowler-Nordheim turnneling)通過一寬於穿隧介電層之厚度的能障(energy barrier)而穿隧進入電荷捕捉層。
在一實施例中，穿隧介電層可以薄至5-40埃(Å)，且可由氧化矽(例如SiO2)或氮化矽(SiN)所形成。氧化矽穿隧介電層可以利用常規氧化技術(例如一高溫氧化)、化學合成(例如原子層積ALD)或任何前述技術的適當組合來形成。一活性氧(O2)製程可包含臭氧，用於精確控制厚度以及改善氧化物質量(例如減少由於缺陷部位的洩漏)。氮化矽穿隧介電層可以利用常規氮化、直接合成、化學合成(例如原子層積ALD)或任何前述技術的適當組合來形成。電漿製程可用於精確控制厚度以及改善介電質量(例如減少由於缺陷部位的洩漏)。
穿隧介電層也可包含額外的一薄氧化鋁(Al2O3)層(例如10Å或更薄)。在穿隧介電層中氧化鋁層可以在非晶相(amorphous phase)中合成，以減少由於缺陷部位所造成的洩漏。
通過以下結合附圖的詳細說明，可以更好地理解本發明。
101、102:線
110:通道區
111:穿隧介電次層
112:電荷捕捉次層
113:阻擋介電次層
114:閘電極
120:材料
301、302、514、1001、1002、1201:箭頭
401:寫入狀態臨界電壓
402:抹除狀態臨界電壓
501:通道區
502:穿隧介電層
503:電荷捕捉層
511:導帶邊界
512:價帶邊界
515、516:電子能量偏移
601:基底
602:穿隧介電層
603:低導帶台階之阻障介電層
604:電荷捕捉層
605:阻擋介電層
606:閘電極
607:氧化鋁(Al2O3)層
608:二氧化矽(SiO2)層
610:阻擋介電層
615:電子能量偏移
1202:阻障高度
a、b、b’、c、d、A、B:參數
圖1為一典型的儲存電晶體之一能帶圖，其包括一通道區及一閘電極之間介電材料及儲存電荷的多種次層。
圖2為不同偏壓條件下，各種二氧化矽之厚度的典型直接穿隧電流密度(閘極電流)。
圖3(a)及圖3(b)分別描繪在寫入及抹除操作期間，電子直接穿隧進入電荷捕捉次層112及躍出電荷捕捉次層112。
圖4為儲存電晶體中寫入視窗超過109寫入及抹除週期的一演化圖，其描繪了寫入狀態臨界電壓401及抹除狀態臨界電壓402。
圖5為一示例之儲存電晶體的包含導帶邊界511及價帶邊界512的能帶圖，其具有通道區501、穿隧介電層502及電荷捕捉層503。
圖6(a)-圖6(c)分別為(i)在儲存電晶體中基底501、穿隧介電層502及電荷捕捉層503的導帶之最低能階；(ii)在未施加一電壓下，儲存電晶體中前述層的導帶之最低能階；及(iii)當施加一抹除電壓時，基底501及電荷捕捉層503之間的電子能量偏移515。
圖7(a)-圖7(c)分別為(i)在儲存電晶體之基底601、穿隧介電層602、低導帶台階之阻障介電603及電荷捕捉層604的相對導帶偏移；(ii)在未施加一電壓下，儲存電晶體中前述層的能帶圖；及(iii)當施加一抹除電壓時，基底601及電荷捕捉層604之間的電子能量偏移615。
圖8(a)-8(c)描繪了圖7(a)-圖7(c)中介電層602-604的導帶台階參數。
圖9(a)為圖7(a)之儲存電晶體中直接穿隧，以及圖9(b)及圖9(c)分別為圖7(b)-圖7(c)之儲存電晶體中MFN穿隧。
圖10(a)及10(b)為基於橫跨穿隧介電層602的一伏特壓降下寫入及抹除操作期間結構之能帶圖(也就是一寫入操作期間下b=1eV，以
及一抹除操作期間下b'=1eV)。
圖11(a)-圖11(d)為本發明中儲存電晶體的各種模擬結果。
圖12(a)為一抹除操作期間一儲存電晶體中閘極堆疊之導帶的能帶圖。
圖12(b)為一抹除操作期間一儲存電晶體中閘極堆疊之導帶的能帶圖，根據本發明一實施例中儲存電晶體具有額外的氧化鋁層607於阻擋介電層610中。
本發明利用一裝置結構，在一所需低能量範圍內(稱為「冷電子」)，確保電子穿隧出一電荷捕捉層進入儲存電晶體之通道區(例如在一抹除操作期間)，使得最後的電洞產生也都是低能量，因此對寫入視窗的損害減少，改善了儲存電晶體的持久度，以超過了1011寫入-抹除週期。裝置結構提供一大量直接穿隧寫入電流密度，其超過1.0amps/cm2(例如5.0amps/cm2)。本發明特別有利於使用在三維記憶結構中形成薄膜儲存電晶體之儲存層，例如前述說明由哈拉利所揭露在三維陣列之反或閘記憶串中的準揮發性儲存電晶體。
本發明之一實施例由圖5之模型所描繪，其示出一示例之儲存電晶體的導帶邊界511及價帶邊界512，其具有通道區501、穿隧介電層502及電荷捕捉層503。如圖5所示，箭頭514表示電子直接由電荷捕捉層503穿隧至通道區501。電荷捕捉層503之導帶中最低能階與通道區501之導帶中最低能階之間的能量差(「導帶台階」(conduction band offset))，如符號515所指，是一電子穿隧所預期的能量損失。
本發明藉著嚴選一穿隧介電材料及一電荷捕捉介電材料的組合材料，以獲得相對於儲存電晶體之半導體基底(也就是通道區)在這些層所需的導帶台階。圖6(a)為在儲存電晶體中基底501、穿隧介電層502及電荷捕捉層503的導帶之最低能階。圖6(b)為在未施加一電壓下，儲存電晶體中前述層的導帶之最低能階。圖6(c)為當施加一抹除電壓時，基底501及電荷捕捉層503之間的電子能量偏移515。電子能量偏移515取決於基底501及穿隧介電層502及電荷捕捉層中503中每一個之間的導帶台階，以及取決於抹除操作所施加的電壓。如圖6(c)所示，對於穿隧介電層502而言，使用不同的電荷捕捉材料作為電荷捕捉層503，具有相對於基底層501不同的導帶台階，造成到達基底501之穿隧電子的能量損失更大或更小。同樣地，對於電荷捕捉層503而言，使用不同的穿隧介電材料作為穿隧介電層502，具有相對於基底層501不同的導帶台階，也造成了到達基底501之穿隧電子的能量損失更大或更小。
穿隧介電層501可以薄至5-40埃(Å)，且可由氧化矽(例如SiO2)、氮化矽(SiN)或氮氧化矽(SiON)所形成。氧化矽穿隧介電層可以利用常規氧化技術(例如一高溫氧化)、化學合成(例如原子層積ALD)或任何前述技術的適當組合來形成。一活性氧(O2)製程可包含一臭氧步驟(例如使用脈衝臭氧(pulsed ozone))，用於精確控制厚度以及改善氧化物質量(例如減少由於缺陷部位的洩漏)。臭氧步驟以保形方式增強了氧化物的固化，這對於三維電晶體結構特別有利。一退火步驟(例如一氫氣(H2)退火、一氨氣(NH3)退火或一快速熱退火)也可以強化穿隧介電層501。氮化矽穿隧介電層可以利用常規氮化、直接合成、化學合成(例如原子層積ALD)或任何前述技術的適當
組合來形成。電漿製程可用於精確控制厚度以及改善介電質量(例如減少由於缺陷部位的洩漏)。
穿隧介電層501也可包含額外的一薄氧化鋁(Al2O3)層(例如10Å或更薄)。在穿隧介電層中額外的氧化鋁層可以在非晶相(amorphous phase)中合成，以減少由於缺陷部位所造成的洩漏。
以下材料可以用於提供穿隧介電層502及電荷捕捉層503：
在電荷捕捉層中使用一低導帶台階可有效增加穿隧介電層中的穿隧能障，從而改善資料保存能力。
替代地，可以將低導帶台階之一阻障材料引入至儲存電晶體中穿隧介電層及電荷捕捉層之間。圖7(a)-圖7(c)為此結構的能帶圖。圖7(a)為在儲存電晶體之基底601、穿隧介電層602、低導帶台階之阻障介電603及電荷捕捉層604的相對導帶偏移。圖7(b)為在未施加一電壓下，儲存電晶體中前述層的能帶圖。圖7(c)為當施加一抹除電壓時，基底601及電荷捕捉層604之間的電子能量偏移615。電子能量偏移615取決於基底601及穿隧介電層602、低導帶台階之阻障介電603及電荷捕捉層604中每一個之間的導帶台階，以及取決於抹除操作所施加的電壓。如圖7(a)-圖7(c)所示，低導帶台階(LCBO)之阻障介電603最好具有相對基底601皆小於穿隧介電層602及電荷捕捉層604之導帶台階的一導電台階。嚴選穿隧介電層602、低導帶台階之阻障介電603及電荷捕捉層604的材料，無論是寫入或抹除操作，皆可實現冷電子直接穿隧，以令儲存電晶體具有高持久度。
圖8(a)-8(c)描繪了圖7(a)-圖7(c)中介電層602-604的導帶台階參數。如圖8(a)所示，(i)參數B表示穿隧介電層602相對於基底601的導電台階，(ii)參數a表示LCBO阻障層603之導帶台階相對於穿隧介電層602的導帶台階，(iii)參數d表示LCBO阻障層603相對於基底601的導電台階，以及(iv)參數c表示電荷捕捉層604相對於基底601的導電台階。根據本發明之一實施
例，LCBO阻障層603之導電台階應該不大於電荷捕捉層604之導電台階(也就是d 
c)，使得一大量直接穿隧寫入電流密度超過1.0amps/cm2(例如5.0amps/cm2)。
圖8(b)示出由於寫入電壓而在穿隧介電層602之導帶底部傾斜了能階。通過穿隧介電層602之厚度，傾斜(the sloping)使穿隧介電層602之能階降低參數b。為了通過直接穿隧實現寫入操作，參數b應該大於或等於參數c的值(也就是b 
c)。參數b之值(以電子伏特eV為單位)為穿隧介電層602上橫跨電壓降以及電荷q(也就是1.6×10-19庫倫)的乘積。
當穿隧介電層602之電壓降小於電荷捕捉層604之導電台階(也就是b<c)，由於至少一部分的LCBO阻障層603保持一穿隧阻障，穿隧阻障會變寬。在那種情況下，直接穿隧可被改進的福勒-諾德漢(modified Fowler-Nordheim，MFN)機制取代，以提供一相對直接穿隧小得多的電流(例如小於0.1amps/cm2)。
在圖7(a)-圖7(c)之儲存電晶體中，圖9(a)為一寫入電壓的施加下的直接穿隧，圖9(b)及圖9(c)分別為一低電壓(中間電壓)及一更低電壓下MFN穿隧。可以認識到在儲存電晶體的操作期間，MFN穿隧可能發生在低電壓干擾的區域中。不過，對於具有圖7(a)-圖7(c)所描繪之結構的儲存電晶體，所施加的電壓範圍下，這樣的MFN穿隧電流可以非常低。選擇用於電荷捕捉層604及阻障層603的材料及厚度，使得讀取干擾電壓(read disturb voltages)、寫入禁止電壓(programming inhibit voltages)或抹除禁止電壓(erase inhibit voltages)落入了限制穿隧至MFN機制的低電壓或中間電壓之範圍內。
如此，本發明中儲存電晶體具有一重要優點：在寫入電壓下
由於直接穿隧具有高電流，而當處在一低電壓下僅有低MFN穿隧電流。這種特性減少了讀取、寫入禁止或抹除禁止操作下的干擾，且改善了資料保存性及耐久性，特別是利用直接穿隧以快速寫入及抹除操作的本發明之準揮發性儲存電晶體。關於此點，由於通道區中產生的電洞為低能量，LCBO阻障層603藉著允許冷電子抹除操作來改善耐久性，減少了裝置劣化。
由於讀取干擾、寫入禁止干擾或抹除禁止干擾均在一低電壓下發生，藉著在一低電壓限制穿隧至MFN穿隧，LCBO阻障層603也改善了資料保存性及耐久性以及減少了讀取干擾、寫入禁止干擾或抹除禁止干擾。舉例來說，寫入禁止干擾或抹除禁止干擾發生在半選擇(half-select)或一低於分別使用於寫入及抹除操作下的電壓。所有優點皆在儲存電晶體偏壓於低電壓時體現，而同時維持了在儲存電晶體偏壓於較高讀取、寫入或抹除電壓下直接穿隧之高效率的優點。
圖8(c)示出一抹除操作期間下穿隧介電層602之導帶底部的傾斜能階。通過穿隧介電層602之厚度，傾斜(the sloping)使穿隧介電層602之能階提高了參數b’。在抹除操作期間，電子由電荷捕捉層604直接穿隧至基底601損失一由參數A表示的能量，其中參數A之關係為A=b'-c。注意得是，電荷捕捉層604之導帶台階應該比電荷捕捉點之能階的量和該能階之導帶之差還要大，以令位在電荷捕捉點的電子可以成為直接穿隧電流。
根據本發明之一實施例，基底601可以由一P摻雜矽實現，穿隧介電層602可由1奈米厚的二氧化矽層(B=3.15eV)實現，低導電台階之阻障層603可由2奈米厚的二氧化鈦層(d=0.3eV)實現，電荷捕捉層604可由4奈米厚的富矽之氮化矽(也就是SiN：Si，c=1.35eV)實現，以及另一4奈米厚
的二氧化矽層可作為阻擋介電層。閘電極606可由一高摻雜P型多晶矽來實現。圖10(a)及10(b)為基於橫跨穿隧介電層602的一伏特壓降下寫入及抹除操作期間結構之能帶圖(也就是一寫入操作期間下b=1eV，以及一抹除操作期間下b'=1eV)。如圖10(b)中箭頭1001所示，在抹除操作期間，一電子通過直接穿隧到達基底601損失了大約1.4電子伏特的能量。在LCBO阻障層603中分散，如箭頭1002所指，可更加減少這些能量損失。
根據本發明之另一實施例，基底601可以由P摻雜矽實現，穿隧介電層602可由1奈米厚的二氧化矽層(B=3.15eV)實現，低導電台階之阻障層603可由2奈米厚的二氧化鈰層(d=0.6eV)，電荷捕捉層604可由4奈米厚的富矽之氮化矽(Si3N4：Si，c=1.35eV)，以及另一5奈米厚的二氧化矽層可作為阻擋介電層。閘電極606可由一高摻雜P型多晶矽來實現。
圖11(a)-圖11(d)為本發明中儲存電晶體的各種模擬結果。
圖11(a)為一儲存電晶體之模擬圖，其具有0.8奈米厚的二氧化矽之穿隧介電層、2.0奈米厚的二氧化鋯之LCBO阻障層及5奈米厚的富矽之氮化矽的捕捉層。圖11(a)呈現在3.1伏特左右的寫入電壓下，可實現超過1.0amps/cm2之直接穿隧電流密度。
圖11(b)為一儲存電晶體之模擬圖，其具有1.0奈米厚的二氧化矽之穿隧介電層、2.0奈米厚的二氧化鈰之LCBO阻障層及4.0奈米厚的富矽之氮化矽的捕捉層。圖11(b)呈現在1.6伏特左右的寫入電壓下，可實現超過1.0amps/cm2之直接穿隧電流密度。
圖11(c)為一儲存電晶體之模擬圖，其具有1.0奈米厚的二氧化矽之穿隧介電層、2.0奈米厚的五氧化二鉭之LCBO阻障層及4.0奈米厚的
富矽之氮化矽的捕捉層。圖11(c)呈現在1.8伏特左右的寫入電壓下，可實現超過1.0amps/cm2之直接穿隧電流密度。
圖11(d)為一儲存電晶體之模擬圖，其具有1.0奈米厚的氮化矽之穿隧介電層、2.0奈米厚的二氧化鈰之LCBO阻障層及4.0奈米厚的富矽之氮化矽的捕捉層。圖11(d)呈現在2.1伏特左右的寫入電壓下，可實現超過1.0amps/cm2之直接穿隧電流密度。
圖12(a)描繪在抹除操作期間可能發生一「反向注入電子(reverse injection electrons)」現象。反向注入的電子可能對於耐久性產生不利影響。圖12(a)為抹除操作期間一儲存電晶體中閘極堆疊之導帶的能帶圖。如圖12(a)所示，閘極堆疊包含基底601、穿隧介電602、LCBO阻障介電603、電荷捕捉層604、阻擋介電層605及閘電極606。(阻擋介電層605可以例如為二氧化矽(SiO2))。於一抹除操作期間，橫跨阻擋介電層605相對高的電場可能導致高能量的電子，如圖12(a)中箭頭1201所指，由閘電極穿隧至電荷捕捉層604，或甚至進入穿隧介電層602。這些反向注入的電子可能損害這些層，而對儲存電晶體的耐久性產生不利影響。
根據本發明之一實施例，藉著包含具有高介電常數(高k材料)的材料層，例如在阻擋介電層(如圖10(a)中的阻擋介電層606)中的氧化鋁(Al2O3)，可以顯著減少或基本上消除反向注入電子。在此實施例中，閘電極可以使用一高功函數金屬(例如高於3.8eV，優選不小於4.0eV)。高k材料的t H 提供一等效氧化物厚度t EOT 為：
，其中k ox 及k H 分別為二氧化矽及高k材料的相對介電常數。因此，高k材料可以在一厚度t H 下，提供相
同需求的電晶體特性(例如閘極電容)，而不會在相當薄的等效厚度t EOT 下，引起其二氧化矽層對應物之不希望的洩漏。
圖12(b)為一抹除操作期間一儲存電晶體中閘極堆疊之導帶的能帶圖，根據本發明一實施例，儲存電晶體具有額外的氧化鋁層607於阻擋介電層610中。在圖12(b)中，阻擋介電層610包含氧化鋁層607及二氧化矽層608。在一實際態樣中，阻擋介電層610的等效氧化物厚度基本上與圖12(a)中阻擋介電層605相同。然而，由於氧化鋁的相對介電常數為9.0，而二氧化矽的相對介電常數為3.9，因此圖12(b)中氧化鋁607及二氧化矽608的實際組合物理厚度大於圖12(a)中阻擋介電層605的厚度。由於高k介電層607之相對介電常數大於二氧化矽層608之相對介電常數，高k介電層607中的電場低於二氧化矽層608中的電場。圖12(b)中阻擋介電層610之較大的組合物理厚度(於閘電極606及電荷捕捉層604之間提供了一較寬的穿隧阻障)，以及在閘電極606與高k材料607之間介面的一較低的電場，減少了或消除反向電子注入，從而達到一改善的耐久性。配合高k電性層607(例如氧化鋁)，優選高功函數金屬作為閘電極。高功函數金屬在閘電極-氧化鋁介面處產生一高阻障(如圖12(b)中阻障高度1202所指)，顯著減少了反向電子注入的抹除操作。合適的高功函數金屬包含：鎢(w)、氮化鉭(TaN)及氮化鉭矽(TaSiN)。
以上詳細描述提供說明本發明的特定實施例，但並不以此為限。本發明範圍內的各種修改和變化都是可能的。以下申請權利範圍闡述了本發明。
501:通道區
502:穿隧介電層
503:電荷捕捉層
511:導帶邊界
512:價帶邊界
514:箭頭
515、516:電子能量偏移
Claims (34)
- 一種儲存電晶體，包括：一穿隧介電層及一電荷捕捉層，位於一通道區及一閘電極之間；其中，該電荷捕捉層具有一導帶台階，當施加一寫入電壓時，該電荷捕捉層之該導帶台階小於該穿隧介電層中穿隧阻障之下降，使得電子直接穿隧進入該電荷捕捉層。
- 如申請專利範圍第1項的儲存電晶體，其中該電荷捕捉層之該導帶台階位於-1.0電子伏特及2.3電子伏特之間。
- 如申請專利範圍第1項的儲存電晶體，其中該電荷捕捉層包括一種選自於由氧化鉿(HfO2)、氧化釔(Y2O3)、二氧化鋯(ZrO2)、矽酸鋯(ZrSiO4)、氧化鑭(La2O3)、五氧化二鉭(Ta2O5)、二氧化鈰(CeO2)、二氧化鈦(TiO2)、鈦酸鍶(SrTiO3)、矽奈米點、釕奈米點、鉑奈米點及鈷奈米點所組成的群組之材料。
- 如申請專利範圍第1項的儲存電晶體，其中該電荷捕捉層之該導帶台階是大於該電荷捕捉層之一電荷捕捉點及該電荷捕捉層之導帶邊緣之間的一能量差。
- 如申請專利範圍第1項的儲存電晶體，其中該直接穿隧提供一超過每平方公分1.0安培(amps/cm2)之電流。
- 如申請專利範圍第1項的儲存電晶體，其中該穿隧介電層具有 一厚度，以允許主要通過該直接穿隧來完成寫入及抹除操作。
- 如申請專利範圍第1項的儲存電晶體，其中該穿隧介電層包含氧化矽、氮化矽及氮氧化矽中的一或多種。
- 如申請專利範圍第1項的儲存電晶體，其中該穿隧介電層包含化學計量數的氮化矽。
- 如申請專利範圍第7項的儲存電晶體，其中該穿隧介電層包含使用一臭氧(ozone)步驟形成的氧化矽。
- 如申請專利範圍第7項的儲存電晶體，其中該穿隧介電層利用一脈衝臭氧(pulsed ozone)步驟、一氫氣(H2)退火、一氨氣(NH3)退火、一快速熱退火或前述任意組合所形成。
- 如申請專利範圍第7項的儲存電晶體，更包括一層氧化鋁在該穿隧介電層中。
- 如申請專利範圍第11項的儲存電晶體，其中該氧化鋁層具有一不大於1奈米之厚度。
- 如申請專利範圍第1項的儲存電晶體，其中當在該通道區及該閘電極間施加一大致小於該寫入電壓之電壓，電子通過福勒-諾德漢穿隧原理(F-N turnneling)或一改進的福勒-諾德漢穿隧原理穿隧進入該電荷捕捉層。
- 如申請專利範圍第13項的儲存電晶體，其中該施加電壓對應於一寫入禁止電壓或一抹除禁止電壓，且其中穿隧進入該電荷捕捉層的電子提供一小於每平方公分0.1安培之電流密度。
- 如申請專利範圍第1項的儲存電晶體，更包括位於該穿隧介電層及該電荷捕捉層之間的一阻障層，該阻障層具有小於該電荷捕捉層之該導帶台階的一導帶台階。
- 如申請專利範圍第15項的儲存電晶體，更包括一平均存續期超過1011次的寫入-抹除循環。
- 如申請專利範圍第15項的儲存電晶體，其中該阻障層包括一具有-1.00電子伏特及1.5電子伏特之間的一導帶台階之材料。
- 如申請專利範圍第15項的儲存電晶體，其中該阻障層種選自於由氧化鉿(HfO2)、氧化釔(Y2O3)、二氧化鋯(ZrO2)、矽酸鋯(ZrSiO4)、五氧化二鉭(Ta2O5)、二氧化鈰(CeO2)、二氧化鈦(TiO2)、富矽之氮化矽(SiN：Si)、鈦酸鍶(SrTiO3)、矽奈米點、釕奈米點、鉑奈米點及鈷奈米點所組成的群組之材料。
- 如申請專利範圍第15項的儲存電晶體，其中該穿隧介電層包括氧化矽，該阻障層包含五氧化二鈦，以及該電荷捕捉層包含富矽之氮化矽。
- 如申請專利範圍第15項的儲存電晶體，其中該穿隧介電層包 括氧化矽，該阻障層包含二氧化鈰，以及該電荷捕捉層包含富矽之氮化矽。
- 如申請專利範圍第15項的儲存電晶體，其中該穿隧介電層包含氮化矽，該阻障層包含二氧化鈰，以及該電荷捕捉層包含富矽之氮化矽。
- 如申請專利範圍第15項的儲存電晶體，其中該穿隧介電層包括氧化矽，該阻障層包含二氧化鋯，以及該電荷捕捉層包含富矽之氮化矽。
- 如申請專利範圍第15項的儲存電晶體，其中當在該通道區及該閘電極間施加一大致小於該寫入電壓之電壓，電子通過福勒-諾德漢穿隧原理(F-N turnneling)或一改進的福勒-諾德漢穿隧原理穿隧進入該電荷捕捉層。
- 如申請專利範圍第1項的儲存電晶體，更包括位於該電荷捕捉層及該電閘極之間的一阻擋介電層。
- 如申請專利範圍第24項的儲存電晶體，其中該阻擋介電層更包括一層氧化鋁。
- 如申請專利範圍第25項的儲存電晶體，其中該氧化鋁層具有一2奈米及5奈米之間的厚度。
- 如申請專利範圍第1項或第15項的儲存電晶體，其中該儲存電晶體為一準揮發性記憶電晶體。
- 如申請專利範圍第27項的儲存電晶體，其中該儲存電晶體為 一反或閘(NOR)記憶體串中複數個薄膜電晶體之一。
- 如申請專利範圍第28項的儲存電晶體，其中該反或閘記憶體串為一三維陣列中複數個反或閘記憶體之一。
- 一種儲存電晶體，包括：一閘電極、一通道區及位於該閘電極、該通道區之一電荷儲存層；其中，該電荷儲存層包含一穿隧介電層、一電荷捕捉層及一阻擋介電層，該阻擋介電層包含一氧化矽或氮化矽層及一具有一相對介電常數超過4.0之高k介電材料。
- 如申請專利範圍第30項的儲存電晶體，其中該閘電極包含P型多晶矽。
- 如申請專利範圍第30項的儲存電晶體，其中該高k介電材料包含氧化鋁。
- 如申請專利範圍第32項的儲存電晶體，其中該閘電極包含一具有一功函數超過3.8電子伏特之金屬。
- 如申請專利範圍第33項的儲存電晶體，其中該金屬包含鎢、鉭基氮化物(tantalum nitride)及氮化矽鉭(tantalum silicon nitride)中的一或多種。
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