CN110098217A - 具有磁性随机存取存储器装置的集成电路及其制造方法 - Google Patents
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Abstract
本发明提供具有磁性随机存取存储器(MRAM)装置的集成电路及其制造方法。在一例示实施例中，一种用于制造MRAM位单元的方法，包含：决定第一位单元与第二位单元之间的所需单元间间隔；以及对半导体衬底进行双重图案化而形成半导体鳍结构，其中，以群组的方式形成该半导体鳍结构，该群组具有已分组的半导体鳍结构之间的群组内间距以及不同于该群组内间距的相邻群组的半导体鳍结构之间的单元间间隔。该方法还包含：在该第一位单元中的该半导体鳍结构上方形成第一MRAM存储器结构；以及在该第二位单元中的该半导体鳍结构上方形成第二MRAM存储器结构。此外，该方法包含：在该第一MRAM存储器结构与该第二MRAM存储器结构之间形成该第一位单元的第一源极线。
Description
技术领域
本技术领域大致有关精密的半导体装置及此种装置的制造，且尤其是有关一种诸如以半导体鳍结构形成的磁性随机存取存储器(Magnetic Random Access Memory；简称MRAM)装置等的非易失性存储器(Non-Volatile Memory；简称NVM)装置。
背景技术
如本领域技术人员所熟知的，非易失性存储器装置的特征在于：即使在移除外部电源时，也不会遗失其存储单元中储存的资料。因此，此种非易失性存储器装置被广泛用于电脑、行动通讯系统、及存储卡等的应用。
与常见的平面金属氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-Effect Transistor；简称MOSFET)相比之下，多栅极晶体管将两个或更多个栅极纳入单一装置。与单栅极晶体管比较之下，多栅极晶体管减少关闭状态漏电流，增加开启状态电流，且减少总功率消耗。具有非平面构形的多栅极装置往往也是比常见的平面晶体管更小型，且因而可实现较高的装置密度。
通常被称为“鳍式场效应晶体管”(“FinFET”)的一种已知类型的非平面多栅极晶体管包含在一衬底上形成的两个或更多个平行的鳍(“鳍结构”)。该鳍结构沿着共同源极与漏极电极之间的第一轴而延伸。在该鳍结构上方形成至少一导电栅极结构，且该至少一导电栅极结构沿着大致垂直于该第一轴的第二轴而延伸。更具体而言，该栅极延伸越过该鳍结构而延伸到该鳍结构上方，因而该栅极的中间区以保形的方式覆盖每一鳍的三个表面(亦即，每一鳍的上表面、第一侧壁表面、及对面的第二侧壁表面)。该表面构成该栅极的沟道。
虽然提供了前文所述的该优点，但是FinFET及其他非平面多栅极装置(例如，三栅极场效应晶体管(triFET))可能有些难以与诸如MRAM装置等的半导体装置的制造整合。
因此，希望能够提供用于制造包含在FinFET上方形成的MRAM装置的集成电路的方法。此外，希望能够提供用于制造具有半导体鳍结构的集成电路的方法，其中该方法不需要用于移除不需要的鳍结构的鳍切割步骤。也希望能够提供具有MRAM装置及半导体鳍结构的改良式设计的集成电路。此外，若连同各附图及前文的技术领域及先前技术而参照后文的详细说明及最后的权利要求书，将可了解其他希望提供的特性及特征。
发明内容
本发明提供具有磁性随机存取存储器(MRAM)装置的集成电路及用于制造此装置的方法。在一例示实施例中，一种用于制造MRAM位单元的方法，包含：决定第一位单元与第二位单元之间的所需单元间间隔；以及对半导体衬底进行双重图案化而形成半导体鳍结构，其中，以群组的方式形成该半导体鳍结构，该群组具有已分组的半导体鳍结构之间的群组内间距以及不同于该群组内间距的相邻群组的半导体鳍结构之间的单元间间隔。该方法进一步包含：在该第一位单元中的该半导体鳍结构上方形成第一MRAM存储器结构；以及在该第二位单元中的该半导体鳍结构上方形成第二MRAM存储器结构。此外，该方法包含：在该第一MRAM存储器结构与该第二MRAM存储器结构之间形成该第一位单元的第一源极线。
在另一实施例中，一种用于制造集成电路的方法，包含：对半导体衬底进行图案化而形成半导体鳍结构，其中，以群组的方式形成该半导体鳍结构，该群组具有已分组的半导体鳍结构之间的群组内间距以及相邻群组的半导体鳍结构之间的群组间间距，其中，该群组间间距大于该群组内间距。此外，该方法包含：执行外延沉积工艺而在该半导体鳍结构上方形成外延半导体材料，其中，该外延半导体材料在各群组的半导体鳍结构上方被合并，且其中，该外延半导体材料在相邻群组的半导体鳍结构之间未被合并。此外，该方法包含：在各群组的半导体鳍结构上方被合并的该外延半导体材料上方形成磁穿隧接面(MagneticTunnel Junction；简称MTJ)结构。
在又一实施例中，提供一种集成电路。该例示集成电路包含：第一位单元，包含第一群组的半导体鳍结构，以及该第一群组的半导体鳍结构上方的第一MRAM存储器结构。此外，该集成电路包含：第二位单元，包含第二群组的半导体鳍结构，以及该第二群组的半导体鳍结构上方的第二MRAM存储器结构。此外，该集成电路包含该第一MRAM存储器结构与该第二MRAM存储器结构之间的该第一位单元的第一源极线。
此发明内容是以简化形式介绍将在下文于实施方式中进一步说明的精选概念。本发明内容的用意不在于识别权利要求标的的关键特征或必要特征，其用意也不在于被用于协助决定权利要求的标的的范围。
附图说明
下文中将连同下列图式而说明各实施例，其中相同的附图标记表示相同的元件，且其中：
下文中将连同下列图式而说明具有磁性随机存取存储器(MRAM)装置的集成电路及用于制造此装置的方法的实施例，其中相同的数字表示相同的元件，且其中：
图1至图4根据本发明的各实施例而以剖面图示出集成电路的一部分以及用于制造集成电路的半导体鳍结构的方法步骤。
图5至图6根据本发明的各实施例而以剖面图示出集成电路的一部分以及用于制造集成电路的图4的该半导体鳍结构上方的MRAM装置的方法步骤。
图7至图8根据本发明的另一实施例而以剖面图示出集成电路的一部分以及用于制造集成电路的图4的该半导体鳍结构上方的MRAM装置的方法步骤。
图9至图10根据本发明的一实施例而示出图5至图6的集成电路的该部分的上视图，该上视图分别示出位线、源极线、及字线的形成及位置。
图11至图12及图13至图14根据本发明的其他各实施例而以剖面图示出集成电路的一部分以及用于制造集成电路的半导体鳍结构的方法步骤。
具体实施方式
下文的实施方式本质上只是例示，且其用意并非限制本发明所述的磁性随机存取存储器(MRAM)装置及用于制造此装置的方法。此外，并不意图被前文的技术领域、先前技术或发明内容、或下文的实施方式所提出的任何明示或默示的理论约束。
为了简洁，本说明书中可能不详细说明与常见的装置制造有关的常见的技术。此外，本发明所述的各种工作及工艺可能被并入具有本说明书中并未详细说明的额外功能的更全面的程序或工艺。尤其，存储器装置制造中的各种工艺是熟知的，因而为了顾及简洁，本说明书中将只简略地提到许多常见的工艺，或将完全省略这些常见的工艺，而不提供该传统工艺的细节。此外，请注意，晶体管及MRAM装置包含不同数目的组件，且图式中示出的各单一组件可能代表多个组件。
在本说明书的用法中，应当理解：当一元件或层被称为"在"另一元件或层"上方"或"下方"时，该元件或层可能直接在该另一元件或层上，或者可能存在中间的元件或层。当一元件或层被称为"在"另一元件或层"上"时，该元件或层直接在该另一元件或层上或与该另一元件或层接触。此外，为了便于说明，本说明书中可能将诸如"上方的"、"在...上方"、"在...下方"、"较低的"、及"较高的"等的与空间相关的术语用于描述各图式中示出的一元件或特征与一或多个另外的元件或特征间的关系。应当理解：除了各图式中示出的方位之外，该与空间相关的术语意图包含使用中或操作中的装置的不同的方位。例如，如果该图式中的装置被倒转，则被描述为"在"其他元件或特征"下方"的各元件此时的方位将"在"该其他元件或特征"之上"。因此，该例示术语"在...下方"可包含"在...之上"或"在...之下"的方位。该装置可被以其他方式定向(旋转90度或旋转到其他方位)，且本说明书中使用的该与空间相关的术语可同样相应地被诠释。
图1至图6示出用于制造集成电路的根据各方法实施例之处理。集成电路的设计中的各种步骤及构成是熟知的，因而为了顾及简洁，本说明书中将只简略地提到许多常见的步骤，或将完全省略这些常见的步骤，而不提供该传统工艺的细节。此外，请注意，集成电路包含不同数目的组件，且图式中示出的各单一组件可能代表多个组件。
在图1中，在一例示实施例中，用于制造集成电路10的该方法开始时提供一半导体衬底11。半导体衬底11较佳为硅衬底(术语"硅衬底"包含通常被用于半导体工业的较纯硅材料、以及与诸如锗等的其他元素混合的硅)。半导体衬底11可以是一块状硅(bulksilicon)晶圆。
如图1所示，于一例示实施例中，可形成覆在半导体衬底11上面的视需要的一或多个覆盖层。在本说明书的用法中，术语"覆在...上面的"包含"在...上的"及"在...上方的"，且被用于描述一特征或元件的在各图式示出的一致但任意的参考坐标(frame ofreference)内的方位及/或位置。在一实施例中，直接在半导体衬底11上形成该覆盖层。在另一实施例中，在该半导体衬底上方形成该覆盖层，由此使得在该覆盖层与该半导体衬底之间形成一中间层。
也形成覆在半导体衬底11上面的心轴层(mandrel layer)，且将该心轴层图案化而形成牺牲心轴结构12。可利用诸如化学气相沉积的已知沉积技术沉积该心轴层。可被沉积而形成该心轴层的未尽胪列的材料清单包括多晶硅、氮氧化硅、氧化硅、及氮化硅。虽然该心轴层与半导体衬底11之间并未示出覆盖层，但是可预期在该心轴层与半导体衬底11之间形成一个或一个以上的覆盖层。
可根据熟知的工艺步骤而使用光刻工艺来图案化该心轴层。在一例示实施例中，该牺牲心轴结构12具有一致的宽度，且被一致地相互间隔开。此外，将该牺牲心轴结构12相互间隔开的距离并不等于该心轴宽度的距离。而是，选择且控制该牺牲心轴结构12之间的距离，以便提供如下文中所述的所需的存储器结构。在一例示实施例中，每一牺牲心轴结构12具有宽度13，且以一致的间隔14形成该牺牲心轴结构12。宽度13及间隔14的例示尺寸可以分别是34纳米(nm)及92纳米，但是其他较大或较小的尺寸也是可能的。
在图2中，于一例示实施例中，在牺牲心轴结构12上方沉积间隔物形成层，然后蚀刻该间隔物形成层而形成间隔物20。可经由毯覆式沉积(blanket deposition)工艺沉积氮化硅、氧化硅、或另一介电材料，而形成该间隔物形成层。在一实施例中，该间隔物形成层被掩蔽，然后执行各向异性蚀刻或定向蚀刻，以便移除该间隔物形成层的被选择区域，且产生与每一牺牲心轴结构12的相对侧面邻接的间隔物20。围绕相同牺牲心轴结构12形成的各间隔物20可被视为在间隔物20的相同群组21、22、或23内。例如，围绕间隔物15而形成的间隔物24及25是在间隔物20的群组23内。因此，间隔物24及25被分组。虽然所示的群组21、22、或23分别包含两个间隔物(用以形成一个单元的两个鳍)，但是间隔物(及鳍)的数目不必然是两个，也可以是等于或大于二的任何适当的数目。
在图3中，根据一实施例而以蚀刻工艺移除该牺牲心轴结构12。例如，可执行对该牺牲心轴结构12有选择性的干式蚀刻例如反应性离子蚀刻。或者，可使用热磷酸湿式蚀刻。因此，在具有群组21、22、或23内的各间隔物20之间的群组内距离(intra-group distance)26以及间隔物20的相邻群组21与22或22与23之间的群组间距离(inter-group distance)28的情形下形成该间隔物20。群组内距离26实质上等于牺牲心轴结构12的宽度(W)13(26＝W)，而群组间距离28等于各牺牲心轴结构12间的距离(D)14与两个牺牲心轴结构12的宽度(W)13之间的差值(28＝D-2W)。
在图4中，执行各向异性蚀刻以将半导体衬底11(及覆盖层(在使用覆盖层的情况下))蚀刻成鳍结构30，且移除间隔物20。具体而言，利用可蚀刻半导体衬底11及上方各层的适当的蚀刻剂化学物质执行湿式蚀刻，而形成大凹部33以及各鳍结构30之间的窄凹部34。在本说明书的用法中，词语"鳍结构"一般意指此项技术中使用的凸起的非平面三维结构，且不限于特定的形状或构形。
由于前文所述的工艺，集成电路10包含具有一致高度及一致宽度的鳍结构30，该鳍结构30彼此相距两个一致的距离，亦即，该大凹部33的宽度43以及该窄凹部34的宽度44。宽度43实质上等于群组间距离28，且宽度44实质上等于群组内距离26。
此外，鳍可被视为形成在类似于前文所述的间隔物20的该群组的群组21、22、及23中。例如，鳍31及32是在鳍30的群组21内。因此，鳍31及32被分组。
在图5及图6中，该方法继续而形成诸如磁穿隧接面(MTJ)的磁性储存单位、以及用于形成磁性随机存取存储器(MRAM)的线。如FinFET处理中熟知的，可在鳍30上方建构栅极(图中未示出)，以便将该鳍分成源极、漏极、及本体区。通常，因为该鳍薄到使该本体几乎空乏(depleted)，所以可使沟道区延伸到本体。
图5提供通过鳍30的源极/漏极区38的剖面图。如图所示，通过建构延伸源极/漏极区48，可将该鳍30的该源极/漏极区38耦合在一起。通常，在制造该鳍及栅极之后，在场氧化物(field oxide)(图中未示出)上方建构该延伸源极/漏极区48，因而使该延伸源极/漏极区48与衬底11热绝缘。
在图5中，通过在源极/漏极区38上方沉积或生长多晶硅、多晶硅/硅锗、侧向外延硅/硅锗，或在源极/漏极区38上方执行选择性外延生长(Selective Epitaxial Growth；简称SEG)等的工艺，而制造该延伸源极/漏极区48。该延伸源极/漏极区48可以是具有刻面(facet)的钻石形状，且高出鳍高度。
如图所示，该延伸源极/漏极区48在群组22内的该鳍30之上以及群组23内的该鳍30之上合并。然而，由于鳍30的群组22与23之间有较大的距离43，所以该延伸源极/漏极区48在鳍30的相邻群组22与23之间并未合并，因而在相邻位之间提供隔离。
在图5中，在该延伸源极/漏极区48上方形成互连50。请注意，可在该延伸源极/漏极区48上直接形成互连50。然而，在例示实施例中，可在该延伸源极/漏极区48与互连50之间形成多个金属层(图中未示出)。
互连50连接该集成电路的各组件，以便执行所需的功能。例示的互连包括触点以及通过各种介电层(例如层间介电质(图中未示出))而形成的导电或金属线，将被耦合到其他互连及用于形成集成电路10的各装置。互连50可由金属形成，诸如铜、铜合金、铝、钨、或以上各项的组合等。亦可使用其他适当类型的金属、合金、或导电材料。在某些例子中，可由相同的材料形成导体及触点。在某些例子中，导体及触点可具有不同的材料。
如图5所示，在储存介电层(图中未示出)中的互连50上方配置存储单元(memorycell)的储存单位60。每一储存单位60包含被配置在底部电极与顶部电极之间的储存元件，该储存元件形成一垂直式磁穿隧接面(perpendicular Magnetic Tunnel Junction；简称pMTJ)元件。虽然图中未示出，但是储存单位60可包含MTJ结构典型的各层，该层包括诸如底部电极、润湿层(wetting layer)、晶种层(seed layer)、反平行层(antiparallel layer)、反铁磁层(antiferromagnetic layer)、耦合层、间隔物层、磁固定或基准层(magneticallyfixed or reference layer)、穿隧障壁层(tunnel barrier layer)、磁自由或储存层、覆盖层、以及顶部电极。
在一实施例中，储存单位60的底部电极被耦合到鳍30中形成的选择晶体管的漏极区38。亦可使用耦合该底部电极的其他组态。
在图6中，在储存单位60的该顶部电极上方形成位线BL 70，且该位线BL 70被耦合到该顶部电极。位线70沿着平行于该鳍30(垂直于图纸的平面)的位线方向而延伸。鳍30中形成的晶体管的源极区可被耦合到平行于位线70而延伸的源极线SL(图4至图5中未示出)。此外，鳍30中形成的晶体管的栅极(图中未示出)可被耦合到字线WL(图中未示出)。
图7至图8示出在诸如以源极/漏极SEG工艺形成延伸源极/漏极区48之前先掘入蚀刻(recess etch)鳍30的一例示实施例。
请参阅图9至图10，图中示出鳍30、储存单位60、位线70、源极线80、及字线90的间隔及方向。图9提供图5中部分制造的集成电路10的上视图，因而图5沿着图9中的线5-5所截取。如图所示，在彼此以距离43分开的各群组22及23的鳍30上方形成各储存单位60。
图10提供图6中部分制造的集成电路10的上视图，因而图6沿着图10中的线6-6所截取。如图所示，在每一储存单位60上方形成位线70，且该位线70沿着与鳍30相同的方向而延伸。
此外，图10示出平行于位线70的源极线80。在某些实施例中，源极线80可被连接到由鳍30形成的晶体管的源极。此外，图10示出字线WL 90。每一字线90沿着垂直于位线70及源极线80的字线方向而延伸。
请交叉参阅图9及图10，可看出：在存储单元91及92内形成鳍30的各群组22及23、以及相关联的储存单位60。在图10中，可看出：鳍30的群组22与23之间较大的距离43提供了用于包含源极线80的空间。例如，可在与图5及图6所示的该互连50相同的层上配置源极线80，且源极线80可被配置在图5及图6所示的该互连50之间。
图11至图12示出利用不同布局的牺牲心轴结构12制造集成电路10的方法。图11至图12中的处理与图1至图2中的处理相同，但是以不同的布局执行。在图11中，该牺牲心轴结构12没有一致的宽度，但是彼此之间有一致的间隔。此外，该牺牲心轴结构12彼此之间的间隔距离并不等于心轴宽度。而是如下文所述，将心轴宽度以及各牺牲心轴结构12之间的距离予以选择且控制成提供所需的存储器结构。在一例示实施例中，该牺牲心轴结构12具有宽度131或132，且在一致的间隔14下形成该牺牲心轴结构12。
在图12中，于一例示实施例中，在该牺牲心轴结构12上方沉积一间隔物形成层，且该间隔物形成层被蚀刻而形成间隔物20。可经由毯覆式沉积工艺沉积氮化硅、氧化硅、或另一介电材料，而形成该间隔物形成层。在一实施例中，该间隔物形成层被掩蔽，然后执行各向异性蚀刻或定向蚀刻，以便移除该间隔物形成层的被选择区域，且产生与各牺牲心轴结构12的相对侧面邻接的间隔物20。在间隔物20的群组121或122内形成间隔物20。例如，在彼此最接近的情况下在间隔物20的群组122内形成间隔物124、125、及126。因此，间隔物124、125、及126被分组。所示的群组121及122分别包含三个间隔物(用于形成一个单元的三个鳍)。
图12中部分制造的集成电路10的处理可以前文中参照图3至6所述的方式继续进行。
图13至图14示出利用不同布局的牺牲心轴结构12制造集成电路10的方法。图13至图14中的处理与图1至图2中的处理相同，但是以不同的布局执行。在图13中，该牺牲心轴结构12有一致的宽度，但是彼此之间没有一致的间隔。此外，该牺牲心轴结构12彼此之间的间隔距离并不等于心轴宽度。如下文所述，将各牺牲心轴结构12之间的距离予以选择且控制成提供所需的存储器结构。在一例示实施例中，该牺牲心轴结构12具有宽度13，且在间隔141或142下形成该牺牲心轴结构12。
在图14中，于一例示实施例中，在该牺牲心轴结构12上方沉积间隔物形成层，且该间隔物形成层被蚀刻而形成间隔物20。可经由毯覆式沉积工艺沉积氮化硅、氧化硅、或另一介电材料，而形成该间隔物形成层。在一实施例中，该间隔物形成层被掩蔽，然后执行各向异性蚀刻或定向蚀刻，以便移除该间隔物形成层的被选择区域，且产生与各牺牲心轴结构12的相对侧面邻接的间隔物20。在间隔物20的群组221或222内形成间隔物20。例如，在彼此最接近的情况下在间隔物20的群组222内形成间隔物224、225、226、及227。因此，间隔物224、225、226、及227被分组。所示的群组221及222分别包含四个间隔物(用于形成一个单元的四个鳍)。
图14中部分制造的集成电路10的处理可以前文中参照图3至图4及图5至图6或图7至图8所述的方式继续进行。
前文所述的该处理提供在无须用于单元尺寸最佳化/减小的单元阵列内的鳍切割工艺的情形下形成MRAM位单元(bitcell)的方法。因此，因为不需要鳍切割工艺来避免不同的单元中的各鳍之间的源极/漏极外延合并，所以可显著地减少空间冗余。
此外，该处理提供调整MRAM位单元的单元间鳍至鳍间隔的能力，且提供比标准大的互补金属氧化物半导体(CMOS)鳍间隔(单元内间隔)。这可利用MRAM专用的鳍图案化工艺实现。如前文所述，各位单元可形成有多个鳍及晶体管栅极。此外，由于专用的源极线架构，所以平行的源极线及位线容许同时写入0及1。在结构上，源极线被配置在一单元间空间，而MTJ结构被设置在相同单元阵列中被合并的鳍之上，且位线被设置在该MTJ及相同单元阵列的该鳍之上。此种设计能够实现极有竞争力的位单元尺寸。
虽然已在前文的实施方式中提供至少一个实施例，但是应当理解仍存在有大量的变化例。也应当理解，该一或多个例示实施例只是例子，且该一或多个例示实施例的用意并非以任何方式限制权利要求书所述的范围、利用性或组态。而是，前文的实施方式将实施该一或多个例示实施例的便利准则提供给本领域技术人员。应当理解，可在不脱离所附的权利要求书中述及的本发明的范围及其法律上的均等物的情形下，作出各元件的功能及配置上的各种改变。
Claims (19)
1.一种用于制造磁性随机存取存储器(MRAM)位单元的方法，该方法包含：
决定第一位单元与第二位单元之间的所需单元间间隔；
对半导体衬底进行双重图案化以形成半导体鳍结构，其中，以群组的方式形成该半导体鳍结构，该群组具有在已分组的半导体鳍结构之间的群组内间距以及不同于该群组内间距的相邻群组的半导体鳍结构之间的所需单元间间隔；
在该第一位单元中的该半导体鳍结构上方形成第一MRAM存储器结构，且在该第二位单元中的该半导体鳍结构上方形成第二MRAM存储器结构；以及
在该第一MRAM存储器结构与该第二MRAM存储器结构之间形成该第一位单元的第一源极线。
2.如权利要求1所述的方法，进一步包含：在该第一MRAM存储器结构上方形成第一位线，其中，该第一位线实质上平行于该第一源极线。
3.如权利要求1所述的方法，进一步包含：合并该第一位单元内的该鳍结构。
4.如权利要求1所述的方法，进一步包含：形成垂直于该第一源极线的字线。
5.如权利要求1所述的方法，进一步包含：
形成在该第一MRAM存储器结构上方且平行于该第一源极线的第一位线；以及
形成垂直于该第一源极线的字线。
6.如权利要求1所述的方法，进一步包含：
形成在该第一MRAM存储器结构上方且平行于该第一源极线的第一位线；以及
形成垂直于该第一源极线的字线，其中，该第一位单元自第一字线经由第二字线延伸到第三字线。
7.如权利要求1所述的方法，进一步包含：
形成在该第一MRAM存储器结构上方且平行于该第一源极线的第一位线，其中，该第一位单元包含该第一位线及该第一源极线；以及
形成垂直于该第一源极线的字线。
8.如权利要求1所述的方法，其中，通过对该半导体衬底进行双重图案化而形成的各半导体鳍结构在制造该MRAM位单元之后留在该第一位单元或该第二位单元中。
9.如权利要求1所述的方法，其中，不执行任何鳍切割工艺。
10.一种用于制造集成电路的方法，该方法包含：
对半导体衬底进行图案化而形成半导体鳍结构，其中，以群组的方式形成该半导体鳍结构，该群组具有已分组的半导体鳍结构之间的群组内间距以及相邻群组的半导体鳍结构之间的群组间间距，其中，该群组间间距大于该群组内间距；
执行外延沉积工艺而在该半导体鳍结构上方形成外延半导体材料，其中，该外延半导体材料在半导体鳍结构的各群组上方被合并，以及其中，该外延半导体材料在相邻群组的半导体鳍结构之间未被合并；以及
在半导体鳍结构的各群组上方被合并的该外延半导体材料上方形成磁穿隧接面(MTJ)结构。
11.如权利要求10所述的方法，进一步包含：在各相邻群组的半导体鳍结构之间形成源极线。
12.如权利要求10所述的方法，进一步包含：在各磁穿隧接面结构上方形成位线。
13.如权利要求10所述的方法，进一步包含：
在各相邻群组的半导体鳍结构之间形成源极线；以及
在各磁穿隧接面结构上方形成位线，其中，该位线与源极线实质上平行。
14.如权利要求10所述的方法，进一步包含：
在各相邻群组的半导体鳍结构之间形成源极线；以及
形成实质上垂直于该源极线的字线。
15.如权利要求10所述的方法，其中，对该半导体衬底进行图案化包含：对该半导体衬底进行双重图案化。
16.如权利要求10所述的方法，其中，通过对该半导体衬底进行图案化而形成的各半导体鳍结构在形成该磁穿隧接面结构之后留在该半导体衬底上。
17.如权利要求10所述的方法，其中，不执行任何鳍切割工艺。
18.一种集成电路，包含：
第一位单元，包含第一群组的半导体鳍结构以及在该第一群组的半导体鳍结构上方的第一MRAM存储器结构；
第二位单元，包含第二群组的半导体鳍结构以及在该第二群组的半导体鳍结构上方的第二MRAM存储器结构；以及
第一源极线，用于该第一MRAM存储器结构与该第二MRAM存储器结构之间的该第一位单元。
19.如权利要求18所述的集成电路，进一步包含：
第一位线，在该第一MRAM存储器结构上方，其中，该第一位线平行于该第一源极线；以及
第二位线，在该第二MRAM存储器结构上方，其中，该第二位线平行于该第一位线。
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