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TECHNISCHES GEBIET
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Das technische Gebiet betrifft im Allgemeinen fortschrittliche Halbleitervorrichtungen und die Herstellung solcher Vorrichtungen und insbesondere eine nichtflüchtige Speicher (NVM) -Vorrichtung, z.B. eine magnetische Random Access Memory (MRAM) -Vorrichtung, die mit Halbleiterfinnenstrukturen gebildet werden.
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HINTERGRUND
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Nichtflüchtige Speichervorrichtungen sind bekanntermaßen dadurch gekennzeichnet, dass kein Verlust von in ihren Speicherzellen gespeicherten Daten erfolgt, sogar wenn eine externe Energiequelle entfernt wird. Aus diesem Grund werden diese nichtflüchtigen Speichervorrichtungen in Computern, mobilen Kommunikationssystemen, Speicherkarten und dergleichen eingesetzt.
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Im Gegensatz zu herkömmlichen planaren Metalloxid-Halbleiter-Feldeffekttransistoren („MOSFETs“) bilden Multigate-Transistoren zwei oder mehr Gates in einer einzelnen Vorrichtung. Gegenüber Einzel-Gate-Transistoren verringern Multigate-Transistoren einen Verluststrom im Aus-Zustand, erhöhen einen Stromfluss im Ein-Zustand und verringern den gesamten Energieverbrauch. Multigate-Vorrichtungen mit nicht planaren Topografien sind auch tendenziell kompakter als herkömmliche Planartransistoren und erlauben demzufolge, dass höhere Vorrichtungsdichten erreicht werden.
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Eine Art eines nicht planaren Multigate-Transistors, die gemeinhin als „FinFET“ bezeichnet wird, umfasst zwei oder mehr parallele Finnen („Finnenstrukturen“), die auf einem Substrat gebildet werden. Die Finnenstrukturen erstrecken sich entlang einer ersten Achse zwischen gemeinsamen Source- und Drainelektroden. Über den Finnenstrukturen wird wenigstens eine leitfähige Gatestruktur gebildet, die sich entlang einer zweiten Achse erstreckt, die im Allgemeinen zu der ersten Achse senkrecht ist. Genauer erstreckt sich das Gate quer zu und über den Finnenstrukturen, so dass ein Zwischenbereich des Gates drei Oberflächen jeder Finne konform überlagert (insbesondere eine obere Oberfläche, eine erste Seitenwandoberfläche und eine zweite gegenüberliegende Seitenwandoberfläche von jeder Finne). Die Oberflächen bilden den Kanal des Gates.
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Bei der Bereitstellung der obigen Vorteile kann es schwierig sein FinFETs und andere nicht planare Multigate-Vorrichtungen (z.B. Trigate-FETs) bei der Herstellung von Halbleitervorrichtungen zu integrieren, z.B. als MRAM-Vorrichtungen.
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Demgemäß ist es wünschenswert Verfahren zum Herstellen von integrierten Schaltungen mit MRAM-Vorrichtungen bereitzustellen, die über FinFETs gebildet werden. Es ist auch erwünscht Verfahren zum Herstellen von integrierten Schaltungen mit Halbleiterfinnenstrukturen bereitzustellen, wobei die Verfahren keinen Finnenschnitt zum Entfernen unerwünschter Finnenstrukturen erfordern. Es ist auch erwünscht integrierte Schaltungen mit einem verbesserten Design für MRAM-Vorrichtungen und Halbleiterfinnenstrukturen bereitzustellen. Ferner sind andere erwünschte Merkmale und Eigenschaften aus der nachfolgenden detaillierten Beschreibung und den beigefügten Ansprüchen zusammen mit den beiliegenden Figuren und dem obigen technischen Gebiet und Hintergrund ersichtlich.
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KURZE ZUSAMMENFASSUNG
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Es werden integrierte Schaltungen mit magnetischen Random Access Memory (MRAM-) Vorrichtungen und Verfahren zur Herstellung solcher Vorrichtungen bereitgestellt. In einer beispielhaften Ausführungsform umfasst ein Verfahren zur Herstellung von MRAM-Bitzellen ein Bestimmen eines gewünschten Zwischenzellenabstands zwischen einer ersten Bitzelle und einer zweiten Bitzelle und ein Doppeltstrukturieren eines Halbleitersubstrats zur Bildung von Halbleiterfinnenstrukturen, wobei die Halbleiterfinnenstrukturen in Gruppen mit einem Intragruppenabstand zwischen gruppierten Halbleiterfinnenstrukturen und dem Zwischenzellenabstand zwischen benachbarten Gruppen von Halbleiterfinnenstrukturen gebildet werden, der sich von dem Intragruppenabstand unterschiedet. Das Verfahren umfasst ferner ein Bilden einer ersten MRAM-Speicherstruktur über den Halbleiterfinnenstrukturen in der ersten Bitzelle und ein Bilden einer zweiten MRAM-Speicherstruktur über den Halbleiterfinnenstrukturen in der zweiten Bitzelle. Das Verfahren umfasst auch ein Bilden einer ersten Sourceleitung für die erste Bitzelle zwischen der ersten MRAM-Speicherstruktur und der zweiten MRAM-Speicherstruktur.
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In einer anderen Ausführungsform umfasst ein Verfahren zum Herstellen einer integrierten Schaltung ein Strukturieren eines Halbleitersubstrats, um Halbleiterfinnenstrukturen zu bilden, wobei die Halbleiterfinnenstrukturen in Gruppen mit einem Intra-Gruppenabstand zwischen gruppierten Halbleiterfinnenstrukturen und mit einem Zwischengruppenabstand zwischen benachbarten Gruppen von Halbleiterfinnenstrukturen gebildet werden, wobei der Zwischengruppenabstand größer ist als der Intragruppenabstand. Ferner umfasst das Verfahren ein Durchführen eines epitaktischen Abscheidungsprozesses zur Bildung eines epitaktischen Halbleitermaterials über den Halbleiterfinnenstrukturen, wobei das epitaktische Halbleitermaterial über jeder Gruppe von Halbleiterfinnenstrukturen verbunden wird, und wobei das epitaktische Halbleitermaterial zwischen benachbarten Gruppen von Halbleiterfinnenstrukturen nicht verbunden wird. Das Verfahren umfasst auch ein Bilden einer magnetischen Tunnelkontakt (MTJ) -Struktur über dem epitaktischen Halbleitermaterial, das über jeder Gruppe aus Halbleiterfinnenstrukturen verbunden ist.
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In wieder einer anderen beispielhaften Ausführungsform wird eine integrierte Schaltung bereitgestellt. Die beispielhafte integrierte Schaltung umfasst eine erste Bitzelle mit einer ersten Gruppe aus Halbleiterfinnenstrukturen und eine erste MRAM-Speicherstruktur über der ersten Gruppe aus Halbleiterfinnenstrukturen. Ferner umfasst die integrierte Schaltung eine zweite Bitzelle mit einer zweiten Gruppe aus Halbleiterfinnenstrukturen und eine zweite MRAM-Speicherstruktur über der zweiten Gruppe aus Halbleiterfinnenstrukturen. Die integrierte Schaltung umfasst auch eine erste Sourceleitung für die erste Bitzelle zwischen der ersten MRAM-Speicherstruktur und der zweiten MRAM-Speicherstruktur.
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Diese Zusammenfassung wird zur Einführung einer Auswahl von Konzepten in einer vereinfachten Form bereitgestellt, die ferner unten in der detaillierten Beschreibung beschrieben werden. Diese Zusammenfassung soll keine Schlüsselmerkmale oder wesentlichen Merkmale der Anspruchsgegenstände identifizieren, noch soll sie zur Bestimmung des Schutzbereichs dienen.
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Figurenliste
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Die verschiedenen Ausführungsformen werden unten mit Bezug auf die folgenden Figuren beschrieben, in denen ähnliche Bezugszeichen ähnliche Merkmale bezeichnen und wobei:
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Ausführungsformen von integrierten Schaltungen mit magnetischen Random Access Memory (MRAM) -Speichervorrichtungen und Verfahren zur Herstellung solcher Vorrichtungen mit Bezug auf die folgenden Figuren beschrieben werden, wobei ähnliche Bezugszeichen ähnliche Elemente bezeichnen, und wobei:
- 1 bis 4 in Querschnittansicht einen Abschnitt einer integrierten Schaltung und Verfahrensschritte zur Herstellung von Halbleiterfinnenstrukturen für eine integrierte Schaltung gemäß verschiedener Ausführungsformen hierin darstellen.
- 5 bis 6 in Querschnittansichten einen Abschnitt einer integrierten Schaltung und Verfahrensschritte zum Herstellen von MRAM-Vorrichtungen über den Halbleiterfinnenstrukturen aus 4 für eine integrierte Schaltung gemäß verschiedener Ausführungsformen hierin darstellen.
- 7 bis 8 in Querschnittansichten einen Abschnitt einer integrierten Schaltung und Verfahrensschritte zur Herstellung von MRAM-Vorrichtungen über den Halbleiterfinnenstrukturen aus 4 für eine integrierte Schaltung gemäß einer anderen Ausführungsform hierin darstellen.
- 9 bis 10 Aufsichtsansichten des Abschnitts einer integrierten Schaltung aus den 5 bis 6 entsprechend darstellen, die die Bildung und Anordnung von Bitleitungen, Sourceleitungen und Wortleitungen gemäß einer Ausführungsform hierin darstellen.
- 11 bis 12 und 13 bis 14 in Querschnittansichten einen Abschnitt einer integrierten Schaltung und Verfahrensschritte zum Herstellen von Halbleiterfinnenstrukturen für eine integrierte Schaltung gemäß anderer verschiedener Ausführungsformen hierin darstellen.
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DETAILLIERTE BESCHREIBUNG
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Die vorliegende detaillierte Beschreibung ist lediglich beispielhaft und soll nicht die hierin beschriebenen magnetischen Random Access Memory (MRAM) -Vorrichtungen und Verfahren zur Herstellung solcher Vorrichtungen beschränken. Ferner soll keine Beschränkung durch eine explizit oder implizit beschriebene Theorie erfolgen, die im technischen Gebiet, Hintergrund oder in der kurzen Zusammenfassung dargestellt sind oder in der folgenden detaillierten Beschreibung dargestellt werden.
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Der Übersicht halber werden bekannte Techniken bezüglich der bekannten Fertigung von Vorrichtungen nicht ausführlich beschrieben. Darüber hinaus können verschiedene Arbeiten und Prozesse, die hierin beschrieben werden, in umfangreicheren Prozeduren oder Prozessen mit zusätzlichen Funktionalitäten eingebaut werden, die nicht im Detail beschrieben werden. Insbesondere sind verschiedene Prozesse in der Herstellung von Speichervorrichtungen bekannt und viele bekannte Prozesse werden hierin der Übersicht halber lediglich kurz genannt oder ausgelassen, ohne die bekannten Prozessdetails bereitzustellen. Ferner umfassen Transistoren und MRAM-Vorrichtungen eine Vielzahl von Komponenten und einzelne Komponenten, die in den Darstellungen gezeigt sind, sind repräsentativ für mehrere Komponenten.
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Gemäß der Verwendung hierin kann ein Element oder eine Schicht, das als „über“ oder „unter“ einem anderen Element oder einer anderen Schicht bezeichnet wird, direkt auf dem anderen Element oder der anderen Schicht angeordnet sein, oder es sind dazwischenliegende Elemente oder Schichten vorhanden. Wenn ein Element oder eine Schicht als „auf“ einem andern Element oder einer anderen Schicht bezeichnet wird, ist es direkt auf und im Kontakt zu dem anderen Element oder der anderen Schicht angeordnet. Räumliche Ausdrücke wie z.B. „über“, „oberhalb“, „unter“, „unterhalb“, „höher“ und dergleichen können hierin zur Beschreibung von einem Element oder einer Beziehung eines Elements zu wenigstens einem anderen Element oder wenigstens einem anderen Merkmal verwendet werden, das in den Figuren dargestellt ist. Die räumlichen Ausdrücke sollen unterschiedliche Orientierungen der Vorrichtung in der Verwendung oder im Betrieb zusätzlich zu der in den Figuren dargestellten Orientierung umfassen. Wenn die Vorrichtung in den Figuren z.B. umgedreht wird, dann wären Elemente, die als „unter“ anderen Elementen oder Merkmalen beschrieben sind, „über“ den anderen Elementen oder Merkmalen orientiert. Demzufolge kann der beispielhafte Ausdruck „unter“ jede Orientierung aus darüber oder darunter umfassen. Die Vorrichtung kann anderweitig orientiert sein („um 90° gedreht oder in anderen Orientierungen vorliegen“) und die räumlichen Beschreibungselemente, die hierin verwendet werden, können dementsprechend in ähnlicher Weise interpretiert werden.
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Die 1 bis 6 stellen eine Bearbeitung gemäß verschiedenen Ausführungsformen von Verfahren zur Herstellung integrierter Schaltungen dar. Verschiedene Schritte im Design und in der Zusammensetzung von integrierten Schaltungen sind bekannt und viele herkömmliche Schritte werden der Übersicht halber hierin nur kurz genannt oder nicht beschrieben, ohne dass bekannte Details der Bearbeitung bereitgestellt werden. Integrierte Schaltungen umfassen ferner eine variierende Anzahl von Komponenten und einzelne Komponenten, die in den Darstellungen gezeigt sind, können für mehrere Komponenten repräsentativ sein.
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In 1 beginnt das Verfahren zum Herstellen einer integrierten Schaltung 10 gemäß einer beispielhaften Ausführungsform durch ein Bereitstellen eines Halbleitersubstrats 11. Das Halbleitersubstrat 11 ist vorzugsweise ein Siliziumsubstrat (der Ausdruck „Siliziumsubstrat“ umfasst das relativ reine Siliziummaterial, das typischerweise in der Halbleiterindustrie verwendet wird, sowie eine Siliziummischung mit anderen Elementen, z.B. Germanium und dergleichen). Das Halbleitersubstrat 11 kann ein Bulk-Siliziumwafer sein.
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Wie in 1 dargestellt ist kann gemäß einer beispielhaften Ausführungsform wenigstens eine optionale Deckschicht gebildet werden, so dass sie das Halbleitersubstrat 11 überlagert. Gemäß der Verwendung hierin umfasst der Ausdruck „überlagern“ die Ausdrücke „auf“ und „über“ und er wird verwendet, um die Orientierung und/oder Anordnung eines Merkmals oder Elements innerhalb des konsistenten, jedoch beliebigen Bezugrahmens zu beschreiben, der durch die Figuren dargestellt wird. In einer Ausführungsform wird die Deckschicht direkt auf dem Halbleitersubstrat 11 gebildet. In einer anderen Ausführungsform wird die Deckschicht über dem Halbleitersubstrat gebildet, so dass eine Zwischenschicht zwischen der Deckschicht und dem Halbleitersubstrat gebildet wird.
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Es wird auch eine Dornschicht (mandrel layer) gebildet, die das Halbleitersubstrat 11 überlagert, und strukturiert, um Opferdornstrukturen 12 zu bilden. Die Dornschicht kann unter Verwendung einer bekannten Abscheidungstechnik abgeschieden werden, z.B. der chemischen Gasphasenabscheidung. Eine nicht erschöpfende Liste von Materialien, die abgeschieden werden können, um die Dornschicht zu bilden, umfasst polykristallines Silizium, Siliziumoxynitrid, Siliziumoxid und Siliziumnitrid. Während zwischen der Dornschicht und dem Halbleitersubstrat 11 keine Deckschicht dargestellt ist, kann wenigstens eine Deckschicht zwischen der Dornschicht und dem Halbleitersubstrat 11 gebildet werden.
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Die Dornschicht kann unter Verwendung eines Fotolithografieprozesses gemäß bekannter Prozessschritte strukturiert werden. In einer beispielhaften Ausführungsform weisen die Opferdornstrukturen 12 gleichförmige Breiten auf und sind voneinander unter gleichförmigen Abständen beabstandet. Ferner sind die Opferdornstrukturen 12 nicht voneinander durch einen Abstand beabstandet, der gleich der Dornbreite ist. Stattdessen wird der Abstand zwischen Opferdornstrukturen 12 ausgewählt und gesteuert, um die gewünschten Speicherstrukturen bereitzustellen, wie nachstehend beschrieben wird. In einer beispielhaften Ausführungsform weist jede Opferdornstruktur 12 eine Breite 13 auf und die Opferdornstrukturen 12 sind mit einem gleichförmigen Abstand 14 gebildet. Beispielhafte Abmessungen der Breite 13 und des Abstands 14 könnten 34 Nanometer (nm) bzw. 92 nm betragen, jedoch sind größere oder kleinere Abmessungen möglich.
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In 2 wird gemäß einer beispielhaften Ausführungsform über der Opferdornstruktur 12 eine abstandshalterbildende Schicht abgeschieden und zur Bildung von Abstandshaltern 20 geätzt. Die abstandshalterbildende Schicht kann mittels der großflächigen Abscheidung von Siliziumnitrid, Siliziumoxid oder einem anderen Dielektrikumsmaterial gebildet werden. In einer Ausführungsform wird die abstandshalterbildende Schicht maskiert und es wird ein anisotropes oder gerichtetes Ätzen durchgeführt, um ausgewählte Abschnitte der abstandshalterbildenden Schicht zu entfernen und an gegenüberliegenden Seiten jeder Opferdornstruktur 12 Abstandshalter 20 zu erzeugen. Die Abstandshalter 20, die um eine gleiche Opferdornstruktur 12 herum gebildet sind, können angesehen werden, als ob sie sich innerhalb der gleichen Gruppe 21, 22 oder 23 der Abstandshalter 20 befinden. Zum Beispiel werden Abstandshalter 24 und 25 um Abstandshalter 15 herum gebildet und befinden sich innerhalb der Gruppe 23 der Abstandshalter 20. Demzufolge werden die Abstandshalter 24 und 25 gruppiert. Während die dargestellten Gruppen 21, 22 und 23 jeweils zwei Abstandshalter (zur Bildung von zwei Finnen von einer Zelle) umfassen, beträgt die Anzahl von Abstandshaltern (und Finnen) nicht unbedingt zwei, sondern kann eine beliebige Anzahl größer oder gleich zwei sein.
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In 3 werden die Opferdornstrukturen 12 gemäß einer Ausführungsform durch einen Ätzprozess entfernt. Es kann z.B. ein bezüglich der Opferdornstrukturen 12 selektiv Trockenätzen durchgeführt werden, z.B. ein reaktives lonenätzen. Alternativ kann ein Nassätzen mit heißer Phosphorsäure eingesetzt werden. Als ein Ergebnis werden die Abstandshalter 20 mit einem Zwischengruppenabstand 26 zwischen den Abstandshaltern 20 innerhalb einer Gruppe 21, 22 oder 23 und mit einem Zwischengruppenabstand 28 zwischen benachbarten Gruppen 21 und 22 oder 22 und 23 der Abstandshalter 20 gebildet. Der Intragruppenabstand 26 ist im Wesentlichen gleich der Breite (W) 13 einer Opferdornstruktur 12 (26 = W) und der Zwischengruppenabstand 28 ist gleich dem Unterschied zwischen dem Abstand (D) 14 zwischen Opferdornstruktur 12 und den Breiten (W) 13 von zwei Opferdornstrukturen 12 (28 = D - 2W).
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In 4 wird ein anisotropes Ätzen durchgeführt, um das Halbleitersubstrat 11 (und die Deckschicht, falls verwendet) in die Finnenstrukturen 30 zu ätzen und die Abstandshalter 20 werden entfernt. Insbesondere wird ein Nassätzen mit einem geeigneten Ätzmittel durchgeführt, das das Halbleitersubstrat 11 und die überlagernden Schichten ätzt, um große Aussparungen 33 und enge Aussparungen 34 zwischen den Finnenstrukturen 30 zu bilden. Gemäß der Verwendung hierin bezieht sich der Ausdruck „Finnenstrukturen“ im Allgemeinen auf erhöhte, nicht ebene dreidimensionale Strukturen, wie sie im Stand der Technik verwendet werden, und diese sind nicht auf eine spezielle Gestalt oder Topografie beschränkt.
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Als ein Ergebnis des oben beschriebenen Prozesses umfasst die integrierte Schaltung Finnenstrukturen 30 mit einer gleichförmigen Höhe und einer gleichförmigen Breite, die voneinander durch zwei gleichförmige Abstände, die Breite 43 der größeren Aussparungen 33 und die Breite 44 der engeren Aussparung 34, beabstandet sind. Die Breite 43 ist im Wesentlichen gleich dem Zwischengruppenabstand 28 und die Breite 44 ist im Wesentlichen gleich dem Intragruppenabstand 26.
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Die Finnen können analog zu den Gruppen von Abstandshaltern 20 oben ferner als in Gruppen 21, 22 und 23 gebildet angesehen werden. Zum Beispiel befinden sich die Finnen 31 und 32 innerhalb der Gruppe 21 der Finnen 30. Demzufolge sind die Finnen 31 und 32 gruppiert.
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In den 5 und 6 wird das Verfahren mit der Bildung einer magnetischen Speichereinheit, z.B. einem magnetischen Tunnelkontakt (MTJ), und Leitungen fortgesetzt, um eine magnetische Random Access Memory (MRAM) -Bitzelle zu bilden. Gemäß der bekannten FinFET-Bearbeitung kann ein Gate (nicht dargestellt) über den Finnen 30 gebildet werden, um die Finnen in Source, Drain und Körperbereiche einzuteilen. Typischerweise kann sich der Kanalbereich im Körper erstrecken, da die Finnen so dünn sind, dass der Körper fast verarmt ist.
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5 stellt eine Querschnittansicht durch Source/Drainbereiche 38 der Finnen 30 dar. Gemäß der Darstellung können die Source/Drainbereiche 38 der Finnen 30 durch Bilden von erweiterten Source/Drainbereichen 48 miteinander verbunden werden. Typischerweise werden die erweiterten Source/Drainbereiche 48 über einem Feldoxid (nicht dargestellt) gebildet, nachdem die Finnen und Gates gefertigt werden, demzufolge sie von dem Substrat 11 thermisch isoliert sind.
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In 5 werden die erweiterten Source/Drainbereiche 48 durch Abscheiden oder Aufwachsen von Polysilizium, polykristallinem Si/SiGe, einem lateralen epitaktischen Silizium/SiGe oder einem selektiven epitaktischen Aufwachsen (SEG) oder dergleichen über den Source/Drainbereichen 38 gebildet. Das erweiterte Source/Drain 48 kann eine Rautengestalt mit Facetten aufweisen und über die Finnenhöhe hervorstehen.
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Gemäß der Darstellung verbinden sich die erweiterten Source/Drainbereiche 48 über den Finnen 30 innerhalb der Gruppe 22 und über den Finnen 30 innerhalb der Gruppe 23. Aufgrund des größeren Abstands 43 zwischen den Gruppen 22 und 23 der Finnen 30 verbinden sich jedoch die erweiterten Source/Drainbereiche 48 nicht zwischen benachbarten Gruppen 22 und 23 der Finnen 30. Demzufolge wird eine Isolation zwischen benachbarten Bits bereitgestellt.
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In 5 wird eine Zwischenverbindung 50 über den erweiterten Source/Drainbereichen 48 gebildet. Die Zwischenverbindung 50 kann direkt auf den erweiterten Source/Drainbereichen 48 gebildet werden. Gemäß beispielhaften Ausführungsformen können jedoch mehrere Schichten aus einem Metall (nicht dargestellt) zwischen den erweiterten Source/Drainbereichen 48 und der Zwischenverbindung 50 gebildet werden.
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Die Zwischenverbindungen 50 verbinden verschiedene Komponenten der integrierten Schaltung zur Durchführung gewünschter Funktionen. Beispielhafte Zwischenverbindungen umfassen Kontakte und leitfähige oder aus einem Metall bestehende Leitungen, die durch verschiedene Dielektrikumsschichten gebildet werden, z.B. Zwischenschichtdielektrika (nicht dargestellt), die mit anderen Zwischenverbindungen und Vorrichtungen zur Bildung der integrierten Schaltung 10 zu verbinden sind. Die Zwischenverbindung 50 kann aus einem Metall, z.B. Kupfer, einer Kupferverbindung, Aluminium, Wolfram oder einer Kombination davon gebildet werden. Es können auch andere geeignete Arten von Metallen, Verbindungen oder leitfähige Materialien verwendet werden. In einigen Fällen könne die Leiter und Kontakte aus dem gleichen Material gebildet werden. In einigen Fällen können die Leiter und Kontakte unterschiedliche Materialien aufweisen.
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Gemäß der Darstellung in 5 ist eine Speichereinheit 60 über der Zwischenverbindung 50 in einer Speicherdielektrikumsschicht (nicht dargestellt) angeordnet. Jede Speichereinheit 60 umfasst ein Speicherelement, das zwischen unterseitigen und oberseitigen Elektroden angeordnet ist, wobei es ein (senkrechtes) magnetisches Tunnelkontakt (pMTJ) - Element bildet. Obwohl es nicht dargestellt ist kann die Speichereinheit 60 die verschiedenen Schichten umfassen, die für einen MTJ-Struktur typisch sind, umfassend z.B. eine bodenseitige Elektrode, eine Benetzungsschicht, eine Keimschicht, antiparallele Schichten, eine antiferromagnetische Schicht, eine Kopplungsschicht, eine Abstandshalterschicht, eine magnetisch fixierte Schicht oder magnetische Bezugsschicht, eine Tunnelbarrierenschicht, magnetisch freie Schicht oder Speicherschicht, eine Deckschicht und eine oberseitige Elektrode.
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In einer Ausführungsform wird die bodenseitige Elektrode der Speichereinheit 60 mit einem Drainbereich 38 eines ausgewählten Transistors gekoppelt, der in der Finne 30 gebildet ist. Es können auch andere Konfigurationen der Kopplung der bodenseitigen Elektrode verwendet werden.
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In 6 wird eine Bitleitung BL 70 über und gekoppelt mit der oberseitigen Elektrode der Speichereinheit 60 gebildet. Die Bitleitung 70 erstreckt sich entlang einer Richtung der Bitleitung parallel zu den Finnen 30 (senkrecht zu der Ebene des Figurenblatts). Der in der Finne 30 gebildete Sourcebereich des Transistors kann mit einer Sourceleitung SL (in 4 und 5 nicht dargestellt) gekoppelt sein, die sich parallel zu der Bitleitung 70 erstreckt. Ferner kann das Gate (nicht dargestellt) des Transistors, der in der Finne 30 gebildet wird, mit einer Wortleitung WL (nicht dargestellt) gekoppelt sein.
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Die 7 bis 8 zeigen eine beispielhafte Ausführungsform, in der die Finnen 30 durch Ätzen ausgespart werden, bevor erweiterte Source/Drainbereiche 48 gebildet werden, z.B. durch Source/Drain-SEG.
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Mit Bezug auf die 9 bis 10 sind der Abstand und die Richtung der Finnen 30, Speichereinheiten 60, Bitleitungen 70, Sourceleitungen 80 und Wortleitungen 90 dargestellt. 9 stellt eine Aufsichtsansicht der teilweise gefertigten integrierten Schaltung 10 aus 5 dar, so dass 5 einen Querschnitt entlang der Linie 5-5 in 9 darstellt. Gemäß der Darstellung wird jede Speichereinheit 60 über jeder Gruppe 22 und 23 der Finnen 30 gebildet, die voneinander durch einen Abstand 43 getrennt sind.
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10 stellt eine oberseitige Ansicht der teilweise angefertigten integrierten Schaltung 10 aus 6 dar, so dass 6 einen Querschnitt entlang der Linie 6-6 in 10 darstellt. Gemäß der Darstellung wird die Bitleitung 70 über jeder Speichereinheit 60 gebildet und erstreckt sich in der gleichen Richtung wie die Finnen 30.
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Ferner stellt 10 die Sourceleitung 80 parallel zu der Bitleitung 70 dar. In bestimmten Ausführungsformen kann die Sourceleitung 80 mit dem Source der Transistoren verbunden sein, die durch die Finnen 30 gebildet werden. 10 stellt auch Wortleitungen WL 90 dar. Jede Wortleitung 90 erstreckt sich entlang einer Richtung der Wortleitung senkrecht zu der Bitleitung 70 und der Sourceleitung 80.
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Mit Bezug auf die 9 und 10 ist ersichtlich, dass jede Gruppe 22 und 23 der Finnen 30 und die zugeordneten Speichereinheiten 60 innerhalb einer Speicherzelle 91 und 92 gebildet werden. In 10 ist ersichtlich, dass der größere Abstand 43 zwischen den Gruppen 22 und 23 der Finnen 30 einen Abstand zur Inklusion der Sourceleitung 80 bereitstellt. Beispielsweise kann die Sourceleitung 80 auf der gleichen Ebene, wie die Zwischenverbindungen 50, und zwischen den Zwischenverbindungen 50 platziert werden, die in 5 und 6 dargestellt sind.
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Die 11 bis 12 stellen das Verfahren zur Fertigung einer integrierten Schaltung 10 unter Verwendung eines unterschiedlichen Layouts von Opferdornstrukturen 12 dar. Die Bearbeitung gemäß den 11 bis 12 ist identisch mit der in den 1 bis 2, wird jedoch mit einem unterschiedlichen Layout ausgeführt. In 11 weisen die Opferdornstrukturen 12 nicht unbedingt gleichförmige Breiten auf, sind jedoch voneinander gleichförmig beabstandet. Ferner sind die Opferdornstrukturen 12 voneinander nicht um einen Abstand beabstandet, der gleich der Dornbreiten ist. Stattdessen werden die Dornbreiten und der Abstand zwischen den Opferdornstrukturen 12 ausgewählt und gesteuert, um die gewünschten Speicherstrukturen bereitzustellen, wie unten beschrieben wird. In einer beispielhaften Ausführungsform weisen die Opferdornstrukturen 12 eine Breite 131 oder 132 auf und die Opferdomstrukturen 12 werden mit einem gleichförmigen Abstand 14 gebildet.
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Mit Bezug auf 12 wird eine abstandshalterbildende Schicht gemäß einer beispielhaften Ausführungsform über den Opferdornstrukturen 12 abgeschieden und geätzt, um Abstandshalter 20 zu bilden. Die abstandshalterbildende Schicht kann durch großflächiges Abscheiden von Siliziumnitrid, Siliziumoxid oder einem anderen Dielektrikumsmaterial gebildet werden. In einer Ausführungsform wird die abstandshalterbildende Schicht maskiert und ein anisotropes oder gerichtetes Ätzen wird durchgeführt, um ausgewählte Abschnitte der abstandshalterbildenden Schicht zu entfernen und Abstandshalter 20 an gegenüberliegenden Seiten jeder Opferdornstruktur 12 zu erzeugen. Die Abstandshalter 20 werden innerhalb von Gruppen 121 oder 122 der Abstandshalter 20 gebildet. Beispielsweise werden Abstandshalter 124, 125 und 126 am nächsten zueinander und innerhalb der Gruppe 122 von Abstandshaltern 20 gebildet. Demzufolge werden die Abstandshalter 124, 125 und 126 gruppiert. Die dargestellten Gruppen 121 und 122 umfassen jeweils drei Abstandshalter (zur Bildung von drei Finnen einer Zelle).
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Eine Bearbeitung der teilweise angefertigten integrierten Schaltung 10 aus 12 kann gemäß der Beschreibung in den 3 bis 6 oben fortgesetzt werden.
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Die 13 bis 14 stellen das Verfahren zum Fertigen einer integrierten Schaltung 10 unter Verwendung eines unterschiedlichen Layouts für Opferdornstrukturen 12 dar. Die Bearbeitung gemäß den 13 bis 14 ist identisch mit der in den 1 bis 2, wird jedoch mit einem unterschiedlichen Layout durchgeführt. In 13 weisen die Opferdornstrukturen 12 gleichförmige Breiten auf, sind jedoch nicht voneinander gleichförmig beabstandet. Die Opferdornstrukturen 12 sind ferner voneinander um einen Abstand gleich den Dornbreiten nicht beabstandet. Der Abstand zwischen Opferdornstrukturen 12 wird ausgewählt und gesteuert, um die gewünschten Speicherstrukturen gemäß Beschreibung unten bereitzustellen. In einer beispielhaften Ausführungsform weisen die Opferdornstrukturen 12 eine Breite 13 auf und die Opferdornstrukturen 12 werden innerhalb eines Abstands 141 oder 142 gebildet.
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Gemäß 14 wird eine abstandshalterbildende Schicht in einer beispielhaften Ausführungsform über den Opferdornstrukturen 12 abgeschieden und zur Bildung von Abstandshaltern 20 geätzt. Die abstandshalterbildende Schicht kann durch die großflächige Abscheidung von Siliziumnitrid, Siliziumoxid oder einem anderen Dielektrikumsmaterial gebildet werden. In einer Ausführungsform wird die abstandshalterbildende Schicht maskiert und es wird ein anisotropes oder gerichtetes Ätzen durchgeführt, um ausgewählte Abschnitte der abstandshalterbildenden Schicht zu entfernen und Abstandshalter 20 an gegenüberliegenden Seiten von jeder Opferdornstruktur 12 zu erzeugen. Die Abstandshalter 20 werden innerhalb von Gruppen 221 oder 222 der Abstandshalter 20 gebildet. Die Abstandshalter 224, 225, 226 und 227 werden z.B. am nächsten zueinander und innerhalb der Gruppe 222 der Abstandshalter 20 gebildet. Demzufolge werden die Abstandshalter 224, 225, 226 und 227 gruppiert. Die dargestellten Gruppen 221 und 222 umfassen jeweils vier Abstandshalter (zur Bildung von vier Finnen einer Zelle).
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Die Bearbeitung der teilweisen angefertigten integrierten Schaltung 10 aus 14 kann gemäß der Beschreibung in den 3 bis 4 und 5 bis 6 oder 7 bis 8 oben fortgesetzt werden.
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Die oben beschriebene Bearbeitung stellt die Bildung von MRAM-Bitzellen ohne Finnenschnittprozess innerhalb der Zellanordnung für eine Optimierung/Reduzierung der Zellengröße dar. Als ein Ergebnis wird die Abstandsredundanz bedeutend verringert, da kein Finnenschnittprozess erforderlich ist, um eine Verbindung von Source/Drain mittels Epitaxie zwischen Finnen in unterschiedlichen Zellen zu vermeiden.
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Ferner stellt die Bearbeitung die Möglichkeit zur Abstimmung des Zwischenzellen-Finnen-zu-Finnen-Abstands für die MRAM-Bitzellen dar, sowie für einen Finnenabstand, der größer ist als der Standard CMOS-Finnenabstand (Intrazellenabstand). Dies wird durch den Finnenstrukturierungsprozess hinsichtlich MRAM erreicht. Gemäß der Beschreibung kann jede Bitzelle mit mehreren Finnen und Transistorgates gebildet werden. Ferner ermöglichen die parallelen Sourceleitung und Bitleitung ein simultanes Schreiben von 0 und 1 aufgrund der Sourceleitungsarchitektur. Strukturell werden die Sourceleitungen in einem Zwischenzellenabstand platziert, während die MTJ-Struktur über den verbundenen Finnen der gleichen Zellenanordnung angeordnet ist. Die Bitleitung wird über dem MTJ und den Finnen der gleichen Zellanordnung angeordnet. Dieses Design ermöglicht eine sehr wettbewerbsfähige Bitzellengröße.
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Während wenigstens eine beispielhafte Ausführungsform in der vorangehenden detaillierten Beschreibung vorgestellt wurde, wird angemerkt, dass eine große Anzahl von Variationen existiert. Die beispielhafte Ausführungsform oder die beispielhaften Ausführungsformen sind lediglich beispielhaft und sollen nicht den Rahmen, die Anwendung oder die Ausgestaltung gemäß Anspruch in irgendeiner Weise beschränken. Die vorangehende detaillierte Beschreibung stellt für den Fachmann eine Anweisung zur Umsetzung der beispielhaften Ausführungsform oder der beispielhaften Ausführungsformen stattdessen dar. Es können verschiedene Änderungen in der Funktion und der Anordnung der Elemente gemacht werden, ohne vom Rahmen abzuweichen, der gemäß den beiliegenden Ansprüchen festgelegt wird, sowie von deren Äquivalenten.
