TW201933640A - 具有磁性隨機存取記憶體（ｍｒａｍ）裝置之積體電路及用於製造此裝置之方法 - Google Patents
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Abstract
本發明提供具有磁性隨機存取記憶體(MRAM)裝置之積體電路及用於製造此裝置之方法。在一例示實施例中，一種用於製造MRAM位元單元之方法，包含：決定第一位元單元與第二位元單元之間的所需單元間間隔；以及對半導體基板進行雙重圖案化而形成半導體鰭結構，其中，係以群組的方式形成該等半導體鰭結構，該等群組具有已分組的半導體鰭結構之間的群組內間距以及不同於該群組內間距的相鄰群組的半導體鰭結構之間的單元間間隔。該方法進一步包含：在該第一位元單元中之該等半導體鰭結構上方形成第一MRAM記憶體結構；以及在該第二位元單元中之該等半導體鰭結構上方形成第二MRAM記憶體結構。此外，該方法包含：在該第一MRAM記憶體結構與該第二MRAM記憶體結構之間形成該第一位元單元的第一源極線。
Description
本技術領域係大致有關精密的半導體裝置及此種裝置的製造，且尤係有關一種諸如以半導體鰭結構形成的磁性隨機存取記憶體(Magnetic Random Access Memory；簡稱MRAM)裝置等的非揮發性記憶體(Non-Volatile Memory；簡稱NVM)裝置。
如熟悉此項技術者所習知的，非揮發性記憶體裝置之特徵在於：即使在移除外部電源時，也不會遺失其記憶單元中儲存的資料。因此，此種非揮發性記憶體裝置被廣泛用於電腦、行動通訊系統、及記憶卡等的應用。
與常見的平面金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor；簡稱MOSFET)相比之下，多閘極電晶體將兩個或更多個閘極納入單一裝置。與單閘極電晶體比較之下，多閘極電晶體減少關閉狀態漏電流，增加開啟狀態電流，且減少總功
率消耗。具有非平面構形的多閘極裝置往往也是比常見的平面電晶體更小型，且因而可實現較高的裝置密度。
通常被稱為"鰭式場效電晶體"("FinFET")的一種已知類型的非平面多閘極電晶體包含在一基板上形成的兩個或更多個平行的鰭("鰭結構")。該等鰭結構沿著共同源極與汲極電極之間的第一軸而延伸。在該等鰭結構上方形成至少一導電閘極結構，且該至少一導電閘極結構沿著大致垂直於該第一軸的第二軸而延伸。更具體而言，該閘極延伸越過該等鰭結構而延伸到該等鰭結構上方，因而該閘極的中間區以保形的方式覆蓋每一鰭的三個表面(亦即，每一鰭的上表面、第一側壁表面、及對面的第二側壁表面)。該等表面構成該閘極的通道。
雖然提供了前文所述的該等優點，但是FinFET及其他非平面多閘極裝置(例如，三閘極場效電晶體(triFET))可能有些難以與諸如MRAM裝置等的半導體裝置之製造整合。
因此，希望能夠提供用於製造包含在FinFET上方形成的MRAM裝置的積體電路之方法。此外，希望能夠提供用於製造具有半導體鰭結構的積體電路之方法，其中該等方法不需要用於移除不需要的鰭結構之鰭切割步驟。也希望能夠提供具有MRAM裝置及半導體鰭結構的改良式設計之積體電路。此外，若連同各附圖及前文的技術領域及先前技術而參照後文的詳細說明及最後的申請專利範圍，將可了解其他希望提供的特性及特徵。
本發明提供具有磁性隨機存取記憶體(MRAM)裝置之積體電路及用於製造此裝置之方法。在一例示實施例中，一種用於製造MRAM位元單元之方法，包含：決定第一位元單元與第二位元單元之間的所需單元間間隔；以及對半導體基板進行雙重圖案化而形成半導體鰭結構，其中，係以群組的方式形成該等半導體鰭結構，該等群組具有已分組的半導體鰭結構之間的群組內間距以及不同於該群組內間距的相鄰群組的半導體鰭結構之間的單元間間隔。該方法進一步包含：在該第一位元單元中之該等半導體鰭結構上方形成第一MRAM記憶體結構；以及在該第二位元單元中之該等半導體鰭結構上方形成第二MRAM記憶體結構。此外，該方法包含：在該第一MRAM記憶體結構與該第二MRAM記憶體結構之間形成該第一位元單元的第一源極線。
在另一實施例中，一種用於製造積體電路之方法，包含：對半導體基板進行圖案化而形成半導體鰭結構，其中，係以群組的方式形成該等半導體鰭結構，該等群組具有已分組的半導體鰭結構之間的群組內間距以及相鄰群組的半導體鰭結構之間的群組間間距，其中，該群組間間距大於該群組內間距。此外，該方法包含：執行磊晶沉積製程而在該等半導體鰭結構上方形成磊晶半導體材料，其中，該磊晶半導體材料在各群組的半導體鰭結構上方被合併，且其中，該磊晶半導體材料在相鄰群組的半導
體鰭結構之間未被合併。此外，該方法包含：在各群組的半導體鰭結構上方被合併的該磊晶半導體材料上方形成磁穿隧接面(Magnetic Tunnel Junction；簡稱MTJ)結構。
在又一實施例中，提供一種積體電路。該例示積體電路包含：第一位元單元，包含第一群組的半導體鰭結構，以及該第一群組的半導體鰭結構上方的第一MRAM記憶體結構。此外，該積體電路包含：第二位元單元，包含第二群組的半導體鰭結構，以及該第二群組的半導體鰭結構上方的第二MRAM記憶體結構。此外，該積體電路包含該第一MRAM記憶體結構與該第二MRAM記憶體結構之間的該第一位元單元之第一源極線。
此發明內容是以簡化形式介紹將在下文於實施方式中進一步說明的精選概念。本發明內容之用意不在於識別申請專利範圍標的之關鍵特徵或必要特徵，其用意也不在於被用於協助決定申請專利範圍之標的之範圍。
10‧‧‧積體電路
11‧‧‧半導體基板、基板
12,15‧‧‧犧牲心軸結構
13,44,131,132‧‧‧寬度
14‧‧‧間隔、距離
20,24,25,124,125,126,224,225,226,227‧‧‧間隔物
21,22,23,121,122,221,222‧‧‧群組
26‧‧‧群組內距離
28‧‧‧群組間距離
30‧‧‧鰭結構、鰭
31,32‧‧‧鰭
33‧‧‧大凹部
34‧‧‧窄凹部
38‧‧‧源極/汲極區
43‧‧‧寬度、距離
48‧‧‧延伸源極/汲極區
50‧‧‧互連
60‧‧‧儲存單元
70‧‧‧位元線
80‧‧‧源極線
90‧‧‧字元線
91,92‧‧‧記憶胞
141,142‧‧‧間隔
下文中將連同下列圖式而說明各實施例，其中相同的元件符號表示相同的元件，且其中：下文中將連同下列圖式而說明具有磁性隨機存取記憶體(MRAM)裝置之積體電路及用於製造此裝置之方法之實施例，其中相同的數字表示相同的元件，且其中：
第1至4圖根據本發明的各實施例而以剖面圖示出積體電路的一部分以及用於製造積體電路的半導體
鰭結構之方法步驟，
第5至6圖根據本發明的各實施例而以剖面圖示出積體電路的一部分以及用於製造積體電路的第4圖的該等半導體鰭結構上方的MRAM裝置之方法步驟。
第7至8圖根據本發明的另一實施例而以剖面圖示出積體電路的一部分以及用於製造積體電路的第4圖的該等半導體鰭結構上方的MRAM裝置之方法步驟。
第9至10圖根據本發明的一實施例而示出第5至6圖的積體電路的該部分之上視圖，該等上視圖分別示出位元線、源極線、及字元線的形成及位置。
第11至12及13至14圖根據本發明的其他各實施例而以剖面圖示出積體電路的一部分以及用於製造積體電路的半導體鰭結構之方法步驟。
下文之實施方式本質上只是例示，且其用意並非限制本發明所述的磁性隨機存取記憶體(MRAM)裝置及用於製造此裝置之方法。此外，並不意圖被前文的技術領域、先前技術或發明內容、或下文之實施方式所提出的任何明示或默示之理論約束。
為了簡潔，本說明書中可能不詳細說明與常見的裝置製造有關之常見的技術。此外，本發明所述的各種工作及製程可能被併入具有本說明書中並未詳細說明的額外功能之更全面的程序或製程。尤其，記憶體裝置製造中之各種製程是習知的，因而為了顧及簡潔，本說明書中
將只簡略地提到許多常見的製程，或將完全省略這些常見的製程，而不提供該等習知製程的細節。此外，請注意，電晶體及MRAM裝置包含不同數目的組件，且圖式中示出的各單一組件可能代表多個組件。
在本說明書的用法中，應當理解：當一元件或層被稱為"在"另一元件或層"上方"或"下方"時，該元件或層可能直接在該另一元件或層上，或者可能存在中間的元件或層。當一元件或層被稱為"在"另一元件或層"上"時，該元件或層係直接在該另一元件或層上或與該另一元件或層接觸。此外，為了便於說明，本說明書中可能將諸如"上方的"、"在...上方"、"在...下方"、"較低的"、及"較高的"等的與空間相關之術語用於描述各圖式中示出的一元件或特徵與一或多個另外的元件或特徵間之關係。應當理解：除了各圖式中示出的方位之外，該等與空間相關之術語意圖包含使用中或操作中的裝置之不同的方位。例如，如果該等圖式中之裝置被倒轉，則被描述為"在"其他元件或特徵"下方"的各元件此時的方位將"在"該等其他元件或特徵"之上"。因此，該例示術語"在...下方"可包含"在...之上"或"在...之下"的方位。該裝置可被以其他方式定向(旋轉90度或旋轉到其他方位)，且本說明書中使用的該等與空間相關之術語可同樣相應地被詮釋。
第1至6圖示出用於製造積體電路的根據各方法實施例之處理。積體電路的設計中之各種步驟及構成是習知的，因而為了顧及簡潔，本說明書中將只簡略地提
到許多常見的步驟，或將完全省略這些常見的步驟，而不提供該等習知製程的細節。此外，請注意，積體電路包含不同數目的組件，且圖式中示出的各單一組件可能代表多個組件。
在第1圖中，在一例示實施例中，用於製造積體電路10的該方法開始時係提供一半導體基板11。半導體基板11較佳為矽基板(術語"矽基板"包含通常被用於半導體工業的較純矽材料、以及與諸如鍺等的其他元素混合的矽)。半導體基板11可以是一塊狀矽(bulk silicon)晶圓。
如第1圖所示，於一例示實施例中，可形成覆在半導體基板11上面的視需要之一或多個覆蓋層。在本說明書的用法中，術語"覆在...上面的"包含"在...上的"及"在...上方的"，且被用於描述一特徵或元件的在各圖式示出的一致但任意的參考坐標(frame of reference)內之方位及/或位置。在一實施例中，係直接在半導體基板11上形成該覆蓋層。在另一實施例中，在該半導體基板上方形成該覆蓋層，藉此使得在該覆蓋層與該半導體基板之間形成一中間層。
也形成覆在半導體基板11上面的心軸層(mandrel layer)，且將該心軸層圖案化而形成犧牲心軸結構12。可利用諸如化學氣相沉積的已知沉積技術沉積該心軸層。可被沉積而形成該心軸層之未盡臚列的材料清單包括多晶矽、氮氧化矽、氧化矽、及氮化矽。雖然該心軸層
與半導體基板11之間並未示出覆蓋層，但是可預期在該心軸層與半導體基板11之間形成一個或一個以上的覆蓋層。
可根據習知的製程步驟而使用光微影製程來圖案化該心軸層。在一例示實施例中，該等犧牲心軸結構12具有一致的寬度，且被一致地相互間隔開。此外，將該等犧牲心軸結構12相互間隔開的距離並不等於該心軸寬度的距離。而是，選擇且控制該等犧牲心軸結構12之間的距離，以便提供如下文中所述的所需的記憶體結構。在一例示實施例中，每一犧牲心軸結構12具有寬度13，且以一致的間隔14形成該等犧牲心軸結構12。寬度13及間隔14之例示尺寸可以分別是34奈米(nm)及92奈米，但是其他較大或較小的尺寸也是可能的。
在第2圖中，於一例示實施例中，在犧牲心軸結構12上方沉積間隔物形成層，然後蝕刻該間隔物形成層而形成間隔物20。可經由毯覆式沉積(blanket deposition)製程沉積氮化矽、氧化矽、或另一介電材料，而形成該間隔物形成層。在一實施例中，該間隔物形成層被遮罩，然後執行非等向性蝕刻或定向蝕刻，以便移除該間隔物形成層的被選擇區域，且產生與每一犧牲心軸結構12之相對側面鄰接的間隔物20。圍繞相同犧牲心軸結構12形成的各間隔物20可被視為在間隔物20的相同群組21、22、或23內。例如，圍繞間隔物15而形成的間隔物24及25是在間隔物20的群組23內。因此，間隔物24及25被分組。雖然所示之群組21、22、或23分別包含兩個
間隔物(用以形成一個單元的兩個鰭)，但是間隔物(及鰭)的數目不必然是兩個，也可以是等於或大於二之任何適當的數目。
在第3圖中，根據一實施例而以蝕刻製程移除該等犧牲心軸結構12。例如，可執行對該等犧牲心軸結構12有選擇性的乾式蝕刻例如反應性離子蝕刻。或者，可使用熱磷酸濕式蝕刻。因此，在具有群組21、22、或23內的各間隔物20之間的群組內距離(intra-group distance)26以及間隔物20的相鄰群組21與22或22與23之間的群組間距離(inter-group distance)28的情形下形成該等間隔物20。群組內距離26實質上等於犧牲心軸結構12的寬度(W)13(26=W)，而群組間距離28等於各犧牲心軸結構12間之距離(D)14與兩個犧牲心軸結構12的寬度(W)13之間的差值(28=D-2W)。
在第4圖中，執行非等向性蝕刻以將半導體基板11(及覆蓋層(在使用覆蓋層的情況下))蝕刻成鰭結構30，且移除間隔物20。具體而言，利用可蝕刻半導體基板11及上方各層的適當的蝕刻劑化學物質執行濕式蝕刻，而形成大凹部33以及各鰭結構30之間的窄凹部34。在本說明書的用法中，詞語"鰭結構"一般意指此項技術中使用的凸起之非平面三維結構，且不限於特定的形狀或構形。
由於前文所述之製程，積體電路10包含具有一致高度及一致寬度的鰭結構30，該等鰭結構30彼此相
距兩個一致的距離，亦即，該等大凹部33的寬度43以及該等窄凹部34的寬度44。寬度43實質上等於群組間距離28，且寬度44實質上等於群組內距離26。
此外，鰭可被視為形成在類似於前文所述的間隔物20的該等群組之群組21、22、及23中。例如，鰭31及32是在鰭30的群組21內。因此，鰭31及32被分組。
在第5及6圖中，該方法繼續而形成諸如磁穿隧接面(MTJ)的磁性儲存單元、以及用於形成磁性隨機存取記憶體(MRAM)的線。如FinFET處理中習知的，可在鰭30上方建構閘極(圖中未示出)，以便將該等鰭分成源極、汲極、及本體區。通常，因為該等鰭薄到使該本體幾乎空乏(depleted)，所以可使通道區延伸到本體。
第5圖提供通過鰭30的源極/汲極區38之剖面圖。如圖所示，藉由建構延伸源極/汲極區48，可將該等鰭30的該等源極/汲極區38耦合在一起。通常，在製造該等鰭及閘極之後，在場氧化物(field oxide)(圖中未示出)上方建構該等延伸源極/汲極區48，因而使該等延伸源極/汲極區48與基板11熱絕緣。
在第5圖中，藉由在源極/汲極區38上方沉積或生長多晶矽、多晶矽/矽鍺、側向磊晶矽/矽鍺，或在源極/汲極區38上方執行選擇性磊晶生長(Selective Epitaxial Growth；簡稱SEG)等的製程，而製造該等延伸源極/汲極區48。該等延伸源極/汲極區48可以是具有
刻面(facet)的鑽石形狀，且高出鰭高度。
如圖所示，該等延伸源極/汲極區48在群組22內的該等鰭30之上以及群組23內的該等鰭30之上合併。然而，由於鰭30的群組22與23之間有較大的距離43，所以該等延伸源極/汲極區48在鰭30的相鄰群組22與23之間並未合併，因而在相鄰位元之間提供隔離。
在第5圖中，在該等延伸源極/汲極區48上方形成互連50。請注意，可在該等延伸源極/汲極區48上直接形成互連50。然而，在例示實施例中，可在該等延伸源極/汲極區48與互連50之間形成多個金屬層(圖中未示出)。
互連50連接該積體電路的各組件，以便執行所需的功能。例示的互連包括觸點以及通過各種介電層(例如層間介電質(圖中未示出))而形成的導電或金屬線，將被耦合到其他互連及用於形成積體電路10的各裝置。互連50可由金屬形成，諸如銅、銅合金、鋁、鎢、或以上各項的組合等。亦可使用其他適當類型的金屬、合金、或導電材料。在某些例子中，可由相同的材料形成導體及觸點。在某些例子中，導體及觸點可具有不同的材料。
如第5圖所示，在儲存介電層(圖中未示出)中之互連50上方配置記憶胞(memory cell)的儲存單元60。每一儲存單元60包含被配置在底部電極與頂部電極之間的儲存元件，該儲存元件形成一垂直式磁穿隧接面(perpendicular Magnetic Tunnel Junction；簡稱pMTJ)元
件。雖然圖中未示出，但是儲存單元60可包含MTJ結構典型的各層，該等層包括諸如底部電極、潤濕層(wetting layer)、晶種層(seed layer)、反平行層(antiparallel layer)、反鐵磁層(antiferromagnetic layer)、耦合層、間隔物層、磁固定或基準層(magnetically fixed or reference layer)、穿隧障壁層(tunnel barrier layer)、磁自由或儲存層、覆蓋層、以及頂部電極。
在一實施例中，儲存單元60的底部電極被耦合到鰭30中形成的選擇電晶體的汲極區38。亦可使用耦合該底部電極的其他組態。
在第6圖中，在儲存單元60的該頂部電極上方形成位元線BL 70，且該位元線BL 70被耦合到該頂部電極。位元線70沿著平行於該等鰭30(垂直於圖紙的平面)的位元線方向而延伸。鰭30中形成的電晶體之源極區可被耦合到平行於位元線70而延伸的源極線SL(第4至5圖中未示出)。此外，鰭30中形成的電晶體之閘極(圖中未示出)可被耦合到字元線WL(圖中未示出)。
第7至8圖示出在諸如以源極/汲極SEG製程形成延伸源極/汲極區48之前先掘入蝕刻(recess etch)鰭30的一例示實施例。
請參閱第9至10圖，圖中示出鰭30、儲存單元60、位元線70、源極線80、及字元線90的間隔及方向。第9圖提供第5圖中部分製造的積體電路10之上視圖，因而第5圖係沿著第9圖中之線5-5所截取者。如圖
所示，在彼此以距離43分開的各群組22及23的鰭30上方形成各儲存單元60。
第10圖提供第6圖中部分製造的積體電路10之上視圖，因而第6圖係沿著第10圖中之線6-6所截取者。如圖所示，在每一儲存單元60上方形成位元線70，且該位元線70沿著與鰭30相同的方向而延伸。
此外，第10圖示出平行於位元線70的源極線80。在某些實施例中，源極線80可被連接到由鰭30形成的電晶體之源極。此外，第10圖示出字元線WL 90。每一字元線90沿著垂直於位元線70及源極線80的字元線方向而延伸。
請交叉參閱第9及10圖，可看出：在記憶胞91及92內形成鰭30的各群組22及23、以及相關聯的儲存單元60。在第10圖中，可看出：鰭30的群組22與23之間較大的距離43提供了用於包含源極線80的空間。例如，可在與第5及6圖所示之該等互連50相同的層上配置源極線80，且源極線80可被配置在第5及6圖所示之該等互連50之間。
第11至12圖示出利用不同佈局的犧牲心軸結構12製造積體電路10之方法。第11至12圖中之處理與第1至2圖中之處理相同，但是以不同的佈局執行。在第11圖中，該等犧牲心軸結構12沒有一致的寬度，但是彼此之間有一致的間隔。此外，該等犧牲心軸結構12彼此之間的間隔距離並不等於心軸寬度。而是如下文所述，將
心軸寬度以及各犧牲心軸結構12之間的距離予以選擇且控制成提供所需的記憶體結構。在一例示實施例中，該等犧牲心軸結構12具有寬度131或132，且在一致的間隔14下形成該等犧牲心軸結構12。
在第12圖中，於一例示實施例中，在該等犧牲心軸結構12上方沉積一間隔物形成層，且該間隔物形成層被蝕刻而形成間隔物20。可經由毯覆式沉積製程沉積氮化矽、氧化矽、或另一介電材料，而形成該間隔物形成層。在一實施例中，該間隔物形成層被遮罩，然後執行非等向性蝕刻或定向蝕刻，以便移除該間隔物形成層的被選擇區域，且產生與各犧牲心軸結構12之相對側面鄰接的間隔物20。在間隔物20的群組121或122內形成間隔物20。例如，係在彼此最接近的情況下在間隔物20的群組122內形成間隔物124、125、及126。因此，間隔物124、125、及126被分組。所示之群組121及122分別包含三個間隔物(用於形成一個單元的三個鰭)。
第12圖中部分製造的積體電路10之處理可以前文中參照第3至6圖所述之方式繼續進行。
第13至14圖示出利用不同佈局的犧牲心軸結構12製造積體電路10之方法。第13至14圖中之處理與第1至2圖中之處理相同，但是以不同的佈局執行。在第13圖中，該等犧牲心軸結構12有一致的寬度，但是彼此之間沒有一致的間隔。此外，該等犧牲心軸結構12彼此之間的間隔距離並不等於心軸寬度。如下文所述，將各犧
牲心軸結構12之間的距離予以選擇且控制成提供所需的記憶體結構。在一例示實施例中，該等犧牲心軸結構12具有寬度13，且在間隔141或142下形成該等犧牲心軸結構12。
在第14圖中，於一例示實施例中，在該等犧牲心軸結構12上方沉積間隔物形成層，且該間隔物形成層被蝕刻而形成間隔物20。可經由毯覆式沉積製程沉積氮化矽、氧化矽、或另一介電材料，而形成該間隔物形成層。在一實施例中，該間隔物形成層被遮罩，然後執行非等向性蝕刻或定向蝕刻，以便移除該間隔物形成層的被選擇區域，且產生與各犧牲心軸結構12之相對側面鄰接的間隔物20。在間隔物20的群組221或222內形成間隔物20。例如，係在彼此最接近的情況下在間隔物20的群組222內形成間隔物224、225、226、及227。因此，間隔物224、225、226、及227被分組。所示之群組221及222分別包含四個間隔物(用於形成一個單元的四個鰭)。
第14圖中部分製造的積體電路10之處理可以前文中參照第3至4及5至6或7至8圖所述之方式繼續進行。
前文所述之該處理提供在無須用於單元尺寸最佳化/減小的單元陣列內的鰭切割製程之情形下形成MRAM位元單元(bitcell)的方法。因此，因為不需要鰭切割製程來避免不同的單元中之各鰭之間的源極/汲極磊晶合併，所以可顯著地減少空間冗餘。
此外，該處理提供調整MRAM位元單元的單元間鰭至鰭間隔之能力，且提供比標準大的互補金屬氧化物半導體(CMOS)鰭間隔(單元內間隔)。這可利用MRAM專用的鰭圖案化製程實現。如前文所述，各位元單元可形成有多個鰭及電晶體閘極。此外，由於專用的源極線架構，所以平行的源極線及位元線容許同時寫入0及1。在結構上，源極線被配置在一單元間空間，而MTJ結構被設置在相同單元陣列中被合併的鰭之上，且位元線被設置在該MTJ及相同單元陣列的該等鰭之上。此種設計能夠實現極有競爭力的位元單元尺寸。
雖然已在前文的實施方式中提供至少一個實施例，但是應當理解仍存在有大量的變化例。也應當理解，該一或多個例示實施例只是例子，且該一或多個例示實施例之用意並非以任何方式限制申請專利範圍所述的範圍、利用性或組態。而是，前文的實施方式將實施該一或多個例示實施例的便利準則提供給熟悉此項技術者。應當理解，可在不脫離所附的申請專利範圍中述及的本發明之範圍及其法律上的均等物的情形下，作出各元件的功能及配置上的各種改變。
Claims (19)
- 一種用於製造磁性隨機存取記憶體(MRAM)位元單元之方法，該方法包含：決定第一位元單元與第二位元單元之間的所需單元間間隔；對半導體基板進行雙重圖案化以形成半導體鰭結構，其中，係以群組的方式形成該等半導體鰭結構，該等群組具有在已分組的半導體鰭結構之間的群組內間距以及不同於該群組內間距的相鄰群組的半導體鰭結構之間的所需單元間間隔；在該第一位元單元中之該等半導體鰭結構上方形成第一MRAM記憶體結構，且在該第二位元單元中之該等半導體鰭結構上方形成第二MRAM記憶體結構；以及在該第一MRAM記憶體結構與該第二MRAM記憶體結構之間形成該第一位元單元的第一源極線。
- 如申請專利範圍第1項所述之方法，進一步包含：在該第一MRAM記憶體結構上方形成第一位元線，其中，該第一位元線實質上平行於該第一源極線。
- 如申請專利範圍第1項所述之方法，進一步包含：合併該第一位元單元內之該等鰭結構。
- 如申請專利範圍第1項所述之方法，進一步包含：形成垂直於該第一源極線的字元線。
- 如申請專利範圍第1項所述之方法，進一步包含： 形成在該第一MRAM記憶體結構上方且平行於該第一源極線的第一位元線；以及形成垂直於該第一源極線的字元線。
- 如申請專利範圍第1項所述之方法，進一步包含：形成在該第一MRAM記憶體結構上方且平行於該第一源極線的第一位元線；以及形成垂直於該第一源極線的字元線，其中，該第一位元單元自第一字元線經由第二字元線延伸到第三字元線。
- 如申請專利範圍第1項所述之方法，進一步包含：形成在該第一MRAM記憶體結構上方且平行於該第一源極線的第一位元線，其中，該第一位元單元包含該第一位元線及該第一源極線；以及形成垂直於該第一源極線的字元線。
- 如申請專利範圍第1項所述之方法，其中，藉由對該半導體基板進行雙重圖案化而形成的各半導體鰭結構在製造該等MRAM位元單元之後留在該第一位元單元或該第二位元單元中。
- 如申請專利範圍第1項所述之方法，其中，不執行任何鰭切割製程。
- 一種用於製造積體電路之方法，該方法包含：對半導體基板進行圖案化而形成半導體鰭結構，其中，係以群組的方式形成該等半導體鰭結構，該等群組具有已分組的半導體鰭結構之間的群組內間距以及 相鄰群組的半導體鰭結構之間的群組間間距，其中，該群組間間距大於該群組內間距；執行磊晶沉積製程而在該等半導體鰭結構上方形成磊晶半導體材料，其中，該磊晶半導體材料在半導體鰭結構的各群組上方被合併，以及其中，該磊晶半導體材料在相鄰群組的半導體鰭結構之間未被合併；以及在半導體鰭結構的各群組上方被合併的該磊晶半導體材料上方形成磁穿隧接面(MTJ)結構。
- 如申請專利範圍第10項所述之方法，進一步包含：在各相鄰群組的半導體鰭結構之間形成源極線。
- 如申請專利範圍第10項所述之方法，進一步包含：在各磁穿隧接面結構上方形成位元線。
- 如申請專利範圍第10項所述之方法，進一步包含：在各相鄰群組的半導體鰭結構之間形成源極線；以及在各磁穿隧接面結構上方形成位元線，其中，該等位元線與源極線實質上平行。
- 如申請專利範圍第10項所述之方法，進一步包含：在各相鄰群組的半導體鰭結構之間形成源極線；以及形成實質上垂直於該等源極線的字元線。
- 如申請專利範圍第10項所述之方法，其中，對該半導體基板進行圖案化包含：對該半導體基板進行雙重圖案化。
- 如申請專利範圍第10項所述之方法，其中，藉由對該半導體基板進行圖案化而形成的各半導體鰭結構在形成該磁穿隧接面結構之後留在該半導體基板上。
- 如申請專利範圍第10項所述之方法，其中，不執行任何鰭切割製程。
- 一種積體電路，包含：第一位元單元，包含第一群組的半導體鰭結構以及在該第一群組的半導體鰭結構上方的第一MRAM記憶體結構；第二位元單元，包含第二群組的半導體鰭結構以及在該第二群組的半導體鰭結構上方的第二MRAM記憶體結構；以及第一源極線，用於該第一MRAM記憶體結構與該第二MRAM記憶體結構之間的該第一位元單元。
- 如申請專利範圍第18項所述之積體電路，進一步包含：第一位元線，在該第一MRAM記憶體結構上方，其中，該第一位元線平行於該第一源極線；以及第二位元線，在該第二MRAM記憶體結構上方，其中，該第二位元線平行於該第一位元線。
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